JP2022027740A - トランジスタゲート構造体及び形成方法 - Google Patents

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士堯 林
Shigyo Rin
振平 陳
Chen-Ping Chen
筱▲ぶん▼ 李
Hsiaowen Lee
志翰 林
Chih-Han Lin
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

【課題】最小の特徴量の削減を行うことで、より多くの構成要素を所定の領域に統合する装置及び方法を提供する。【解決手段】ナノ構造体トランジスタ／ＦＥＴは、分離領域７２と、分離領域の上面の上に突出しているナノ構造体６６と、ナノ構造体に巻き囲まれ、分離領域に接してナノ構造体から第１の距離を離れて延在している底面と、ナノ構造体から第１の距離以上の第２の距離を離れて配置された側壁と、を有するゲート構造体１３０と、ゲート構造体の側壁上に配置されたハイブリッドフィン８２と、を備える。【選択図】図１

Description

本願は、２０２０年７月３１日に提出された米国仮出願第６３／０５９、７１０号の優先権を主張し、当該出願の全ての内容は本明細書中に参考として援用される。
本発明は、トランジスタゲート構造体及び形成方法に関する。
半導体装置は、例えば、パーソナルコンピュータ、携帯電話、デジタルカメラ、その他の電子機器など、様々な電子用途に用いられている。半導体装置は、典型的には、半導体基板上に、絶縁性又は誘電体層、導電層、及び材料からなる半導体層を順次堆積し、リソグラフィーにより各種材料層をパターニングして回路部品及び素子を形成することにより作製される。
半導体業界では、種々の電子部品（例えば、トランジスタ、ダイオード、抵抗、コンデンサ等）の集積度の向上が図られている。最小の特徴量の削減を行うことで、より多くの構成要素を所定の領域に統合することができる。しかし、最小の特徴量が小さくなると、自分宛の新たな問題が発生する。
本開示は、添付図面を参照しながら、適切な実施形態について詳細に説明する。なお、業界標準では、様々なバターンがスケールに描かれていない。実際には、議論の明確にするために、各バターンの寸法を任意に増減させることが可能である。
図１は、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの図である。 図２は、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図３は、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図４は、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図５Ａは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図５Ｂは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図６Ａは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図６Ｂは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図７Ａは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図７Ｂは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図８Ａは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図８Ｂは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図８Ｃは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図９Ａは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図９Ｂは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図９Ｃは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１０Ａは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１０Ｂは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１０Ｃは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１１Ａは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１１Ｂは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１１Ｃは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１２は、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１２Ｂは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１２Ｃは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１３Ａは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１３Ｂは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１３Ｃは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１４Ａは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１４Ｂは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１４Ｃは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１５Ａは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１５Ｂは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１５Ｃは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１６Ａは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１６Ｂは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１６Ｃは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１７Ａは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１７Ｂは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１７Ｃは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１８Ａは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１８Ｂは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１８Ｃは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１９Ａは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１９Ｂは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図１９Ｃは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図２０Ａは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図２０Ｂは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図２０Ｃは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図２１Ａは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図２１Ｂは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図２１Ｃは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図２２Ａは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図２２Ｂは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図２２Ｃは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図２３Ａは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造の図である。 図２３Ｂは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造の図である。 図２３Ｃは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造の図である。 図２４Ａは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造の図である。 図２４Ｂは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造の図である。 図２４Ｃは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造の図である。 図２５Ａは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造の図である。 図２５Ｂは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造の図である。 図２５Ｃは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造の図である。 図２６Ａは、それぞれナノ構造体トランジスタ／ＦＥＴの詳細図である。 図２６Ｂは、それぞれナノ構造体トランジスタ／ＦＥＴの詳細図である。 図２６Ｃは、それぞれナノ構造体トランジスタ／ＦＥＴの詳細図である。 図２７Ａは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図２７Ｂは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図２７Ｃは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。 図２７Ｄは、本開示の実施形態に係るナノ構造体トランジスタ／ＦＥＴの製造における中間段階の図である。
また、下記の開示は、課題を解決するためになされたものであり、発明の要旨を逸脱しない範囲で種々の変更を行うことが可能である。以下、本開示を簡略化するために構成及び配置に関する具体的な例を説明する。もちろん、これらは一例に過ぎず、これらに限定されるものではない。例えば、以下の説明において、第２の特徴の上方にまたは上に第１の特徴を形成するとは、第１の特徴と第２の特徴とが直接接して形成されている態様を含んでもよいし、第１の特徴と第２の特徴とが直接接していなくてもよいように、第１の特徴と第２の特徴との間に付加的なバターンが形成されている態様を含んでもよい。また、本開示は、各実施例において、参照符号及び／またはキャラクターを繰り返してもよい。なお、この繰り返しは、説明を簡単にするためのものであり、本開示の各種の実施形態の「及び」／「または」という組み合わせの関係を限定するものではない。
また、簡単に説明するために、本開示において、「～の下に」、「～の下方に」、「～より低い」、「～の上に」、「アッパー」等の空間的な相対的な用語を用いて、図面に示すように、一つの素子または特徴と他の素子又は特徴との関係を説明する可能性がある。なお、空間的な相対的な用語とは、図面に示す方向又は位置だけではなく、装置の使用中や動作中の異なる方向又は位置も含むものとする。前記装置は他の方向で（９０度又は他の方向）回転させてもよく、本開示では、空間的な相対的な用語についても同様に解釈することができる。
種々の実施形態によれば、ハイブリッドＦＩＮに囲まれた半導体フィンおよびナノオーダ構造体の周囲に、裾引きが小さいダミーゲートが形成されている。ダミーゲートは、置換ゲート処理により除去される。フッティングプロファイルの小さいダミーゲートを形成することにより、以降の工程、例えば、置換ゲート工程及び／又はソース／ドレイン領域のエピタキシャル成長工程のための処理ウィンドウを増加させることができる。
本実施形態では、ナノ構造体のトランジスタ／ＦＥＴを含むダイを例に挙げて説明する。しかし、他の種類のトランジスタ／ＦＥＴ（例えば、フィン型電界効果トランジスタ（フィンＦＥＴ）、プレーナ型トランジスタなど）を備える金型は、ナノ構造体トランジスタ／ＦＥＴに代えて、または組み合わせて適用してもよい。
図１は、実施形態に係るナノ構造体トランジスタ／ＦＥＴ（例えば、ナノワイヤＦＥＴ、ナノシートＦＥＴ等）の一例を示す図である。なお、図１は立体視であり、図の明瞭化のために、ナノ構造体トランジスタ／ＦＥＴの一部の特徴を省略している。ナノ構造体トランジスタ／ＦＥＴは、ナノシート型の電界効果型トランジスタ（ＮＳＦＥＴｓ）、ナノワイヤ型の電界効果型トランジスタ（ＮＷＦＥＴｓ）、ゲート／全周囲型の電界効果型トランジスタ（ＧＡＡＦＥＴｓ）等であってもよい。
ナノ構造体トランジスタ／ＦＥＴは、ナノ構造体６６（例えば、半導体基板）上の半導体フィン６２上にナノ構造体６６（例えば、ナノシート、ナノワイヤー等）を形成し、ナノ構造体６６をナノ構造体トランジスタ／ＦＥＴのチャネル領域としたものである。ナノ構造体６６は、ｐ型ナノ構造体、ｎ型ナノ構造体、またはこれらの組み合わせを含んでいてもよい。隣接する半導体フィン６２間には、シャロートレンチアイソレーション（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域等の素子分離領域７２が隣接する素子分離領域７２間から上方に突出して配置されている。なお、素子分離領域７２は、基板５０とは別体に記載されているが、ここでは、半導体基板単体、あるいは半導体基板と素子分離領域との組み合わせを意味する場合がある。また、半導体フィン６２の底部は、基板５０から離間して図示されているが、半導体フィン６２の底部は、基板５０と連続した材料であってもよい。ここで、半導体フィン６２とは、隣り合う素子分離領域７２の間から上方に延びる部分をいう。
ゲート構造体１３０は、半導体フィン６２の上面およびナノ構造体６６の上面、側壁および底面に沿っている。ゲート構造体１３０の両側の半導体フィン６２上には、エピタキシャルソース／ドレイン領域１０８が配置されている。ソース／ドレイン領域１０８は、種々の半導体フィン６２の間で共有されていてもよい。例えば、隣接するソース／ドレイン領域１０８同士を同一のソース／ドレインコンタクトで接続するなどして、隣接するエピタキシャルソース／ドレイン領域１０８同士を電気的に接続してもよい。
分離領域７２上および隣接するエピタキシャルソース／ドレイン領域１０８間には、ハイブリッド用フィン８２が配置されている。ハイブリッドフィン８２は、エピタキシャル成長時に一部のエピタキシャルソース／ドレイン領域１０８が合一しないように、エピタキシャル成長をブロックする。例えば、セル境界にハイブリッド用フィン８２を形成し、隣接するセルのエピタキシャルソース／ドレイン領域１０８を分離してもよい。
また、図１には、後述する図に用いられる基準断面が示されている。断面ＡーＡ’は、半導体フィン６２の長手軸に沿っており、例えば、ナノ構造体トランジスタ／ＦＥＴのエピタキシャルソース／ドレイン領域１０８間に電流が流れる方向である。断面ＢーＢ’は、ゲート構造体１３０の長手軸に沿っており、例えば、ナノ構造体トランジスタ／ＦＥＴのエピタキシャルソース／ドレイン領域１０８間に電流が流れる方向に垂直な方向である。断面ＣーＣ’は、断面ＢーＢ’と平行であり、ナノ構造体トランジスタ／ＦＥＴのエピタキシャルソース／ドレイン領域１０８を貫通している。以降の図は、これらの基準断面を明確にするためのものである。
図２－図２２は、ナノ構造体トランジスタ／ＦＥＴの製造における中間段階を示す図である。図２、図３及び図４は、三次元図である。図５Ａ、図６Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、図１８Ａ、図１９Ａ、図２０Ａ、図２１Ａ及び図２２Ａは、図１のＡーＡ’断面と同様の断面に沿った断面図である。図５Ｂ、図６Ｂ、図７Ａ－図９Ｃ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂ、図１８Ｂ、図１９Ｂ、図２０Ｂ、図２１Ｂ、図２２Ｂは、図１のＢーＢ’断面と同様の断面に沿った断面図である。図１０Ｃ、図１１Ｃ、図１２Ｃ、図１３Ｃ、図１４Ｃ、図１５Ｃ、図１６Ｃ、図１７Ｃ、図１８Ｃ、図１９Ｃ、図２０Ｃ、図２１Ｃ、図２２Ｃは、図１のＣーＣ’断面と同様の断面に沿った断面図である。
図２において、基板５０は、ナノ構造体トランジスタ／ＦＥＴを形成するために設けられている。基板５０は、例えば、バルク半導体、半導体オンインシュレータ（ＳＯＩ：ｓｅｍｉｃｏｎｄｕｃｔｏｒ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板等の半導体基板であってもよいし、ドープされていてもよい（例えば、ｐ型またはｎ型の不純物がドープされていてもよいし、アンドープであってもよい）。基板５０は、例えば、シリコンウエハ等のウエハであってもよい。一般に、ＳＯＩ基板は、絶縁体層上に形成された半導体材料の層である。絶縁体層は、例えば、埋設酸化物（ＢＯＸ：Ｂｕｒｉｅｄ Ｏｘｉｄｅ）層、酸化シリコン層などであってもよい。絶縁体層は、典型的にはシリコンやガラス基板上に設けられる。また、多層基板や傾斜基板等の他の基板を用いてもよい。基板５０の半導体材料としては、シリコン、ゲルマニウム、炭化珪素、ガリウム砒素、ガリウム燐、インジウム燐、インジウム砒素および／またはインジウム合金からなる化合物半導体、シリコンゲルマニウム、ガリウム砒素燐、アルミニウムインジウム砒素、アルミニウムガリウム砒素、ガリウムインジウム砒素、ガリウムインジウム燐、ガリウム／インジウム砒素リンなどの合金半導体、またはこれらの組み合わせなどが挙げられる。
基板５０は、ｎ型領域５０Ｎ及びｐ型領域５０Ｐを有する。ｎ型領域５０Ｎは、ＮＭＯＳトランジスタ、例えば、ｎ型ナノ構造体トランジスタ／ＦＥＴ等のｎ型デバイスを形成するための領域であり、ｐ型領域５０Ｐは、ＰＭＯＳトランジスタ、例えば、ｐ型ナノ構造体トランジスタ／ＦＥＴ等のｐ型デバイスを形成するためのものである。ｎ型領域５０Ｎは、ｐ型領域５０Ｐ（図示せず）から物理的に分離されていてもよく、任意の数のデバイス特性（例えば、他の活性装置、ドーピング領域、素子分離構造等）であってもよい。ｎ形領域５０ＮとＰ形領域５０Ｐとの間に配置されても良い。ここでは、１つのｎ型領域５０Ｎと１つのｐ型領域５０Ｐとを示しているが、ｎ型領域５０Ｎおよびｐ型領域５０Ｐの数は任意である。
基板５０には、ｐ型またはｎ型の不純物が低濃度にドープされていてもよい。基板５０の上部には、パンチスルー（ＡＰＴ）注入が行われ、ＡＰＴ領域が形成されてもよい。なお、ＡＰＴ注入時には、基板５０に不純物を注入してもよい。不純物は、ｎ型領域５０ ｎおよびｐ型領域５０Ｐのそれぞれに形成されるソース／ドレイン領域の導電型とは反対の導電型を有していてもよい。前記ＡＰＴ領域は、前記ナノ構造体トランジスタ／ＦＥＴにおける前記ソース／ドレイン領域の下に延在していてもよい。また、ソース／ドレイン領域から基板５０へのリークを低減するために、ＡＰＴ領域を用いてもよい。また、上記ＡＰＴ領域におけるドーピング濃度は、１０１８ｃｍー３～１０１９ｃｍー３であることが好ましい。
基板５０上には、積層体５２が形成されている。積層体５２は、交互の第１半導体層５４及び第２半導体層５６を含む。第１半導体層５４は第１半導体材料で形成され、第２半導体層５６は第２半導体材料で形成されている。半導体材料は、基板５０の候補となる半導体材料の中から選択することができる。図示の実施形態では、積層体５２は、第１半導体層５４及び第２半導体層５６の３層から構成されている。なお、積層体５２は、任意の数の第１半導体層５４及び第２半導体層５６を含んでいてもよい。例えば、積層体５２は、第１半導体層５４及び第２半導体層５６のそれぞれの１層～１０層を含んでいてもよい。
図示の実施形態では、後述するように、第１半導体層５４を除去し、第２半導体層５６をパターニングして、ｎ型領域５０Ｎおよびｐ型領域５０Ｐの両方に、ナノ構造体トランジスタ／ＦＥＴのチャネル領域を形成する。第１半導体層５４は、後の加工において除去され、第２半導体層５６の上面および下面を露出させる犠牲層（またはダミー層）である。第１半導体層５４の第１半導体材料は、シリコンゲルマニウム等の第２半導体層５６のエッチングに対して高いエッチング選択比を有する材料である。第２半導体層５６の第２半導体材料は、シリコン等のｎ型及びｐ型の両方に適した材料である。
別の実施形態（図示せず）では、第１の半導体層５４をパターニングして、１つの領域（例えば、Ｐ型領域５０Ｐ）にナノ構造体トランジスタ／ＦＥＴのチャネル領域を形成し、第２の半導体層５６をパターニングして、他の領域（例えば、Ｎ型領域５０Ｎ）にナノ構造体トランジスタ／ＦＥＴのチャネル領域を形成する。第１の半導体層５４の第１の半導体材料としては、例えば、シリコンゲルマニウム（例えば、ＳｉＸＧｅ１ーＸ、Ｘは０～１の範囲とすることができる）、純ゲルマニウム、ＩＩＩーＶ族化合物半導体、ＩＩーＶＩ族化合物半導体等のｐ型デバイスに適した材料を用いることができる。第２半導体層５６の第２半導体材料としては、シリコン、炭化シリコン、ＩＩＩーＶ族化合物半導体、ＩＩーＶＩ族化合物半導体等のｎ型デバイスに適した材料を用いることができる。なお、第１の半導体材料と第２の半導体材料とは、エッチングの選択比が高いため、ｎ型領域５０Ｎの第２の半導体層５６を除去せずに第１の半導体層５４を除去し、ｐ型領域５０Ｐの第１の半導体層５４を除去せずに第２の半導体層５６を除去してもよい。
積層体５２の各層は、例えば、化学蒸着（ＣＶＤ：）Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などのプロセスにより堆積された気相エピタキシー法（ＶＰＥ：ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ）、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法などのプロセスにより成長させることができる。各層の膜厚は、５ｎｍ～３０ｎｍの範囲とすることができる。幾つかの実施形態では、一部の層（例えば、第２半導体層５６）は、他の層（例えば、第１半導体層５４）よりも薄く形成されている。例えば、第１の半導体層５４を犠牲層（又はダミー層）とし、第２の半導体層５６をパターニングしてｎ型領域５０Ｎ及びｐ型領域５０Ｐの両方にナノ構造体トランジスタ／ＦＥＴのチャネル領域を形成する態様において、第１の半導体層５４の厚さを第１の厚さとし、第２の半導体層５６の厚さを第２の厚さとし、第２の厚さを第１の厚さの３０％以上６０％以下とすることができる。第２半導体層５６を薄く形成することで、チャネル領域をより高密度に形成することができる。
図３において、基板５０および積層体５２には、トレンチがパターニングされて、半導体フィン６２、ナノ構造体６４およびナノ構造体６６が形成されている。半導体フィン６２は、基板５０にパターニングされた半導体ストリップである。ナノ構造体６４及びナノ構造体６６は、第１半導体層５４及び第２半導体層５６の残部を含む。トレンチは、反応性イオンエッチング（ＲＩＥ）、中性ビームエッチング（ＮＢＥ）等の任意のエッチング処理によってパターニングされていてもよいし、これらの組み合わせによって形成されていてもよい。エッチングは、異方性であってもよい。
半導体フィン６２及びナノ構造体６４、６６のパターニングは、任意の適切な方法で行うことができる。例えば、半導体フィン６２及びナノ構造体６４、６６を、ダブルパターニング法やマルチパターニング工程を含む１回以上のフォトリソグラフィ工程を用いてパターニングしてもよい。一般に、ダブルパターニング法やマルチパターニング工程は、フォトリソグラフィーと自己整合プロセスを組み合わせたものであり、例えば、１回の直接フォトリソグラフィー工程を用いて、それ以外のピッチのパターンを作成することができる。例えば、一実施形態では、基板上に犠牲層を形成し、フォトリソグラフィ工程を用いてパターニングする。パターニングされた犠牲層に沿って、自己整合的にスペーサを形成する。その後、犠牲層を除去し、残りのスペーサをマスク５８として半導体フィン６２及びナノ構造体６４、６６をパターニングする。幾つかの実施形態では、ナノ構造体６４、６６上にマスク５８（又はそれ以外の層）が残っていてもよい。
半導体フィン６２及びナノ構造体６４、６６の幅は、８ｎｍ～４０ｎｍの範囲内であってもよい。図示の実施形態では、ｎ型領域５０Ｎ及びｐ型領域５０Ｐにおいて、半導体フィン６２及びナノ構造体６４、６６の幅が略同一である。他の実施形態では、１つの領域（例えば、Ｎ型領域５０Ｎ）における半導体フィン６２及びナノ構造体６４、６６の幅は、他の領域（例えば、Ｐ型領域５０Ｐ）における半導体フィン６２及びナノ構造体６４、６６よりも広い。
図４において、基板５０上および隣接する半導体フィン６２間には、ＳＴＩ領域７２が形成されている。ＳＴＩ領域７２は、ナノ構造体６４、６６の少なくとも一部が隣接するＳＴＩ領域７２の間から突出するように、少なくとも一部の半導体フィン６２の周囲に配置されている。図示の実施形態では、ＳＴＩ領域７２の上面は、半導体フィン６２の上面よりも下方に位置している。本実施形態では、ＳＴＩ領域７２の上面は、半導体フィン６２の上面と同一または同一平面上（プロセスばらつき内）に形成されている。
ＳＴＩ領域７２は、任意の適切な方法で形成することができる。例えば、基板５０とナノ構造体６４、６６との間、及び隣接する半導体フィン６２間に絶縁材料を形成することができる。絶縁材料は、酸化シリコン等の酸化物、窒化シリコン等の窒化物、又はこれらの組み合わせであり、例えば、高密度プラズマＣＶＤ（ＨＤＰーＣＶＤ）、流動化学気相成長（ＦＣＶＤ）等のＣＶＤ法、又はこれらの組み合わせで形成することができる。他の絶縁材料としては、どのような方法で形成されたものを用いてもよい。幾つかの実施形態では、絶縁材料は、ＦＣＶＤ法により形成された酸化シリコンである。また、絶縁材料が形成された後にアニール処理を行ってもよい。一実施形態では、絶縁材料は、余剰の絶縁材料がナノ構造体６４、６６を被覆するように形成されている。ＳＴＩ領域７２は単層で示されているが、複数の層を利用してもよい。例えば、基板５０、半導体フィン６２、ナノ構造体６４、６６の表面に沿ってライナー（図示せず）を形成してもよい。その後、ライナー上に前述したような絶縁材料を形成してもよい。次に、絶縁材料に除去処理を施し、ナノ構造体６４、６６上の余分な絶縁材料を除去する。また、化学的機械的研磨（ＣＭＰ）、エッチバック、またはこれらの組み合わせなどの平坦化処理を利用してもよい。なお、ナノ構造体６４、６６上にマスク５８を残した形態では、平坦化処理によってマスク５８を露出させてもよいし、マスク５８を除去してもよい。平坦化処理後、絶縁材料の上面とマスク５８（存在する場合）またはナノ構造体６４、６６とが同一平面上にある（プロセスばらつきの範囲内）。これにより、マスク５８（存在する場合）やナノ構造体６４、６６の上面が絶縁材料を介して露出する。図示の実施形態では、ナノ構造体６４、６６上にマスク５８が残存している。次に、絶縁材料をリセスしてＳＴＩ領域７２を形成する。絶縁材料は、ナノ構造体６４、６６の少なくとも一部が絶縁材料の隣接する部分の間から突出するように後退している。また、ＳＴＩ領域７２の上面は、図示するように平面であってもよいし、凸面であってもよいし、凹面（例えば、ディッシング等）であってもよいし、これらの組み合わせであってもよい。図示の実施形態では、ＳＴＩ領域７２の上面が凹面であり、ＳＴＩ領域７２の一部が半導体フィン６２の側壁まで延在している。ＳＴＩ領域７２の上面は、適宜のエッチングにより、平坦、凸及び／又は凹に形成されていてもよい。絶縁材料は、絶縁材料の材料に選択的に選択されるもの（例えば、半導体フィン６２やナノ構造体６４、６６よりも速い速度で選択的にＳＴＩ領域７２の絶縁材料をエッチングするもの）など、任意のエッチング処理を用いて後退させてもよい。例えば、希フッ酸（ＤＨＦ）酸を用いて酸化除去を行ってもよい。
なお、前述した工程は、半導体フィン６２及びナノ構造体６４、６６の形成方法の一例である。また、半導体フィン６２及び／又はナノ構造体６４、６６は、マスクを用いて形成してもよいし、エピタキシャル成長法を用いて形成してもよい。例えば、基板５０の上面に誘電体層を形成し、この誘電体層を介してトレンチをエッチングして下地基板５０を露出させることができる。トレンチ内にエピタキシャル構造をエピタキシャル成長させることができ、エピタキシャル構造が誘電体層から突出して半導体フィン６２及び／又はナノ構造体６４、６６を形成するように誘電体層を後退させることができる。エピタキシャル構造は、第１の半導体材料および第２の半導体材料など、前述した交互半導体材料を含んでいてもよい。エピタキシャル構造をエピタキシャル成長させる場合には、エピタキシャル成長中にエピタキシャル成長させた材料をｉｎｓｉｔｕドーピングしてもよいが、ｉｎｓｉｔｕ／注入ドーピングを併用してもよい。
また、ナノ構造体６４、６６、半導体フィン６２、及び／又は基板５０には、適宜のウェル（図示せず）が形成されていてもよい。ウェルは、ｎ型領域５０Ｎおよびｐ型領域５０Ｐのそれぞれに形成されるソース／ドレイン領域の導電型とは反対の導電型を有していてもよい。Ｎ型領域５０ＮにはＰ型ウェルが形成され、Ｐ型領域５０ＰにはＮ型ウェルが形成される。Ｎ型領域５０Ｎ及びＰ型領域５０Ｐの両方に、Ｐ型ウェル又はＮ型ウェルが形成される場合がある。
また、ウェルの種類が異なる実施形態において、ｎ型領域５０Ｎとｐ型領域５０Ｐとのインプラント工程は、フォトレジスト等のマスク（図示せず）を用いて行ってもよい。例えば、ｎ型領域５０Ｎの半導体フィン６２、ナノ構造体６４、６６、ＳＴＩ領域７２上にフォトレジストを形成してもよい。フォトレジストをパターニングして、ｐ型領域５０Ｐを露出させる。フォトレジストは、公知の技術を用いて形成することができ、許容されるフォトリソグラフィ技術を用いてパターニングすることができる。フォトレジストをパターニングすると、ｐ型領域５０Ｐにｎ型不純物注入を行い、フォトレジストをマスクとしてｎ型領域５０Ｎにｎ型不純物が注入されないようにする。ｎ型不純物は、１０１３ｃｍー３～１０１４ｃｍー３の範囲の濃度まで注入されたリン、ヒ素、アンチモン等であってもよい。インプラントの後、任意のアッシング処理等により、フォトレジストを除去してもよい。
次に、ｐ型領域５０Ｐの注入に先立ち、ｐ型領域５０Ｐの半導体フィン６２、ナノ構造体６４、６６及びＳＴＩ領域７２上にフォトレジスト等のマスク（図示せず）を形成する。フォトレジストをパターニングして、ｎ型領域５０Ｎを露出させる。フォトレジストは、公知の技術を用いて形成することができ、許容されるフォトリソグラフィ技術を用いてパターニングすることができる。フォトレジストをパターニングすると、ｎ型領域５０Ｎにｐ型不純物注入を行い、フォトレジストをマスクとしてｐ型領域５０Ｐにｐ型不純物が注入されないようにしてもよい。ｐ型不純物は、領域に１０１３ｃｍー３～１０１４ｃｍー３の濃度で注入されたホウ素、フッ化ホウ素、インジウム等であってもよい。インプラントの後、任意のアッシング処理等により、フォトレジストを除去してもよい。
ｎ型領域５０Ｎおよびｐ型領域５０Ｐのインプラントの後、注入したｐ型および／またはｎ型不純物を活性化するために、注入ダメージを修復するためのアニールを行ってもよい。また、半導体フィン６２及び／又はナノ構造体６４、６６に対してエピタキシャル構造をエピタキシャル成長させる場合には、成長時に成長させた材料をｉｎｓｉｔｕドーピングしてもよいが、ｉｎｓｉｔｕ／注入ドープを併用しても構わない。
図５Ａ～図２２Ｃは、実施例装置の製造における各種工程を示す図である。図５Ａ－図２２Ｃは、ｎ形領域５０Ｎ及びｐ形領域５０Ｐのいずれかの特徴を例示している。例えば、Ｎ型領域５０Ｎ及びＰ型領域５０Ｐの両方に適用可能である。各図に付随するテキストには、ｎ型領域５０Ｎ及びｐ型領域５０Ｐの構造の違い（いずれも含む）が記載されている。詳しくは後述するが、半導体フィン６２の間には、ハイブリッド用フィン８２が形成されている。図５Ａ－図２２Ｃは、それぞれの断面において、２つの半導体フィン６２と、２つの半導体フィン６２の間に配置されたハイブリッドフィン８２およびＳＴＩ領域７２の部分とを示している。
図５Ａ－図５Ｂにおいて、マスク５８（本実施形態）と、半導体フィン６２と、ナノ構造体６４、６６と、ＳＴＩ領域７２との間には、ダミーゲート層７４が形成されている。ダミーゲート層７４は、半導体材料（例えば、基板５０の半導体材料の候補から選択される１つ）で形成されていてもよいし、ＣＶＤ法やＡＬＤ法等のプロセスにより堆積された、ＶＰＥやＭＢＥ等のプロセスにより成長されてもよい。例えば、ダミーゲート層７４は、シリコン又はシリコンゲルマニウムから形成されていてもよい。ダミーゲート層７４は、ＳＴＩ領域７２上に１ｎｍ～１００ｎｍの範囲で厚さｔ１で形成することができる。ダミーゲート層７４の厚さは、ナノ構造体トランジスタ／ＦＥＴの置換ゲート構造体の寸法を決定する。
図６Ａ－図６Ｂにおいて、ダミーゲート層７４をパターニングして、マスク５８（存在する場合）の周囲にダミーゲート７６を形成し、半導体フィン６２、ナノ構造体６４、６６を形成する。ダミーゲート７６は、ＳＴＩ領域７２上に配置されている。ダミーゲート層７４は、パターニングされると、マスク５８の側壁に残った部分（存在する場合）と、半導体フィン６２と、ナノ構造体６４、６６とを有する（ダミーゲート７６を形成する）。ダミーゲート７６は、後の加工で露出するナノ構造体６４、６６の側壁を覆ってチャネル領域を形成する。ダミーゲート７６は加工時の一時的なスペーサとして用いられ、その後、ナノ構造体６６のナノ構造体トランジスタ／ＦＥＴのチャネル領域となる部分の側壁を露出させるために除去される。具体的には、図示の実施形態では、次に、ダミーゲート７６及びナノ構造体６４を除去し、ナノ構造体６６に巻かれたゲート構造体に置換する。ダミーゲート７６は、ナノ構造体６６の材料のエッチングに対して高いエッチング選択比を有する材料で形成されている。ダミーゲート７６は、ナノ構造体６４と同じ半導体材料で形成されていてもよいし、異なる材料で形成されていてもよい。
詳しくは後述するが、ダミーゲート７６は、裾引きが小さいように形成されている。ダミーゲート７６の裾引き形状とは、ダミーゲート７６のＳＴＩ領域７２の上面に沿った部分の形状及び寸法をいう。フッティングプロファイルが小さいダミーゲート７６を形成するとは、ＳＴＩ領域７２の上面のダミーゲート７６の部分がＳＴＩ領域７２の凹面に沿って外側にフレアしないようにダミーゲート７６を形成することである。このように、ダミーゲート７６の底面は、ナノ構造体６４、６６から第１の距離ｄ１だけ離れて延びており、ダミーゲート７６の外側の側壁は、ナノ構造体６４、６６から第２の距離Ｄ２だけ離れており、第１の距離Ｄ１が第２の距離Ｄ２以下である。第１距離Ｄ１は、半導体フィン６２の上面よりも下方に測定され、第２距離Ｄ２は、半導体フィン６２の上面と底ナノ構造体６６の下面との間の第２距離Ｄ２である。続いて、第１距離Ｄ１及び第２距離Ｄ２の寸法について、より詳細に説明する。フッティングプロファイルが小さいダミーゲート７６を形成することにより、以降の工程、例えば、ソース／ドレイン領域の置換ゲート工程及び／又はエピタキシャル成長工程のための加工窓を広げることができる。
図７Ａ－図９Ｃは、フッティングプロファイルが小さいダミーゲート７６のパターニングにおける中間段階を示す図である。ダミーゲート７６は、ダミーゲート層７４を複数のエッチング工程でパターニングすることにより、裾引きが小さく形成されている。具体的には、まず、ダミーゲート層７４をダミーゲート７６（図７Ａ－図７Ｂ参照）にパターニングする第１エッチング工程を行う。保護層８０は、ダミーゲート７６の上部７６Ｕ（図７Ａ－図７Ｂ参照）に沿って形成されており、ダミーゲート７６の下部７６Ｌは、保護層８０に露出している。次に、ダミーゲート７６の上部７６Ｕを保護層８０で被覆した状態で、ダミーゲート７６の下部７６Ｌをトリミングする第２エッチング工程を行う（図８Ａ－図８Ｂ参照）。ダミーゲート７６の下部７６Ｌをトリミングすることにより、ダミーゲート７６の下部７６Ｌの幅を小さくすることで、ダミーゲート７６の裾引きを低減することができる。保護層８０は、必要に応じて除去されてもよい（図９Ａ－図９Ｂ参照）。
図７Ａ－図７Ｂでは、まず、ダミーゲート層７４（図５Ａ－図５Ｂ参照）をダミーゲート７６にパターン形成する第１エッチング工程を行う。第１のエッチング工程は、ドライエッチングであってもよいし、ウェットエッチングであってもよいし、これらの組み合わせであってもよい。第１エッチング工程は、異方性であってもよい。第１のエッチング工程により、ダミーゲート層７４のマスク５８上（存在する場合）又はナノ構造体６４、６６上の部分が除去される。
ナノ構造体６４、６６の面密度は、第１のエッチング工程中のローディングに影響を与えて、第１のエッチング工程の結果を決定する。疎な領域のナノ構造体６４、６６に沿ったダミーゲート７６は、図７Ａに示すように、ナノ構造体６４、６６間のＳＴＩ領域７２が露出するようにパターニングされていてもよい。また、図７Ｂに示すように、ナノ構造体６４、６６間のＳＴＩ領域７２を覆うように、密な領域のナノ構造体６４、６６に沿ったダミーゲート７６をパターニングしてもよい。ナノ構造体６４、６６間の臨界寸法（ＣＤ）は、２ｎｍ以上２０００ｎｍ以下であり、疎な領域とは、ＣＤがこの範囲の下限に近い領域を意味し、密な領域とは、ＣＤがこの範囲の上限に近い領域をいう。同一の基板５０は、疎な領域と密な領域とを有していてもよく、このような第１のエッチング工程により、同一の基板５０上に、図７Ａ及びＢの構造が形成される。
第１のエッチング工程は、裾引きの大きなダミーゲート７６を形成する。裾引きの大きなダミーゲート７６を形成するとは、ＳＴＩ領域７２の上面のダミーゲート７６の部分がＳＴＩ領域７２の凹面に沿って外側にフレアするようにダミーゲート７６を形成することである。すなわち、ダミーゲート７６の側壁は、ダミーゲート７６の頂部からダミーゲート７６の底部に向かう方向に広がる距離だけ離間している。図７Ａを参照して、ナノ構造体６４、６６間のＳＴＩ領域７２が露出するようにダミーゲート７６をパターニングすると、第１の距離Ｄ１は第２の距離Ｄ２よりも大きくなる。本実施形態では、ダミーゲート層７４のＳＴＩ領域７２上の部分を除去する。図７Ｂを参照して、ダミーゲート７６をパターニングして、ナノ構造体６４、６６間のＳＴＩ領域７２を覆うと、ダミーゲート７６は、ＳＴＩ領域７２の凹面を横切るように延びている。本実施形態では、ダミーゲート層７４のＳＴＩ領域７２上の部分が薄膜化されている。これにより、第１のエッチング工程後に、ＳＴＩ領域７２上のダミーゲート７６の厚さＴ１が減少する。第１のエッチング工程の後、ダミーゲート層７４の厚さＴ２は、０．３ｎｍ～２０ｎｍの範囲内であり、厚さＴ２は、厚さＴ１未満である。
また、ダミーゲート７６の上部７６Ｕ及びマスク５８（存在する場合）又はナノ構造体６４、６６に沿って保護層８０が形成される。本実施形態では、ダミーゲート７６の下部７６Ｌに沿って保護層８０が形成されていないため、ダミーゲート７６の下部７６Ｌが露出した後、トリミングを行うことができる。また、ダミーゲート７６のＳＴＩ領域７２の上面を覆う部分にも保護層８０が形成されていないため（図７Ｂ参照）、ダミーゲート７６の一部が露出した後、トリミングの際に除去することができる。ここで、ダミーゲート７６の上部７６Ｕとは、一定距離だけ離間した直線状の側壁を有し、上面が丸みを帯びた部分をいい、ダミーゲート７６の下部７６Ｌとは、ＳＴＩ領域７２に沿って外側にフレアを有する部分をいう。ダミーゲート７６の下部７６Ｌは、ダミーゲート７６に隣接し、かつ、ＳＴＩ領域７２に最も近接して配置されたナノ構造体６４／６６の底面６４Ｂの下方に配置されている。幾つかの実施形態では、ダミーゲート７６の上部７６Ｕは、ナノ構造体６４／６６の底面６４Ｂの上方に配置されている。
本実施形態では、保護層８０は、ダミーゲート層７４をパターニングするための第１エッチング工程により生成された副生成層８０Ｂである。副生成層８０Ｂは、第１のエッチング工程で用いられる第１のエッチング工程において、パッシベーション用のガスを用いて形成される。パッシベーションガスは、第１のエッチング工程の選択比を制御し、第１のエッチング工程後の副生成層８０Ｂの後に残存するエッチング副生成物の生成を促進する。副生成層８０Ｂの厚さは、２Å－１５０Åの範囲とすることができる。副生成層８０Ｂの厚さは、ダミーゲート７６の側壁に沿った下の厚さよりも厚く、副生成層８０Ｂは、逆台形の輪郭形状を有していてもよい。このような厚さ及び形状の副生成層８０Ｂを形成することにより、その後にダミーゲート７６の下部７６Ｌをトリミングする際に、ダミーゲート７６の上部７６Ｕが保護される。このような厚さや形状の副生成層８０Ｂを形成することにより、その後にダミーゲート７６の下部７６Ｌをトリミングする際に、ダミーゲート７６の上部７６Ｕを保護することができない場合がある。
第１のエッチング工程は、主エッチングガスとパッシベーションガスとを含むガスソースを用いたドライエッチングである。主エッチングガスとしては、Ｃｌ２、ＨＢｒ、ＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２、ＣＨ３Ｆ、Ｃ４Ｆ６、ＢＣｌ３、ＳＦ６、Ｈ２等を用いることができる。パッシベーションガスとしては、Ｎ２、Ｏ２、ＣＯ２、ＳＯ２、ＣＯ、ＣＨ４、ＳｉＣｌ４等が挙げられる。幾つかの実施形態では、ガスソースは、Ａｒ、Ｈｅ、Ｎｅ等の希ガスを含む。第１のエッチング工程では、プラズマが生成される。幾つかの実施形態では、第１エッチング工程は、周期的に実施される。例えば、第１のエッチング工程は、メインエッチングガスを分注する工程と、パッシベーションガスを分注する工程とを含んでいてもよい。エッチングサイクルは５０回まで繰り返すことができる。第１のエッチング処理の処理条件としては、例えば、１ｍＴｏｒｒ～８００ｍＴｏｒｒの範囲の圧力、１０Ｗ－３０００Ｗの範囲のプラズマ源パワー（ラジカルに対するイオンの比率を制御する）、０－３０００Ｗの範囲のプラズマバイアスパワー（例えば、等方性エッチング又は異方性エッチング）、１ｓｃｃｍ～５０００ｓｃｃｍの範囲のガスソース流量が挙げられる。このような範囲のパラメータで第１のエッチング処理を行うことにより、副生成層８０Ｂを所望の厚さ、形状（前述）で形成することができる。
副生成層８０Ｂの組成は、第１のエッチング工程で利用されるパッシベーションガスに依存する。また、ダミーゲート層７４をシリコン又はシリコンゲルマニウムで形成する場合には、副生成層８０Ｂは、酸素系の不動態ガス（例えば、Ｏ２、ＣＯ２、ＳＯ２、ＣＯ等）を用いた場合に形成されるＳｉＯ又はＳｉＧｅＯ２であり、副生成物層８０Ｂは、窒素系の不動態ガス（例えば、Ｎ２等）を用いた場合に形成されるＳｉＮ又はＳｉＧｅＮ副生成物であり、副生成物層８０ Ｂは、硫黄系パッシベーション用ガス（例えば、ＳＯ２等）を用いた場合に形成されるＳＩＳ又はＳｉＧｅＳ副生成物であってもよい。第１のエッチング工程では、複数のパッシベーション膜を利用してもよい。例えば、第１のエッチング工程において、酸素系パッシベーションガス、窒素系パッシベーションガス、硫黄系パッシベーションガス（例えば、ＳＯ２、Ｎ２）の混合物を用い、副生成層８０ＢをＳｉＧｅＳｘＯｙＮｚ副生成物としてもよい。
図８Ａ－８Ｃでは、ダミーゲート７６の上部７６Ｕを保護層８０で覆った状態で、ダミーゲート７６の下部７６Ｌをトリミングする第２エッチング工程を行う。第２エッチング工程は、ウェットクリーンであってもよく、ダミーゲート７６の下部７６Ｌの幅を狭くすることで、ダミーゲート７６の裾引きを低減する。具体的には、第２のエッチング工程は、ダミーゲート７６の裾引きが小さくなるまで、ダミーゲート７６の下部７６Ｌを横方向にエッチングする。第２のエッチング工程は、第１のエッチング工程よりも横方向のエッチング速度を大きくすることができ、第１のエッチング工程よりも縦方向のエッチング速度を小さくすることができ、第２のエッチング工程をトリミング工程とすることができる。ダミーゲート７６が、ナノ構造体６４、６６間のＳＴＩ領域７２を覆う態様（図７Ｂ参照）において、第２エッチング工程は、ＳＴＩ領域７２の上面も露出させる。保護層８０は、第２のエッチング工程においてエッチストップ層として機能し、第２のエッチング工程においてトリミングされないようにダミーゲート７６の上部７６Ｕを保護する。すなわち、第２エッチング工程においてダミーゲート７６の下部７６Ｌがエッチングされ、第２エッチング工程においてダミーゲート７６の上部７６Ｕがエッチングされない（少なくともダミーゲート７６の下部７６Ｌよりもエッチングされにくい）。第１の距離Ｄ１は、図８Ａに示すように、第２のエッチング工程後の第２の距離Ｄ２と等しい。幾つかの実施形態では、第１距離Ｄ１は、図８Ｂ及び図８Ｃに示すように、第２エッチング工程後の第２距離Ｄ２よりも小さい。
いくつかの実施形態では、第２エッチング工程は、溶剤に主エッチング薬液および補助エッチング薬液を用いたウェットエッチングである。メインエッチング薬液は、ＨＦ、Ｆ２等であってもよい。補助エッチング薬液は、Ｏ３、Ｈ２ＳＯ４、ＨＣｌ、ＨＢｒなどであってもよい。溶媒としては、例えば、脱イオン（ＤＩ）水、アルコール、アセトン等が挙げられる。
図８Ａの構造は、ナノ構造体６４、６６間のＳＴＩ領域７２が露出するようにダミーゲート７６をパターニングした後、ダミーゲート７６の下部７６Ｌをトリミングすることにより、図形７Ａ、例えばの構造を第２のエッチング処理することにより得ることができる。例えば、第２エッチング処理は、基板５０の主面と略平行な横方向にエッチングするようにプラズマバイアス電力を調整することにより制御することができる。本実施形態では、ダミーゲート７６の下部７６Ｌの側壁は、ダミーゲート７６の頂部からダミーゲート７６の底部に向かう方向に一定の距離だけ離間している。これにより、ダミーゲート７６の下部７６Ｌの側壁は、基板５０の主面に対して略垂直となる。
図８Ｂの構造は、ナノ構造体６４、６６間のＳＴＩ領域７２が露出するようにダミーゲート７６をパターニングした後、ダミーゲート７６の下部７６Ｌをトリミングすることにより、図形７Ａ、例えばの構造を第２のエッチング処理することにより得ることができる。例えば、第２エッチング処理は、基板５０の主面と略平行な横方向にエッチングするようにプラズマバイアス電力を調整することにより制御することができる。図８Ｂの実施形態のダミーゲート７６は、図８Ａの実施形態よりもエッチングすることができ、ＳＴＩ領域７２に沿って内側にフレアを発生させることができる。本実施形態では、ダミーゲート７６の下部７６Ｌの側壁は、ダミーゲート７６の頂部からダミーゲート７６の底部に向かう方向に直線的に減少する距離だけ離間している。これにより、ダミーゲート７６の下部７６Ｌの側壁は、基板５０の主面に平行な面と鋭角をなす。
図８Ｃの構造は、ナノ構造体６４、６６間のＳＴＩ領域７２を覆うようにダミーゲート７６をパターニングした後、ＳＴＩ領域７２が露出するようにダミーゲート７６の下部７６Ｌをトリミングすることにより、図７Ｂ、例えばの構造を第２のエッチング処理することにより得ることができる。例えば、基板５０の主面に平行な面に対して鋭角をなす斜め方向にエッチングするように、第２エッチング工程を制御する（プラズマバイアス電力を調整する）ことができる。本実施形態では、ダミーゲート７６の下部７６Ｌの側壁は、ダミーゲート７６の頂部からダミーゲート７６の底部に向かう方向に非線形に減少した後、その方向に非線形に増加する距離だけ離間している。ダミーゲート７６がＳＴＩ領域７２を覆う部分を有する場合（図７Ｂ参照）、これらの部分のエッチングにより、第２のエッチング工程の横方向のエッチングを低減することができる。このため、ダミーゲート７６の下部７６Ｌの側壁には、側壁凹部７６Ｒが形成されている。側壁凹部７６Ｒの底部には、ナノ構造体６４、６６から第３の距離Ｄ３が配置されており、第３の距離Ｄ３は、第２の距離Ｄ２及び第１の距離Ｄ１よりも小さい。第３距離Ｄ３は、第２距離Ｄ２と第１距離Ｄ１とを測定した点の間で測定される。
なお、図９Ａ－９Ｃ中、保護層８０は、必要に応じて除去される。保護層８０は、ダミーゲート７６の下部７６Ｌをトリミングした後に行われるウェット洗浄により除去されることが好ましい。保護層８０は、ダミーゲート７６の下部７６Ｌをトリミングする第２エッチング工程により除去されることが好ましい。他の実施形態（後述）では、保護層８０は除去されず、最終的な素子に残存する。
図９Ａの実施形態には、図形１０Ａ－２２Ｃが示されている。また、図示の実施形態では、保護層８０を除去している。なお、図８Ａ－図８Ｃ又は図９Ｂ～図９Ｃの実施形態を用いて同様の処理を行ってもよい。
図１０Ａ－図１０Ｃに示すように、マスク５８（本実施形態）と、半導体フィン６２と、ナノ構造体６４、６６と、ダミーゲート７６との間には、ハイブリッド型のフィン層７８が形成されている。ハイブリッドフィン層７８は、半導体フィン６２、ナノ構造体６４、６６及びダミーゲート７６のエッチングに対してエッチング選択比が高い１層以上の誘電体材料により形成されている。誘電体材料としては、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、シリコン酸炭窒化物、シリコン炭窒化物、金属系誘電体材料、又はこれらの組み合わせ等が挙げられ、ＬＰＣＶＤ法、ＰＥＣＶＤ法、流動性化学気相成長法（ＦＣＶＤ）等のコンフォーマルな成膜法により形成することができる。他の絶縁材料としては、どのような方法で形成されたものを用いてもよい。ハイブリッドフィン層７８は、例えば、フルオロケイ酸塩ガラス（ＦＳＧ）等の低誘電率の誘電体材料（例えば、Ｋ値が３．５未満の誘電体材料）で形成されている。ハイブリッドフィン層７８は、ダミーゲート７６で満たされていない半導体フィン６２とナノ構造体６４、６６との間の残りの領域に充填されており、マスク５８（存在している場合）やナノ構造体６４、６６の上面に形成されていてもよい。本実施形態では、ハイブリッドフィン層７８は、異なる材料で形成された複数の第１のライナ層７８Ａ及び第２のフィル層７８Ｂを有している。
図１１Ａ－図１１Ｃでは、ハイブリッドフィン層７８の余剰部分がマスク５８（存在している場合）やナノ構造体６４、６６の上面を超えている余剰部分を除去してハイブリッドフィン８２を形成する除去工程を行っている。また、化学的機械的研磨（ＣＭＰ）、エッチバック、またはこれらの組み合わせなどの平坦化処理を利用してもよい。ハイブリッドフィン層７８は、平坦化されると、半導体フィン６２とナノ構造体６４、６６との間の領域に残された部分を有する（ハイブリッドフィン８２を形成する）。平坦化処理後、ハイブリッド用フィン８２、ダミーゲート７６およびマスク５８（存在する場合）またはナノ構造体６４、６６の上面は、同一平面上（プロセスばらつき内）である。
ナノ構造体６４、６６上にマスク５８が残っている実施形態において、除去工程は、マスク５８を露出させてもよいし、マスク５８を除去してもよい。また、マスク５８は、除去工程の後に行われる別工程で除去されることが好ましい。マスク５８を除去するために、ドライエッチング、ウェットエッチング等のエッチングを行ってもよいし、これらの組み合わせを用いてもよい。エッチングは、異方性であってもよい。なお、マスク５８を除去する場合、除去工程は、ダミーゲート７６をリセスしてもよいし、リセスしてもよい。
図１２Ａ－図１２Ｃにおいて、ハイブリッド用フィン８２、ダミーゲート７６およびマスク５８（存在する場合）またはナノ構造体６４、６６上には、ダミーゲート層８４が形成されている。ダミーゲート層８４は、堆積した後、ＣＭＰなどにより平坦化してもよい。ダミーゲート層８４は、例えば、アモルファスシリコン、多結晶シリコン（ポリシリコン）、シリコンゲルマニウム（ＰｏｌｙーＳｉＧｅ）、金属、金属窒化物、金属シリサイド、金属酸化物等の導電性又は非導電性の材料で形成され、ＰＶＤやＣＶＤ等により堆積することができる。ダミーゲート層８４は、半導体材料（例えば、基板５０の半導体材料の候補から選択される１つ）で形成されていてもよいし、ＣＶＤやＡＬＤ等のプロセスにより堆積された、気相成長（ＣＶＤ）やＭＢＥ等のプロセスによって成長されてもよい。ダミーゲート層８４は、絶縁材料のエッチングに対して高いエッチング選択比を有する材料、例えばＥードットードット状、ハイブリッド用のフィン８２で形成することができる。ダミーゲート層８４上には、マスク層８６が堆積されていてもよい。マスク層８６は、窒化シリコン、酸窒化シリコン等の誘電体材料で形成することができる。この例では、ｎ型領域５０Ｎとｐ型領域５０Ｐとの間に、１つのダミーゲート層８４および１つのマスク層８６が形成されている。
図１３Ａ－図１３Ｃにおいて、マスク層８６は、許容されるフォトリソグラフィ技術およびエッチング技術を用いてパターニングされ、マスク９６を形成する。そして、マスク９６のパターンを任意のエッチング技術によりダミーゲート層８４に転写し、ダミーゲート９４を形成する。ダミーゲート９４は、後の加工で露出するナノ構造体６４、６６の上面を覆ってチャネル領域を形成する。マスク９６のパターンは、隣接するダミーゲート９４を物理的に分離するために用いられてもよい。ダミーゲート９４の長手方向は、半導体フィン６２の長手方向と略垂直（プロセスばらつき内）であってもよい。マスク９６は、任意のエッチング技術を用いてパターニング後に必要に応じて除去することができる。
ダミーゲート７６及びダミーゲート９４は、チャネル領域６８を形成するためにパターニングされるナノ構造体６６の部分に沿って一括して延在している。続いて、ダミーゲート７６およびダミーゲート９４の代わりに、ゲート構造体を形成する。ダミーゲート９４をダミーゲート７６上に形成することにより、その後に形成されるゲート構造体の高さを高くすることができる。
なお、ダミーゲート９４は、上述したように、半導体材料で形成されていてもよい。本実施形態では、ナノ構造体６４、ダミーゲート７６およびダミーゲート９４は、それぞれ半導体材料で形成されている。幾つかの実施形態では、ナノ構造体６４及びダミーゲート７６は、第１の半導体材料（例えば、シリコンゲルマニウム）で形成され、ダミーゲート９４は、第２の半導体材料（例えば、シリコン）で形成されているので、置換ゲート工程において、第１のエッチング工程でダミーゲート９４を除去し、第２のエッチング工程でナノ構造体６４及びダミーゲート７６を一緒に除去してもよい。ナノ構造体６４及びダミーゲート７６がシリコンゲルマニウムで形成されている場合、ナノ構造体６４及びダミーゲート７６のゲルマニウム濃度が類似していてもよいし、ナノ構造体６４のゲルマニウム濃度がダミーゲート７６のゲルマニウム濃度よりも高くなっていてもよいし、ダミーゲート７６のゲルマニウム濃度がナノ構造体６４のゲルマニウム濃度よりも高くてもよい。幾つかの実施形態では、ナノ構造体６４は、第１の半導体材料（例えば、シリコンゲルマニウム）で形成され、ダミーゲート７６及びダミーゲート９４は、第２の半導体材料（例えば、シリコン）で形成されているので、置換ゲート工程では、第１のエッチング工程でダミーゲート７６及びダミーゲート９４を一緒に除去し、第２のエッチング工程でナノ構造体６４を除去することができる。
また、マスク５８（存在する場合）またはナノ構造体６４、６６上、およびマスク９６（存在する場合）およびダミーゲート９４の露出した側壁上には、ゲートスペーサ９８が形成されている。ゲートスペーサ９８は、誘電体材料を１層以上堆積した後、誘電体材料をエッチングすることにより形成することができる。誘電体材料としては、酸化シリコン、窒化シリコン、酸窒化シリコン、酸炭窒化シリコン等を用いることができ、例えば、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、プラズマＡＬＤ（プラズマＡＬＤ）等のコンフォーマルな成膜法により形成することができる。他の絶縁材料としては、どのような方法で形成されたものを用いてもよい。誘電体材料をパターニングするために、ドライエッチング、ウェットエッチング等のエッチングを行ってもよいし、これらの組み合わせを用いてもよい。エッチングは、異方性であってもよい。エッチングされた誘電体材料は、ダミーゲート９４の側壁に残された部分を有する（ゲートスペーサ９８を形成する）。ゲートスペーサ９８は、エッチング後、図示したように、直線状の側壁を有していてもよいし、図示しない湾曲した側壁を有していてもよい。
また、図示しないＬＤＤ領域を形成するために、インプラントを行ってもよい。なお、異なるデバイスタイプの実施形態では、先に説明したウェルのインプラントと同様に、Ｎ型領域５０Ｎ上にフォトレジスト等のマスク（図示せず）を形成し、Ｐ型領域５０Ｐを露出させ、Ｐ型領域５０Ｐに露出した半導体フィン６２及び／又はナノ構造体６４、６６に適切な種類（例えば、Ｐ型）の不純物を注入してもよい。その後、マスクを除去してもよい。続いて、ｎ型領域５０Ｎを露出させながら、ｐ型領域５０Ｐ上にフォトレジスト等のマスク（図示せず）を形成し、ｎ型領域５０Ｎに露出する半導体フィン６２及び／又はナノ構造体６４、６６に、適切な種類の不純物（例えば、ｎ型）を注入してもよい。その後、マスクを除去してもよい。ｎ型不純物は、前述したｎ型不純物のいずれであってもよく、ｐ型不純物は、前述したｐ型不純物のいずれであってもよい。注入時には、チャネル領域６８はダミーゲート９４に覆われたままであるため、チャネル領域６８は、ＬＤＤ領域を形成するために注入された不純物を実質的に含まない。ＬＤＤ領域の不純物濃度は、１０１５ｃｍー３～１０１９ｃｍー３の範囲であってもよい。また、注入ダメージを修復し、注入した不純物を活性化させるアニールを用いてもよい。
なお、本明細書では、スペーサ及びＬＤＤ領域を形成する工程について概略的に説明する。また、他の処理やシーケンスを用いてもよい。例えば、複数のスペーサを用いてもよいし、異なる順序の工程を利用してもよいし、追加のスペーサを形成して除去してもよい。また、ｎ型デバイスとｐ型デバイスとは、異なる構造や工程を用いて形成されていてもよい。
図１４Ａ－図１４Ｃにおいて、マスク５８（本例）と、ナノ構造体６４、６６と、ダミーゲート７６には、ソース／ドレイン用リセス１０４が形成されている。図示の実施形態では、ソース／ドレイン用リセス１０４は、ナノ構造体６４、６６および半導体フィン６２を貫通している。ソース／ドレイン用リセス１０４は、基板５０内にも延在していてもよい。種々の実施形態において、ソース／ドレイン用リセス１０４は、基板５０をエッチングすることなく基板５０の上面まで延在していてもよく、ソース／ドレイン用リセス１０４の底面がＳＴＩ領域７２の上面よりも下方に配置されるように、半導体フィン６２がエッチングされてもよい。ソース／ドレイン用リセス１０４は、例えばＲＩＥやＮＢＥ等の異方性エッチング法を用いて、ナノ構造体６４、６６及びダミーゲート７６をエッチングすることにより形成することができる。ゲートスペーサ９８及びダミーゲート９４は、ソース／ドレイン用リセス１０４を形成するエッチング工程において、半導体フィン６２及び／又はナノ構造体６４、６６の一部を一括してマスクする。ナノ構造体６４、６６のエッチングには、１回のエッチングを用いてもよいし、複数回のエッチングを用いてナノ構造体６４、６６をエッチングしてもよい。ソース／ドレイン用リセス１０４が所望の深さに達した後、ソース／ドレイン用リセス１０４のエッチングを停止させるために、Ｔｉｍｅｄエッチング法を用いてもよい。また、ソース／ドレイン用リセス１０４を形成する際に、ＳＴＩ領域７２のうち、ハイブリッド用フィン８２に隣接する部分をエッチングしてもよい。
ダミーゲート７６は、裾引きが小さいため、ＳＴＩ領域７２の上面に残存するダミーゲート７６を残存させることなく、より容易に除去することができる。このため、ソース／ドレイン領域には、より多くの領域が存在し、ソース／ドレイン領域は、ダミーゲート７６の残渣が残らないように形成されていてもよい。これにより、置換ゲート工程中に形成されるソース／ドレイン領域のエッチングを回避することができ、製造歩留まりを向上させることができる。
必要に応じて、マスク５８の残りの部分（存在する場合）およびナノ構造体６４、例えば、ソース／ドレイン凹部１０４により露出された側壁には、内部スペーサ１０６が形成される。詳しくは後述するが、ソース／ドレイン用リセス１０４内にソース／ドレイン領域が形成され、続いてナノ構造体６４が対応するゲート構造体に置換される。内部スペーサ１０６は、形成されたソース／ドレイン領域と、その後に形成されるゲート構造体との間の分離機能として機能する。また、後にナノ構造体６４を除去するエッチング工程など、その後のエッチング工程により、その後に形成されるソース／ドレイン領域の損傷を実質的に防止するために、内部スペーサ１０６を用いてもよい。
内側スペーサ１０６を形成する一例として、ソース／ドレイン用リセス１０４を横方向に広げることができる。具体的には、ナノ構造体６４の側壁のうち、ソース／ドレイン用リセス１０４によって露出している部分を後退させてもよい。ナノ構造体６４の側壁は直線状であるが、凹凸であってもよい。このサイドウォールは、ナノ構造体６４に選択的に選択されるもの（ナノ構造体６６の材料よりも速い速度でナノ構造体６４の材料を選択的にエッチングするもの）など、いかなるエッチング処理によっても凹んでいてもよい。エッチングは等方性であってもよい。例えば、ナノ構造体６６がシリコンで形成され、ナノ構造体６４がシリコンゲルマニウムで形成されている場合、エッチング処理は、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、水酸化アンモニウム（ＮＨ４ＯＨ）等を用いたウェットエッチングであってもよい。他の実施形態では、エッチング工程は、フッ化水素（ＨＦ）ガス等のフッ素系ガスを用いたドライエッチングであってもよい。また、ソース／ドレイン用リセス１０４の形成とナノ構造体６４の側壁のリセスの両方に同一のエッチング処理を連続して行ってもよい。次に、ナノ構造体６４の凹側壁に内側スペーサ１０６を形成する。内部スペーサ１０６は、絶縁材料を順次形成した後、絶縁材料をエッチングすることにより形成することができる。絶縁材料としては、例えば、窒化シリコンや酸窒化シリコンを用いることができるが、ｌｏｗーｋ誘電体材料等の適宜の材料を用いることができる。絶縁材料は、ＡＬＤ法、ＣＶＤ法などのコンフォーマルな成膜法により成膜することができる。絶縁材料のエッチングは、異方性であってもよい。例えば、ＲＩＥ、ＮＢＥ等のドライエッチングであってもよい。なお、内側スペーサ１０６の外側の側壁は、ゲートスペーサ９８の側壁に対して面一に図示されているが、内側スペーサ１０６の外側の側壁は、ゲートスペーサ９８の側壁からはみ出していてもよいし、凹んでいてもよい。すなわち、内部スペーサ１０６は、一部が充填されていてもよいし、完全に充填されていてもよいし、形成されていてもよい。また、内側スペーサ１０６の側壁は直線状に図示されているが、内側スペーサ１０６の側壁は、凹凸であってもよい。また、マスク５８の側壁の一部（存在する場合）を後退させて、マスク５８の凹側壁にも内部スペーサ１０６を形成することも可能である。
図１５Ａ―１５Ｃにおいて、ソース／ドレイン領域１０８は、ソース／ドレイン領域１０８に形成されている。ソース／ドレイン領域１０８は、ソース／ドレイン領域１０８の間にダミーゲート９４（チャネル領域６８）が配置されるように形成されている。本実施形態では、ゲートスペーサ９８及び内部スペーサ１０６を用いて、エピタキシャル成長されたナノ構造体トランジスタ／ＦＥＴのゲートが形成された後に、エピタキシャルソース／ドレイン領域１０８がショートしないように、ダミーゲート９４とナノ構造体６４とを適切な横方向距離だけ離間させる。また、ソース／ドレイン領域１０８の材料を選択することで、各チャネル領域６８に応力を作用させることができ、性能を向上させることができる。
ｎ型領域５０Ｎのエピタキシャルソース／ドレイン領域１０８は、ｐ型領域５０Ｐをマスクすることにより形成することができる。次に、ｎ型領域５０Ｎのソース／ドレイン領域１０８に、ｎ型領域５０Ｎのエピタキシャルソース／ドレイン領域１０８をエピタキシャル成長させる。エピタキシャルソース／ドレイン領域１０８は、ｎ型デバイスに適した任意の材料を含んでいてもよい。例えば、ナノ構造体６６がシリコンである場合、ｎ型領域５０Ｎのエピタキシャルソース／ドレイン領域１０８には、シリコン、炭化珪素、リンがドープされた炭化珪素、リン化シリコンなどのチャネル領域６８に引っ張り歪みを与える材料が含まれていてもよい。ｎ型領域５０Ｎのエピタキシャルソース／ドレイン領域１０８をｎ型ソース／ドレイン領域と称し、ｎ型領域５０Ｎのエピタキシャルソース／ドレイン領域１０８を半導体フィン６２およびナノオーダ構造体６４、６６の表面から立設し、ファセットを有していてもよい。
ｐ型領域５０Ｐのエピタキシャルソース／ドレイン領域１０８は、ｎ型領域５０Ｎをマスクすることにより形成することができる。次に、ｐ型領域５０Ｐのソース／ドレイン領域１０８にｐ型領域５０Ｐのエピタキシャルソース／ドレイン領域１０８をエピタキシャル成長させる。エピタキシャルソース／ドレイン領域１０８は、ｐ型デバイスに適した任意の材料を含んでいてもよい。例えば、ナノ構造体６６がシリコンである場合、ｐ型領域５０Ｐのエピタキシャルソース／ドレイン領域１０８は、シリコンゲルマニウム、ボロンがドープされたシリコンゲルマニウム、ゲルマニウム、ゲルマニウム等のチャネル領域６８に圧縮歪みを及ぼす材料を含んでいてもよい。ｐ型領域５０Ｐのエピタキシャルソース／ドレイン領域１０８をｐ型ソース／ドレイン領域と称し、ｐ型領域５０Ｐのエピタキシャルソース／ドレイン領域１０８を半導体フィン６２およびナノ構造体６４、６６の表面から立設し、ファセットを有していてもよい。
エピタキシャルソース／ドレイン領域１０８、ナノ構造体６４、６６および／または半導体フィン６２には、ＬＤＤ領域を形成するために前述した工程と同様に、不純物を注入してソース／ドレイン領域を形成した後、アニールを行ってもよい。ソース／ドレイン領域の不純物濃度は、１０１９ｃｍー３～１０２１ｃｍー３の範囲であってもよい。ソース／ドレイン領域用のｎ型および／またはｐ型不純物は、前述した不純物のいずれであってもよい。また、エピタキシャル成長時にエピタキシャルソース／ドレイン領域１０８がｉｎｓｉｔｕでドープされていてもよい。
エピタキシャルソース／ドレイン領域１０８は、１層以上の半導体材料層を含んでいてもよい。例えば、エピタキシャルソース／ドレイン領域１０８は、ライナー層１０８Ａと、主層１０８Ｂと、仕上げ層１０８Ｃ（より一般的には、第１の半導体材料層、第２の半導体材料層、第３の半導体材料層）とを有していてもよい。ソース／ドレイン領域１０８には、任意の数の半導体材料層を用いることができる。ライナー層１０８Ａ、主層１０８Ｂ及び仕上げ層１０８Ｃは、それぞれ異なる半導体材料で形成されていてもよいし、異なる不純物濃度にドープされていてもよい。なお、本実施形態では、ライナ層１０８Ａは、メイン層１０８Ｂよりも不純物濃度が低く、仕上げ層１０８Ｃは、ライナ層１０８Ａよりも不純物濃度が高く、メイン層１０８Ｂよりも不純物濃度が少ないものであってもよい。なお、エピタキシャルソース／ドレイン領域１０８が３層の半導体材料層を含む場合には、ソース／ドレイン凹部１０４内にライナー層１０８Ａを成長させ、ライナー層１０８Ａ上に主層１０８Ｂを成長させ、主層１０８Ｂ上に仕上げ層１０８Ｃを成長させてもよい。
エピタキシャルソース／ドレイン領域１０８を形成するためのエピタキシープロセスの結果、エピタキシャルソース／ドレイン領域の上面は、半導体フィン６２およびナノ構造体６４、６６の側壁よりも外側に広がるファセットを有する。しかし、ハイブリッドフィン８２は、横方向のエピタキシャル成長を阻害する。このため、図１５Ｃに示すように、エピタキシープロセスが完了した後に、隣接するエピタキシャルソース／ドレイン領域１０８が分離されたままとなる。エピタキシャルソース／ドレイン領域１０８は、ハイブリッドフィン８２の側壁に接している。図示の実施形態では、エピタキシャルソース／ドレイン領域１０８は、その上面がハイブリッドフィン８２の上面よりも下方に位置するように成長されている。種々の実施形態において、エピタキシャルソース／ドレイン領域１０８の上面は、ハイブリッド用フィン８２の上面よりも上方に配置されており、エピタキシャルソース／ドレイン領域１０８の上面は、ハイブリッド用フィン８２の上面の上下に配置されている。また、本実施形態では、エピタキシャルソース／ドレイン領域１０８の上面がナノ構造体６４、６６の上面と面一となるように、エピタキシャルソース／ドレイン領域１０８を成長させている。他の実施形態では、エピタキシャルソース／ドレイン領域１０８の上面がナノ構造体６４、６６の上面よりも上方に位置するように、エピタキシャルソース／ドレイン領域１０８を成長させる。
図１６Ａ－図１６Ｃにおいて、エピタキシャルソース／ドレイン領域１０８、ゲートスペーサ９８、マスク９６（存在する場合）またはダミーゲート９４上には、第１の層間絶縁膜（ＩＬＤ）１１４が堆積されている。第１ＩＬＤ１１４は、誘電体材料で形成されており、ＣＶＤ、プラズマＣＶＤ（ＰＥＣＶＤ）、ＦＣＶＤなどの任意の方法で成膜することができる。誘電体材料としては、例えば、ＰＳ、ＢＳＧ、ＢＰＳＧ、ＵＳＧ等を用いることができる。他の絶縁材料としては、どのような方法で形成されたものを用いてもよい。
第１ＩＬＤ１１４と、エピタキシャルソース／ドレイン領域１０８、ゲートスペーサ９８およびマスク９６（存在する場合）またはダミーゲート９４との間には、コンタクトエッチストップ層（ＣＥＳＬ）１１２が形成される。ＣＥＳＬ１１２は、第１ＩＬＤ１１４のエッチングに対して高いエッチング選択比を有する窒化シリコン、酸化シリコン、酸窒化シリコン等の誘電体材料で形成することができる。ＣＥＳＬ１１２は、ＣＶＤ、ＡＬＤ等の任意の方法により形成することができる。
図１７Ａ－図１７Ｃでは、第１ＩＬＤ１１４の上面がマスク９６の上面（存在する場合）またはダミーゲート９４となるように除去工程が行われる。また、化学的機械的研磨（ＣＭＰ）、エッチバック、またはこれらの組み合わせなどの平坦化処理を利用してもよい。また、平坦化工程は、ダミーゲート９４上のマスク９６及びゲートスペーサ９８の一部をマスク９６の側壁に沿って除去してもよい。平坦化処理後、ゲートスペーサ９８、第１ＩＬＤ１１４、ＣＥＳＬ１１２、およびマスク９６（存在する場合）またはダミーゲート９４の上面は、同一平面上（プロセスばらつき内）である。これにより、第１ＩＬＤ１１４を介して、マスク９６の上面（存在する場合）またはダミーゲート９４が露出する。図示の実施形態では、マスク９６が残存しており、平坦化処理によって、第１ＩＬＤ１１４の上面とマスク９６の上面とが平坦化されている。
図１８Ａ－図１８Ｃでは、エッチング工程において、マスク９６（存在する場合）及びダミーゲート９４が除去され、凹部１１６が形成される。ダミーゲート９４は、異方性ドライエッチングにより除去される。例えば、エッチング工程は、ダミーゲート９４を第１ＩＬＤ１１４やゲートスペーサ９８よりも高速に選択的にエッチングする反応ガスを用いたドライエッチング工程を含んでいてもよい。凹部１１６は、チャネル領域６８の一部を露出させている。チャネル領域６８となるナノ構造体６６の一部は、隣り合うエピタキシャルソース／ドレイン領域１０８の間に配置されている。
次に、ナノ構造体６４の残りの部分を除去して凹部１１６を拡張し、ナノ構造体６６の間の領域に開口部１１８を形成する。また、ダミーゲート７６の残りの部分も除去されて凹部１１６が拡大され、半導体フィン６２とハイブリッド用フィン８２との間の領域に開口部１２０が形成される。ナノ構造体６４及びダミーゲート７６の残りの部分は、ナノ構造体６６の材料よりも速い速度でナノ構造体６４及びダミーゲート７６の材料を選択的にエッチングする任意のエッチング処理により除去することができる。エッチングは等方性であってもよい。例えば、ナノオーダ構造体６４及びダミーゲート７６がシリコンゲルマニウムで形成され、ナノ構造体６６がシリコンで形成されている場合、エッチング工程は、例えば、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、水酸化アンモニウム（ＮＨ４ＯＨ）等を用いたウェットエッチングであってもよい。また、マスク５８（存在する場合）を除去してもよい。幾つかの実施形態では、ナノ構造体６６の露出部分の厚さを薄くするために、図示しないトリム工程を行う。
ダミーゲート７６は、裾引きが小さいため、ＳＴＩ領域７２の上面に残存するダミーゲート７６を残存させることなく、より容易に除去することができる。これにより、より多くの領域を交換ゲートに利用することができ、交換ゲートにおけるボイドの発生を回避することができ、装置の性能を向上させることができる。また、上述したように、ソース／ドレイン領域１０８は、ダミーゲート７６の残渣が残らないように形成されている。これにより、凹部１１６を形成する際のエピタキシャルソース／ドレイン領域１０８の下のエッチングを回避することができ、エピタキシャルソース／ドレイン領域１０８を損傷させるおそれを低減することができる。
図１９Ａ～図１９Ｃでは、凹部１１６内にゲート絶縁層１２４が形成されている。ゲート絶縁層１２４上には、ゲート電極層１２６が形成されている。ゲート絶縁層１２４およびゲート電極層１２６は、置換ゲート用の層であり、ナノ構造体６６の全（例えば、４）辺の周囲を周回するように形成されている。これにより、開口部１１８及び開口部１２０内にゲート絶縁層１２４及びゲート電極層１２６が形成される（図１８Ｂ参照）。
ゲート絶縁層１２４は、半導体フィン６２の側壁及び／又は上面、ナノ構造体６６の上面、側壁及び底面、ゲートスペーサ９８及び内部スペーサ１０６の側壁、並びにハイブリッドフィン８２の上面及び側壁に配置されている。ゲート絶縁層１２４は、第１ＩＬＤ１１４およびゲートスペーサ９８の上面に形成されていてもよい。ゲート絶縁層１２４は、酸化シリコンや金属酸化物などの酸化物、金属シリケートなどのシリケート、またはそれらの組み合わせ、またはそれらの多層などを含んでいてもよい。ゲート絶縁層１２４は、ハフニウム、アルミニウム、ジルコニウム、ランタン、マンガン、バリウム、チタン、鉛等の金属酸化物やシリケートのような高誘電体材料（例えば、Ｋ値が７．０より大きい誘電体材料）を含んでいてもよい。なお、図１９Ａ－図１９Ｃでは、単層のゲート絶縁層１２４を示しているが、ゲート絶縁層１２４は、任意の数の界面層および任意の数の主層を含んでいてもよい。
ゲート電極層１２６は、例えば、窒化チタン、酸化チタン、タングステン、コバルト、ルテニウム、アルミニウム、これらの組み合わせ、またはこれらの多層などの金属含有材料を含んでいてもよい。なお、図１９Ａ～図１９Ｃでは、単層のゲート電極層１２６を示しているが、ゲート電極層１２６は、任意の数の仕事関数調整層、任意の数のバリア層、任意の数の接着層、フィル材を含んでいてもよい。
なお、ｎ型領域５０Ｎとｐ型領域５０Ｐとにおけるゲート絶縁層１２４の形成は、各領域のゲート絶縁層１２４が同一材料で形成されるように同時に発生し、各領域のゲート電極層１２６が同一材料で形成されるように同時に形成されてもよい。また、各領域のゲート絶縁層１２４は、異なる材料であってもよいし、異なる層で形成されていてもよいし、各領域のゲート電極層１２６が異なる材料で形成されていてもよいし、異なる層数で形成されていてもよい。マスクには、様々なマスキング工程を用いることができ、明確な工程を用いる場合には、適切な領域を露光することができる。
図２０Ａ－図２０Ｃでは、第１ＩＬＤ１１４およびゲートスペーサ９８の上面を超えたゲート絶縁層１２４およびゲート電極層１２６の材料の余剰部分を除去する除去工程を行い、ゲート構造体１３０を形成する。また、化学的機械的研磨（ＣＭＰ）、エッチバック、またはこれらの組み合わせなどの平坦化処理を利用してもよい。ゲート絶縁層１２４は、平坦化されると、凹部１１６に残された部分を有する（ゲート構造体１３０のためのゲート絶縁膜を形成する）。ゲート電極層１２６は、平坦化されると、凹部１１６に残された部分を有する（ゲート構造体１３０のためのゲート電極を形成する）。ゲートスペーサ９８の上面と、ＣＥＳＬ１１２と、第１ＩＬＤ１１４と、ゲート構造体１３０とは、同一平面上（プロセスばらつき内）である。ゲート構造体１３０は、得られたナノ構造体トランジスタ／ＦＥＴの交換ゲートであり、ナノ構造体６６のチャネル領域６８の上面、側壁、底面に沿って延在している。
ゲート構造体１３０の一部は、キャップゲート構造体１３０Ｃである。キャップゲート構造体１３０Ｃは、半導体フィン６２の端部上および半導体フィン６２間のＳＴＩ領域７２上に配置された非機能構造である。キャップゲート構造体１３０Ｃは、図２０Ａの断面において、ハイブリッドフィン８２と半導体フィン６２との間に配置されている。
ゲート構造体１３０は、ナノ構造体６４、ダミーゲート７６及びダミーゲート９４が予め占めていた領域を充填している。形成されたゲート構造体１３０は、ダミーゲート７６と同じプロファイル形状を有する。次に、ゲート構造体１３０のプロファイル形状についてより詳細に説明する。
幾つかの実施形態では、素子分離領域１３２は、一部のゲート構造体１３０を貫通するように形成されている。素子分離領域１３２は、ゲート構造体１３０を複数のゲート構造体１３０に分割（切断）するために形成されている。素子分離領域１３２は、例えば、窒化シリコン、酸化シリコン、酸窒化シリコン等の誘電体からなり、ＣＶＤ、ＡＬＤ等の成膜法により形成することができる。素子分離領域１３２を形成する一例として、所望のゲート構造体１３０に開口をパターニングすることができる。開口部をパターニングするために、ドライエッチング、ウェットエッチング等のエッチングを行ってもよいし、これらの組み合わせを用いてもよい。エッチングは、異方性であってもよい。開口部には、１層以上の誘電体材料が堆積されていてもよい。なお、ゲート構造体１３０の上面に余剰部分が形成された誘電体材料の余剰部分を除去する除去工程を行って素子分離領域１３２を形成してもよい。
図２１Ａ－図２１Ｃにおいて、ゲートスペーサ９８、ＣＥＳＬ１１２、第１ＩＬＤ１１４およびゲート構造体１３０の上には、第２ＩＬＤ１３６が堆積されている。第２ＩＬＤ１３６は、流動性のあるＣＶＤ法により形成された流動性膜である。第２ＩＬＤ１３６は、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、ＵＳＧ等の誘電体材料で形成され、ＣＶＤ、ＰＥＣＶＤ等の任意の方法で成膜することができる。
第２ＩＬＤ１３６とゲートスペーサ９８、ＣＥＳＬ１１２、第１ＩＬＤ１１４およびゲート構造体１３０との間には、エッチストップ層（ＥＳＬ）１３４が形成されている。ＥＳＬ１３４は、第２ＩＬＤ１３６のエッチングに対して高いエッチング選択比を有する窒化シリコン、酸化シリコン、酸窒化シリコン等の誘電体材料を含んでいてもよい。
図２２Ａ－図２２Ｃでは、ゲート構造体１３０およびエピタキシャルソース／ドレイン領域１０８にそれぞれゲートコンタクト１４２およびソース／ドレインコンタクト１４４が接して形成されている。ゲートコンタクト１４２は、ゲート構造体１３０と物理的かつ電気的に接続されている。ソース／ドレイン領域１０８には、ソース／ドレインコンタクト１４４が物理的かつ電気的に接続されている。
ゲートコンタクト１４２及びソース／ドレインコンタクト１４４を形成する一例として、第２ＩＬＤ１３６及びＥＳＬ１３４を介してゲートコンタクト１４２用の開口が形成され、第２ＩＬＤ１３６、ＥＳＬ１３４、第１ＩＬＤ１１４及びＣＥＳＬ１１２を介してソース／ドレインコンタクト１４４用の開口が形成されている。開口部は、許容されるフォトリソグラフィ技術およびエッチング技術を用いて形成することができる。この開口部には、拡散防止層、接着層等のライナー（図示せず）と、導電性材料とが形成されている。ライナーとしては、チタン、窒化チタン、タンタル、窒化タンタル等を挙げることができる。導電性材料としては、銅、銅合金、銀、金、タングステン、コバルト、アルミニウム、ニッケル等が挙げられる。第２ＩＬＤ１３６の表面から余分な材料を除去するために、ＣＭＰなどの平坦化処理を行ってもよい。残りのライナー及び導電性材料は、開口内のゲートコンタクト１４２及びソース／ドレインコンタクト１４４を形成する。ゲートコンタクト１４２とソース／ドレインコンタクト１４４とは、別々の工程で形成されていてもよいし、同じ工程で形成されていてもよい。なお、ゲートコンタクト１４２とソース／ドレインコンタクト１４４とは、同一断面に形成されているが、異なる断面で形成されていてもよいし、コンタクトの短絡を回避してもよい。
ゲートコンタクト１４２及びソース／ドレインコンタクト１４４を形成する一例として、第２ＩＬＤ１３６及びＥＳＬ１３４を介してゲートコンタクト１４２用の開口が形成され、第２ＩＬＤ１３６、ＥＳＬ１３４、第１ＩＬＤ１１４及びＣＥＳＬ１１２を介してソース／ドレインコンタクト１４４用の開口が形成されている。開口部は、許容されるフォトリソグラフィ技術およびエッチング技術を用いて形成することができる。この開口部には、拡散防止層、接着層等のライナー（図示せず）と、導電性材料とが形成されている。ライナーとしては、チタン、窒化チタン、タンタル、窒化タンタル等を挙げることができる。導電性材料としては、銅、銅合金、銀、金、タングステン、コバルト、アルミニウム、ニッケル等が挙げられる。第２ＩＬＤ１３６の表面から余分な材料を除去するために、ＣＭＰなどの平坦化処理を行ってもよい。残りのライナー及び導電性材料は、開口内のゲートコンタクト１４２及びソース／ドレインコンタクト１４４を形成する。ゲートコンタクト１４２とソース／ドレインコンタクト１４４とは、別々の工程で形成されていてもよいし、同じ工程で形成されていてもよい。なお、ゲートコンタクト１４２とソース／ドレインコンタクト１４４とは、同一断面に形成されているが、異なる断面で形成されていてもよいし、コンタクトの短絡を回避してもよい。
図２３Ａ－図２３Ｃは、種々の実施形態に係るナノ構造体トランジスタ／ＦＥＴを示す図である。図２３Ａ、図２３Ｂ、図２３Ｃは、それぞれ、図９Ａ、図９Ｂおよび図９Ｃの実施形態における置換ゲート処理後のゲート構造体１３０を示している。上述したように、ゲート構造体１３０は、ダミーゲート７６と同じプロファイル形状を有している。具体的には、ＳＴＩ領域７２の上面のゲート構造体１３０の部分は、ＳＴＩ領域７２の凹面に沿って外側にフレアしない。
図２３Ａの実施形態では、置換ゲート工程の後、ゲート構造体１３０の底面がナノ構造体６６から第１の距離Ｄ１離れており、ゲート構造体１３０の外側の側壁がナノ構造体６６から第２の距離Ｄ２だけ離れており、第１の距離Ｄ１は第２の距離Ｄ２である。また、ハイブリッドフィン８２は、半導体フィン６２から第１距離Ｄ１だけ離間して配置され、ナノ構造体６６から第２距離Ｄ２だけ離間して配置されている。本実施形態では、ゲート構造体１３０の下部の側壁は一定の幅を隔てて形成されている。距離Ｄ１及び距離Ｄ２は、それぞれ０．５ｎｍ～３０ｎｍの範囲とすることができる。
図２３Ｂの実施形態では、置換ゲート工程の後、ゲート構造体１３０の底面がナノ構造体６６から第１の距離Ｄ１だけ離間し、ゲート構造体１３０の外側の側壁がナノ構造体６６から第２の距離Ｄ２だけ離間し、第１の距離Ｄ１が第２の距離Ｄ２未満である。また、ハイブリッドフィン８２は、半導体フィン６２から第１距離Ｄ１だけ離間して配置され、ナノ構造体６６から第２距離Ｄ２だけ離間して配置されている。本実施形態では、ゲート構造体１３０の下部の側壁は、ゲート構造体１３０の頂部からゲート構造体１３０の底部に向かう方向に直線的に減少する距離だけ離間している。距離Ｄ１及び距離Ｄ２は、それぞれ０．５ｎｍ～３０ｎｍの範囲とすることができる。
図２３Ｃの実施形態では、置換ゲート工程の後、ゲート構造体１３０の底面がナノ構造体６６から第１の距離Ｄ１だけ離間し、ゲート構造体１３０の外側の側壁がナノ構造体６６から第２の距離Ｄ２だけ離間し、第１の距離Ｄ１が第２の距離Ｄ２未満である。また、ハイブリッドフィン８２は、半導体フィン６２から第１距離Ｄ１だけ離間して配置され、ナノ構造体６６から第２距離ｄ２だけ離間して配置されている。本実施形態では、ゲート構造体１３０の下部の側壁は、ゲート構造体１３０の頂部からゲート構造体１３０の底部に向かう方向に非線形に減少した後、その方向に非線形に増加する距離だけ離間している。ゲート構造体１３０の側壁には、側壁凹部１３０Ｒが形成されている。ハイブリッド用フィン８２は、ゲート構造体１３０の側壁凹部１３０Ｒ内に延在している。側壁凹部１３０Ｒの底部には、ナノ構造体６６から第３の距離Ｄ３が配置されており、第３の距離Ｄ３は、第２の距離Ｄ２及び第１の距離Ｄ１よりも小さい。距離Ｄ１、距離Ｄ２、距離Ｄ３は、それぞれ０．５ｎｍ～３０ｎｍの範囲とすることができる。
図２４Ａ～図２４Ｃは、種々の実施形態に係るナノ構造体トランジスタ／ＦＥＴを示す図である。これらの実施形態は、保護層８０が除去されていない点を除き、それぞれ、図２３Ａ－図２３Ｃの実施形態と同様であり、最終的な装置に残存している。保護層８０は、ゲート構造体１３０の側壁のうちナノ構造体６６に隣接する部分に沿って延在している。これらの実施形態では、保護層８０の幅は一定である。保護層８０は、ゲート構造体１３０の側壁の上部に接している。保護層８０の高さＨ０は、１ｎｍ～３００ｎｍであり、幅Ｗ０は、０．３ｎｍ～１５ｎｍである。保護層８０に覆われていないゲート構造体１３０の側壁の下部は、０ｎｍ以上３００ｎｍ以下の高さＨ１を有することができる。
図２５Ａ～図２５Ｃは、種々の実施形態に係るナノ構造体トランジスタ／ＦＥＴを示す図である。これらの実施形態は、保護層８０の頂部から保護層８０の底部に向かう方向において、保護層８０の幅が狭くなるように形成されていること以外は、図２４Ａ－図２４Ｃの実施形態と同様である。
図２６Ａ～図２６Ｃは、図２３Ａ～図２３Ｃの領域５０Ｒの詳細図である。図２６Ａを参照して、ゲート構造体１３０の下部の側壁は、基板５０の主面に平行な面に対して略垂直である。例えば、ゲート構造体１３０の側壁とＳＴＩ領域７２の上面との間の角度θ１１は、８０度から１００度の範囲とすることができる。図２６Ｂを参照して、ゲート構造体１３０の下部の側壁は、基板５０の主面に平行な面に対して鋭角をなしている。例えば、ゲート構造体１３０の側壁とＳＴＩ領域７２の上面との間の角度θ２は、３０度以上８５度以下の範囲とすることができる。図２６Ｃを参照して、側壁凹部１３０Ｒを構成するゲート構造体１３０の表面は、いくつかの角度を形成している。具体的には、側壁凹部１３０Ｒを構成するゲート構造体１３０の表面は、ＳＴＩ領域７２の上面と角度θ３をなし、基板５０の主面に対して平行な面を有する角度θ４を形成している。角度θ３及び角度θ４は、それぞれ９５度～１５０度の範囲とすることができる。
図２７Ａ－図２７Ｄは、他の実施形態に係るフッティングプロファイルの小さいダミーゲート７６のパターニングにおける中間段階の図である。ダミーゲート７６は、図７Ａ－図９Ｃで説明したのと同様に、ダミーゲート層７４を複数のエッチング工程でパターニングすることにより、裾引きが小さく形成されている。本実施形態では、異なる種類の保護層８０が用いられている。具体的には、保護層８０は、パッシベーション層８０Ｐである。パッシベーション層８０Ｐは、ダミーゲート層７４をパターニングする前または後に、別工程で形成してもよい。パッシベーション層８０Ｐは、副生成層８０Ｂよりも膜厚が均一に形成されていることが好ましい。また、ダミーゲート７６を初期パターニングするための第１エッチング工程から、パッシベーションガスを省略してもよい。
パッシベーション層８０Ｐは、表面改質処理または成膜処理により形成されてもよい。一般に、表面改質処理は、ダミーゲート７６のダメージを低減するための制御が容易であり、形成されるパッシベーション膜８０Ｐの膜厚の制御が容易である。表面改質処理は、プラズマ改質処理、化学修飾処理等であってもよい。パッシベーション層８０Ｐの厚さは、２Å以上１５０Å以下であることが好ましい。
プラズマ改質処理を用いる実施形態において、パッシベーション層８０Ｐを形成する工程は、プラズマを発生させながら、構造体をパッシベーション用のガスに曝すことを含んでいてもよい。パッシベーションガスとしては、ＣＨ４、ＳｉＣｌ４、Ｎ２、Ｏ２、ＣＯ２、ＳＯ２、ＣＯ等を用いることができる。また、Ａｒ、Ｈｅ、Ｎｅ等の希ガスやこれらの組み合わせを利用してもよい。プラズマ改質処理の処理条件としては、例えば、１ｍＴｏｒｒ～１０Ｔｏｒｒの範囲の圧力、１０Ｗ～３０００Ｗの範囲のプラズマ源のパワー（ラジカルに対するイオンの比率を制御する）、０～３０００Ｗの範囲のプラズマのバイアスパワー（プラズマの方向を制御する）、１ｓｃｃｍ～５０００ｓｃｃｍの範囲のガスのソースの流量等が挙げられる。プラズマ改質処理によって形成されるパッシベーション層８０ Ｐの組成は、使用されるパッシベーションガスに依存する。また、ダミーゲート層７４がシリコン又はシリコンゲルマニウムで形成されている場合、パッシベーション層８０Ｐは、酸素系パッシベーションガス（例えば、Ｏ２、ＣＯ２、ＳＯ２、ＣＯ等）を用いた場合には、ＳｉＯ又はＳｉＧｅＯから形成され、パッシベーション層８０ Ｐは、窒素系のパッシベーションガス（例えば、Ｎ２等）を用いた場合に形成されたＳｉＮ又はＳｉＧｅＮから形成され、パッシベーション層８０Ｐは、硫黄系パッシベーションガス（例えば、ＳＯ２等）を用いた場合に形成されたＳｉＳ又はＳｉＧｅＳから形成されていてもよい。プラズマ改質処理には、複数の保護ガスを利用してもよい。例えば、酸素系パッシベーションガス、窒素系パッシベーションガス、硫黄系パッシベーションガス（例えば、ＳＯ２、Ｎ２）の混合物をプラズマ改質処理に利用し、パッシベーション層８０ＰをＳｉＧｅＳｘＯｙＮｚで形成してもよい。
化学修飾処理を用いた実施形態では、パッシベーション層８０Ｐを形成する工程は、プラズマを発生させずに、構造体をパッシベーション溶液にさらす工程を含んでいてもよい。パッシベーション膜は、主パッシベーション膜および補助パッシベーション膜を溶媒中に含んでいてもよい。主パッシベーション膜は、Ｏ３、ＣＯ２等であってもよい。アシストパッシベーション薬液は、Ｈ２ＳＯ４、ＮＨ３等であってもよい。溶媒としては、例えば、脱イオン（ＤＩ）水、アルコール、アセトン等が挙げられる。
パッシベーション層８０Ｐの形成には、堆積法を用いた実施形態において、ＰＥＣＶＤ、ＣＶＤ、ＡＬＤ、ＰＶＤ、誘電体材料の堆積に適した成長法を用いることができる。パッシベーション層８０Ｐは、ＳｉＮ、ＳｉＯＮ、ＳｉＣＯＮ、ＳｉＣ、ＳｉＯＣ、ＳｉＯ２等の誘電体材料で形成することができる。
図２７Ａに示すように、ダミーゲート層７４をパターニングする前に、ダミーゲート層７４上にパッシベーション層８０Ｐを形成する。パッシベーション層８０Ｐを形成した後、ダミーゲート層７４とパッシベーション層８０Ｐとを同時にパターニングして、裾引きの小さいダミーゲート７６を形成してもよい。例えば、ダミーゲート層７４及びパッシベーション層８０Ｐの両方をエッチングするエッチング工程を実施することができる。エッチング処理は、基板５０の主面と略平行な横方向にエッチングするようにプラズマバイアス電力を調整することにより制御することができる。ダミーゲート層７４の下部を露出させるエッチング工程により、パッシベーション層８０Ｐの一部を除去し、エッチング工程の横方向にダミーゲート層７４をエッチングして、フッティングプロファイルの小さいダミーゲート７６を形成してもよい。幾つかの実施形態では、ダミーゲート７６の一部は、マスク５８（存在する場合はマスク５８）とナノ構造体６４、６６とに跨って延びていてもよい。ダミーゲート７６の部分は、後の工程、例えば、マスク５８上（存在する場合）及びナノ構造体６４、６６上のハイブリッドフィン層７８の部分を除去する除去工程（図１１Ａ－図１１Ｃ参照）で除去されてもよい。
なお、本実施形態では、ダミーゲート層７４をパターニングした後、ダミーゲート７６をトリミングする前に、パッシベーション層８０Ｐを形成することにより、図２７Ｂに示すように、ＳＴＩ領域７２を覆うようにしている。パッシベーション層８０Ｐを形成した後、ダミーゲート７６をパッシベーション層８０Ｐで覆った状態でトリミングし、裾引きの小さなダミーゲート７６を形成して、図８Ｃの構造を得るようにしてもよい。例えば、ダミーゲート７６及びパッシベーション層８０Ｐの両方をエッチングするエッチング工程を行うことができる。エッチング処理は、基板５０の主面と略平行な横方向にエッチングするようにプラズマバイアス電力を調整することにより制御することができる。このエッチング工程により、パッシベーション層８０Ｐの一部が除去され（図７Ｂの構造が形成され）、エッチング工程の横方向がダミーゲート７６の下部をエッチングして、フッティングプロファイルの小さいダミーゲート７６が形成される（図８Ｃの構造が形成される）。
なお、本実施形態では、ダミーゲート層７４をパターニングした後、ダミーゲート７６をトリミングする前に、パッシベーション層８０Ｐを形成することにより、図２７Ｃおよび図２７Ｄに示すように、ＳＴＩ領域７２を露出させている。なお、表面改質処理によりパッシベーション層８０Ｐを形成する場合には、図２７Ｃに示すように、ＳＴＩ領域７２上に形成されることなく、マスク５８上（存在する場合）およびダミーゲート７６上に選択的にパッシベーション層８０Ｐを形成するようにしてもよい。パッシベーション層８０Ｐを堆積法により形成する場合には、図２７Ｄに示すように、マスク５８（本実施形態）上、ダミーゲート７６上、ＳＴＩ領域７２上に、パッシベーション層８０Ｐをそれぞれ形成してもよい。パッシベーション層８０Ｐを形成した後、ダミーゲート７６をパッシベーション層８０Ｐで覆った状態でトリミングし、裾引きの小さいダミーゲート７６を形成して、図８Ａまたは図８Ｂの構造を得ることができる。例えば、ダミーゲート７６及びパッシベーション層８０Ｐの両方をエッチングするエッチング工程を行うことができる。エッチング処理は、基板５０の主面に平行な面に対して鋭角をなす斜め方向にエッチングするようにプラズマバイアス電力を調整することにより制御することができる。エッチング工程の斜め方向は、ダミーゲート７６の下部のパッシベーション層８０Ｐを介してエッチングされ（図７Ａの構造が形成され）、その後、ダミーゲート７６の下部がエッチングされて、フッティングプロファイルの小さいダミーゲート７６が形成される（図８Ａまたは図８Ｂの構造が形成される）。
上述したように、基板５０は、疎な領域と密な領域とを有していてもよい。このような実施形態では、パッシベーション層８０Ｐの厚さを異なる領域で異ならせることができる。その結果、異なる裾引きプロファイルを有するダミーゲート７６を同一の初期構造から形成することができる。例えば、図２７Ａの構造は、密な領域と疎の領域とに形成されていてもよい。これらの構造上にパッシベーション層８０Ｐを形成した後、ダミーゲート７６をパターニングすることにより、図８Ａまたは図８Ｂの構造で密領域となり、図８Ｃの構造が疎領域となる。
以上説明した実施形態によれば、以下の効果を得ることができる。フッティングプロファイルが小さいダミーゲート７６を形成することにより、以降の工程、例えば、ソース／ドレイン領域の置換ゲート工程及び／又はエピタキシャル成長工程のための加工窓を広げることができる。具体的には、ダミーゲート７６の残渣がエピタキシャルソース／ドレイン領域１０８の下に残存せず、置換ゲート工程においてダミーゲート７６を除去する際のエピタキシャルソース／ドレイン領域１０８へのダメージを回避することができる。また、置換ゲート工程において裾引きの小さなダミーゲート７６を容易に除去することができ、置換ゲートにおけるボイドの発生を回避することができ、デバイス性能を向上させることができる。
一実施形態では、素子分離領域と、前記素子分離領域の上面よりも上方に突出したナノ構造体と、前記ナノ構造体に巻き付けられたゲート構造体と、前記ゲート構造体の底面が前記ナノ構造体から第１の距離だけ離間して配置され、前記ゲート構造体の底面が前記ナノ構造体から第２の距離を隔てて配置されたゲート構造体と、前記ゲート構造体の側壁に形成されたハイブリッドフィンと、を備える。好ましくは、第１の距離は、第２の距離未満である。本発明の好ましい実施の形態においては、前記ハイブリッドフィンは、前記ゲート構造体の側壁凹部内に延在している。本発明の好ましい実施の形態においては、前記第１の距離は、前記第２の距離に等しい。本発明の好ましい実施の形態においては、上記第１の距離および上記第２の距離は、それぞれ０．５ｎｍ～３０ｎｍの範囲である。幾つかの実施形態では、ハイブリッドフィンとゲート構造体との間に配置され、ゲート構造体の側壁の上部を覆う保護層と、保護層によって覆われていないゲート構造体の側壁の下部と、をさらに備える。
一実施形態では、素子分離領域と、前記素子分離領域の上面上に突出した半導体フィンと、前記半導体フィン上にナノ構造体を有するナノ構造体と、前記ナノ構造体に巻回されたゲート構造体と、前記ゲート構造体の側壁に配置され、前記半導体フィンから第１の距離をおいて配置され、前記ナノ構造体から第２の距離を隔てて配置され、前記第１の距離よりも大きい第２の距離を有するハイブリッドフィンと、を備える。幾つかの実施形態では、前記ハイブリッドフィンと前記ゲート構造体との間に、前記ゲート構造体の前記ナノ構造体に隣接する部分に沿って延在する保護層をさらに備える。デバイスの幾つかの実施形態において、保護層は、ＳｉＧｅＳｘＯｙＮｚを含む。本発明の好ましい実施の形態においては、上記保護層は、誘電体材料を含む。本発明の好ましい実施の形態においては、前記ハイブリッドフィンの一部は、前記ゲート構造体の側壁凹部に延在し、前記ハイブリッドフィンの前記半導体フィンから第３の距離を隔てて配置された部分は、前記第１の距離および前記第２の距離よりも小さい。
実施形態においては、素子分離領域上にダミーゲート層を形成する工程と、素子分離領域の上面上に突出した第１ナノ構造体及び第２ナノ構造体を交互に形成する工程と、ダミーゲート層をパターニングして、第１ナノ構造体の側壁、第２ナノ構造体の側壁及び素子分離領域の上面にダミーゲートを形成する工程と、ダミーゲートの上部に保護層を形成する工程と、保護層がダミーゲートの上部を覆う状態で、ダミーゲートの下部をトリミングする工程と、ダミーゲート及び第１ナノ構造体を金属ゲートに置換する工程と、を備え、金属ゲートは、第２ナノ構造体に巻かれている。本発明の好ましい態様は、前記保護層は、前記ダミーゲート層をパターニングする際に形成される副生成層であり、前記ダミーゲート層をパターニングする工程は、前記ダミーゲート層を、メインエッチングガスおよびパッシベーションガスを含むガスソースでエッチングする工程を含む。好ましくは、前記ダミーゲート層および前記第１ナノ構造体は、シリコンまたはシリコンゲルマニウムを含み、前記パッシベーションガスは、酸素系パッシベーションガス、窒素系パッシベーションガスおよび硫黄系パッシベーションガスの混合物である。本発明の好ましい態様は、前記保護層は、前記ダミーゲート層をパターニングした後に形成されたパッシベーション層であり、前記保護層を形成する工程は、プラズマを発生させながら前記ダミーゲートをパッシベーションガスに晒すことを含む。本発明の好ましい態様は、前記保護層は、前記ダミーゲート層をパターニングした後に形成されたパッシベーション層であり、前記保護層を形成する工程は、プラズマを発生させることなく、前記ダミーゲートをパッシベーション溶液に露出させる工程を含む。本発明の好ましい態様は、前記保護層は、前記ダミーゲート層をパターニングした後に形成されたパッシベーション層であり、前記保護層を形成する工程は、前記ダミーゲート上に誘電体材料を堆積する工程を含む。本発明の好ましい実施の形態においては、前記ダミーゲートは、側壁を有し、前記素子分離領域に接する底面を有し、前記ダミーゲートの側壁は、前記第２のナノ構造体から第１の距離を隔てて配置され、前記ダミーゲートの下部をトリミングする工程は、前記ダミーゲートの底面が前記第２のナノ構造体から前記第１の距離よりも小さい第２の距離だけ離間するまで前記ダミーゲートの下部をエッチングする工程を含む。本発明の好ましい実施の形態においては、前記ダミーゲートは、側壁を有し、前記素子分離領域に接する底面を有し、前記ダミーゲートの側壁は、前記第２のナノ構造体から第１の距離を隔てて配置され、前記ダミーゲートの下部をトリミングする工程は、前記ダミーゲートの底面が前記第２のナノ構造体から前記第１の距離と同じ第２の距離だけ離間するまで前記ダミーゲートの下部をエッチングする工程を含む。また、前記ダミーゲートの下部をエッチングする工程は、前記ダミーゲートの下部に側壁凹部を形成することを特徴とする。
以上、いくつかの実施形態の概要について説明したが、当業者であれば、本開示の態様をより好適に理解することができる。当業者であれば、本明細書に記載された実施形態と同様の目的を達成するために、他のプロセスや構造を設計、変更すること、および／または同一の効果を達成することは容易であることを理解されるべきである。当業者であれば、これらと均等な構成については、本発明の趣旨及び範囲から逸脱することなく、本発明の趣旨及び範囲から逸脱することなく、種々の変更、置換及び変更を加えることが可能であることを認識すべきである。

Claims (20)

  1. 分離領域と、
    前記分離領域の上面の上に突出しているナノ構造体と、
    前記ナノ構造体に巻き囲まれ、前記分離領域に接して前記ナノ構造体から第１の距離を離れて延在している底面と、前記ナノ構造体から前記第１の距離以上の第２の距離を離れて配置された側壁と、を有するゲート構造体と、
    前記ゲート構造体の前記側壁上に配置されたハイブリッドフィンと、を備える、装置。
  2. 前記第１の距離は前記第２の距離より短い、
    ことを特徴とする請求項１に記載の装置。
  3. 前記ハイブリッドフィンは、前記ゲート構造体の側壁凹部内に延在している、
    ことを特徴とする請求項２に記載の装置。
  4. 前記第１の距離は前記第２の距離と等しい、
    ことを特徴とする請求項１に記載の装置。
  5. 前記第１の距離及び前記第２の距離は、それぞれ０．５ｎｍから３０ｎｍまでの範囲内にある、
    ことを特徴とする請求項１に記載の装置。
  6. 前記ハイブリッドフィンと前記ゲート構造体との間に配置され、前記ゲート構造体の前記側壁の上部を覆って、前記ゲート構造体の前記側壁の下部を覆っていない保護層をさらに備える、
    ことを特徴とする請求項１に記載の装置。
  7. 分離領域と、
    前記分離領域の上面の上に突出している半導体フィンと、
    前記半導体フィン上に配置されたナノ構造体と、
    前記ナノ構造体に巻き囲まれたゲート構造体と、
    前記ゲート構造体の側壁に配置され、前記半導体フィンから第１の距離を離れて配置され、前記ナノ構造体から前記第１の距離より長い第２の距離を離れて配置されたハイブリッドフィンと、を備える、装置。
  8. 前記ハイブリッドフィンと前記ゲート構造体との間に配置され、前記ゲート構造体の、前記ナノ構造体に隣接する前記側壁の部分に沿って延在している保護層をさらに備える、
    ことを特徴とする請求項７に記載の装置。
  9. 前記保護層はＳｉＧｅＳｘＯｙＮｚを含む、
    ことを特徴とする請求項８に記載の装置。
  10. 前記保護層は誘電体材料を含む、
    ことを特徴とする請求項８に記載の装置。
  11. 前記ハイブリッドフィンの一部が前記ゲート構造体の側壁凹部内に延在し、前記ハイブリッドフィンの前記一部が前記半導体フィンから第３の距離を離れて配置され、前記第３の距離が前記第１の距離及び前記第２の距離より短い、
    ことを特徴とする請求項７に記載の装置。
  12. 分離領域上に配置され、前記分離領域の上面の上に突出している第１のナノ構造体及び第２のナノ構造体を交互に配置しているダミーゲート層を堆積するステップと、
    前記ダミーゲート層をパターニングして、前記第１のナノ構造体の側壁、前記第２のナノ構造体の側壁及び前記分離領域の上面にダミーゲートを形成するステップと、
    前記ダミーゲートの上部に保護層を形成するステップと、
    前記保護層が前記ダミーゲートの上部を覆う際に前記ダミーゲートの下部をトリミングするステップと、
    前記ダミーゲート及び前記第１のナノ構造体を前記第２のナノ構造体に巻き囲まれた金属ゲートに置換するステップと、を含む、方法。
  13. 前記保護層は、前記ダミーゲート層をパターニングする間に形成された副生成層であり、前記ダミーゲート層をパターニングすることは、メインエッチングガスとパッシベーションガスを含むガスソースにより前記ダミーゲート層をエッチングすることを含む、
    ことを特徴とする請求項１２に記載の方法。
  14. 前記ダミーゲート層および前記第１ナノ構造体はシリコンまたはシリコンゲルマニウムを含み、前記パッシベーションガスは、酸素系パッシベーションガス、窒素系パッシベーションガスおよび硫黄系パッシベーションガスの混合物である、
    ことを特徴とする請求項１３に記載の方法。
  15. 前記保護層は、前記ダミーゲート層をパターニングした後に形成されたパッシベーション層であり、前記保護層を形成することは、プラズマを生成する際に前記ダミーゲートをパッシベーションガスにさらすことを含む、
    ことを特徴とする請求項１２に記載の方法。
  16. 前記保護層は、前記ダミーゲート層をパターニングした後に形成されたパッシベーション層であり、前記保護層を形成することは、プラズマを生成せずに前記ダミーゲートをパッシベーション溶液にさらすことを含む、
    ことを特徴とする請求項１２に記載の方法。
  17. 前記保護層は、前記ダミーゲート層をパターニングした後に形成されたパッシベーション層であり、前記保護層を形成することは、前記ダミーゲート上に誘電体材料を堆積することを含む、
    ことを特徴とする請求項１２に記載の方法。
  18. 前記ダミーゲートは、前記第２のナノ構造体から第１の距離を離れて配置された側壁と、前記分離領域に接する底面とを有し、
    前記ダミーゲートの下部をトリミングすることは、前記ダミーゲートの底面が前記第２のナノ構造体から前記第１の距離より短い第２の距離を離れて延在するまで、前記ダミーゲートの前記下部をエッチングすることを含む、
    ことを特徴とする請求項１２に記載の方法。
  19. 前記ダミーゲートは、前記第２のナノ構造体から第１の距離を離れて配置された側壁と、前記分離領域に接する底面とを有し、
    前記ダミーゲートの下部をトリミングすることは、前記ダミーゲートの底面が前記第２のナノ構造体から前記第１の距離と等しい第２の距離を離れて延在するまで、前記ダミーゲートの前記下部をエッチングすることを含む、
    ことを特徴とする請求項１２に記載の方法。
  20. 前記ダミーゲートの前記下部をエッチングすることにより、前記ダミーゲートの前記下部に側壁凹部を形成する、
    ことを特徴とする請求項１２に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024034023A1 (ja) * 2022-08-09 2024-02-15 株式会社日立ハイテク 半導体装置の製造方法及びプラズマ処理方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11211381B2 (en) 2019-01-29 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US10825918B2 (en) * 2019-01-29 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10483378B2 (en) * 2017-08-31 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial features confined by dielectric fins and spacers
KR102465537B1 (ko) * 2017-10-18 2022-11-11 삼성전자주식회사 반도체 장치
US10468527B2 (en) * 2017-11-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods of fabricating thereof
US10535733B2 (en) * 2018-01-11 2020-01-14 International Business Machines Corporation Method of forming a nanosheet transistor
US10971585B2 (en) * 2018-05-03 2021-04-06 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between adjacent gates
US10872825B2 (en) * 2018-07-02 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10510620B1 (en) * 2018-07-27 2019-12-17 GlobalFoundries, Inc. Work function metal patterning for N-P space between active nanostructures
US11355608B2 (en) * 2018-09-24 2022-06-07 Intel Corporation Self-aligned gate endcap (SAGE) architectures with gate-all-around devices having epitaxial source or drain structures
US11538806B2 (en) * 2018-09-27 2022-12-27 Intel Corporation Gate-all-around integrated circuit structures having high mobility
US10923474B2 (en) * 2018-09-28 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure having gate-all-around devices
US10825918B2 (en) * 2019-01-29 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11380781B2 (en) * 2019-12-17 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Contact and via structures for semiconductor devices
US11637101B2 (en) * 2020-05-26 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US11329163B2 (en) * 2020-07-27 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024034023A1 (ja) * 2022-08-09 2024-02-15 株式会社日立ハイテク 半導体装置の製造方法及びプラズマ処理方法

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