CN109427589B - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明的实施例公开了一种半导体结构，包括：衬底；从衬底向上延伸的第一半导体鳍；位于衬底上方并且位于第一半导体鳍的侧壁上的隔离结构；位于第一半导体鳍上方的第一外延部件；部分地嵌于隔离结构中并且在隔离结构之上向上突出的介电质鳍；以及位于隔离结构上方的第一间隔件部件和第二间隔件部件。第一间隔件部件横向地位于第一外延部件和介电质鳍之间。第一外延部件横向地位于第一间隔件部件和第二间隔件部件之间。本发明的实施例还公开了形成半导体结构的方法。

Description

半导体结构及其形成方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及半导体结构及其形成方法。
背景技术
半导体集成电路(IC)产业已经经历了指数型增长。IC材料和设计的技术进步产生了一代又一代IC，其中，每一代都具有比先前一代更小且更复杂的电路。在IC发展过程中，功能密度(即，每单位芯片面积上互连器件的数量)通常在增加，同时几何尺寸(即，使用制造工艺可创建的最小组件(或线))减小。这种按比例缩小工艺通常通过增加产量效率和降低相关成本来提供益处。这种按比例缩小还增加了处理和制造IC的复杂程度，并且为了实现这些进步，需要在IC处理和制造中有类似的发展。
例如，在FINFET制造工艺中，通常在半导体鳍上方外延生长一些半导体材料作为S/D部件，称为EPI S/D部件。许多技术上的努力都是针对这些EPI S/D部件的尺寸、形状和材料的工程。但是，问题依然存在。一个问题涉及EPI S/D部件之间的间隔。当间隔较大时，可能会在横跨多个EPI S/D部件上方的S/D接触件的底部处引入空腔。这是由于在接触件形成工艺期间过蚀刻EPI S/D部件周围的介电材料造成的。另一问题涉及EPI S/D部件的尺寸。大的EPI S/D部件通常会增加与源极和漏极端子相关的电路的寄生电容。而且，大的EPIS/D部件在S/D接触件形成工艺期间更容易受到图案化损伤。另一方面，具有的小的EPI S/D部件通常增加了它们之间的间隔，这可能遭受上面讨论的空腔问题。
因此，FINFET EPI S/D工程的改进是期望的。
发明内容
根据本发明的一个方面，提供了一种半导体结构，包括：衬底；第一半导体鳍，从所述衬底向上延伸；隔离结构，位于所述衬底上方并且位于所述第一半导体鳍的侧壁上；第一外延部件，位于所述第一半导体鳍上方；介电质鳍，部分地嵌于所述隔离结构中，并且在所述隔离结构之上向上突出；以及第一间隔件部件和第二间隔件部件，位于所述隔离结构上方，其中，所述第一间隔件部件横向地位于所述第一外延部件与所述介电质鳍之间，并且所述第一外延部件横向地位于所述第一间隔件部件与所述第二间隔件部件之间。
根据本发明的另一个方面，提供了一种半导体结构，包括：衬底；第一半导体鳍和第二半导体鳍，从所述衬底向上延伸；隔离结构，位于所述衬底上方并且位于所述第一半导体鳍和所述第二半导体鳍的侧壁上；第一外延部件和第二外延部件，分别位于所述第一半导体鳍和所述第二半导体鳍上方；介电质鳍，部分地嵌于所述隔离结构中并且在所述隔离结构之上向上突出，其中，所述介电质鳍位于所述第一半导体鳍与所述第二半导体鳍之间，并且，自顶向下看，沿着相同的方向纵向布置所述介电质鳍和所述第一半导体鳍以及所述第二半导体鳍；以及第一间隔件部件和第二间隔件部件，位于所述隔离结构上方，其中，所述第一间隔件部件横向地位于所述第一外延部件与所述介电质鳍之间，并且所述第二间隔件部件横向地位于所述介电质鳍与所述第二外延部件之间，其中，所述第一外延部件和所述第二外延部件的主体位于所述第一间隔件部件和所述第二间隔件部件的顶面的下方。
根据本发明的又一个方面，提供了一种形成的半导体结构方法，包括：提供具有衬底以及位于所述衬底之上的第一半导体鳍和第二半导体鳍的结构；在所述衬底上方且在所述第一半导体鳍和所述第二半导体鳍的侧壁上沉积隔离结构，从而在所述隔离结构中位于所述第一半导体鳍和所述第二半导体鳍的两个相对侧壁上的两个部分之间形成沟槽；在所述沟槽中沉积介电质鳍；使所述隔离结构凹进以陷于所述第一半导体鳍和所述第二半导体鳍以及所述介电质鳍的顶面下方；至少在所述第一半导体鳍和所述第二半导体鳍的顶面和侧壁表面上方沉积氧化物层；在所述氧化物层上方沉积间隔件部件并且用所述间隔件部件填充所述第一半导体鳍和第二半导体鳍以及所述介电质鳍之间的间隔；使所述第一半导体鳍和所述第二半导体鳍凹进，从而在所述间隔件部件的各部分之间产生两个沟槽；以及在所述两个沟槽中外延生长一种或多种半导体材料。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A、图1B、图1C、图1D和图1E是根据本发明的一些实施例的中间制造阶段中的半导体器件的部分的立体图。
图2A和图2B示出根据本发明的各个方面形成半导体器件的方法的流程图。
图3A、图4A、图5A、图6A、图7、图8、图9A、图10A、图11、图12A、图13A、图14A、图15A和图16是根据图2A和图2B中的方法的实施例的中间制造阶段中的半导体器件的部分的立体图。
图3B、图4B、图5B、图6B、图9B、图10B、图12B、图13B、图14B和图15B是根据图2A和图2B中的方法的实施例的中间制造阶段中的半导体器件的部分的顶视图。
图9C、图10C、图14C和图15C是根据图2A和图2B中的方法的实施例的中间制造阶段中的半导体器件的部分的侧视图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。另外，当用“约”、“近似”等描述数字或数字范围时，除非另有说明，否则该术语旨在包括在所述数字的+/-10％范围内的数字。例如，术语“约5nm”包括从4.5nm至5.5nm的范围内的尺寸。
本发明通常涉及半导体器件及其形成方法。更特别地，本发明涉及FINFET源极/漏极(S/D)工程。本发明的目的是例如通过在半导体鳍之间创建介电质鳍并且在介电质鳍和半导体鳍周围创建介电间隔件部件来限制用于外延生长S/D部件的间隔。结果，在介电质鳍和介电间隔件部件之间限定外延S/D部件。这可以用来产生任何期望尺寸的外延S/D部件，特别是用于减小寄生电容的小的S/D部件。此外，介电质鳍和介电间隔件部件可以包括与通常的层间介电(ILD)层不同的一种或多种介电材料，这防止在S/D接触件形成工艺期间过蚀刻位于相邻的外延S/D部件之间的介电材料，从而避免S/D接触件下方的空腔。提供参考附图进一步解释本发明的这些益处和其他益处。
图1A示出根据本发明的各个方面的实施例中的半导体器件100的部分的立体图。提供的器件(或结构)100用于说明性的目的而不必将本发明的实施例限制于任何数量的晶体管、任何数量的区域、或任何配置的结构或区域。此外，器件100可以是IC或其部分，其中，IC可以包括静态随机存取存储器(SRAM)和/或逻辑电路，诸如电阻器、电容器和电感器等的无源部件，以及诸如p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、诸如FINFET和全环栅(GAA)FET的多栅FET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极型晶体管、高压晶体管、高频晶体管等的有源组件，其他存储器单元以及它们的组合。
参考图1A，器件100包括衬底102和在其中或其上形成的各种结构(或部件)。特别地，器件100包括从衬底102处突出的半导体鳍104，位于衬底102上方和半导体鳍104之间的隔离结构106以及部分地嵌入到隔离结构106中并且在隔离结构106之上向上突出的介电质鳍108。在本实施例中，器件100还包括由与介电质鳍108相同的材料和相同的工艺形成的介电块108'。
器件100还包括薄的氧化物层110和位于氧化物层110上方的间隔件部件112。在本实施例中，在绝缘结构106的顶面和介电质鳍108的侧壁上设置氧化层110。器件100还包括位于半导体鳍104上方的外延S/D部件114。
如图1A所示，在本实施例中，器件100包括四个半导体鳍104，即沿着y方向从左至右的104A、104B、104C和104D。鳍104A和104B之间的间距小于鳍104B、104C和104D之间的间距。器件100包括四个外延S/D部件114，即沿着y方向从左至右的114A、114B、114C和114D，每个均位于半导体鳍104A至104D中的一个的顶部上。器件100包括两个介电质鳍108，即沿着y方向从左至右的108A和108B。介电质鳍108A位于半导体鳍104B和104C之间。介电质鳍108B位于半导体鳍104C和104D之间。器件100包括沿着y方向从左至右的七个间隔件部件112，即112A、112B、112C、112D、112E、112F和112G。每个外延S/D部件114限定在相邻的间隔件部件112之间并与之物理接触。通过介电质鳍108、氧化物层110和间隔件部件112完全填充相邻的外延S/D部件114之间的间隔。
器件100还包括接触蚀刻停止层(CESL)115、位于CESL 115上方的层间介电(ILD)层116、一个或多个栅极堆叠件118以及一个或多个S/D接触部件120。特别地，一些S/D接触部件120可以横跨在多个外延S/D部件114上方而在其下方没有任何空腔。这比现有器件中ILD层116(而不是介电质鳍108和间隔件部件112)填充相邻的外延S/D部件114之间的间隔具有一些优势。在这些器件中，接触孔蚀刻可能会在ILD层中形成深沟槽。由于金属填充的限制，在S/D接触部件下方随之可能会出现一些空腔。这些空腔可能会导致电路中的长期可靠性问题。根据本发明的器件100克服了上述问题。下面进一步描述了器件100的各个组件。
在本实施例中衬底102是硅衬底。可选地，衬底102可以包括诸如锗的另一元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。在另一可选实施例中，衬底102是诸如掩埋介电层的绝缘体上半导体(SOI)。
半导体鳍104可以包括诸如硅、锗或硅锗的一种或多种半导体材料。在实施例中，每个半导体鳍104均可以包括彼此堆叠的多个不同的半导体层。可以使用包括双重图案化或多重图案化工艺的合适工艺来制造半导体鳍104。通常，双重图案化工艺或多重图案化工艺将光刻工艺和自对准工艺组合，从而允许创建具有例如比使用单次直接光刻工艺可获得的节距更小的节距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺，在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后通过蚀刻衬底102的初始外延半导体层，可以使用剩余的间隔件或芯轴来图案化半导体鳍104。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他适合的工艺。在一些实施例中，鳍104具有在约9纳米(nm)至约14nm的范围内的宽度W0。
隔离结构106可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料。隔离结构106可以是浅沟槽隔离(STI)部件。在实施例中，通过在衬底102中蚀刻沟槽(例如，作为鳍104形成工艺的部分)来形成隔离结构106。然后可以用隔离材料填充沟槽，接着是化学机械平坦化(CMP)工艺和/或回蚀刻工艺。诸如场氧化物、硅的局部氧化(LOCOS)和/或其他合适的结构的其他隔离结构是可能的。隔离结构106可包括例如，具有一个或多个热氧化物衬垫层的多层结构。
介电质鳍108和介电块108'可以包括与隔离结构106不同的介电材料。例如，在一些实施例中，介电质鳍108可以包括碳氮化硅(SiCN)、碳氧氮化硅(SiOCN)或碳氧化硅(SiOC)。可选地或额外地，介电质鳍108可以包括诸如氧化铪(HfO2)或氧化锆(ZrO2)的金属氧化物。可以使用化学汽相沉积(CVD)或其他合适的方法沉积介电质鳍108和介电块108'。在一些实施例中，介电质鳍108可具有在从约9nm至约14nm的范围内的宽度W1(沿着y方向测量)。介电质鳍108有助于改善包括半导体鳍104和介电质鳍108的鳍的密度均匀性。有时，介电质鳍108也称为伪鳍。
氧化物层110可以包括氧化硅(SiO2)、氮氧化硅(SiON)、氧化铝硅(AlSiO)或其他合适的氧化物材料；并且可以通过化学氧化、热氧化、原子层沉积(ALD)或其他合适的方法来沉积。
间隔件部件112可以包括具有氮化硅(Si3N4)、氧化硅(SiO2)、碳化硅(SiC)、碳氮化硅(SiCN)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氧氮化硅(SiOCN)、低k介电材料、其他材料或它们的组合。可以通过包括化学氧化、热氧化、ALD、CVD的一种或多种方法和/或其他合适的方法来形成间隔件部件112。在一些实施例中，一个介电质鳍108和位于介电质鳍108的两侧上的氧化物层110和间隔件部件112的组合层可以具有在从约19nm至约24nm的范围内的宽度W2(沿y方向测量)。在一些实施例中，W2和W1之间的比率在从约1.5至约2.5的范围内。
外延S/D部件114可以包括外延生长的半导体材料，诸如用于NFET的外延生长的硅或用于PFET的外延生长的硅锗，并且可以额外地包括诸如硼或铟的一种或多种p型掺杂剂，或诸如磷或砷的一种或多种n型掺杂剂。可以通过具有硅基前体的低压CVD(LPCVD)工艺、选择性外延生长(SEG)工艺、循环沉积和蚀刻(CDE)工艺或其他外延生长工艺来形成外延S/D部件114。在本实施例中，外延S/D部件114与间隔件部件112物理接触，并且被限定在相邻的间隔件部件112之间的间隔中，由此呈现基本垂直的条的形状。在一些实施例中，垂直的条具有在约10nm至约20nm的范围内的宽度W3(沿着y方向测量)。在一些实施例中，W3和W0之间的比率在约1.0至约1.5的范围内。S/D部件114的顶部可以是呈多面的，因为其不再受到间隔件部件112的限制。然而，S/D部件114的大部分夹置在间隔件部件112之间，并且呈多面的顶部在高度方面仅是外延S/D部件114的一小部分(少于50％)。在实施例中，多面的顶部小于外延S/D部件114的总高度(沿着Z方向)的约25％。在另一实施例中，多面的顶部的宽度等于或小于W3。
接触蚀刻停止层(CESL)115可包括氮化硅、氮氧化硅、具有氧(O)或碳(C)元素的氮化硅和/或其他材料。在一个实例中，CESL 115包括具有1GPa或更高的量级的内应力的氮化硅(Si3N4)。用于p沟道器件的内应力是压缩应力，并且用于n沟道器件的内应力是拉伸应力。可以使用CVD、ALD或其他合适的方法来沉积CESL 115。
ILD层116可以包括原硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))，和/或其他合适的介电材料。ILD层116设置在CESL115上方，并且可以通过等离子体增强CVD(PECVD)、可流动CVD(FCVD)或其他合适的方法形成。
每个栅极堆叠件118可以包括栅极介电层、功函金属层和金属填充层。栅极介电层可以包括高k介电材料，诸如氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)、其他合适的金属氧化物或它们的组合。可以通过ALD和/或其他合适的方法形成栅极介电层。功函金属层可以是p型或n型功函层。p型功函层包括具有足够高的有效功函的金属，该金属选自但不限于氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)的组或者它们的组合。n型功函层包括具有足够低的有效功函层的金属，该金属选自但不限于由钛(Ti))、铝(Al)、碳化钽(TaC)、碳氮化钽(TaCN)、氮硅化钽(TaSiN)的组或它们的组合。功函金属层可以包括多个层并且可以通过CVD、物理汽相沉积(PVD)和/或其他合适的工艺来沉积。金属填充层可以包括铝(Al)、钨(W)、钴(Co)、铜(Cu)和/或其他合适的材料。可以通过CVD、PVD、镀和/或其他合适的工艺来形成金属填充层。
S/D接触部件120可以包括钨(W)、钴(Co)、铜(Cu)、其他元素金属，诸如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN)的金属氮化物或它们的组合，并且可以通过CVD、PVD、镀和/或其他合适的工艺形成。在实施例中，器件100还可以包括位于外延S/D部件114与S/D接触部件120之间的硅化物部件(未示出)。
参考图1B，图1B示出根据另一实施例的器件100的部分的立体图。在该实施例中，一个或多个介电质鳍108延伸到S/D接触部件120中，如图1B中的虚线圆所示。换言之，在一些介电质鳍108的顶部的顶面和侧壁上设置S/D接触部件120。这可能是由于介电质鳍108对用于刻蚀S/D接触件120的孔的刻蚀工艺具有相对较高的耐蚀刻性。在一些实施例中，该延伸部具有在约3nm至约15nm的范围内的深度D1(沿着z方向)。这个实施例的其他方面与图1A的那些相同，并且因此为了简明而省略。
参考图1C，图1C示出根据另一实施例的器件100的部分的立体图。在该实施例中，外延S/D部件114不具有如图1A中的那些的大致垂直的条形形状。相反，该实施例中的外延S/D部件114在其顶部比在其中间部分和下部更宽。顶部具有沿着间隔件部件112的顶面上测量的宽度W4，中间部分具有在外延S/D部件114的一半高度处测量的宽度W5，并且W4大于W5。顶部位于间隔件部件112的顶面之上，因此可以是呈多面的。在间隔件部件112之间限制外延S/D部件114的剩余部分。在一些实施例中，W4在约14nm至约30nm的范围内，并且W5在约10nm至约20nm的范围内。在一些实施例中，W4和W5之间的比率在约1.2至约3.0的范围内，而W5和W0之间的比率在约1.0至约1.5的范围内。在实施例中，外延S/D部件114的顶部可以小于外延S/D部件114的总高度(沿着Z方向)的50％，诸如小于约25％。这个实施例的其他方面与图1A的那些相同，因此为了简明而省略。
参考图1D，图1D示出根据另一实施例的器件100的部分的立体图。该实施例类似于图1C中所示的实施例，除了一些介电质鳍108延伸到S/D接触部件120中之外，如图1D中的虚线圆所示。换言之，S/D接触部件120包裹在那些介电质鳍108的顶部周围。在一些实施例中，该延伸部具有在约3nm至约15nm的范围内的深度D1(沿着z方向)。这可能是由于介电质鳍108对用于蚀刻S/D接触件120的孔的刻蚀工艺具有相对较高的耐蚀刻性。为了简明，省略了该实施例的其他方面。
参考图1E，图1E示出根据另一个实施例的器件100的部分的立体图。在该实施例中，在形成外延S/D部件114之前，使介电质鳍108以及位于介电质鳍108的侧壁上的氧化物层110和间隔件部件112凹进。在一些实施例中，将介电质鳍108以及介电块108'的部分凹进在约15nm至约40nm的范围内的深度D2(沿着z方向)。由于该凹进，外延S/D部件114在介电层108、110和112之上经历横向生长。在一些实施例中，该横向生长(沿着y方向)具有从外延S/D部件114的中心至其边缘测量的在约8nm至约15nm的范围内的宽度W6。在一些实施例中，W6和W0之间的比率在约0.9至约1.1的范围内。在一些实施例中，外延S/D部件114的侧壁上的间隔件部件112的高度H1(沿着z方向)在约5nm至约20nm，并且介电质鳍108的高度H2(沿z方向)比H1大约5nm至约15nm。在一些实施例中，H2和H1之间的比率在约1.5至约4.0的范围内。
图2A和图2B示出根据本发明的各个方面的在一个或多个实施例中形成半导体器件100的方法200的流程图。方法200仅为实例，而不旨在限制本发明的超出权利要求中明确列举的那些。可以在方法200之前、期间和之后提供额外的操作，并且对于该方法的额外的实施例，可以替换、消除或去除所描述的一些操作。下面结合图3A至图16描述方法200。图3A、图4A、图5A、图6A、图7、图8、图9A、图10A、图11、图12A、图13A、图14A、图15A和图16是立体图，图3B、图4B、图5B、图6B、图9B、图10B、图12B、图13B、图14B和图15B是顶视图，以及图9C、图10C、图14C和图15C是中间制造阶段处的半导体器件100的侧视图(沿着进入纸张的x方向)。
参考图2A，在操作202处，方法200提供(或提供有)如图3A和图3B所示的结构(或器件)100。结构100包括衬底102和从衬底102延伸的半导体鳍104。半导体鳍104沿着x方向纵长向布置，并且可以沿着鳍宽度方向(y方向)均匀地或不均匀地间隔开。图3A和图3B还示出用于图案化半导体鳍104的硬掩模103。在实施例中，操作202可以在衬底102的整个表面上方外延生长半导体材料，并且然后使用硬掩模103作为蚀刻掩模来蚀刻半导体材料以产生半导体鳍104。以上已经参考图1A公开了用于衬底102和半导体鳍104的材料。硬掩模103可以包括诸如氮化硅的任何合适的介电材料。可以使用包括双重图案化工艺、多重图案化工艺、光刻、自对准工艺和芯轴间隔件工艺的合适工艺形成硬掩模103。可以使用干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他合适的工艺来蚀刻半导体材料。例如，干蚀刻工艺可以实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体、其他合适的气体和/或等离子体，和/或它们的组合。例如，湿蚀刻工艺可包括用以下蚀刻剂的蚀刻：稀释的氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨水；包括氢氟酸(HF)、硝酸(HNO3)和/或醋酸(CH3COOH)的溶液；或其他合适的湿蚀刻剂。
在操作204处，方法200(图2A)在结构100的表面上形成隔离结构106。参考图4A和图4B，在衬底102的顶面上方并且在半导体鳍104的顶面和侧壁表面上方沉积隔离结构106。在本实施例中，通过ALD方法沉积隔离结构106，并且控制其厚度(沿着y方向)以便在一些相邻的半导体鳍104之间提供介电沟槽105。在一些实施例中，介电沟槽105具有在约9nm至约14nm的范围内的宽度W1。在同一器件100中，各个介电沟槽105可以具有相同或不同的宽度。此外，在不同实施例中，宽度W1可以小于、等于或大于半导体鳍104的宽度。在稍后的制造步骤中将用介电质鳍108(例如，图1A)填充介电沟槽105。一个设计考虑是，一旦填充，介电质鳍108将有助于改善包括半导体鳍104和介电质鳍108的鳍的均匀性。结合半导体鳍104的宽度和节距的这种设计考虑可以用于在沉积工艺期间控制隔离结构106的厚度。
在操作206处，方法200(图2A)实施切割工艺以将半导体鳍104分成多个部分，每个部分用于形成单独的晶体管。参考图5A和图5B，操作206形成图案化的掩模107并且使用图案化的掩模107作为蚀刻掩模来蚀刻隔离结构106和半导体鳍104。在实施例中，图案化的掩模107是通过光刻胶涂布、曝光、曝光后烘烤和显影形成的图案化的光刻胶(或抗蚀剂)。在本实施例中，蚀刻隔离结构106和半导体鳍104，直到暴露衬底102，从而在衬底102上方形成沟槽109。在可选实施例中，一些半导体鳍104(也称为鳍)的下部可以仍然存在于沟槽109内。后续地，例如通过抗蚀剂剥离或灰化工艺从结构100处去除图案化的掩模107。
在操作208处，方法200(图2A)将一种或多种介电材料沉积在衬底102和隔离结构106上方，并填充沟槽105(图4A)和109(图5A)。后续地，操作208实施化学机械平坦化(CMP)工艺以平坦化结构100的顶面且暴露硬掩模103。在图6A和图6B中示出所得到的结构。一种或多种介电材料可以包括碳氮化硅(SiCN)、碳氧氮化硅(SiOCN)、碳氧化硅(SiOC)、诸如氧化铪(HfO2)或氧化锆(ZrO2)的金属氧化物或它们的组合；并且可以使用CVD、PVD或其他合适的方法沉积。沟槽105(图4A)中的一种或多种介电材料变成介电质鳍108。沟槽109(图5A)中的一种或多种介电材料变成介电块108’。如图6A和图6B所示，相较于仅有鳍104，鳍104和108沿着y方向更为均匀地分布。
在操作210中，方法200(图2A)例如通过使用H3PO4或其他合适的蚀刻剂的湿蚀刻工艺去除硬掩模103(例如，氮化硅)。之后，方法200例如通过对隔离结构106的材料具有选择性而不蚀刻半导体鳍104的干蚀刻工艺或湿蚀刻工艺来使隔离结构106凹进。在实施例中，操作210在105摄氏度下应用Certas干化学蚀刻工艺以凹进隔离结构106。在操作210期间部分地消耗介电质鳍108。在特定实施例中，介电质鳍108缩短至与半导体鳍104大致相同的高度。操作210产生在隔离结构106的顶面之上延伸的半导体鳍104、介电质鳍108和介电块108'。
后续地，在操作212处，方法200(图2A)例如通过ALD方法将氧化物层110沉积在隔离结构106、半导体鳍104、介电质鳍108和介电块108'的各个表面上方。在操作210和212之后，在图7中示出所得到的结构100。氧化物层110可以包括氧化硅(SiO2)、氧氮化硅(SiON)、氧化铝硅(AlSiO)或其他合适的氧化物材料；并且可以通过原子层沉积(ALD)或其他合适的方法来沉积。在可选实施例中，例如通过化学氧化将氧化物层110仅沉积在半导体鳍104的表面上而不沉积隔离结构106和介电质鳍108的表面上。
在操作214处，方法200(图2A)在隔离结构106上方、介电块108'上方形成临时栅极结构128，并且临时栅极结构128接合(engage)在半导体鳍104和介电质鳍108的顶面和侧壁表面上方。参考图8，在本实施例中，临时栅极结构128包括栅电极层130和两个硬掩模层132和134。将在稍后的制造步骤中以栅极堆叠件118(例如，图1A)替换临时栅极结构128。因此，它们也可以称为伪栅极128。栅电极层130可以包括多晶硅(多晶-Si)，并且可以通过诸如LPCVD和PECVD的合适的沉积工艺形成。每个硬掩模层132和134可以包括一层或多层诸如氧化硅和/或氮化硅的介电材料，并且可以通过CVD或其他合适的方法形成。可以通过光刻和蚀刻工艺来图案化各个层130、132和134。
在操作216处，方法200(图2A)将间隔件部件112沉积在结构100上方、临时栅极结构128的顶部和侧壁上，并且用间隔件部件112填充相邻半导体鳍104和介电质鳍108之间的间隔。操作216可以后续实施各向异性蚀刻工艺以去除间隔件部件112的直接位于半导体鳍104和介电质鳍108之上的部分。结果，暴露半导体鳍104、介电质鳍108和介电块108'的顶面。可以通过这种各向异性蚀刻工艺完全去除或不去除间隔件部件112的直接位于伪栅极128之上的部分。后续地，在操作218处，方法200(图2B)将半导体鳍104凹陷至隔离结构106的顶面处或在该顶面下方的水平面。在操作216和218之后，在图9A、图9B和图9C中示出所得到的结构100。
间隔件部件112可以包括具有氮化硅(Si3N4)、氧化硅(SiO2)、碳化硅(SiC)、碳氮化硅(SiCN)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氧氮化硅(SiOCN)、低k介电材料、其他材料或它们的组合的一个或多个介电层。可以通过包括ALD、CVD和/或其他合适方法的一种或多种方法来沉积间隔件部件112。由于相邻的伪栅极128之间的间隔(沿着x方向)相对较大，因此间隔件部件112不能完全填充这些间隔。然而，相邻的鳍104和108之间的间隔相对较小，并且通过间隔件部件112完全填充。
在实施例中，操作218中的蚀刻工艺可以调整为对半导体鳍104具有选择性的，而不蚀刻介电质鳍108和间隔件部件112，导致沟槽111具有大致垂直的侧壁，诸如图9A所示。这导致形成的外延S/D部件114(例如，图1A、图1B和图10A)具有大致垂直的条形形状。在本实施例中，也通过该蚀刻工艺去除位于半导体鳍104的侧壁上的氧化物层110。因此，沟槽111具有作为其侧壁的间隔件部件112。
在另一实施例中，操作218中的蚀刻工艺还可以横向蚀刻间隔件部件112以导致沟槽111的顶部开口比其相应的底部开口更宽(在图9A中未示出，但是参见图1C和图1D)。例如，在一些实施例中，沟槽111可以具有在约14nm至约30nm的范围内的顶部开口以及在约10nm至约20nm的范围内的底部开口。在一些实施例中，每个沟槽111的顶部开口和相应的沟槽111的底部开口之间的比率在约1.2至约3.0的范围内。这导致形成外延S/D部件114(例如图1C和图1D)，以使其顶部比其相应的底部更宽。
还在另一实施例中，操作218中的蚀刻工艺还可以凹进介电质鳍108和间隔件部件112，诸如图14A所示。如图14A所示，在该实施例中，也通过操作218凹进介电块108'的部分。介电质鳍108中和介电块108'中位于伪栅极128下方的部分没有通过操作218进行凹进并且具有高度H3。介电质鳍108和介电质块108'的其他部分通过操作218进行凹进并且具有剩余的高度H2。在一些实施例中，高度H3比高度H2大约15nm至40nm，这代表在操作218期间介电质鳍108损失的高度。在一些实施例中，H2和H3之间的比率在约0.3至约0.7的范围内。此外，还凹进间隔件部件112以具有在约5nm至约20nm范围内的剩余的高度H1。在一些实施例中，高度H2比高度H1大约5nm至约15nm。该实施例导致外延S/D部件114(例如，图1E和图15A)的横向生长，并且可调整高度H1和H2以控制外延S/D部件114的高度、宽度和横向扩展。
在操作220处，方法200(图2B)在凹进的半导体鳍104上方外延生长一种或多种半导体材料114。一种或多种半导体材料114还称为外延S/D部件114。根据操作218中的蚀刻工艺，外延S/D部件114可以具有诸如图10A和图15A所示的不同的轮廓。参考图10A、图10B和图10C，在该实施例中，外延S/D部件114成形为大致垂直的条形形状，并且通过介电质鳍108和间隔件部件112大致限定它们的生长。这些外延S/D部件114的尺寸相对较小并且提供减小的寄生电容。参考图15A、图15B和图15C，在该实施例中，外延S/D部件114具有位于间隔件部件112之间的大致垂直的下部以及位于介电质鳍108和间隔件部件112之上的扩展的顶部。介电质鳍108和间隔件部件112的高度可用于调整外延S/D部件114的横向扩展，例如无论是否合并相邻的S/D部件。操作220可以使用LPCVD工艺、选择性外延生长(SEG)工艺、循环沉积和蚀刻(CDE)工艺或其他外延生长工艺来生长外延S/D部件114；并且可以利用用于PFET的一种或多种p型掺杂剂(例如硼或铟)或者用于NFET的一种或多种n型掺杂剂(例如磷或砷)掺杂外延S/D部件114(原位或非原位)。
在操作222处，方法200(图2B)在结构100上方沉积蚀刻停止层(CESL)115并且在CESL 115上方沉积层间介电(ILD)层116。图11和图16示出遵循图10A和图15A所示的实施例的结构100的两个可选实施例。参考图11和图16，CESL 115可以包括氮化硅、氮氧化硅、具有氧(O)或碳(C)元素的氮化硅和/或其他材料；并且可以使用CVD、ALD或其他合适的方法来沉积。ILD层116可以包括原硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))，和/或其他合适的介电材料。可以通过PECVD、FCVD或其他合适的方法来沉积ILD层116。在沉积ILD层116之后，操作222可以实施一个或多个CMP工艺以平坦化结构100的顶面并且暴露伪栅极128(在图11和图16中未示出)。
在操作224处，方法200(图2B)用最终的栅极堆叠件118(图11和图16)替换伪栅极128(例如，图10A和图15A)。在实施例中，操作224施加一个或多个蚀刻工艺以去除伪栅极128。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻或其他合适的方法。蚀刻工艺在相邻的间隔件部件112之间产生暴露半导体鳍104、介电质鳍108和介电块108'的沟槽。后续地，操作224将最终的栅极堆叠件118沉积到沟槽中。每个栅极堆叠件118可以包括栅极介电层、功函金属层和金属填充层。上文参考图1A讨论了用于各层的材料。操作224可以使用CVD、ALD、PVD、镀和/或其他合适的方法来沉积栅极堆叠件118。
在操作226处，方法200(图2B)可以可选地切割一些栅极堆叠件118以形成单独的栅极端子。在图12A和图12B中示出实例。参考图12A和图12B，将栅极堆叠件118蚀刻成三个部分，并且在三个部分之间沉积介电材料119，从而形成沿着y方向纵向对准的三个栅极端子。在本实施例中，切割位置通常与介电质鳍108对准。因此，介电材料119和介电质鳍108共同地隔离栅极堆叠件118的三个部分。操作226可以施加诸如湿蚀刻、干蚀刻和/或反应离子蚀刻的一个或多个蚀刻工艺以蚀刻栅极堆叠件118。此外，介电材料119可以包括氮化硅或其他合适的介电材料，并且可以使用ALD、CVD或其他合适的方法来沉积。
在操作228处，方法200(图2B)形成电连接至一些外延S/D部件114的S/D接触件120。图13A和图13B示出与图1B所示的器件100相对应的实例。可以通过实施操作202至228类似地形成如图1A、图1C、图1D和图1E所示的器件100的其他实施例。操作228可以包括各种工艺，其中，该工艺包括光刻、蚀刻和沉积。例如，操作228可以使用光刻在结构100上方形成蚀刻掩模，使用一个或多个蚀刻工艺蚀刻ILD层116和CESL 115以形成暴露S/D部件114的S/D接触孔，以及将S/D接触件120沉积到S/D接触件孔中。在实施例中，操作228可以在S/D部件114和S/D接触件120之间形成硅化物部件(未示出)。在一些实施例中，当蚀刻ILD层116和CESL 115以形成接触件孔时，将蚀刻剂调整为不蚀刻介电质鳍108，使得介电质鳍108延伸到S/D接触件120中，诸如图1B、图1D和图13A所示。在其他一些实施例中，还调整蚀刻剂以轻微地蚀刻介电质鳍108和间隔件部件112，形成S/D接触件120的大致平坦的底面，如图1A、图1C和图1E所示。在不同实施例中，将蚀刻工艺调整为对ILD层116具有选择性，而不(或不显著地)蚀刻介电质鳍108和间隔件部件112。结果，与一些传统的器件不同，S/D接触件孔不在外延S/D部件114之间深深地延伸。可以容易地用金属部件填充这种S/D接触件孔以形成S/D接触件120，而不在S/D接触件120下方留下空腔。S/D接触件120可以包括阻挡件层和位于阻挡件层上方的金属填充层。阻挡件层可以包括诸如TaN或TiN的导电氮化物，并且金属填充层可以包括铝(Al)、钨(W)、铜(Cu)、钴(Co)、它们的组合或其他合适的材料。可以通过PVD、CVD、镀法或其他合适的方法形成阻挡层和金属填充层中的每个。
在操作230处，方法200(图2B)实施进一步的工艺以形成最终的器件。例如，方法200可以在图1A、图1B、图1C、图1D、图1E或图13A所示的结构的顶部处形成一个或多个介电层；分别在S/D接触件120和栅极堆叠件118上方形成S/D接触插塞和栅极接触插塞；并且形成金属互连件以连接各个晶体管的端子以形成IC。
尽管不旨在限制，但本发明的一个或多个实施例提供了半导体器件及其形成工艺的许多益处。例如，本发明的实施例提供了在半导体鳍之间形成介电质鳍，从而使得总体的鳍可以更均匀地分布的方法。该方法还在相邻的鳍之间形成间隔件部件，并且使用介电质鳍和间隔件部件来限制S/D部件的外延生长。这些方法可用于调整外延S/D部件的尺寸，例如用于减小其寄生电容。该方法也可用于防止S/D接触件下方的空腔。根据本发明构造的器件具有降低的寄生电容，并且在S/D接触件下方没有空腔的优势。
在一个示例性方面，本发明涉及一种半导体结构。该半导体结构包括衬底；从衬底向上延伸的第一半导体鳍；位于衬底上方并且位于第一半导体鳍的侧壁上的隔离结构；位于第一半导体鳍上方的第一外延部件；部分地嵌入到隔离结构中，并且在隔离结构之上向上突出的介电质鳍；以及位于隔离结构上方的第一间隔件部件和第二间隔件部件。第一间隔件部件横向地位于第一外延部件和介电质鳍之间，并且第一外延部件横向地位于第一间隔件部件和第二间隔件部件之间。
在半导体结构的实施例中，第一外延部件与第一间隔件部件和第二间隔件部件两者都直接接触。在进一步的实施例中，半导体结构包括位于第一间隔件部件和介电质鳍之间的氧化物层。
在另一实施例中，半导体结构还包括从衬底向上延伸并穿过隔离结构的第二半导体鳍，其中，介电质鳍横向地位于第一半导体鳍和第二半导体鳍之间。在实施例中，半导体结构还包括位于第二半导体鳍上方的第二外延部件；以及位于隔离结构上方的第三间隔件部件和第四间隔件部件，其中，第三间隔件部件横向地位于第二外延部件和介电质鳍之间，并且第二外延部件横向地位于第三间隔件部件和第四间隔件部件之间。
在又一实施例中，半导体结构还包括位于第一外延部件上方并与第一外延部件直接接触的导电部件，其中，导电部件还设置在介电质鳍的顶面和侧壁表面上方。
在半导体结构的实施例中，沿着第一间隔件部件和第二间隔件部件的顶面测量的第一外延部件的第一宽度大于在第一外延部件的一半高度处测量的第一外延部件的第二宽度。
在另一实施例中，半导体结构还包括位于第一半导体鳍和介电质鳍上方并与其接合的栅极堆叠件，其中，介电质鳍的直接位于栅极堆叠件下方的第一高度大于介电质鳍的与栅极堆叠件相邻但不位于栅极堆叠件下方的第二高度。
在半导体结构的实施例中，介电质鳍包括碳氮化硅、碳氧化硅和碳氧氮化硅中的一种；并且第一间隔件部件和第二间隔件部件中的每个包括碳氮化硅、碳氧化硅和碳氧氮化硅中的一种。在另一实施例中，介电质鳍包括金属氧化物。
在另一示例性方面，本发明涉及一种半导体结构。该半导体结构包括衬底；从衬底向上延伸的第一半导体鳍和第二半导体鳍；位于衬底上方并且位于第一半导体鳍和第二半导体鳍的侧壁上的隔离结构；分别位于第一半导体鳍和第二半导体鳍上方的第一外延部件和第二外延部件；以及部分地嵌入到隔离结构中并且在隔离结构之上向上突出的介电质鳍。介电质鳍位于第一半导体鳍和第二半导体鳍之间。从顶视图中沿着相同的方向纵向布置介电质鳍以及第一半导体鳍和第二半导体鳍。该半导体结构还包括位于隔离结构上方的第一间隔件部件和第二间隔件部件。第一间隔件部件横向地位于第一外延部件和介电质鳍之间，并且第二间隔件部件横向地位于介电质鳍和第二外延部件之间。
在半导体结构的实施例中，介电质鳍包括碳氮化硅、碳氧化硅、碳氧氮化硅、氧化铪和氧化锆中的一种；并且第一间隔件部件和第二间隔件部件中的每个包括碳氮化硅、碳氧化硅和碳氧氮化硅中的一种。
在实施例中，半导体结构还包括位于介电质鳍、第一间隔件部件和第二间隔件部件以及第一外延部件和第二外延部件上方并与其直接接触的导电部件，其中，导电部件缠绕在介电质鳍的顶部周围。
在另一实施例中，半导体结构还包括位于隔离结构上方的第三间隔件部件和第四间隔件部件，其中，第一外延部件与位于第一外延部件的两侧上的第一间隔件部件和第三间隔件部件直接接触，并且第二外延部件与位于第二外延部件的两侧上的第二间隔件部件和第四间隔件部件直接接触。在又一实施例中，半导体结构进一步包括位于介电质鳍与第一间隔件部件和第二间隔件部件中的每个之间的氧化物层。
在又一示例性方面，本发明涉及一种方法。该方法包括提供具有衬底和位于衬底之上的第一半导体鳍和第二半导体鳍的结构；以及在衬底上方且在第一半导体鳍和第二半导体鳍的侧壁上沉积隔离结构，从而在隔离结构的位于第一半导体鳍和第二半导体鳍的两个相对侧壁上的两个部分之间形成沟槽。该方法还包括在沟槽中沉积介电质鳍；凹进隔离结构以落入到第一半导体鳍和第二半导体鳍以及介电质鳍的顶面下方；在第一半导体鳍和第二半导体鳍的至少顶面和侧壁表面上方沉积氧化物层；在氧化物层上方沉积间隔件部件并填充第一半导体鳍和第二半导体鳍以及介电质鳍之间的间隔；凹进第一半导体鳍和第二半导体鳍，导致在间隔件部件的部分之间形成两个沟槽；并在两个沟槽中外延生长一种或多种半导体材料。
在该方法的实施例中，隔离结构的沉积使用原子层沉积(ALD)，并且氧化物层的沉积使用ALD。在该方法的另一实施例中，凹进第一半导体鳍和第二半导体鳍还凹进形成两个沟槽的侧壁的间隔件部件的部分。在另一实施例中，凹进第一半导体鳍和第二半导体鳍还凹进介电质鳍。在又一实施例中，该方法还包括：在沉积间隔件部件之前，在氧化物层上方形成栅极结构，其中还在栅极结构的侧壁上沉积间隔件部件。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体结构，包括：
衬底；
第一半导体鳍，从所述衬底向上延伸；
隔离结构，位于所述衬底上方并且位于所述第一半导体鳍的侧壁上；
第一外延部件，位于所述第一半导体鳍上方；
介电质鳍，部分地嵌于所述隔离结构中，并且在所述隔离结构之上向上突出；以及
第一间隔件部件和第二间隔件部件，位于所述隔离结构上方，其中，所述第一间隔件部件横向地位于所述第一外延部件与所述介电质鳍之间，并且所述第一外延部件横向地位于所述第一间隔件部件与所述第二间隔件部件之间，
所述第一间隔件部件和所述介电质鳍，在横向上与所述第一外延部件高出所述第一半导体鳍的部分重叠。
2.根据权利要求1所述的半导体结构，其中，所述第一外延部件与所述第一间隔件部件和所述第二间隔件部件两者都直接接触。
3.根据权利要求2所述的半导体结构，还包括：氧化物层，位于所述第一间隔件部件和所述介电质鳍之间。
4.根据权利要求1所述的半导体结构，还包括：第二半导体鳍，从所述衬底向上延伸并且穿过所述隔离结构，其中，所述介电质鳍横向地位于所述第一半导体鳍与所述第二半导体鳍之间。
5.根据权利要求4所述的半导体结构，还包括：
第二外延部件，位于所述第二半导体鳍上方；以及
第三间隔件部件和第四间隔件部件，位于所述隔离结构上方，其中，所述第三间隔件部件横向地位于所述第二外延部件与所述介电质鳍之间，并且所述第二外延部件横向地位于所述第三间隔件部件与所述第四间隔件部件之间。
6.根据权利要求1所述的半导体结构，还包括：导电部件，位于所述第一外延部件上方并且与所述第一外延部件直接接触，其中，所述导电部件还设置在所述介电质鳍的顶面和侧壁表面上方。
7.根据权利要求1所述的半导体结构，其中，沿着所述第一间隔件部件和所述第二间隔件部件的顶面测得的所述第一外延部件的第一宽度大于在所述第一外延部件的一半高度处测得的所述第一外延部件的第二宽度。
8.根据权利要求1所述的半导体结构，还包括：栅极堆叠件，位于所述第一半导体鳍和所述介电质鳍上方并且与所述第一半导体鳍和所述介电质鳍接合，其中，所述介电质鳍的直接位于所述栅极堆叠件下方的第一高度大于所述介电质鳍的与所述栅极堆叠件相邻但不直接位于所述栅极堆叠件下方的第二高度。
9.根据权利要求1所述的半导体结构，其中，
所述介电质鳍包括碳氮化硅、碳氧化硅和碳氧氮化硅中的一种；以及
所述第一间隔件部件和所述第二间隔件部件中的每个均包括碳氮化硅、碳氧化硅和碳氧氮化硅中的一种。
10.根据权利要求1所述的半导体结构，其中，所述介电质鳍包括金属氧化物。
11.一种半导体结构，包括：
衬底；
第一半导体鳍和第二半导体鳍，从所述衬底向上延伸；
隔离结构，位于所述衬底上方并且位于所述第一半导体鳍和所述第二半导体鳍的侧壁上；
第一外延部件和第二外延部件，分别位于所述第一半导体鳍和所述第二半导体鳍上方；
介电质鳍，部分地嵌于所述隔离结构中并且在所述隔离结构之上向上突出，其中，所述介电质鳍位于所述第一半导体鳍与所述第二半导体鳍之间，并且，自顶向下看，沿着相同的方向纵向布置所述介电质鳍和所述第一半导体鳍以及所述第二半导体鳍；以及
第一间隔件部件和第二间隔件部件，位于所述隔离结构上方，其中，所述第一间隔件部件横向地位于所述第一外延部件与所述介电质鳍之间，并且所述第二间隔件部件横向地位于所述介电质鳍与所述第二外延部件之间，其中，所述第一外延部件和所述第二外延部件的主体位于所述第一间隔件部件和所述第二间隔件部件的顶面的下方，
其中，部分所述隔离结构位于所述介电质鳍和所述衬底之间以防止所述介电质鳍和所述衬底接触。
12.根据权利要求11所述的半导体结构，其中，所述第一外延部件的宽度与所述第一半导体鳍的宽度之间的比率在1.0至1.5的范围内。
13.根据权利要求11所述的半导体结构，还包括：
导电部件，位于所述介电质鳍、所述第一间隔件部件和所述第二间隔件部件以及所述第一外延部件和所述第二外延部件上方并且与所述介电质鳍、所述第一间隔件部件和所述第二间隔件部件以及所述第一外延部件和所述第二外延部件直接接触，其中，所述导电部件包裹在所述介电质鳍的顶部周围。
14.根据权利要求11所述的半导体结构，还包括：第三间隔件部件和第四间隔件部件，位于所述隔离结构上方，其中，所述第一外延部件在所述第一外延部件的两侧上与所述第一间隔件部件和所述第三间隔件部件均直接接触，并且所述第二外延部件在所述第二外延部件的两侧上与所述第二间隔件部件和所述第四间隔件部件均直接接触。
15.根据权利要求11所述的半导体结构，还包括：氧化物层，位于所述介电质鳍与所述第一间隔件部件和所述第二间隔件部件中的每个之间。
16.一种形成半导体结构的方法，包括：
提供具有衬底以及位于所述衬底之上的第一半导体鳍和第二半导体鳍的结构；
在所述衬底上方且在所述第一半导体鳍和所述第二半导体鳍的侧壁上沉积隔离结构，从而在所述隔离结构中位于所述第一半导体鳍和所述第二半导体鳍的两个相对侧壁上的两个部分之间形成沟槽；
在所述沟槽中沉积介电质鳍；
使所述隔离结构凹进以陷于所述第一半导体鳍和所述第二半导体鳍以及所述介电质鳍的顶面下方；
至少在所述第一半导体鳍和所述第二半导体鳍的顶面和侧壁表面上方沉积氧化物层；
在所述氧化物层上方沉积间隔件部件并且用所述间隔件部件填充所述第一半导体鳍和第二半导体鳍以及所述介电质鳍之间的间隔；
使所述第一半导体鳍和所述第二半导体鳍凹进，从而在所述间隔件部件的各部分之间产生两个沟槽；以及
在所述两个沟槽中外延生长一种或多种半导体材料，
其中，所述间隔件部件和所述介电质鳍，在横向上与所述外延生长的一种或多种半导体材料的高出所述第一和第二半导体鳍的部分重叠。
17.根据权利要求16所述的方法，其中，沉积所述隔离结构使用原子层沉积(ALD)，并且沉积所述氧化物层使用原子层沉积(ALD)。
18.根据权利要求16所述的方法，其中，使所述第一半导体鳍和所述第二半导体鳍凹进还使所述间隔件部件中形成所述两个沟槽的侧壁的部分凹进。
19.根据权利要求18所述的方法，其中，使所述第一半导体鳍和所述第二半导体鳍凹进还使所述介电质鳍凹进。
20.根据权利要求16所述的方法，还包括：在沉积所述间隔件部件之前：
在所述氧化物层上方形成栅极结构，其中，所述间隔件部件还沉积在所述栅极结构的侧壁上。
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