CN113053818A - 半导体结构的制造方法 - Google Patents

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陈定业
李威养
杨丰诚
陈燕铭
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Abstract

本申请公开了一种半导体结构的制造方法和半导体结构，该半导体结构包括：一半导体鳍部，设置于一基底上方；一金属栅极堆叠，设置于半导体鳍部上方；一外延源极/漏极(S/D)特征部件，设置于半导体鳍部上方，且相邻于金属栅极堆叠；以及一介电特征部件，嵌入半导体鳍部内，其中外延源极/漏极(S/D)特征部件的下表面设置于介电特征部件的上表面上，且外延源极/漏极(S/D)特征部件的侧壁延伸而定义出介电特征部件的侧壁。

Description

半导体结构的制造方法
技术领域
本发明实施例涉及一种半导体技术，且特别涉及一种半导体结构的制造方法。
背景技术
半导体集成电路(integrated circuit,IC)产业经历了指数增长。集成电路(IC)材料与设计的技术进展已产生几世代的集成电路(IC)，其中每一世代都比前一世代具有更小、更复杂的电路。在集成电路(IC)发展中，通常功能密度(即，每个芯片区的内连接装置的数量)增加，而几何尺寸(即，可使用制造工艺所产生的最小特征部件(或线))却减小。此微缩工艺通常通过提高生产效率与降低相关成本而带来收益。此微缩也增加了加工与制造集成电路(IC)的复杂性。
举例来说，随着特征部件尺寸的不断缩小，外延源极/漏极(S/D)特征部件的制造变得更具挑战性。特别地，半导体装置制造的主要目的仍为降低短通道效应(short-channel effect,SCE)，例如漏极引使能障下降(drain-induced barrier lowering,DIBL)，特别是对于包括重掺杂源极/漏极(S/D)特征部件的装置而言。虽然目前外延源极/漏极(S/D)特征部件的形成方法通常足够充分，然其并非在所有方面都完全令人满意。
发明内容
一种半导体结构的制造方法，包括：形成一虚置栅极结构于一半导体层上；形成一沟槽于半导体层内且相邻于虚置栅极结构；形成一介电层于沟槽内，使介电层的上表面位于半导体层的上表面下方；形成一外延源极/漏极(S/D)特征部件于沟槽内的介电层上；以及在形成外延源极/漏极特征部件之后，以一金属栅极结构取代虚置栅极结构。
一种半导体结构，包括：一半导体基底；一鳍部，设置于一半导体基底上；一高k值金属栅极结构(HKMG)，设置于鳍部上，其中高k值金属栅极结构横越鳍部的一通道区；一源极/漏极(S/D)特征部件，设置于鳍部内，其中源极/漏极特征部件包括一顶部部分，设置于一底部部分上方，且其中顶部部分及底部部分具有不同的成分；以及一介电层，设置于鳍部内且位于源极/漏极特征部件下方，其中源极/漏极特征部件的下表面定义出介电层的上表面。
一种半导体结构，包括：一半导体鳍部，设置于一基底上；一金属栅极堆叠，设置于半导体鳍部上；一外延源极/漏极(S/D)特征部件，设置于半导体鳍部上且相邻于金属栅极堆叠；以及一介电特征部件，埋设于半导体鳍部内，其中外延源极/漏极特征部件的下表面位于介电特征部件的上表面上，且其中外延源极/漏极特征部件的侧壁延伸定义出介电特征部件的侧壁。
附图说明
图1是示出根据本公开内容不同形态的半导体装置的制造方法实施例。
图2是示出根据本公开内容不同形态的半导体装置实施例的立体示意图。
图3A、图4A、图5A、图5B、图6A、图6B、图7A、图8A及图8B是示出根据本公开内容不同形态，在图1所示方法的中间操作步骤过程沿着图2中AA’线的剖面示意图。
图3B、图4B、图5C、图5D、图6C、图7B、图8C及图8D是示出根据本公开内容不同形态，在图1所示方法的中间操作步骤过程沿着图2中BB’线的剖面示意图。
图3C、图7C及图8E是示出根据本公开内容不同形态，在图1所示方法的中间操作步骤过程沿着图2中CC’线的剖面示意图。
其中，附图标记说明如下：
100：方法
102,104,106,107,108,110,112：操作步骤
200：(半导体)装置
202：基底
204：半导体层/鳍部
206：隔离结构
208：虚置栅极结构
210：栅极间隙壁
212,212’：沟槽
213：深度
214：介电层
215：厚度
216：外延源极/漏极(S/D)特征部件
216a：底部部分
216b：侧壁部分
218：内层介电(ILD)层
219：栅极沟槽
220：高k值金属栅极结构(HKMG)
222：栅极介电层
224：功函数金属层
226：块体导电层
310：沉积工艺
320：蚀刻工艺
330：第一沉积工艺
340：第二沉积工艺
D：距离
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本发明的不同特征部件。而以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以所定义本发明。举例来说，若是以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件是直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，使用了空间上相对性用语，例如“下”、“上”、“水平”、“垂直”、“之上”、“上方”、“之下”、“下方”、“向上”、“向下”、“下方”、“顶部”、“底部”等及其派生词(例如，“水平”、“朝下”、“朝上”等)，使本文实施例容易说明一特征部件与另一特征部件的关系。空间相对性用语意在涵盖具有特征部件的装置的不同方位。
再者，当使用“约”、“近似”等描述数值或数值范围时，此用语旨在涵盖包括所述数值的合理范围内的数值，例如所述的数值的+/-10％，或任何所属技术领域中技术人员所理解的其他数值。举例来说，用语“约5nm”涵盖从4.5nm至5.5nm的范围。更进一步，本公开内容于各个不同范例中会重复标号及/或文字。重复是为了达到简化及明确目的，而非自行指定所探讨的各个不同实施例及/或配置之间的关系。
本公开内容总体上涉及一种半导体装置，特别涉及一种场效晶体管(field-effect transistor,FET)，例如平面场效晶体管(FET)或三维鳍部场效晶体管(fin-likeFET,FinFET)。本公开内容在于提供一种形成外延源极/漏极特征部件于场效晶体管(FET)内的方法。
在场效晶体管(FET)的制造中，外延源极/漏极(S/D)特征部件通常掺杂n型或p型掺杂物，以确保在操作过程中具有适当的装置效能。在一些实施例中，需形成重掺杂的源极/漏极(S/D)特征部件，以降低源极/漏极(S/D)特征部件的电阻率及/或降低其与后续形成的源极/漏极(S/D)接点的界面处的电阻。然而，随着装置尺寸的持续减小，具有较低电阻率的重掺杂源极/漏极(S/D)结构可能会加剧短通道效应(SCE)，例如漏极引使能障下降(DIBL)。在一些情况下，重掺杂源极/漏极(S/D)特征部件中远离装置通道区的部分因掺杂物的扩散而可能特别容易受到漏极引使能障下降(DIBL)以及漏电流的影响。尽管已对场效晶体管(FET)的制造采取了措施，以减轻短通道效应(SCE)，然而其并非在所有方面都完全令人满意。
图1是示出根据本公开内容不同形态的半导体装置200的制造方法100。上述方法100仅为示例，并未局限本公开中超出请求项明确记载的内容。可在方法100之前、期间及之后进行额外操作步骤，且对于上述方法的额外实施例，可替换、移除或变动所述的某些操作步骤。以下配合图1至图5说明方法100。请参照图2至图8E，其示出在方法100的中间步骤期间局部的半导体装置(以下称为装置)200。图2为装置200的三维立体示意图。图3A、图4A、图5A-5B、图6A-6B、图7A及图8A-图8B是沿图2所示的AA’线的装置200的剖面示意图。图3B、图4B、图5C-图5D、图6C、图7B及图8C-图8D是沿图2所示的BB’线的装置200的剖面示意图3C、图7C及图8E是沿图2所示的CC’线的装置200的剖面示意图。装置200可为在集成电路(IC)或其一部分的工艺期间所制造的中间装置，其可包括静态随机存取存储器(static random-access memory SRAM)及/或其他逻辑电路、被动部件(例如，电阻器、电容器及电感器)以及主动部件(例如，p型FET(PFET)、n型FET(NFET)、鳍部场效晶体管(FinFET)、金属氧化物半导体场效晶体管(metal-oxide semiconductor field effect transistor,MOSFET)、互补式金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管)及/或其他存储单元。本公开内容不限于任何特定数量的装置或装置区或任何特定装置配置。举例来说，尽管所示的装置200为三维鳍部场效晶体管(FinFET)，然而本公开实施例也可提供用于制造平面场效晶体管(FinFET)的实施例。
在操作步骤102中，请参照图1、图2及图3A-图3C，方法100提供一装置200，装置200包括一基底202，基底202具有设置于其上的半导体层204(以下称为鳍部204)。在一些示例中，装置200包括实质上彼此平行的多个半导体层204。装置200还包括：一虚置栅极结构208，设置于鳍部204的通道区上方；多个栅极间隙壁210，设置于虚置栅极结构208的侧壁上；以及多个隔离结构206，设置于基底202上方将装置200的各个部件隔开。在本公开内容的后续说明中，沿着AA’线的装置200的剖面示意图示出沿着鳍部204的纵向方向所观察到的特征部件；沿着BB’线的剖面示意图示出实质上垂直于鳍部204的上述方向并且穿过鳍部204的源极/漏极(S/D)区所观察到的特征部件；以及沿着CC’线的剖面示意图示出实质上垂直于鳍部204的上述方向并且穿过鳍部204的一通道区所观察到的特征部件。需注意的是若局部装置200沿着CC’线所绘的剖面示意图于方法100的中间步骤过程中并未改变，则将其省略未示出。
基底202可包括：元素(单一元素)半导体，例如硅、锗及/或其他合适的材料；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟及/或其他合适的材料；合金半导体，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP及/或其他合适的材料。基底202可为具有均一组成的单层材料。或者，基底202可包括具有适合于基底电路(IC)装置制造的相似或不同组成的多个材料层。在一示例中，基底202为绝缘体上覆硅(silicon-on-insulator,SOI)基底，具有形成于一氧化硅层上的一硅层。在另一示例中，基底202可包括一导电层、一半导体层、一介电层、其他个膜层或其组合。
在基底202包括FET的一些实施例中，不同的掺杂区，例如源极/漏极(S/D)区，设置于基底202内或其上。掺杂区可掺杂有n型掺杂物(例如，磷或砷)及/或p型掺杂物(例如，硼)，取决于设计需求。掺杂区可直接形成于基底202上、位于p型井区结构内、位于n型井区结构内、位于双井区结构内或使用凸起结构。可通过掺杂原子的布植、原位掺杂外延生长及/或其他合适的技术来形成掺杂区。
可以使用包括光刻及蚀刻工艺的合适工艺来制造鳍部204。光刻工艺可包括形成光刻胶层(阻剂)于基底202上、对阻剂进行曝光而形成图案、进行曝后烤工艺以及对阻剂进行显影以形成包括阻剂的掩模元件(未示出)。然后将掩模元件用于基底202内蚀刻多个凹槽，而在基底202上形成多个鳍部204。蚀刻工艺可包括干蚀刻、湿蚀刻、反应离子蚀刻(reactive ion etching,RIE)及/或其他合适的工艺。
用于形成鳍部的方法的诸多其他实施例也是合适的。举例来说，可使用双重图案化或多重图案化工艺来图案化鳍部204。一般而言，双重图案化或多重图案化工艺将光刻与自对准工艺相结合，而形成的图案能够具有间距小于使用单一直接光刻法可获得之间距。举例来说，在一实施例中，形成一牺牲层于基底上方，并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成多个间隙壁。然后去除牺牲层，接着可使用余留之间隙壁或芯轴进行图案化而形成鳍部。
隔离结构206可包括氧化硅、氮化硅‘氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k值介电材料及/或其他合适的材料。隔离结构206可包括浅沟槽隔离(shallow trenchisolation,STI)特征部件。在一实施例中，隔离结构206的制作是通过在形成鳍部204的过程中于基底202内蚀刻出沟槽，然后可通过沉积工艺将上述隔离材料填入沟槽，并接着进行化学机械平坦化(chemical mechanical planarization,CMP)工艺。其他隔离结构(例如，场氧化物、局部硅氧化(local oxidation of silicon,LOCOS)及/或其他合适的结构也可实施为隔离结构206。或者，隔离结构206可包括多层结构，例如具有一个或多个热氧化物衬层。可通过任何合适的方法来沉积隔离结构206，例如化学气相沉积(chemical vapordeposition,CVD)、流动式化学气相沉积(flowable CVD,FCVD)、旋涂玻璃(spin-on-glass,SOG)、其他合适的方法或其组合。
虚置栅极结构208作为在制造装置200的其他部件之后所形成的高k值金属栅极结构(HKMG)的预留位置。虚置栅极结构208可包括至少一多晶硅层，且在一些示例中，包括位于多晶硅层与每个鳍部204的通道区之间的一界面层(未示出)。虚置栅极结构208的制作可通过先毯覆式沉积一多晶硅层于装置200上，然后进行蚀刻工艺以从装置200上去除局部的多晶硅层而形成部分的虚置栅极结构208。在形成多个部件(例如，源极/漏极(S/D)特征部件)之后，以下详细说明在一系列工艺中以高k值金属栅极结构(HKMG)取代虚置栅极结构208。
栅极间隙壁210可包括介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、其他合适的介电材料或其组合。栅极间隙壁210可为单层结构或多层结构。栅极间隙壁210的制作可通过先毯覆式沉积一间隙壁材料于装置200上方，然后进行异向性蚀刻工艺以去除部分间隙壁材料，以在虚置栅极结构208的侧壁上形成栅极间隙壁210。
现在请参照图1及图4A-图4B，方法100的操作步骤104中，形成一沟槽212于鳍部204的源极/漏极(S/D)区内。在本实施例中，方法100在一系列图案化及蚀刻工艺中使鳍部204的部分凹陷。举例来说，至少包括阻剂层(例如，光刻胶层)的一掩模元件(未示出)可形成于装置200上，且随后以一辐射源通过光刻掩模进曝光。曝光后的掩模元件接着可进行显影以形成图案化的掩模元件，此图案化的掩模元件露出沟槽212内的鳍部204的源极/漏极(S/D)区。之后，方法100实施一蚀刻工艺(例如，干蚀刻工艺、湿蚀刻工艺、反应性离子蚀刻(RIE)工艺、其他合适的蚀刻工艺或其组合)并使用图案化的掩模元件作为蚀刻掩模。在一些实施例中，蚀刻工艺为干蚀刻工艺，其采用一种或多种蚀刻剂，例如含氟气体(例如，CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4及/或BCl3)、含溴气体(例如，HBr及/或CHBr3)、含碘气体、含氧气体(例如，O2)、含氮气体(例如，N2)、含氦气体、含氩气体、其他合适的气体或其组合。在进行蚀刻工艺之后，通过任何合适的方法将图案化的掩模元件从装置200移除，例如阻剂剥离、湿法蚀刻及/或等离子体灰化的。在一些实施例中，如此处所示出，蚀刻工艺在沟槽212的下表面处形成圆化轮廓。当然，本实施例不局限于上述配置。在所示出的实施例中，沟槽212延伸至隔离结构206的上表面下方。在一些实施例中，沟槽212的下表面位于隔离结构206的上表面上方。如此处所示出，沟槽212的深度213可从鳍部204的上表面测量。
请参照图1及图5A-图5D，方法100的操作步骤106及107中，形成一介电层214于沟槽212内，使介电层214局部填入沟槽212。换句话说，在实施操作步骤107之后，介电层214位于鳍部204的上表面下方。介电层214可包括介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、其他合适的介电材料或其组合。在本实施例中，介电层214包括氧化硅。在其他实施例中，介电层214包括氧化非晶硅。在本实施例中，方法100的操作步骤106中实施沉积工艺310(图5A)，随后在操作步骤107中实施蚀刻工艺320(图5B)以形成介电层214。沉积工艺310可为任何合适的工艺，例如化学气相沉积(CVD)、原子层沉积(ALD)、其他合适的工艺或其组合。在本实施例中，沉积工艺310为化学气相沉积(CVD)工艺。在本实施例中，方法100实施沉积工艺310，以将介电层214填入沟槽212，且随后进行蚀刻工艺320以去除介电层214的顶部而形成沟槽212’。可分别控制沉积工艺310的持续时间以及蚀刻工艺320的持续时间，使介电层214具有所需厚度315。如图5B所示出，介电层214的上表面可为弯曲的。或者，介电层214的上表面可为实质上平坦的。值得注意的是，在形成外延源极/漏极(S/D)特征部件之前，在沟槽212的底部内形成介电层214是提供了一绝缘层，用以阻止装置200的源极/漏极(S/D)区之间任何掺杂物的潜在扩散，借此防止其间的任何漏电流，并减轻因减小的装置尺寸(即，缩短的通道长度)所带来的漏极引使能障下降(DIBL)的影响。
在本实施例中，厚度215与深度213比率约在2：5至1：2。值得注意的是，若上述比率超过约1：2(即，介电层214太厚)，则介电层214的存在可能会干扰通道区内(即，源极/漏极(S/D)区之间)载子的迁移率。另一方面，若上述比率小于约2：5，则可能降低介电层214对阻止源极/漏极(S/D)区之间的掺杂物扩散的作用。在一些示例中，厚度215至少约为10nm，但小于约75nm。在一些示例中，厚度215可约在40nm至50nm。再者，如图5B所示出，距离D对应于介电层214与通道区之间的分隔距离(即，深度213与厚度215之间的差)。在本实施例中，距离D至少为25nm，以确保介电层214不干扰电荷载子在通道区上的迁移率。
在一些实施例中，请参照图5C，介电层214的上表面在隔离结构206的上表面上方。或者，请参照图5D，介电层214的上表面可在隔离结构206的上表面下方。应当理解，方法100的后续操作步骤同样适用于图5C及图5D所示的示例性实施例。然而，为了清楚起见，将参照图5C所绘的示例性实施例来说明以下本公开内容。
在一些实施例中，请参照图6A-图6C，在方法100的操作步骤108中，形成外延源极/漏极(S/D)特征部件216于沟槽212内。在本实施例中，请参照图6A，方法100可在第一沉积工艺330中先沉积一缓冲层，其包括位于介电层214上的一底部部分216a以及位于沟槽212’侧壁上的侧壁部分216b。在本实施例中，缓冲层包括一未掺杂半导体材料，对应于装置200的导电型。举例来说，若装置200为p型装置，则缓冲层可包括未掺杂的硅锗(SiGe)，而若装置200为n型装置，则缓冲层可包括未掺杂的硅(Si)或硅碳(SiC)。在一些实施例中，后续形成的外延源极/漏极(S/D)特征部件216包括相同于缓冲层的半导体材料，但掺杂有一种或多种掺杂物。在本实施例中，缓冲层是用作一半导体类的界面，用于生长外延源极/漏极(S/D)特征部件216。缓冲层可通过进行沉积工艺(如，原子层沉积(ALD))来形成，而无原位施加掺杂物。值得注意的是，缓冲层对装置的效能影响很小甚至没有影响，因为外延源极/漏极(S/D)特征部件216之间的电流传导并未仰赖于源极/漏极(S/D)特征部件的底部，而是通过源极/漏极(S/D)特征部件之间的通道区。
随后，请参照图6B，方法100进行至在第二沉积工艺340中形成外延源极/漏极(S/D)特征部件216于缓冲层的底部部分216a上及侧壁部分216b上。外延源极/漏极(S/D)特征部件216可通过原位掺杂外延生长工艺来形成，或者通过一系列沉积工艺并接着进行布植工艺来形成。在本实施例中，方法100进行原位掺杂工艺，包括在原子层沉积(ALD)工艺期间实施选择性外延生长(selective epitaxial growth,SEG)工艺。当然，也可以采用其他合适的沉积工艺，例如化学气相沉积(CVD)、分子束外延(molecular beam epitaxy,MBE)及/或其他合适的工艺。选择性外延生长(SEG)工艺可使用一种或多种气体前驱物(例如，含硅气体，如SiH4及/或含锗气体，如GeH4)、液体前驱物、其他合适的前驱物或其组合来形成外延源极/漏极(S/D)特征部件216，同时施加合适的掺杂物。举例来说，选择性外延生长(SEG)工艺可形成硅(Si)或硅碳(SiC)层，其掺杂有n型掺杂物，例如磷、砷、其他合适的n型掺杂物或其组合。或者，选择性外延生长(SEG)工艺可形成硅锗(SiGe)层，其掺杂有p型掺杂物，例如硼、其他合适的p型掺杂物。应可理解的是，本公开内容磊并未局限于形成具有任何特定导电型(例如，p型或n型)或具有特定程度(例如，重掺杂或轻掺杂)的掺杂物浓度的晶源极/漏极(S/D)特征部件。值得注意的是，形成缓冲层于介电层214与外延源极/漏极(S/D)特征部件216之间可在第二沉积工艺340期间实现更有序的外延生长，从而确保装置200的适当效能。在一些实施例中，方法100后续进行对外延源极/漏极(S/D)特征部件216的退火工艺，以活化原位掺杂工艺期间所施加的掺杂物。退火工艺可为快速热退火(rapid thermalannealing,RTA)工艺、激光退火工艺、其他合适的退火工艺或其组合。
对于装置200中具有三维鳍部场效晶体管(FinFET)的实施例，在方法100的操作步骤108中，形成凸起的外延源极/漏极(S/D)特征部件216，其沿着鳍部204的方向延伸(请参照图6C)。当然，本公开内容也提供其中外延源极/漏极(S/D)特征部件216实质上为平面的实施例。仍请参照图6C，本公开内容顾及了其中每个外延源极/漏极(S/D)特征部件216合并两相邻的鳍部204在一起的实施例。应可理解的是，其他配置也涵盖于本公开内容的范围内，例如未合并的源极/漏极(S/D)特征部件。再者，本公开内容并未局限由外延源极/漏极(S/D)特征部件216提供的装置类型。举例来说，根据特定设计需求，外延源极/漏极(S/D)特征部件216可用以提供n型FET或p型FET。
现在请参照图1及图7A-图8E，在方法100的操作步骤110中，以高k值金属栅极结构(HKMG)220取代虚置栅极结构208。请参照图7A-图7C，在方法100中，先形成内层介电(interlayer dielectric,ILD)层218于装置200上方。尽管未示出，然而在一些实施例中，在方法100中，在形成内层介电(ILD)层218之前，沉积一蚀刻停止层于装置200上方。在一些实施例中，内层介电(ILD)层218包括介电材料，例如低k值介电材料，四乙基硅酸盐(tetraethylorthosilicate,TEOS)、未掺杂的氧化硅、掺杂的氧化硅(例如，硼磷硅玻璃(borophosphosilicate glass,BPSG)、熔融硅酸盐玻璃(fused silicate glass,FSG)、磷硅酸盐玻璃(phosphosilicate glass,PSG)、硼掺杂硅酸盐玻璃(boron-doped silicateglass,BSG))、其他合适的介电材料或其组合。内层介电(ILD)层218可包括具有多种介电材料的单层结构或多层结构，且可以通过沉积工艺形成，例如化学气相沉积(CVD)、流动式化学气相沉积(FCVD)、旋涂玻璃(SOG)、其他合适的方法或其组合。此后，可通过一个或多个化学机械平坦化(CMP)工艺来平坦化装置200以露出虚置栅极结构208的上表面。后续仍请参照图7A-图7C，在方法100中，去除虚置栅极结构208，以形成露出鳍部204的通道区的一栅极沟槽219。方法100可通过实施一蚀刻工艺(例如，干法蚀刻工艺、湿蚀刻工艺、反应性离子蚀刻(RIE)工艺、其他合适的蚀刻工艺或其组合)并以露出虚置栅极结构208的图案化掩模元件作为蚀刻掩模来去除虚置栅极结构208。在形成一界面层于虚置栅极结构208的多晶硅层与鳍部204之间的一些实施例中，在移除虚置栅极结构208之后，界面层可保留于栅极沟槽219内或从栅极沟槽219内移除。之后，通过任何合适的方法(例如，阻剂剥离、湿蚀刻及/或等离子体灰化)，将图案化的掩模元件从装置200去除。
现在请参照图8A-图8E，在方法100中，形成高k值金属栅极结构(HKMG)220于栅极沟槽219内。在方法100中，先沉积一高k值(具有比氧化硅的介电常数大的介电常数，其约为3.9)栅极介电层222于栅极沟槽219内的鳍部204上方(若存在界面层，则位于其上)，随后沉积至少一功函数金属层224于高k值栅极介电层222上。高k值栅极介电层222可包括一个或多个高k值介电材料(或具有高k值介电材料的一层或多层)，例如氧化铪硅(HfSiO)、氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)、其他合适的介电材料或其组合。功函数金属层224可包括任何合适的材料，例如氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)、钛(Ti)、铝(Al)、碳化钽(TaC)、氮碳化钽(TaCN)、氮硅化钽(TaSiN)、氮硅化钛(TiSiN)、其他合适的材料或其组合。在一些实施例中，功函数金属层224包括相同或不同类型的多个材料层，以获得所需的阈值电压。之后，在方法100中，沉积一块体导电层226于功函数金属层224上方，从而填充栅极沟槽219。块体导电层226可包括铜(Cu)、钨(W)、钴(Co)、钌(Ru)、铝(Al)、其他合适的导电材料或其组合。然后在方法100中，可进行一个或多个化学机械平坦化(CMP)工艺，以去除形成于内层介电(ILD)层218上方过量导电材料，并使装置200的上表面平坦化。尽管此处未示出，高k值金属栅极结构(HKMG)220也可包括其他材料层，例如界面层、阻挡层、胶层、硬式掩模层、盖层、其他合适的膜层或其组合。高k值金属栅极结构(HKMG)220的各个膜层可通过任何合适的方法形成，例如，化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、电镀、化学氧化、热氧化、其他合适的方法或其组合。在一些实施例中，比较图8A与图8B(及图8C与图8D)，介电层214的上表面可在隔离结构206的上表面之上或之下。
在方法100的操作步骤112中，可对装置200进行额外的工艺步骤。举例来说，可形成多层内连接特征部件于装置200上，包括垂直内连接特征部件(其包括接点及/或通孔电极)及/或水平内连接特征部件(例如，金属线)。各种不同的内连接特征部件可运用各种导电材料，包括铜(Cu)、钨(W)、钴(Co)、铝(Al)、钛(Ti)、钽(Ta)、铂(Pt)、钼(Mo)、银(Ag)、金(Au)、锰(Mn)、锆(Zr)、钌(Ru)、其各自的合金、金属硅化物及/或其他合适的材料。金属硅化物可包括：硅化镍、硅化钴、硅化钨、硅化钽‘硅化钛、硅化铂、硅化铒、硅化钯及/或其他合适的金属硅化物。
本公开内容提供了一种形成源极/漏极(S/D)特征部件于半导体装置内的方法。本公开内容的实施例包括形成沟槽于半导体层(例如，半导体鳍部)的源极/漏极(S/D)区(其间上方形成有虚置栅极堆叠)内，以及形成一介电层于沟槽内，使得介电层的上表面未于半导体层的上表面下方。之后，本公开内容的实施例在以金属栅极堆叠取代虚置栅极堆叠之前，形成外延源极/漏极(S/D)特征部件于沟槽内的介电层上方。在一些实施例中，外延源极/漏极(S/D)特征部件掺杂一种或多种合适的掺杂物，以形成p型或n型源极/漏极(S/D)特征部件。在一些实施例中，介电层的上表面位于形成的隔离结构(相邻于半导体层相邻)的上表面上方。在另一实施例中，介电层的上表面位于围绕半导体层的隔离结构的上表面下方。在一些实施例中，为了能够适当生长外延源极/漏极(S/D)特征部件，形成外延源极/漏极(S/D)特征部件包括实施多于一道的沉积工艺，以确保介电层上方的外延半导体层的适当生长及效能。
尽管未局限本公开内容，然而本公开内容的一个或多个实施例为半导体装置及其制作提供了许多益处。举例来说，沉积在装置的源极/漏极(S/D)区内的外延源极/漏极(S/D)特征部件下方的介电层用于阻止掺杂物于外延源极/漏极(S/D)特征部件的底部之间的电位扩散，进而防止漏电流及/或减轻短通道效应(SCE)，例如漏极引使能障下降(DIBL)。
在一实施例中，提供一种半导体结构的制造方法，上述方法始于形成一虚置栅极结构于一半导体层上及形成一沟槽于半导体层内且相邻于虚置栅极结构。之后，上述方法继续进行至形成一介电层于沟槽内，使介电层的上表面位于半导体层的上表面下方，且随后形成一外延源极/漏极(S/D)特征部件于沟槽内的介电层上。之后，上述方法进行至以一金属栅极结构取代虚置栅极结构。
在一些实施例中，形成介电层包括：沉积一介电材料于沟槽内；以及随后去除介电材料的一顶部，使介电层的上表面位于半导体层的上表面下方。再者，沉积上述介电材料包括沉积氧化硅于沟槽内。在一些实施例中，形成外延源极/漏极(S/D)特征部件包括：在一第一沉积工艺中形成一缓冲层于介电层上；以及在一第二沉积工艺中形成外延源极/漏极(S/D)特征部件于缓冲层上，其中缓冲层的组成不同于外延源极/漏极(S/D)特征部件的组成。再者，第一沉积工艺为未运用原位掺杂工艺的原子层沉积(ALD)工艺，且第二沉积工艺为运用原位掺杂工艺的原子层沉积(ALD)工艺。在一些实施例中，上述方法还包括在形成外延源极/漏极(S/D)特征部件之前，对介电层的上表面进行一清洁工艺。
在另一实施例中，提供一种半导体结构，其包括：一鳍部，设置于一半导体基底上；一高k值金属栅极结构(HKMG)，设置于鳍部上，其中高k值金属栅极(HKMG)结构横越鳍部的一通道区；一源极/漏极(S/D)特征部件，设置于鳍部内；以及一介电层，设置于鳍部内且位于源极/漏极(S/D)特征部件下方，其中源极/漏极(S/D)特征部件的下表面定义出介电层的上表面。在一些实施例中，源极/漏极(S/D)特征部件包括一顶部部分，设置于一底部部分上方，其中顶部部分及底部部分具有不同的成分。
在一些实施例中，介电层的一下表面与介电层的一上表面相隔一第一距离，介电层的下表面与通道区相隔一第二距离，第一距离与第二距离的比率在2：5至1：2之间。再者，介电层的上表面距离通道区至少25nm。在一些实施例中，源极/漏极(S/D)特征部件的底部部分包括无掺杂物的一第一半导体材料，而源极/漏极(S/D)特征部件的顶部部分包括含掺杂物的一第二半导体材料。再者，第一半导体材料实质上相同于第二半导体材料。在一些实施例中，介电层包括氧化非晶硅。在一些实施例中，源极/漏极(S/D)特征部件的侧壁朝向半导体基底延伸而定义出介电层的侧壁。
又另一实施例中，提供一种半导体结构，其包括：一半导体鳍部，设置于一基底上；一金属栅极堆叠，设置于半导体鳍部上；一外延源极/漏极(S/D)特征部件，设置于半导体鳍部上且相邻于金属栅极堆叠；以及一介电特征部件，埋设于半导体鳍部内，其中外延源极/漏极(S/D)特征部件的下表面位于介电特征部件的上表面上，且外延源极/漏极(S/D)特征部件的侧壁延伸定义出介电特征部件的侧壁。
在一些实施例中，半导体鳍部为一第一半导体鳍部，上述半导体结构还包括一第二半导体鳍部，其实质上平行于第一半导体鳍部，其中外延源极/漏极(S/D)特征部件将第一半导体鳍部与所述第二半导体鳍部合并在一起。在一些实施例中，上述半导体结构还包括多个隔离结构，设置于基底上且相邻于半导体鳍部，其中介电特征部件的一上表面位于隔离结构的上表面上方。在一些实施例中，上述半导体结构还包括多个隔离结构，设置于基底上且相邻于半导体鳍部，其中介电特征部件的一上表面位于隔离结构的上表面下方。在一些实施例中，介电特征部件包括含氧的介电材料、含氮的介电材料或其组合。在一些实施例中，上述半导体结构还包括一缓冲层，设置于外延源极/漏极(S/D)特征部件与介电特征部件之间，缓冲层包括一未掺杂半导体材料。
以上概略说明了本发明数个实施例的特征，使所属技术领域中技术人员对于本公开的形态可更为容易理解。任何所属技术领域中技术人员应了解到可轻易利用本公开作为其它工艺或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何所属技术领域中技术人员也可理解与上述等同的结构并未脱离本公开的构思及保护范围内，且可于不脱离本公开的构思及范围内，当可作变动、替代与润饰。

Claims (1)

1.一种半导体结构的制造方法，包括：
形成一虚置栅极结构于一半导体层上；
形成一沟槽于该半导体层内且相邻于该虚置栅极结构；
形成一介电层于该沟槽内，使该介电层的一上表面位于该半导体层的一上表面下方；
形成一外延源极/漏极特征部件于该沟槽内的该介电层上；以及
在形成该外延源极/漏极特征部件之后，以一金属栅极结构取代该虚置栅极结构。
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