CN111128882B - 集成电路器件及其形成方法 - Google Patents

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Abstract

本文提供了具有互连结构的集成电路器件和用于形成集成电路器件的方法的实例，互连结构包括掩埋互连导体。在一些实例中，该方法包括：接收衬底，该衬底包括从衬底的剩余部分延伸的多个鳍。在多个鳍之间形成间隔件层，并且在多个鳍之间的间隔件层上形成掩埋互连导体。在多个鳍之间的掩埋互连导体上形成一组覆盖层。穿过一组覆盖层蚀刻接触凹槽，接触凹槽暴露掩埋互连导体，并且在接触凹槽中形成接触件，该接触件电耦合到掩埋互连导体。

Description

集成电路器件及其形成方法
技术领域
本发明的实施例涉及集成电路器件及其形成方法。
背景技术
半导体工业已经发展到纳米技术工艺节点，以追求更高的器件密度、更高的性能和更低的成本。除了仅仅缩小器件外，电路设计人员正在寻求新的结构以提供更高的性能。探究的一个途径是开发三维设计，例如鳍式场效应晶体管(FinFET)。可以设想FinFET作为从衬底挤出并进入栅极的典型平面器件。制造示例性FinFET，其具有从衬底向上延伸的薄“鳍”(或鳍结构)。FET的沟道区形成在该垂直鳍中，并且栅极设置在鳍的沟道区上(例如，包裹)。栅极包裹鳍增加了沟道区和栅极之间的接触面积，并允许栅极从多个侧面控制沟道。这可以通过多种方式实现，并且在一些应用中，FinFET提供减小的短沟道效应、减少的泄漏和更高的电流。换句话说，它们可以比平面器件更快、更小、更有效。
为了电耦合FinFET和其他器件，集成电路可以包括互连结构，其中一层或多层导线电耦合到器件。整个电路尺寸和性能可取决于导线以及电路器件的数量和尺寸。
发明内容
本发明的实施例提供了一种形成集成电路器件的方法，包括：接收工件，所述工件包括衬底和从所述衬底延伸的多个鳍；在所述多个鳍之间形成间隔件层；在所述间隔件层上和所述多个鳍之间形成掩埋互连导体；在所述多个鳍之间的所述掩埋互连导体上形成一组覆盖层；穿过所述一组覆盖层形成接触凹槽，所述接触凹槽暴露所述掩埋互连导体以及在所述接触凹槽中形成导电部件，所述导电部件电耦合到所述掩埋互连导体。
本发明的另一实施例提供了一种形成半导体器件的方法，包括：形成从衬底延伸的鳍元件；邻近所述鳍元件沉积晶种层；在所述晶种层上方选择性地形成第一金属层；在所述半导体器件上方沉积一组介电覆盖层，包括在所述第一金属层上方沉积一组介电覆盖层；在所述鳍元件的端部上方形成源极/漏极区；以及形成与所述源极/漏极区和所述第一金属层接触的第二金属层。
本发明的又一实施例提供了一种集成电路器件，包括：衬底，所述衬底包括多个鳍，其中，所述多个鳍的第一鳍包括源极/漏极部件；间隔件层，设置在所述多个鳍之间；互连导体，设置在所述多个鳍之间并且沿着所述多个鳍的侧壁，使得所述互连导体位于所述源极/漏极部件下方，并且使得所述间隔件层将所述互连导体与所述第一鳍分隔开；一组覆盖层，设置在所述互连导体上；以及接触件，耦合到所述源极/漏极部件，其中，所述接触件延伸穿过所述一组覆盖层以耦合到所述互连导体。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B是根据本发明的各个方面的制造具有掩埋导线的集成电路工件的方法的流程图。
图2至图11是根据本发明的各个方面的经历制造方法的工件的立体图。
图12至图14是根据本发明的各个方面的穿过源极/漏极区截取的工件的横截面图示。
图15是根据本发明的各个方面的穿过栅极区截取的工件的横截面图示。
图16至图19是根据本发明的各个方面的穿过源极/漏极区截取的工件的横截面图示。
图20是根据本发明的各个方面的图19中所示的工件的俯视图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各种实例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示超出所述范围的各种实施例和/或配置之间的关系。
此外，在随后的本发明中的另一部件上形成、连接到和/或耦合到其他部件的部件可以包括其中部件以直接接触形成的实施例，并且还可以包括其中附加部件插入部件之间从而使得部件不直接接触的实施例。此外，空间相对术语，例如，“下”、“上”、“水平”、“垂直”、“之上”、“上方”、“下方”、“之下”、“向上”、“向下”、“顶部”、“底部”等以及其衍生物(例如，“水平地”、“向下地”、“向上地”等)用于方便描述本发明的一个部件与另一部件的关系。空间相对术语旨在涵盖包括部件的器件的不同取向。
制造方面的进步已经减小了构成集成电路的晶体管和其他有源器件的尺寸，并且随着器件尺寸的减小，相应的集成电路可以变成线装的。换句话说，电路尺寸可以取决于电耦合电路器件的互连结构中的导线，而不是器件本身的尺寸。虽然可以减小导线的厚度以在互连件中封装更多的线，但是更细的线具有更高的电阻，使得它们更慢并且给驱动器件更多的负载。同样，减小线之间的间距会增加短路、噪声干扰和电容耦合的风险，这可能会增加驱动器的负载。可以将附加的导线层添加到互连结构，但是在这些层上的布线可以采用额外的通孔，额外的通孔具有相关的电阻并且造成层间对准问题。对准误差倾向于与每个额外的互连层复合，随着层数的增加而增加了产量风险。
如下所述，本发明提供了一种技术，通过在互连件(例如，电路器件上方的导线和通孔以及耦合到器件的接触件)下方提供导线来减轻一些互连拥塞。例如，在FinFET电路中，互连线可以形成在鳍的晶体管部分下方。这些线可以用于在器件之间传送信号或提供电源轨和/或接地轨。在一些实例中，掩埋导体用作掩埋电源轨(BPR)，其通过一个或多个源极/漏极接触件电耦合到位于FinFET电路上面的金属层或互连线。在这些实例和其他实例中，掩埋互连线提供额外的布线资源(除了位于FinFET电路上面的金属层或互连线之外)，额外的布线资源可以用于减小电路面积，增加电路密度，减轻布线拥塞，和/或减小互连件的剩余部分的布线密度。
本发明的一些实例还提供了用于形成掩埋导体的自对准工艺，掩埋导体使用间隔件层将掩埋导体与诸如鳍的相邻结构分隔开。间隔件层可以大大减少形成掩埋导体时和形成至掩埋导体的接触件时所需的重叠精度。一些实例还在掩埋导体的顶部提供双层电介质。双层电介质的结构和材料可以用于产生独特的接触形状，双层电介质具有与掩埋导体的相对大的界面，用于低电阻而不会无意地短路。
因此，本发明的一些实施例包括设置在互连件下方的导线，导线提供额外的布线资源。然而，除非另有说明，否则不需要实施例来提供任何特定的优点。
参考图1A至图19描述包括掩埋导线的集成电路和用于形成导线的技术的实例。在这方面，图1A和图1B是根据本发明的各个方面的制造具有掩埋导线的集成电路工件200的方法100的流程图。可以在方法100之前、期间和之后提供附加步骤，并且对于方法100的其他实施例，可以替换或消除所描述的一些步骤。图2至图11是根据本发明的各个方面的经历制造方法100的工件200的立体图。图12至图14和图16至图19是根据本发明的各个方面的穿过源极/漏极区截取的工件200的横截面图示。图15是根据本发明的各个方面的穿过栅极区截取的工件200的横截面图示。
参考图1A和图2的框102，接收工件200。工件200包括衬底202，在衬底202上将形成器件。在各种实例中，衬底202包括元素(单元素)半导体，例如晶体结构中的硅或锗；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；非半导体材料，例如钠钙玻璃、熔融二氧化硅、熔融石英和/或氟化钙(CaF2)；和/或它们的组合。
衬底202的组成可以是均匀的，或者可以包括多个层，其中一些层可以被选择性地蚀刻以形成鳍。这些层可以具有相似或不同的组成，并且在各种实施例中，一些衬底层具有不均匀的组成以诱导器件应变并且由此调节器件性能。层状衬底的实例包括绝缘体上硅(SOI)衬底202。在一些这样的实例中，衬底202的层可以包括绝缘体，诸如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物以及/或其他合适的绝缘材料。
诸如阱的掺杂区可以形成在衬底202上。在这方面，衬底202的一些部分可以掺杂有p型掺杂剂，例如硼、BF2或铟，而衬底202的其他部分可以掺杂有n型掺杂剂，例如磷或砷；和/或包括它们的组合的其他合适的掺杂剂。
在一些实例中，要在衬底202上形成的器件延伸出衬底202。例如，FinFET和/或其他非平面器件可以形成在设置在衬底202上的器件鳍204上。器件鳍204代表任何凸起的部件，并且包括FinFET器件鳍204以及用于在衬底202上形成其他凸起的有源和无源器件的鳍204。鳍204可以在组成上类似于衬底202或者可以与衬底202不同。例如，在一些实施例中，衬底202可以主要包括硅，而鳍204包括主要是锗或SiGe半导体的一个或多个层。在一些实施例中，衬底202包括SiGe半导体，并且鳍204包括具有SiGe半导体的一个或多个层，鳍204具有与衬底202不同的硅与锗的比率。
可以通过蚀刻衬底202的部分，通过在衬底202上沉积各种层并且蚀刻这些层，和/或通过其他合适的技术来形成鳍204。例如，可以使用包括双重图案化或多重图案化工艺的一个或多个光刻工艺来图案化鳍204。通常，双重图案化或多重图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在鳍204和一个或多个鳍顶部硬掩模(例如，鳍顶部硬掩模206和208)上方形成牺牲层。使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且通过去除未被间隔件覆盖的鳍顶部硬掩模206和208以及鳍204的材料，使用剩余的间隔件来图案化鳍204。
鳍顶部硬掩模206和208可以用于控制限定鳍204的蚀刻工艺，并且可在后续处理期间保护鳍204。因此，可以选择鳍顶部硬掩模206和208以具有与鳍204的材料不同并且彼此不同的蚀刻选择性。鳍顶部硬掩模206和208可以包括介电材料，例如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮化物、半导体碳氮氧化物和/或金属氧化物。
图案化和蚀刻工艺可以在鳍204之间留下任何宽度的间隙。因为本技术可以用于在一些鳍204之间选择性地形成掩埋互连导体，所以要形成掩埋导体的间隙可以不止于最小的鳍与鳍间距分开，为导体留出空间。在一些实例中，要形成掩埋互连件的间隙的宽度(由标记210指示)在最小鳍与鳍间距的约2倍和约10倍之间。在鳍宽度在约5nm和约10nm之间并且最小鳍与鳍间距在约10nm和约40nm之间的一些这样的实例中，将形成掩埋互连件的间隙宽度210在约30nm和约80nm之间。
参考图1A的框104和图3，在衬底202、鳍204和鳍顶部硬掩模206和208上形成介电间隔件层302。间隔件层302可以构造成填充最小间隔的那些鳍204之间的凹槽，并且限定沟槽304，沟槽304用于在那些大于最小间隔的鳍204之间形成互连导体。为此，可以使用基本共形技术形成间隔件层302，以具有至少为鳍204之间的最小间隔的一半的厚度306，使得如果鳍204处于最小间隔，第一鳍204的侧壁上的第一部分与邻近的第二鳍204的侧壁上的第二部分合并。在各种这样的实例中，这表示厚度306在约5nm和约20nm之间。
间隔件层302可以通过任何合适的工艺形成，并且在一些实例中，使用原子层沉积(ALD)、等离子体增强ALD(PEALD)、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、高密度等离子体CVD(HDP-CVD)和/或其他合适的沉积工艺来沉积间隔件层302。间隔件层302可以包括介电材料，例如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮化物、半导体碳氮氧化物、金属氧化物等，并且在一些实例中，间隔件层302包括氧化硅。
参考图1A的框106和图4，晶种层402形成在鳍204之间的间隔件层302上。晶种层402可以配置为促进导线的材料的选择性沉积，并且可以包括非晶硅、其他半导体材料、介电材料、导体和/或其他合适的材料。
晶种层402可以选择性地形成在间隔件层302的水平表面上，而基本上不沉积在垂直表面上。因此，晶种层至少沉积在鳍204之间的间隔件层302的最底面上。在一些实例中，这通过使用共形沉积技术(例如，ALD、PEALD、CVD、PECVD、HDP-CVD和/或其他合适的沉积技术)在水平和垂直表面上沉积晶种层402以及执行蚀刻工艺以从间隔件层302的垂直表面去除介电间隔件来完成。合适的蚀刻工艺包括干蚀刻工艺(例如，反应离子蚀刻和/或其他等离子体蚀刻)。附加地或替代地，可以通过使用具有低台阶覆盖的沉积技术(例如物理气相沉积(PVD))仅将晶种层402选择性地形成在间隔件层302的水平表面上。
沉积和/或蚀刻可以配置为产生具有任何合适厚度404的晶种层402，并且在一些实例中，晶种层402的厚度404在约5nm和约10nm之间。
参考图1A的框108和图5，在工件200上形成图案化的光刻胶502，光刻胶502覆盖并保护将要形成掩埋互连导体处的晶种层402。示例性光刻胶502包括对辐射(例如UV光、深紫外(DUV)辐射和/或EUV辐射)敏感的光敏材料。因此，通过将光刻胶502的选定区域暴露于辐射来执行光刻工艺。在一个实施例中，光刻系统将光刻胶502暴露于由掩模确定的特定图案中的辐射。穿过掩模或从掩模反射的光照射到光刻胶502上，从而将形成在掩模上的图案转移到光刻胶502。在其他这样的实施例中，使用直接写入或无掩模光刻技术(例如激光图案化、电子束图案化和/或离子束图案化)来曝光光刻胶502。一旦曝光，就显影光刻胶502，留下抗蚀剂的曝光部分，或者在替代实例中，留下抗蚀剂的未曝光部分。示例性图案化工艺包括光刻胶502的软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶502、冲洗和干燥(例如，硬烘烤)。
参考图1A的框110和图6，去除由光刻胶502暴露的晶种层402的部分，以避免在这些位置形成掩埋互连导体。在各种实例中，通过诸如湿蚀刻、干蚀刻、反应离子蚀刻(RIE)、灰化和/或其他蚀刻方法的蚀刻技术去除晶种层402。在蚀刻晶种层402之后，可以去除任何剩余的光刻胶502。在一些实施例中，通过在间隔件层302和晶种层402上方共形地沉积衬垫/阻挡层材料，然后各向异性地回蚀刻沉积在间隔件层302和晶种层402的面向顶部的表面上的衬垫/阻挡层材料，衬垫或阻挡层401可以可选地形成在间隔件层302的侧壁上。在一些情况下，可选的衬垫/阻挡层401可以保护金属材料(例如下面将描述的用于形成掩埋互连导体702的金属材料)免受由于与间隔件层302物理接触而导致的氧化。
参考图1A的框112和图7，形成掩埋互连导体702。掩埋互连导体702可以用于形成通常是集成电路互连件的一部分的信号线、电源/接地轨和其他导电部件。在一些实例中，掩埋互连导体702选择性地沉积在晶种层402上，使得其形成在存在晶种层402的那些间隙内，而不在工件200上的其他地方形成。具体地，掩埋互连导体702是配置成接合到晶种层402的材料而不接合到诸如间隔件层302的其他材料。掩埋互连导体702可以通过任何合适的选择性沉积工艺沉积，包括气相沉积、CVD、PECVD、HDP-CVD、ALD、PEALD和/或其他合适的技术。掩埋互连导体702可以形成为任何合适的高度和宽度。在各种实例中，高度在约20nm和约60nm之间，宽度在约20和约40nm之间。在一些这样的实例中，掩埋互连导体702的宽高比(宽度与高度的比率)在约2：1和约1：3之间。在一些这样的实例中，掩埋互连导体702的高度使得整个互连导体702在随后形成在鳍上的电路器件下方。如图7中所示，在可选衬垫/阻挡层401形成在间隔件层302的侧壁上的实施例中，衬垫/阻挡层401可以防止间隔件层302中的氧扩散到掩埋互连导体702中。衬垫/阻挡层401也在图9至图19中示出，但是，将不再对于每个图重复对其的描述。
掩埋互连导体702可以包括任何合适的导电材料，例如金属、金属氧化物、金属氮化物、其他合适的导体和/或它们的组合，并且在一些实例中，掩埋互连导体702包括钨和/或钌。
参考图1A的框114和图8，一个或多个介电覆盖层(例如，层802和804)沉积在工件200上并且具体地沉积在掩埋互连导体702上。介电覆盖层802和804可以包括任何合适的介电材料(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、其他合适的绝缘材料和/或它们的组合)并且可以在组成上相似或彼此不同。介电材料的特征通常在于它们相对于二氧化硅的介电常数，并且介电覆盖层802和804可以包括高k和/或低k材料。在一些这样的实施例中，第一介电覆盖层802包括低k介电材料，例如SiCN、SiOC、SiOCN和/或其他合适的低k介电材料，第二介电覆盖层804包括高k介电材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆(例如，ZrO2)、氧化铝(例如，Al2O3)、二氧化铪-氧化铝(HfO2-Al2O3)合金，和/或其他合适的高k介电材料。在具有具有不同材料的多个介电覆盖层802和804的实施例中，可以选择材料以具有不同的蚀刻选择性。
介电覆盖层802和804可以形成为任何合适的厚度，条件是这些层共同填充鳍204之间的凹槽。在一个实例中，第一介电覆盖层802和第二介电覆盖层804中的每一个的厚度在约5nm和约30nm之间。
参考图1A的框116和图9，对工件200执行化学机械抛光/平坦化(CMP)工艺。CMP工艺可以从鳍204去除鳍顶部硬掩模206和208并且产生包括鳍204、间隔件层302与介电盖层802和804的顶面的平坦表面。
参考图1A的框118和图10，回蚀刻间隔件层302，使得鳍204在剩余的间隔件层302之上延伸。以这种方式，剩余的间隔件层302可以形成隔离部件，例如设置在鳍204之间的浅沟槽隔离部件(STI)。在各种实例中，鳍204在剩余的间隔件层302的最顶部表面之上延伸约100nm至约500nm。如图10中可见，间隔件层302的顶面位于掩埋互连导体702的顶部之上。在各种实例中，间隔件层的顶面在掩埋互连导体702的顶面之上延伸约10nm至约50nm之间，如标记1002所示。
参见图1A的框120和图11，占位栅极1102形成在鳍204的沟道区上方。更详细地，源极/漏极部件之间穿过沟道区的载流子(用于n沟道FinFET的电子和用于p沟道FinFET的空穴)的流动是由施加到栅极结构的电压控制的，该栅极结构与沟道区相邻并且包裹沟道区。当栅极结构的材料对一些制造工艺(例如源极/漏极激活退火)敏感或难以图案化时，可以在一些制造工艺期间使用占位栅极1102，随后将占位栅极1102去除并且在后栅极工艺中用功能栅极(例如，栅电极、栅极介电层、界面层等)替换。
参考图1A的框122和图12，侧壁间隔件1202形成在占位栅极1102的侧壁和源极/漏极区中的鳍204的侧壁上。侧壁间隔件1202可以用于偏移随后形成的源极/漏极部件，并且可以用于设计或修改源极/漏极结构(结)轮廓。侧壁间隔件1202可以包括任何合适的介电材料，例如半导体氧化物、半导体氮化物、半导体碳化物、半导体氮氧化物、其他合适的材料和/或它们的组合。在一些实例中，侧壁间隔件1202包括多层不同的介电材料(例如，半导体氮化物层上的半导体氧化物层等)。
参考图1B的框124和图13，执行外延工艺以在鳍204的源极/漏极区中形成源极/漏极部件1302。占位栅极1102和/或侧壁间隔件1202将源极/漏极部件1302限制到源极/漏极区。合适的外延工艺包括CVD沉积技术(例如，气相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺。外延工艺可以使用气体和/或液体前体，气体和/或液体前体与鳍204的组成相互作用。在图13中所示的一些实施方式中，源极/漏极部件1302与第一介电覆盖层802相邻或接触，具有三角形横截面的气隙1401可以形成在源极/漏极部件1302的边缘下方，因为没有材料可以进入这些气隙。
通过引入掺杂物质，可以在外延工艺期间原位掺杂源极/漏极部件1302，掺杂物质包括：p型掺杂剂，例如硼或BF2；n型掺杂剂，如磷或砷；和/或包括它们的组合的其他合适的掺杂剂。如果未原位掺杂源极/漏极部件1302，则执行注入工艺(即，结注入工艺)以掺杂源极/漏极部件1302。在示例性实施例中，NMOS器件中的源极/漏极部件1302包括SiP，而PMOS器件中的源极/漏极部件1302包括GeSnB(锡可以用于调节晶格常数)和/或SiGeSnB。可以执行一个或多个退火工艺以激活源极/漏极部件1302。合适的退火工艺包括快速热退火(RTA)和/或激光退火工艺。
在一些实例中，在执行框124的外延工艺之前，鳍204和/或侧壁间隔件1202的部分是凹陷的，以控制源极/漏极部件1302的特定轮廓。在一些此类实例中，源极/漏极部件1302的轮廓使得整个掩埋互连导体702位于源极/漏极部件1302下方。
参考图1B的框126和图14，在源极/漏极部件1302上形成接触蚀刻停止层(CESL)1402。当蚀刻诸如随后的层间介电(ILD)层的上面的材料时，CESL 1402保护下面的结构免受蚀刻损坏。CESL 1402可以包括电介质(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物等)和/或其他合适的材料，并且在各种实施例中，CESL 1402包括SiN、SiO、SiON和/或SiC。CESL 1402可以通过任何合适的技术沉积，包括ALD、PEALD、CVD、PECVD和/或HDP-CVD，并且可以形成为任何合适的厚度。在一些实例中，CESL 1402具有介于约1nm和约50nm之间的厚度。参考图13描述的气隙1401包括也存在于框126处的图14中。
参考图1B的框128和图14，在工件200上形成层间介电(ILD)层1404。ILD层1404用作支撑和隔离电多层级互连结构的导电迹线的绝缘体。进而，多层级互连结构电互连工件200的元件，例如源极/漏极部件1302和功能性栅极。ILD层1404可以包括介电材料(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物等)、SOG、氟化物掺杂的硅酸盐玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、Black
Figure BDA0002202185170000111
(加利福尼亚圣克拉拉的应用材料公司)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB、SiLK(密西根州米兰德的陶氏化学公司)和/或它们的组合。ILD层1404可以通过任何合适的工艺形成，包括CVD、PVD、旋涂沉积和/或其他合适的工艺。
参考图1B的框130和图15，图15是穿过栅极区的横截面，执行栅极替换工艺以用功能栅极1502替换占位栅极1102。在一些实例中，栅极替换工艺包括蚀刻工艺(例如，湿蚀刻、干蚀刻、RIE等)，蚀刻工艺配置为去除占位栅极1102的材料，而基本上不蚀刻ILD层1404、侧壁间隔件1202或工件200的其他材料。
去除占位栅极1102留下凹槽，在凹槽中形成功能栅极1502。在一些实例中，栅极替换工艺在凹槽中沉积功能栅极1502的界面层。界面层1504可以包括界面材料，例如半导体氧化物、半导体氮化物、半导体氮氧化物、其他半导体电介质、其他合适的界面材料和/或它们的组合。可以使用任何合适的工艺将界面层1504形成为任何合适的厚度，包括热生长、ALD、CVD、HDP-CVD、PVD、旋涂沉积和/或其他合适的沉积工艺。在一些实例中，界面层1504通过热氧化工艺形成，并且包括存在于鳍204中的半导体的热氧化物(例如，用于含硅鳍204的氧化硅、用于含硅锗的鳍204的硅锗氧化物等)。
在一些实例中，栅极替换工艺在鳍204的侧表面上和鳍204的顶部上的界面层1504上形成栅极电介质1506。在一些实施例中，栅极电介质1506包括高k介电材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。附加地或替代地，栅极电介质1506可以包括其他电介质，诸如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、非晶碳、TEOS、其他合适的介电材料和/或它们的组合。栅极电介质1506可以使用任何合适的工艺形成，包括ALD、PEALD、CVD、等离子体增强CVD(PE CVD)、HDP-CVD、PVD、旋涂沉积和/或其他合适的沉积工艺。栅极电介质1506可以形成为任何合适的厚度，并且在一些实例中，栅极电介质1506具有在约1nm和约3nm之间的厚度。
在一些实例中，栅极替换工艺在栅极电介质1506上形成功能栅极1502的一个或多个功函层1508。合适的功函层材料包括基于器件的类型的n型和/或p型功函材料。示例性的p型功函金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函材料和/或它们的组合。示例性的n型功函金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函材料和/或它们的组合。功函层1208可以通过任何合适的技术沉积，包括ALD、CVD、PECVD、PEALD、PVD和/或它们的组合。
在一些实例中，栅极替换工艺在功函层1508上形成功能栅极1502的电极填充物1510。电极填充物1510可以包括任何合适的材料，包括金属(例如，W、Al、Ta、Ti、Ni、Cu、Co等)、金属氧化物、金属氮化物和/或它们的组合，并且在一个实例中，电极填充物包括钨。电极填充物1510可以通过任何合适的技术沉积，包括ALD、CVD、PECVD、PEALD、PVD和/或它们的组合。
可以执行CMP工艺以去除功能栅极1502外部的多余栅极材料(例如，栅极电介质1506、功函层1508、电极填充物1510等的材料)。
然后可以形成延伸到源极/漏极部件1302和掩埋互连导体702的接触件。参见图1B的框132和图16，从源极/漏极部件1302(其中将形成源极/漏极接触件)选择性地去除ILD层1404和CESL 1402。在一个实例中，在工件200上形成光刻胶，并且执行光刻曝光，光刻曝光将光刻胶的所选区域暴露于辐射。在曝光之后，将显影剂施加到光刻胶上，以在源极/漏极接触件将耦合到源极/漏极部件1302的位置处从ILD层1404上方去除光刻胶的部分。在显影光刻胶之后，ILD层1404的曝光部分可以通过蚀刻工艺去除，例如湿蚀刻、干蚀刻、RIE、灰化和/或其他蚀刻方法。在各种实例中，蚀刻工艺包括一个或多个各向异性(定向)蚀刻工艺，配置为使用配置为选择性蚀刻ILD层1404的一种或多种蚀刻剂在垂直方向上比水平方向蚀刻得更快。可以在蚀刻工艺完成之后去除光刻胶。在示出的实施例中，框132的工艺还去除接触件将延伸到掩埋互连导体702的工件200的区域中的ILD层1404和CESL 1402。框132的蚀刻可以蚀刻一些第一介电覆盖层802而没有实质上蚀刻第二介电覆盖层804。参考图13描述的气隙1401还存在于框132处的图16中。
可以执行对第一介电覆盖层802的额外蚀刻以进一步暴露掩埋互连导体702。参见图1B的框134和图17，形成另一光刻胶1702材料并将其图案化以暴露第一介电覆盖层802，其中将形成至掩埋互连导体702的接触件。在一些实例中，这包括在光刻胶1702上执行光刻曝光以将光刻胶1702的选定区域暴露于辐射。在曝光之后，将显影剂施加到光刻胶1702，以选择性地去除光刻胶1702的曝光或未曝光部分。参照图13描述的气隙1401还存在于框134处的图17中。
参见图1B的框136和图18，对第一介电覆盖层802执行蚀刻工艺以形成暴露掩埋互连导体702的接触凹槽(或凹槽)。蚀刻工艺可以使用任何合适的蚀刻技术(例如，湿蚀刻、干蚀刻、RIE等)，并且通过选择适当的技术和蚀刻剂，可以蚀刻第一介电覆盖层802而不会显著蚀刻周围的材料。以这种方式，通过蚀刻形成的凹槽是自对准的并且通过间隔件层302和第二介电覆盖层804与相邻的鳍204间隔开。当图案化光刻胶1702时，这可以允许更多的覆盖误差(即，放宽覆盖误差限制)，从而提高可制造性和产量。虽然参考图13描述的气隙1401仍存在于框136处的图18中，在框136处，可以通过蚀刻工艺打开至少一些气隙1401。
由于界面的电阻与界面面积成反比，因此框136的蚀刻可以底切第二介电覆盖层804，从而增加界面面积并降低接触界面处的电阻。在一些实例中，使用各向异性蚀刻技术，其完全底切第二介电覆盖层804以在任一侧上蚀刻一些第一介电覆盖层802。
参考图1B的框138和图19，在将要形成源极/漏极接触件的源极/漏极部件1302上形成硅化物部件1902。硅化物部件1902可以减小源极/漏极部件1302与源极/漏极接触件之间的界面处的电阻，并且可以包括金属和源极/漏极部件1302的半导体材料。尽管参考图18描述的一些气隙1401仍然存在于框138处的图19中，在框136处通过蚀刻工艺打开的一些气隙1401可以提供对一些源极/漏极部件1302的边缘下方的区域的通路并且允许硅化物部件1902形成在一些源极/漏极部件1302下面，从而去除一些气隙1401。
参考图1B的框140和图19，形成用于源极/漏极接触件的接触衬垫1904。接触衬垫1904可以促进接触填充材料与工件200的剩余部分之间的粘附，并且可以起到防止填充材料扩散到工件200中的阻挡。因此，接触衬垫1904可以包括任何合适的导电材料，包括金属(例如，Ti、Ta、Co、W、Al、Ni、Cu、Co等)、金属氮化物、金属硅氮化物和/或其他合适的材料。在一个这样的实施例中，接触衬垫1904包括TiN。接触衬垫1904可以具有任何合适的厚度，并且在一些实例中，厚度在约1nm和约5nm之间。
框138和140的工艺可以单独执行或一起执行。在同时形成硅化物部件1902和接触衬垫1904的实例中，使用ALD、PEALD、CVD、PECVD、HDP-CVD和/或其他合适的沉积工艺来沉积含金属的前体。特别地，该技术可以配置为将前体沉积在接触凹槽的部分内，该部分底切第二介电覆盖层804。前体可以形成为任何合适的厚度，并且在各种实例中，通过CVD工艺形成以具有约1nm至约5nm之间的厚度。对工件200进行退火以将前体转化成接触衬垫1904。这样，退火工艺可以从退火期间存在的环境N2和/或NH3将氮引入接触衬垫1904。在一个实例中，退火将主要为Ti的前体转换为包括TiN的接触衬垫1904。在该实例中，退火工艺还使金属从前体扩散到源极/漏极部件1302的外部区域中，以在剩余的源极/漏极部件1302上形成硅化物部件1902。
参见图1B的框142并且仍参照图19，接触填充物1906沉积在工件200上，包括在接触衬垫1904上，以限定包括接触衬垫1904和接触填充物1906的源极/漏极接触件。接触填充物1906可以通过任何合适的技术沉积，包括ALD、PEALD、CVD、PECVD、物理气相沉积(PVD)和/或它们的组合。接触填充物1906可以包括任何合适的材料，包括金属(例如，Co、W、Al、Ta、Ti、Ni、Cu等)、金属氧化物、金属氮化物和/或它们的组合，并且在一个实例中，接触填充1906包括钴。
可以看出，接触件(例如，接触衬垫1904和接触填充物1906)可以从源极/漏极部件1302延伸到掩埋互连导体702以电耦合它们。此外，为了减小与掩埋互连导体702的界面处的电阻，接触件可以底切第二介电覆盖层804。在一些实例中，接触件完全底切第二介电覆盖层804以耦合到如图所示的第二介电覆盖层804的任一侧上的互连导体702。由于其导电特性，接触件通常可以称为导电部件。在图19所示的实施例中，接触件从源极/漏极部件1302的顶面之上的水平延伸到源极/漏极部件1302的底面下方的水平。由此，图19所示的接触件与源极/漏极部件上方形成的传统源极/漏极接触件不同，并且不延伸到源极/漏极部件的底面下方。
可以在沉积接触填充物1906之后执行化学机械平坦化/抛光(CMP)工艺，以平坦化ILD层1404、接触衬垫1904和接触填充物1906。
参考图1B的框144和图19，可以提供工件200用于进一步制造。这可以包括形成电互连结构的剩余部分、切割、封装和其他制造工艺。在一个实例中，这包括：使接触衬垫1904和接触填充物1906凹进；在ILD层1404、接触衬垫1904和接触填充物1906上形成自对准接触(SAC)介电层1908；形成第二组接触件1910，第二组接触件1910电耦合到源极/漏极接触件(接触衬垫1904和接触填充物1906)和功能栅极1502；形成与ILD层1404基本相似的附加ILD层1912；以及在ILD层1912中形成导电部件1914，包括导线和通孔。
现在参考图20，图20是图19中的工件200的局部俯视图。在图20中表示的一些实施例中，长度方向的互连导体702平行于鳍204并在鳍204之间延伸。此外，在这些实施例中，也沿着长度方向，互连导体702可以在多于一个功能门1502下面延伸。在宽度方向，根据本申请的这些实施例的互连导体702在一个源极/漏极部件1302和另一个源极/漏极部件1302之间延伸，其中一些源极/漏极部件1302经由接触填充物1906(或者接触件，也包括接触衬垫1904)电耦合到互连导体702，源极/漏极部件1302中的一些经由第二组接触件1910中的一个电耦合到上面的互连结构。图19是沿着截面A-A'的图20中的工件200的截面图。
因此，本文描述了具有掩埋互连导体的集成电路和用于形成集成电路的方法。在一些实施例中，形成半导体器件的方法包括：形成从衬底延伸的鳍元件。邻近鳍元件沉积晶种层，并且在晶种层上方选择性地形成第一金属层。在半导体器件上方沉积一组介电覆盖层，包括在第一金属层上方。在鳍元件的端部上方形成源极/漏极区，并且形成与外延源极/漏极区和第一金属层接触的第二金属层。在一些这样的实施例中，第一金属层位于源极/漏极区下方。在一些这样的实施例中，在沉积晶种层之前，邻近鳍元件形成介电层，使得介电层设置在鳍元件和第一金属层之间。在一些这样的实施例中，介电层还设置在鳍元件和第二金属层之间。在一些这样的实施例中，该组介电覆盖层包括第一介电覆盖层和第二介电覆盖层。形成第二金属层包括通过选择性地蚀刻第一介电覆盖层来蚀刻接触凹槽。在一些这样的实施例中，第一介电覆盖层包括低k介电材料，并且第二介电覆盖层包括高k介电材料。在一些这样的实施例中，低k介电材料包括选自由SiCN、SiOC和SiOCN组成的组中的至少一种材料，并且高k介电材料包括选自HfO2、ZrO2和Al2O3组成的组中的的至少一种材料。在一些这样的实施例中，第一金属层限定掩埋电源轨。
在进一步的实施例中，一种方法包括：接收衬底，该衬底包括从衬底的剩余部分延伸的多个鳍。在多个鳍之间形成间隔件层，并且在多个鳍之间的间隔件层上形成掩埋互连导体。在多个鳍之间的掩埋互连导体上形成一组覆盖层。穿过一组覆盖层蚀刻接触凹槽，接触凹槽暴露掩埋互连导体，并且在接触凹槽中形成接触件，该接触件电耦合到掩埋互连导体。在一些这样的实施例中，接触凹槽的蚀刻配置为选择性地蚀刻该组覆盖层的第一覆盖层。在一些这样的实施例中，第一覆盖层的选择性蚀刻底切该组覆盖层的第二覆盖层，使得去除第一覆盖层的位于第二覆盖层下方和任一侧上的部分。在一些这样的实施例中，接触凹槽的蚀刻由间隔件层自对准。在一些这样的实施例中，间隔件层设置在多个鳍的第一鳍和掩埋互连导体之间以及第一鳍和接触件之间。在一些这样的实施例中，掩埋互连导体的形成包括在多个鳍之间的间隔件层上形成晶种层，以及选择性地在晶种层上沉积掩埋互连导体。在一些这样的实施例中，晶种层包括非晶硅。
在进一步的实施例中，集成电路器件包括：衬底，该衬底包括多个鳍。多个鳍的第一鳍包括源极/漏极部件。该集成电路器件还包括：间隔件层，设置在所述多个鳍之间；互连导体，设置在所述多个鳍之间，使得所述互连导体位于所述源极/漏极部件下方，并且使得所述间隔件层将所述互连导体与所述第一鳍分隔开；一组覆盖层，设置在互连导体上；以及接触件，耦合到源极/漏极部件，其中接触件延伸穿过该一组覆盖层以耦合到互连导体。在一些这样的实施例中，该一组覆盖层包括：第一覆盖层，设置在互连导体上；以及第二覆盖层，设置在第一覆盖层上。在一些这样的实施例中，接触件底切第二覆盖层。在一些这样的实施例中，接触件在第二覆盖层下面延伸，以在第二覆盖层的两个相对侧上耦合到互连导体。在一些这样的实施例中，第一覆盖层包括低k介电材料，并且第二覆盖层包括高k介电材料。
应注意，本文所述的实施例可以用于任何类型的集成电路或其部分的设计和/或制造，集成电路或其部分可包括多个不同器件和/或组件中的任何器件和/或组件，例如静态随机存取存储器(SRAM)和/或其他逻辑电路、无源组件(如电阻器、电容器和电感器)以及有源组件(如P沟道场效应晶体管(PFET)、N沟道FET(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、FinFET器件、全环栅(GAA)器件、Omega栅极(Ω-栅极)器件或Pi-栅极(Π-栅极)器件)以及应变半导体器件、绝缘体上硅(SOI)器件、部分耗尽SOI(PD-SOI)器件、完全耗尽SOI(FD-SOI)器件、其他存储器单元或本领域已知的其他器件。普通技术人员可以认识到可以受益于本发明的方面的半导体器件和/或电路的其他实施例，包括其设计和制造。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成集成电路器件的方法，包括：
接收工件，所述工件包括衬底和从所述衬底延伸的多个鳍；
在所述多个鳍之间形成间隔件层；
在所述间隔件层上和所述多个鳍之间形成掩埋互连导体；
在所述多个鳍之间的所述掩埋互连导体上形成一组覆盖层；
平坦化所述一组覆盖层；
在所述平坦化之后，选择性地回蚀刻所述间隔件层使得所述多个鳍上升到所述间隔件层之上；
在所述选择性地回蚀刻之后，在所述多个鳍的端部上方形成多个源极/漏极部件，
穿过所述一组覆盖层形成接触凹槽，所述接触凹槽暴露所述掩埋互连导体以及
在所述接触凹槽中形成导电部件，所述导电部件电耦合到所述掩埋互连导体，
其中，整个所述掩埋互连导体位于所述源极/漏极部件下方。
2.根据权利要求1所述的方法，其中，所述接触凹槽的形成包括选择性地蚀刻所述一组覆盖层的第一覆盖层。
3.根据权利要求2所述的方法，其中，所述第一覆盖层的选择性蚀刻底切所述一组覆盖层的第二覆盖层，使得去除所述第一覆盖层的位于所述第二覆盖层下方和任一侧上的部分。
4.根据权利要求1所述的方法，其中，所述接触凹槽的形成由所述间隔件层自对准。
5.根据权利要求1所述的方法，其中，所述间隔件层设置在所述多个鳍的第一鳍和所述掩埋互连导体之间以及所述第一鳍和所述导电部件之间。
6.根据权利要求1所述的方法，其中，所述掩埋互连导体的形成包括：
在所述多个鳍之间的所述间隔件层上形成晶种层；以及
选择性地在所述晶种层上沉积所述掩埋互连导体。
7.根据权利要求6所述的方法，其中，所述晶种层包括非晶硅。
8.一种形成半导体器件的方法，包括：
形成从衬底延伸的鳍元件；
邻近所述鳍元件沉积晶种层；
在所述晶种层上方选择性地形成第一金属层；
在所述半导体器件上方沉积一组介电覆盖层，包括在所述第一金属层上方沉积一组介电覆盖层；
在沉积所述一组介电覆盖层之后，在所述鳍元件的端部上方形成源极/漏极区；以及
形成与所述源极/漏极区和所述第一金属层接触的第二金属层，
其中，整个所述第一金属层位于所述源极/漏极区下方。
9.根据权利要求8所述的方法，其中，在形成所述源极/漏极区之后以及形成所述第二金属层之前，所述源极/漏极区与所述第一金属层电隔离。
10.根据权利要求8所述的方法，还包括：在沉积所述晶种层之前，邻近所述鳍元件形成介电层，其中，所述介电层设置在所述鳍元件和所述第一金属层之间。
11.根据权利要求10所述的方法，其中，所述介电层还设置在所述鳍元件和所述第二金属层之间。
12.根据权利要求8所述的方法，其中：
所述一组介电覆盖层包括第一介电覆盖层和第二介电覆盖层；并且
形成所述第二金属层包括通过选择性地蚀刻所述第一介电覆盖层来蚀刻接触凹槽。
13.根据权利要求12所述的方法，其中，形成所述第二金属层包括形成与所述一组介电覆盖层接触的所述第二金属层。
14.根据权利要求13所述的方法，其中：
所述第一介电覆盖层包括低k介电材料，并且所述第二介电覆盖层包括高k介电材料，所述低k介电材料包括选自由SiCN、SiOC和SiOCN组成的组中的至少一种材料，并且所述高k介电材料包括选自HfO2、ZrO2和Al2O3组成的组中的至少一种材料。
15.根据权利要求8所述的方法，其中，所述第一金属层限定掩埋电源轨。
16.一种集成电路器件，包括：
衬底，所述衬底包括多个鳍，其中，所述多个鳍的第一鳍包括源极/漏极部件；
间隔件层，设置在所述多个鳍之间；
互连导体，设置在所述多个鳍之间并且沿着所述多个鳍的侧壁，使得整个所述互连导体位于所述源极/漏极部件下方，并且使得所述间隔件层将所述互连导体与所述第一鳍分隔开；
一组覆盖层，设置在所述互连导体上；以及
接触件，耦合到所述源极/漏极部件，其中，所述接触件延伸穿过所述一组覆盖层并且向下超出所述源极/漏极部件以耦合到所述互连导体。
17.根据权利要求16所述的集成电路器件，
其中，所述一组覆盖层包括设置在所述互连导体上的第一覆盖层以及设置在所述第一覆盖层上的第二覆盖层，
其中，所述源极/漏极部件包括远离所述衬底的顶面和与所述顶面相对的底面，
其中，所述接触件从所述源极/漏极部件的所述顶面上方延伸至所述源极/漏极部件的所述底面下方。
18.根据权利要求17所述的集成电路器件，其中，所述接触件底切所述第二覆盖层。
19.根据权利要求17所述的集成电路器件，其中，所述接触件在所述第二覆盖层下面延伸，以在所述第二覆盖层的两个相对侧上耦合到所述互连导体。
20.根据权利要求17所述的集成电路器件，其中，所述第一覆盖层包括低k介电材料，并且所述第二覆盖层包括高k介电材料。
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