CN115101419A - 具有栅极密封件的电路器件 - Google Patents

具有栅极密封件的电路器件 Download PDF

Info

Publication number
CN115101419A
CN115101419A CN202210821906.4A CN202210821906A CN115101419A CN 115101419 A CN115101419 A CN 115101419A CN 202210821906 A CN202210821906 A CN 202210821906A CN 115101419 A CN115101419 A CN 115101419A
Authority
CN
China
Prior art keywords
gate
layer
placeholder
seal
spacer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210821906.4A
Other languages
English (en)
Inventor
赖声州
江宗育
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/124,451 external-priority patent/US11011618B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115101419A publication Critical patent/CN115101419A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32105—Oxidation of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了包括栅极叠层和栅极密封件的电路器件的各种示例。在一个示例中，接收衬底，衬底具有从衬底延伸的鳍。占位栅极形成在鳍上，且第一和第二栅极密封件形成在占位栅极的侧面上。选择性地去除占位栅极，以在第一栅极密封件和第二栅极密封件的侧表面之间形成凹槽。功能栅极形成在凹槽内并位于第一栅极密封件和第二栅极密封件的侧表面之间。本发明的实施例还涉及具有栅极密封件的电路器件。

Description

具有栅极密封件的电路器件
本申请是于2018年11月22日提交的申请号为201811396069.5的名称为“具有栅极密封件的电路器件”的发明专利申请的分案申请。
技术领域
本发明的实施例涉及具有栅极密封件的电路器件。
背景技术
半导体工业已经发展到纳米技术工艺节点，以追求更高的器件密度、更高的性能和更低的成本。除了仅仅缩小器件外，电路设计人员正在寻求新颖的结构以提供更高的性能。探究的一个途径是开发三维设计，例如，鳍状场效应晶体管(FinFET)。可设想FinFET作为从衬底突出并进入栅极的典型平面器件。制造具有从衬底向上延伸的薄“鳍”(或鳍结构)的示例性FinFET。FET的沟道区形成在该垂直鳍中，且栅极设在(例如，环绕)鳍的沟道区上。将栅极环绕鳍增加了沟道区和栅极之间的接触面积，并允许栅极从多个侧面来控制沟道。这可通过多种方式实现，且在一些应用中，FinFET提供减少的短沟道效应、减少的泄漏和更高的电流。换句话说，它们可以比平面器件更快、更小且更有效。
作为另一个示例，已经对集成电路中的晶体管的栅极结构进行了开发。在高水平处，栅极结构可包括导体和将导体与晶体管的沟道区分开的栅极电介质。关于栅极导体，现在的发展使得可使用金属层作为栅极导体中的多晶硅的替代物。因此，由于多晶硅的耐热性和易制造性，多晶硅一度取代金属作为栅极导体，而金属再次取代多晶硅的部分原因是金属的导电性更高。
发明内容
本发明的实施例提供了一种形成半导体器件的方法，包括：接收衬底，所述衬底具有从所述衬底延伸的鳍；在所述鳍上形成占位栅极；在所述占位栅极的第一侧上形成第一栅极密封件和在所述占位栅极的第二侧上形成第二栅极密封件；选择性地去除所述占位栅极，以在所述第一栅极密封件和所述第二栅极密封件的侧表面之间形成凹槽；以及在所述凹槽内并在所述第一栅极密封件和所述第二栅极密封件的侧表面之间形成功能栅极。
本发明的另一实施例提供了一种形成半导体器件的方法，包括：接收衬底，所述衬底具有限定在其中的沟道区；在所述沟道区上形成占位栅极；氧化所述占位栅极，以在所述占位栅极上形成介电栅极密封件；在所述介电栅极密封件上形成栅极间隔件；以及用功能栅极替换所述占位栅极，从而所述功能栅极设置在所述介电栅极密封件之间。
本发明的又一实施例提供了一种半导体器件，包括：一对源极/漏级区；沟道区，所述沟道区设置在所述一对源极/漏级区之间；栅极叠层，所述栅极叠层设置在所述沟道区上；以及栅极密封件，所述栅极密封件设置在所述栅极叠层的侧表面上。
附图说明
当与附图一起阅读时，从下面的详细描述可以最好地理解本发明。应注意到，根据本行业中的标准惯例，各种特征不是按比例绘制并仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以被任意增加或减少。
图1是根据本发明的一些实施例的工件的一部分的立体图。
图2A和图2B是根据本发明的一些实施例的制造工件的方法的流程图。
图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A和图15A是根据本发明的一些实施例的在制造具有栅极密封件的工件的方法的各个阶段的通过鳍截取的工件的截面图。
图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B和图15B是根据本发明的一些实施例的在制造具有栅极密封件的工件的方法的各个阶段的通过非鳍区域截取的工件的截面图。
具体实施方式
以下公开为实现本发明的不同功能提供了诸多不同的实施例或者实例。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。此外，本发明可以会在各种实例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，并且其本身不指示超出所述范围的各个实施例和/或配置之间的关系。
此外，在随后的本发明中的另一部件上形成部件、使其连接至和/或耦接至其他部件可包括其中部件以直接接触而形成的实施例，并还可而包括其中可形成插入部件的附加部件的实施例，从而这些部件可不直接接触。此外，空间相对术语，例如，“下”、“上”、“水平”、“垂直”、“上方”、“上方”、“下方”、“下方”、“上方”、“下方”、“顶部”、“底部”等以及其衍生物(例如，“水平地”，“向下”，“向上”等)用于使本发明的一个部件与另一个部件的关系变得容易。空间相对术语旨在覆盖包括部件的器件的不同取向。
随着器件尺寸继续减小，凸起部件对制造提出了越来越大的挑战。例如，顾名思义，FinFET是晶体管，其中栅极环绕凸起的鳍。随着鳍变窄且鳍之间的间隙变小，可能难以可靠地制造围绕鳍的栅极，特别是在但不限于鳍之间的沟槽中。在形成临时占位栅极并随后用含金属功能栅极代替的栅极替换工艺中，当形成功能栅极时，在沟槽和其他地方可能发生诸如金属栅极挤出的缺陷。
为了解决该问题和其他问题，本发明的一些实施例提供了一种具有栅极密封件的晶体管，以防止挤出和其他缺陷。在一个这种实施例中，在鳍的沟道区周围形成占位栅极。在占位栅极周围形成栅极间隔件之前，在占位栅极上形成栅极密封件。栅极密封件提供了围绕占位栅极的屏障，包括在栅极间隔件可能无法有效且均匀地沉积的区域，比如，鳍之间的沟槽。当去除占位栅极时，栅极密封件留在恰当位置，以在形成功能栅极时提供有效的防止栅极挤出的屏障。
在一些实施例中，因为栅极密封件是通过在沟槽内提供比用于形成栅极间隔件的沉积工艺更均匀的沉积的工艺形成的，所以栅极密封件减少了缺陷。此外，栅极密封件可减小占位栅极的表面粗糙度，从而为栅极间隔件提供更好的粘附表面。这反过来可改进栅极间隔件的均匀性。因此，本发明的一些实施例减少了栅极缺陷，特别是在鳍之间的沟槽中，以便提高产量。然而，除非另有说明，否则不需要任何实施例来提供任何特定的优点。
图1是根据本发明的一些实施例的工件100的一部分的立体图。为了清楚起见，并为了更好地说明本发明的概念，图1已经简化。附加部件可结合到工件100中，且对于工件100的其他实施例，可替换或消除下面描述的一些部件。
工件100包括衬底102，该衬底具有形成其上并由隔离部件106分开的一个或多个器件鳍104。器件鳍104代表任何凸起部件，且虽然所示实施例包括FinFET器件鳍104，但是其他的实施例包括在衬底102上形成的其他凸起的有源和无源器件。在一些实施例中，FinFET器件鳍104包括一对由沟道区110分开的相对源极/漏极部件108。通过沟道区110的载流子(用于n沟道FinFET的电子和用于p沟道FinFET的空穴)的流动由施加到与沟道区110相邻并包覆该沟道区的栅极叠层112的电压来控制。栅极叠层112中的一个被示出为半透明的以更好地示出下面的沟道区110。
在所示实施例中，沟道区110在衬底102(沟道区110形成在衬底102上)的平面上方并在隔离部件106上方凸起，因此，在器件鳍104上形成的电路器件可被称为“非平面”器件。凸起的沟道区110比可比较的平面器件提供靠近栅极叠层112的更大的表面区域。这加强了栅极叠层112和沟道区110之间的电磁场相互作用，这可减少与较小器件相关的泄漏和短沟道效应。因此，在很多实施例中，FinFET和其他非平面器件比平面器件在较小的占用面积的情况下提供更好的性能。
关于栅极叠层112，它可包括与沟道区相遇的界面层114、设置在界面层114上的栅极电介质116(比如，高K介电层)以及一个或多个设置在栅极电介质116上的含金属层118。在各种实施例中，含金属层118包括覆盖层、功函层、阻挡层和/或电极填充物。这些层的示例将在下面进行更详细的示出和描述。
栅极叠层112可设置在一对相对栅极间隔件120之间。栅极间隔件120可用来通过控制源极/漏极部件108形成位置来控制沟道区110的大小，并可用于形成栅极叠层112。在一些实施例中，工件100包括设置在栅极间隔件120和栅极叠层112之间的栅极密封件122。栅极密封件122可在栅极间隔件120的垂直侧表面和栅极叠层112的部件(比如，栅极电介质116)的垂直侧表面之间垂直延伸。
栅极密封件122可改进工件100和特别是栅极叠层112的制造。在一些示例中，栅极密封件122通过产生比用于栅极间隔件120的沉积更均匀的形状的工艺来形成，特别是在鳍之间。这可防止栅极叠层112的部分挤出栅极间隔件界面中的缺陷。在一些示例中，栅极密封件122减小占位栅极材料的表面粗糙度，该占位栅极材料随后被替换以形成栅极叠层112。在这样做时，栅极密封件122可提供与栅极间隔件120的更好的界面，并可进一步防止栅极叠层挤出。类似地，在一些示例中，栅极密封件122填充占位栅极材料中的空隙，以为随后的栅极叠层112提供更好的形状。在这些示例和其他示例中，栅极密封件122改善了栅极叠层112的均匀性，从而产生更可靠的器件性能和更少的良率下降缺陷。
现在将参考图2A至图15B来描述形成具有栅极密封件122的工件(比如，图1的工件100)的示例性方法。在此方面，图2A和图2B是根据本发明的一些实施例的制造工件300的方法200的流程图。在许多方面，工件300可基本上类似于图1的工件100。可在方法200之前、之中和之后提供其他步骤，且对于方法200的其他实施例，可替换或消除所描述的一些步骤。图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A和图15A是根据本发明的一些实施例的在制造具有栅极密封件的工件300的方法200的各个阶段的通过鳍104截取的工件300的截面图。图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B和图15B是根据本发明的一些实施例的在制造具有栅极密封件的工件300的方法200的各个阶段的通过非鳍区域截取的工件300的截面图。
具体地，虽然应理解，栅极叠层112可跨越多个鳍104，且工件300可包括任何数量的这种栅极叠层112，但附图示出了具有栅极密封件122的单个栅极叠层112的第一和第二部分的形成。为清楚起见，已经简化或省略了附图的一些方面。
首先参考图2A的框202以及图3A和图3B，接收了工件300，该工件包括具有从其中延伸的鳍104的衬底102。在各种示例中，衬底102包括元素(单元素)半导体，比如，晶体结构的硅或锗；化合物半导体，比如，碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，比如，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；非半导体材料，比如，钠钙玻璃、熔融硅石、熔融石英和/或氟化钙(CaF2)；和/或其组合。
衬底102的组成可以是均匀的，或可包括各种层，其中一些层可被选择性地蚀刻以形成鳍。这些层可具有相似或不同的组成，且在各种实施例中，一些衬底层具有不均匀的组合物以诱导器件应变并由此调节器件性能。多层衬底的示例包括绝缘体上硅(SOI)衬底102。在一些这种示例中，衬底102的层可包括绝缘体，比如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物和/或其他合适的绝缘体材料。
可通过蚀刻到衬底102中和/或通过在衬底102上沉积(例如，外延生长)材料来形成鳍104。因此，鳍104可包括与衬底102共同的一些材料，或可在组成上完全不同。在各种示例中，鳍104可包括一层或多层半导体；电介质，比如，半导体氧化物、半导体氮化物、半导体氮氧化物和/或半导体碳化物；和/或其他合适的材料。
工件300可包括设置在鳍104之间的隔离部件106，比如，浅沟槽隔离部件(STI)。隔离部件106可包括电介质，比如，半导体氧化物、半导体氮化物、半导体碳化物、氟硅酸盐玻璃(FSG)、低K介电材料和/或其他合适的介电材料。介电材料可通过任何合适的技术来沉积，该技术包括热生长、化学气相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、物理气相沉积(PVD)、原子层沉积(ALD)和/或旋涂技术。在一个这种实施例中，CVD工艺用于沉积可流动的介电材料，该介电材料包括介电组分和液态或半流态的溶剂。固化工艺用来驱除溶剂，留下隔离部件106中处于固态的介电材料。再次参考图1，隔离部件106可以是凹陷的，使得每个鳍的一部分在相邻的隔离部件106上方延伸，而每个鳍的另一部分在相邻的隔离部件下方并被相邻的隔离部件包围。
如上所述，工件300可在栅极替换或先栅极工艺中制造。在栅极替换工艺中，首先在工件300上形成占位栅极结构，然后如框204-230所述用功能栅极来替换。这可在功能栅极的材料(例如，栅电极材料、栅极介电层材料、界面层等)可能被某些制造工艺(比如，退火)损坏时来完成。
参考图2A的框204以及图4A和图4B，在鳍104的顶部和侧表面上形成界面层114。界面层114可包括界面材料，比如，半导体氧化物、半导体氮化物、半导体氮氧化物、其他半导体电介质、其他合适的界面材料和/或它们的组合。界面层114可使用任何合适的工艺来形成为具有任何合适的厚度，该工艺包括热生长、ALD、CVD、HDP-CVD、PVD、旋涂沉积和/或其他合适的沉积工艺。在一些示例中，界面层114由热氧化工艺来形成并包括鳍104中存在的半导体的热氧化物(例如，用于含硅鳍104的氧化硅、用于含硅锗鳍104的硅锗氧化物等)。
参考图2A的框206以及图5A和图5B，在工件300上形成占位栅极材料502。占位栅极材料502可包括任何合适的材料，比如，半导体和/或电介质。占位栅极材料502可使用任何合适的工艺来形成，该工艺包括CVD、HDP-CVD、PVD、ALD、旋涂沉积和/或其他合适的沉积工艺。在一个这种示例中，占位栅极材料502包括在低压CVD(LPCVD)工艺中使用诸如SiH4的前体在约500℃至约650℃之间的温度和约0.2Torr至约1.0Torr之间的压力下形成的多晶硅。
参考图2A的框208并且仍参考图5A和图5B，可在占位栅极材料502上形成第一硬掩模层504，以助于图案化占位栅极材料502。第一硬掩模层504可包括任何合适的材料，并在各种示例中包括电电介质，比如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物等。在一个这种示例中，第一硬掩模层504包括氮化硅。第一硬掩模层504可使用任何合适的工艺来形成，该工艺包括CVD、HDP-CVD、PVD、ALD、旋涂沉积和/或其他合适的沉积工艺。
参考图2A的框210并且仍参考图5A和图5B，在占位栅极材料502和第一硬掩模层504上形成光刻胶层506并将其图案化以限定占位栅极508。示例性光刻胶层506包括光敏材料，该光敏材料在暴露于光时使该层产生特性变化。该特性变化可用于在称为光刻图案化的工艺中选择性地去除光刻胶层的曝光或未曝光部分。在一个这种实施例中，光刻系统将光刻胶层506暴露于由掩模确定的特定图案中的辐射。穿过掩模或从掩模反射的光照射光刻胶层506，从而将形成在掩模上的图案转移到光刻胶层506上。在其他这种示例中，使用直接写入或无掩模光刻技术来图案化光刻胶层506，比如，激光图案化、电子束图案化和/或离子束图案化。一旦曝光，就显影光刻胶层506，留下抗蚀剂的曝光部分，或在替代示例中，留下抗蚀剂的未曝光部分。示例性图案化工艺包括光刻胶层506的软烘烤、掩模校准、曝光、曝光后烘烤、显影光刻胶层506、漂洗和干燥(例如，硬烘烤)。图案化的光刻胶层506露出待蚀刻的第一硬掩模层504和/或占位栅极材料502的部分。
参考图2A的框212以及图6A和图6B，蚀刻第一硬掩模层504和占位栅极材料502的露出部分以进一步限定占位栅极508。蚀刻工艺可包括任何合适的蚀刻技术，比如，湿蚀刻、干蚀刻、反应离子蚀刻(RIE)、灰化和/或其他蚀刻方法。在一些示例中，蚀刻包括具有不同蚀刻化学物质的多个蚀刻步骤，每个蚀刻化学物质靶向工件300的特定材料。特别地，蚀刻步骤和化学物质可被配置成蚀刻第一硬掩模层504和占位栅极材料502，而不显著蚀刻鳍104或隔离部件106。在蚀刻之后，可从占位栅极材料502去除任何剩余的光刻胶层506和/或第一硬掩模层504。
参考图2A的框214以及图7A和图7B，在占位栅极材料502的顶部和侧表面上形成栅极密封件122。栅极密封件122可包括任何合适的材料，比如，半导体和/或电介质。栅极密封件122可形成为任何合适的厚度702，并可使用任何合适的工艺来形成，该工艺包括热生长、CVD、HDP-CVD、PVD、ALD、高高宽比工艺(HARP)和/或其他合适的工艺。在一些示例中，栅极密封件122通过占位栅极材料502的热氧化来形成，并因此包含占位栅极材料502中的材料的氧化物。在一些示例中，占位栅极材料502包括多晶硅，并在含有O2(干氧化)、H2O(湿氧化)或其他氧源的环境中被加热至约700℃和约1500℃之间的温度。在一个这种示例中，该工艺产生基本上共形的栅极密封件122，该栅极密封件基本上由多晶硅氧化物(多晶氧化物)或其它合适的氧化物组成，同时厚度702选择在约0.2纳米和约2纳米之间。因此，在占位栅极材料502具有约10纳米和约20纳米之间的厚度和具有约100纳米和200纳米之间的高度的示例中，栅极密封件122的厚度是占位栅极材料502的厚度的约1/100至1/10并是占位栅极材料502的高度的约1/1000至约1/100。
如上所述，栅极密封件122可使用热生长、HARP、ALD、CVD或其他合适的工艺来形成。可基于由占位栅极材料502的表面粗糙度和其他表面特性的工艺而产生的界面的质量来选择一个或多个特定工艺。还可基于窄沟槽底部的沉积均匀性来选择工艺，比如，图7B中所示的鳍之间的非鳍区域。附加地或替代地，可基于栅极密封件122的期望厚度来选择沉积工艺。因此，本发明不限于任何用于形成栅极密封件122的特定技术。在这些示例和其他示例中，栅极密封件122减少了栅极挤出和可以影响器件性能或产量的其他缺陷。
参考图2A的框216以及图8A和图8B，在栅极密封件122和隔离部件106上形成一个或多个栅极间隔件层，图中示出三个间隔件层(内间隔件层802、中间隔件层804和外间隔件层806)。在各种示例中，栅极间隔件层的每个包括合适的材料，比如：介电材料(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮氧化物等)、SOG、原硅酸四乙酯(TEOS)、PE氧化物、HARP形成的氧化物和/或其他合适的材料。栅极间隔件层可使用任何合适的沉积技术(例如，CVD、HDP-CVD、ALD等)来形成为具有任何合适的厚度。在一个这种实施例中，内间隔件层802包括碳氮氧化硅，中间隔件层804包括氧化硅，且外间隔件层806包括氮化硅。在实施例中，每个栅极间隔件层具有约1纳米至10纳米的厚度并通过共形CVD和/或ALD工艺来沉积。
参考图2B的框218以及图9A和图9B，选择性地蚀刻栅极间隔件层，以将其从占位栅极材料502、鳍104和隔离部件106的水平表面上去除，同时将其留在垂直表面上。这限定了设置在占位栅极508旁边的栅极间隔件120。该蚀刻工艺可使用任何合适的蚀刻方法和/或其他蚀刻方法并可使用任何合适的蚀刻剂化学物质来执行，比如，湿蚀刻、干蚀刻、RIE、灰化。该蚀刻方法和蚀刻剂化学物质可随着蚀刻栅极间隔件层以针对被蚀刻的特定材料而变化，同时最小化未被针对的材料的非预期蚀刻。在一些这种示例中，该蚀刻工艺被配置成各向异性地蚀刻栅极间隔件层，同时将栅极间隔件120的部分留在占位栅极508的垂直侧壁上。在一些实施例中，框218的蚀刻工艺被配置成从占位栅极材料502的水平表面上去除栅极密封件122，同时将栅极密封件122留在占位栅极材料502的垂直表面上。
参考图2B的框220以及图10A和图10B，在工件300上执行蚀刻工艺，以产生其中形成源极/漏极部件的凹槽1002。该蚀刻工艺可使用任何合适的蚀刻方法和/或其他蚀刻方法和可使用任何合适的蚀刻化学物质来执行，比如，湿蚀刻、干蚀刻、RIE、灰化，该化学物质如四氟化碳(CF4)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)、其他合适的蚀刻剂和/或其组合。可选择该蚀刻方法和蚀刻剂化学物质以蚀刻鳍104而不显著蚀刻占位栅极508、栅极间隔件120、栅极密封件122和/或隔离部件106。在一些示例中，执行框220的蚀刻作为框218的一部分。
参考图2B的框222以及图11A和图11B，在工件300上执行外延工艺，以在凹槽1002内生长源极/漏极部件108。在各种示例中，该外延工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其它合适的工艺。该外延工艺可使用气态和/或液态前体，该前体与衬底102的组分(例如，硅)相互作用以形成源极/漏极部件108。所得到的源极/漏极部件108可进行原位掺杂以包括p型掺杂剂，比如，硼或BF2；n型掺杂剂，比如，磷或砷；和/或其他合适的掺杂剂，并可包括其组合。另外或替代地，在形成源极/漏极部件108之后，可使用注入工艺(即，结注入工艺)来掺杂源极/漏极部件108。一旦引入掺杂剂，可以执行掺杂剂活化工艺，比如，执行快速热退火(RTA)和/或激光退火工艺，以活化源极/漏极部件108内的掺杂剂。
源极/漏极部件108可具有任何合适的形状，且在一些示例中，该源极/漏极部件108具有基本U形轮廓，其中源极/漏极部件108中的每个的垂直侧壁部分基本上与栅极间隔件120的外垂直表面(例如，外间隔件层806的外部表面)对齐。此外，在一些示例中，在衬底102上执行晕圈/口袋注入，结果源极/漏极部件108在栅极间隔件120下方延伸。
参考图2B的框224以及图12A和图12B，在工件300上形成接触蚀刻停止层(CESL)1202。CESL 1202可形成在源极/漏极部件108和占位栅极508上，且特别地，形成在栅极间隔件120的垂直侧表面上。CESL 1202可包括任何合适的材料，比如：介电材料(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮氧化物等)、多晶硅、SOG、TEOS、PE氧化物、HARP形成的氧化物和/或其他合适的材料。在一些示例中，CESL 1202包括碳氮氧化硅。CESL 1202可使用任何合适的沉积技术(例如，CVD、HDP-CVD、ALD等)来形成为具有任何合适的厚度。在一些示例中，CESL 1202具有约1纳米至10纳米的厚度并通过共形CVD和/或ALD工艺来沉积。
参考图2B的框226并且仍参考图12A和图12B，在工件300上形成层间介电(ILD)层1204。ILD层1204用作绝缘体，该绝缘体支撑和隔离电气多层互连结构的导电迹线，该电气多层互连结构电互连工件300的元件，比如，源极/漏极部件108和栅极叠层。ILD层1204可包括介电材料(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物等)、SOG、氟化硅酸盐玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、
Figure BDA0003742577450000111
(加利福尼亚圣克拉拉的应用材料公司)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB、SiLK(密歇根米德兰的陶氏化学公司)和/或其组合。ILD层1204可通过任何合适的工艺来形成，该工艺包括CVD、PVD、旋涂沉积和/或其他合适的沉积工艺。
在工件300上执行化学机械抛光/平坦化(CMP)工艺。CMP工艺可从占位栅极材料502的顶部去除部分或全部CESL 1202和ILD层1204，且之后可通过回蚀刻来从占位栅极材料502上去除剩余的材料。
参考图2B的框228以及图13A和图13B，作为栅极替代工艺的一部分，去除占位栅极材料502，以在栅极密封件122之间和栅极间隔件120之间提供凹槽1302。去除占位栅极材料502可包括使用蚀刻剂化学物质的一个或多个蚀刻工艺(例如，湿蚀刻、干蚀刻、RIE)，这些蚀刻剂化学物质被配置成选择性地蚀刻占位栅极材料502而不显著地蚀刻周围的材料(比如，栅极密封件122、鳍104、栅极间隔件层、CESL 1202、ILD层1204等)。
参考图2B的框230以及图14A和图14B，在通过去除占位栅极材料502而限定的凹槽1302中形成功能栅极叠层112。在一些示例中，这包括在界面层114上并沿栅极密封件122的至少一些垂直表面沉积栅极电介质116。栅极电介质116可包括一种或多种介电材料，这些材料通常由其相对于二氧化硅的介电常数表征。在一些实施例中，栅极电介质116包括高k介电材料，比如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。另外或替代地，栅极电介质116可包括其他电介质，比如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、非晶碳、TEOS、其他合适的介电材料和/或它们的组合。栅极电介质116可使用任何合适的工艺来形成为具有任何合适的厚度，该工艺包括ALD、CVD、HDP-CVD、PVD、旋涂沉积和/或其他合适的沉积工艺。
栅极叠层112还可包括设置在栅极电介质116上和内的栅电极，该栅电极进而包括诸如覆盖层1402、阻挡层1404、一个或多个功函层1406和电极填充物1408等的层。
首先参考覆盖层1402，在框230中，覆盖层1402可形成在栅极电介质116的水平和垂直表面上。覆盖层1402可包括任何合适的导电材料并可通过CVD、ALD、PE CVD、PEALD、PVD和/或其他合适的沉积工艺来沉积，该材料包括金属(例如，W、Al、Ta、Ti、Ni、Cu、Co等)、金属氮化物和/或金属硅氮化物。在各种实施例中，覆盖层1402包括TaSiN、TaN或TiN。
在框230中，阻挡层1404可形成在覆盖层1402的水平和垂直表面上。阻挡层1404可包含任何合适的材料，比如，W、Ti、TiN、Ru或其组合。可基于其对扩散到覆盖层1402中的抗性来选择用于阻挡层1404的材料。阻挡层1404可通过任何合适的技术来沉积，该技术包括ALD、CVD、PE CVD、PEALD、ALD(例如，溅射)和/或其组合。
在框230中，一个或多个功函层1406形成在覆盖层1402的水平和垂直表面上。基于与栅极叠层112对应的器件类型，合适的功函层1406材料包括n型和/或p型功函材料。示例性p型功函材料包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函材料和/或其组合。示例性n型功函金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函材料和/或其组合。功函层1406可通过任何合适的技术来沉积，该技术包括ALD、CVD、PE CVD、PEALD、ALD和/或其组合。
最后，在框230中，在功函层上形成电极填充物1408。电极填充物1408可包括任何合适的材料，该材料包括金属(例如，W、Al、Ta、Ti、Ni、Cu、Co等)、金属氧化物、金属氮化物和/或其组合，且在一个示例中，该电极核心包括钨(W)。电极填充物1408可通过任何合适的技术来沉积，该技术包括ALD、CVD、PE CVD、PEALD、ALD和/或其组合。
参考图2B的框232，可提供工件用于进一步的制造。在一些实施例中，这包括在栅极叠层112上形成自对准覆盖部件1502。自对准覆盖部件1502可通过将栅极叠层112与部分地与栅极叠层112重叠的未对准接触件进行电隔离来帮助形成接触件。因此，自对准覆盖部件1502可包括电介质或其他合适的绝缘材料，且在一个实施例中，包括氮氧化硅。在一个这种示例中，使用一种或多种蚀刻技术和蚀刻剂来部分地使包括栅极电介质116、覆盖层1402、阻挡层1404、功函层1406和电极填充物1408的栅极叠层112的层凹陷，该蚀刻技术和蚀刻剂被配置成蚀刻栅极叠层的材料而不显著地蚀刻栅极密封件122和/或ILD层1204。自对准覆盖部件1502通过CVD、PE CVD、ALD、PEALD、PVD和/或其他合适的沉积工艺沉积在凹槽中，且执行CMP工艺，使得自对准覆盖部件1502的顶表面基本上与ILD层1204、CESL 1202、栅极间隔件120和/或栅极密封件122的顶表面共面。
因此，本发明提供了一种电路器件的示例，其包括栅极叠层和栅极密封件。在一些示例中，一种方法包括接收衬底，所述衬底具有从所述衬底延伸的鳍。占位栅极形成在所述鳍上，且第一和第二栅极密封件形成在所述占位栅极的侧面上。选择性地去除所述占位栅极，以在所述第一栅极密封件和所述第二栅极密封件的侧表面之间形成凹槽。功能栅极形成在所述凹槽内并位于所述第一栅极密封件和所述第二栅极密封件的侧表面之间。在一些这种示例中，所述形成第一栅极密封件和第二栅极密封件包括在所述占位栅极的材料上执行热氧化工艺。在一些这种示例中，所述占位栅极的材料包括多晶硅，且所述栅极密封件包括多晶硅氧化物。在一些这种示例中，所述形成功能栅极包括在所述凹槽内形成栅极电介质，且所述栅极电介质与所述第一栅极密封件和所述第二栅极密封件的整个侧表面物理接触。在一些这种示例中，所述形成占位栅极还在靠近所述鳍设置的隔离部件上形成所述占位栅极，且所述形成第一栅极密封件在所述鳍上设置的所述占位栅极的第一部分上和在所述隔离部件上设置的所述占位栅极的第二部分上形成所述第一栅极密封件。在一些这种示例中，在所述鳍上形成界面层，且在所述界面层上形成所述占位栅极。在一些这种示例中，所述第一栅极密封件和所述第二栅极密封件形成在所述界面层上。在一些这种示例中，在所述第一栅极密封件旁边形成侧壁间隔件，且所述侧壁间隔件与所述第一栅极密封件物理接触。在一些这种示例中，在功能栅极上形成介电层。所述介电层在所述第一栅极密封件和所述第二栅极密封件的侧表面之间延伸。
在其他示例中，一种方法包括接收衬底，所述衬底具有沟道区。在所述沟道区上形成占位栅极，且氧化所述占位栅极以在所述占位栅极上形成介电栅极密封件。在所述介电栅极密封件上形成栅极间隔件。用功能栅极替换所述占位栅极，从而所述功能栅极设置在所述介电栅极密封件之间。在一些这种示例中，所述占位栅极包括多晶硅，且所述介电栅极密封件包括多晶硅氧化物。在一些这种示例中，所述功能栅极包括栅极电介质，且所述栅极电介质与所述介电栅极密封件物理接触。在一些这种示例中，所述栅极电介质沿所述介电栅极密封件中每个介电栅极密封件的整个垂直表面延伸。在一些这种示例中，所述衬底包括隔离部件，且所述介电栅极密封件位于所述沟道区和所述隔离部件上。在一些这种示例中，所述功能栅极位于所述沟道区和所述隔离部件上，且所述占位栅极的替换使得所述沟道区上的功能栅极的第一部分和所述隔离部件上的功能栅极的第二部分设置在所述介电栅极密封件之间。
在其他示例中，一种器件包括：一对源极/漏极区、设置在所述一对源极/漏极区之间的沟道区、设置在所述沟道区上的栅极叠层和设置在所述栅极叠层的侧表面上的栅极密封件。在一些这种示例中，所述栅极密封件包括介电材料。在一些这种示例中，所述栅极密封件基本上由多晶硅氧化物组成。在一些这种示例中，所述器件包括栅极间隔件，所述栅极间隔件设置在所述栅极密封件中与所述栅极叠层相对的另一侧表面上，从而所述栅极间隔件与所述栅极密封件物理接触。在一些这种示例中，所述器件包括界面层，所述界面层设置在所述沟道区上，且所述栅极叠层和所述栅极密封件设置在所述界面层上。
前述概述了若干实施例的特征，使得本领域技术人员可更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现相同的目的和/或实现本发明介绍的实施例的相同优点。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以在本发明中进行各种改变、替换和变更。

Claims (10)

1.一种形成半导体器件的方法，包括：
接收衬底，所述衬底具有从所述衬底延伸的鳍；
通过热氧化工艺在所述鳍的顶面和侧表面上形成界面层，其中，所述界面层包括所述鳍中存在的半导体的热氧化物；
在所述界面层上形成占位栅极；
在所述占位栅极的第一侧表面上形成第一栅极密封件和在所述占位栅极的第二侧表面上形成第二栅极密封件，其中，所述第一栅极密封件和所述第二栅极密封件的形成包括分别在所述占位栅极的所述第一侧表面和所述第二侧表面上生长所述第一栅极密封件和所述第二栅极密封件；
沿着所述第一栅极密封件和所述第二栅极密封件的侧表面形成与所述第一栅极密封件和所述第二栅极密封件的侧表面直接接触的侧壁间隔件，其中，所述第一栅极密封件、第二栅极密封件和每个侧壁间隔件物理接触所述界面层的顶面；
蚀刻所述鳍，而不蚀刻所述占位栅极、所述侧壁间隔件、所述第一栅极密封件和所述第二栅极密封件，从而形成源极/漏极凹槽；
在所述源极/漏极凹槽中生长源极/漏极部件；
选择性地去除所述占位栅极，以在所述第一栅极密封件和所述第二栅极密封件的侧表面之间形成凹槽；以及
在所述凹槽内并在所述第一栅极密封件和所述第二栅极密封件的侧表面之间形成功能栅极，
其中，所述界面层在所述鳍上方从所述功能栅极的一侧上的侧壁间隔件正下方横跨所述功能栅极连续延伸至所述功能栅极的另一侧上的侧壁间隔件正下方，
其中，所述侧壁间隔件包括与所述第一栅极密封件和所述第二栅极密封件的侧表面直接接触的内间隔件层、位于所述内间隔件层上的中间隔件层以及位于所述中间隔件层上的外间隔件层，其中，所述内间隔件层和所述中间隔件层具有分别与所述第一栅极密封件和所述第二栅极密封件的共形的垂直部分和位于所述界面层上的水平部分，并且其中，所述外间隔件层形成在所述水平部分上，
其中，所述源极/漏极部件生长为超出所述鳍的顶面，从而使得所述源极/漏极部件与所述界面层和所述内间隔件层的侧表面直接接触，
其中，分别在所述占位栅极的所述第一侧表面和所述第二侧表面上生长所述第一栅极密封件和所述第二栅极密封件包括热氧化所述占位栅极，使得所述占位栅极的氧化部分分别在所述第一侧表面和所述第二侧表面处形成所述第一栅极密封件和所述第二栅极密封件。
2.根据权利要求1所述的方法，还包括，使所述功能栅极凹陷，凹陷的功能栅极上形成自对准覆盖部件。
3.根据权利要求1所述的方法，其中，所述占位栅极的材料包括多晶硅，且所述第一栅极密封件和所述第二栅极密封件包括多晶硅氧化物。
4.根据权利要求1所述的方法，其中，形成所述功能栅极包括在所述凹槽内形成栅极电介质，并且所述栅极电介质与所述第一栅极密封件和所述第二栅极密封件的整个侧表面物理接触。
5.根据权利要求1所述的方法，其中，形成所述占位栅极还在靠近所述鳍设置的隔离部件上形成所述占位栅极，并且其中，形成所述第一栅极密封件在所述鳍上设置的所述占位栅极的第一部分上和在所述隔离部件上设置的所述占位栅极的第二部分上形成所述第一栅极密封件。
6.根据权利要求1所述的方法，其中，所述第一栅极密封件和所述第二栅极密封件的形成在所述占位栅极的顶面上形成介电层，并且其中，所述侧壁间隔件的形成去除所述介电层以暴露所述占位栅极的顶面。
7.根据权利要求1所述的方法，其中，所述侧壁间隔件的形成去除所述界面层的部分以暴露所述鳍的顶面。
8.根据权利要求1所述的方法，其中，所述侧壁间隔件的形成包括：
在所述第一栅极密封件和所述第二栅极密封件上方沉积间隔件层，其中，所述间隔件层的水平部分沉积为物理接触所述界面层；以及
去除所述间隔件层的水平部分以形成每个侧壁间隔件。
9.一种形成半导体器件的方法，包括：
接收衬底，所述衬底具有限定在其中的沟道区；
通过热氧化工艺在所述沟道区上形成界面层，其中，所述界面层包括所述沟道区中存在的半导体的热氧化物；
在所述界面层上形成占位栅极；
氧化所述占位栅极，使得所述占位栅极的氧化部分沿着所述占位栅极的侧表面形成介电栅极密封件；
沿着所述介电栅极密封件形成与所述介电栅极密封件直接接触的栅极间隔件，其中，所述界面层横向延伸以限定所述介电栅极密封件和所述栅极间隔件的底面；
蚀刻所述衬底，而不蚀刻所述占位栅极、所述栅极间隔件、所述介电栅极密封件，从而形成源极/漏极凹槽；
在所述源极/漏极凹槽中生长源极/漏极部件；以及
用功能栅极替换所述占位栅极，从而所述功能栅极设置在所述介电栅极密封件之间，
其中，所述界面层在所述沟道区上从所述功能栅极的一侧上的栅极间隔件正下方横跨所述功能栅极连续延伸至所述功能栅极的另一侧上的栅极间隔件正下方，
其中，所述栅极间隔件包括与所述介电栅极密封件的直接接触的内间隔件层、位于所述内间隔件层上的中间隔件层以及位于所述中间隔件层上的外间隔件层，其中，所述内间隔件层和所述中间隔件层具有分别与所述介电栅极密封件的共形的垂直部分和位于所述界面层上的水平部分，并且其中，所述外间隔件层形成在所述水平部分上，
其中，所述源极/漏极部件生长为超出所述衬底的顶面，从而使得所述源极/漏极部件与所述界面层和所述内间隔件层的侧表面直接接触。
10.一种半导体器件，包括：
一对源极/漏级区；
沟道区，所述沟道区设置在所述一对源极/漏级区之间；
栅极叠层，所述栅极叠层设置在所述沟道区上；
栅极密封件，所述栅极密封件设置为沿着所述栅极叠层的侧表面；
栅极间隔件，所述栅极间隔件设置在所述栅极密封件中与所述栅极叠层相对的另一侧表面上，从而所述栅极间隔件与所述栅极密封件物理接触；以及
界面层，所述界面层设置在所述沟道区上并且包括所述沟道区中存在的半导体的热氧化物，其中，所述栅极密封件和栅极间隔件物理接触所述界面层的顶面；
自对准覆盖部件，形成在所述栅极叠层上，其中，所述自对准覆盖部件的顶表面与所述栅极间隔件和/或所述栅极密封件的顶表面共面，
其中，所述界面层在所述沟道区上从所述栅极叠层的一侧上的栅极间隔件正下方横跨所述栅极叠层连续延伸至所述栅极叠层的另一侧上的栅极间隔件正下方，
其中，所述栅极间隔件包括与所述介电栅极密封件的直接接触的内间隔件层、位于所述内间隔件层上的中间隔件层以及位于所述中间隔件层上的外间隔件层，其中，所述内间隔件层和所述中间隔件层具有分别与所述介电栅极密封件的共形的垂直部分和位于所述界面层上的水平部分，并且其中，所述外间隔件层位于所述水平部分上，
其中，所述一对源极/漏级区的源极/漏极部件生长为超出所述沟道区的顶面，从而使得所述源极/漏极部件与所述界面层和所述内间隔件层的侧表面直接接触。
CN202210821906.4A 2017-11-30 2018-11-22 具有栅极密封件的电路器件 Pending CN115101419A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201762592571P 2017-11-30 2017-11-30
US62/592,571 2017-11-30
US16/124,451 2018-09-07
US16/124,451 US11011618B2 (en) 2017-11-30 2018-09-07 Circuit devices with gate seals
CN201811396069.5A CN110010452A (zh) 2017-11-30 2018-11-22 具有栅极密封件的电路器件

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201811396069.5A Division CN110010452A (zh) 2017-11-30 2018-11-22 具有栅极密封件的电路器件

Publications (1)

Publication Number Publication Date
CN115101419A true CN115101419A (zh) 2022-09-23

Family

ID=66548370

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210821906.4A Pending CN115101419A (zh) 2017-11-30 2018-11-22 具有栅极密封件的电路器件

Country Status (3)

Country Link
US (1) US20230387256A1 (zh)
CN (1) CN115101419A (zh)
DE (1) DE102018125143A1 (zh)

Also Published As

Publication number Publication date
US20230387256A1 (en) 2023-11-30
DE102018125143A1 (de) 2019-06-06

Similar Documents

Publication Publication Date Title
US12021082B2 (en) Enhanced channel strain to reduce contact resistance in NMOS FET devices
CN111128882B (zh) 集成电路器件及其形成方法
KR102105116B1 (ko) 유전체 게이트 위의 콘택트를 갖는 finfet 디바이스를 위한 구조체 및 방법
CN110729233B (zh) 具有气隙的半导体结构、其制造方法和气隙的密封方法
US20190341403A1 (en) Method of forming finfet channel and structures thereof
TWI570915B (zh) 半導體裝置以及製造鰭式場效電晶體裝置的方法
US11830930B2 (en) Circuit devices with gate seals
KR20130108025A (ko) 반도체 소자의 접촉 구조
CN109786446B (zh) 半导体装置及其形成方法
US11430890B2 (en) Integrated circuits with channel-strain liner
US12068392B2 (en) FinFET fabrication methods
KR20200066561A (ko) 반도체 장치 및 이의 제조 방법
TWI807067B (zh) 半導體結構與其形成方法、鰭狀場效電晶體裝置、與閘極結構
TW202004989A (zh) 半導體結構及形成積體電路結構的方法
CN110911493A (zh) 集成电路装置及其形成方法
US20230387256A1 (en) Circuit devices with gate seals
TWI783302B (zh) 半導體裝置及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination