CN107689374A - 利用分隔件结构的半导体器件 - Google Patents

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Abstract

本发明涉及利用分隔件结构的半导体器件。半导体器件可以包括：场绝缘层，位于基底上；栅极结构，位于基底上且与场绝缘层分开；第一分隔件结构，位于栅极结构的侧壁和下表面上且与场绝缘层分开；第二分隔件结构，位于场绝缘层的上表面的被栅极结构叠置的部分上。

Description

利用分隔件结构的半导体器件
本专利申请要求于2016年8月4日在韩国知识产权局提交的第10-2016-0099376号韩国专利申请的优先权，通过引用将该韩国专利申请的全部内容包含于此。
技术领域
本发明构思涉及半导体器件。
背景技术
多栅极晶体管可被用作用于增加半导体器件的密度的小型化技术之一。多栅极晶体管可以通过在基底上形成鳍状硅体并且在硅体的表面上形成栅极来获得。
因为多栅极晶体管使用三维(3D)沟道，所以多栅极晶体管可被小型化。此外，能够在不需要增加多栅极晶体管的栅极长度的情况下改善多栅极晶体管的电流控制能力。此外，能够有效抑制在多栅极晶体管中沟道区的电位被漏极电压影响的短沟道效应(SCE)。
发明内容
发明构思的多个方面提供了半导体器件，所述半导体器件由于形成在场绝缘层上以覆盖栅电极的侧壁和下表面的分隔件结构而具有改善的可靠性和操作特性。
根据发明构思的一方面，提供了一种半导体器件，所述半导体器件包括：场绝缘层，位于基底上；栅极结构，位于基底上且与场绝缘层分开；第一分隔件结构，位于栅极结构的侧壁和下表面上且与场绝缘层分开；第二分隔件结构，位于场绝缘层的上表面的被栅极结构叠置的部分上。
根据发明构思的另一方面，提供了一种半导体器件，所述半导体器件包括：第一鳍图案和第二鳍图案，位于基底上并且彼此邻近；场绝缘层，位于第一鳍图案与第二鳍图案之间的基底上，并且覆盖第一鳍图案的一部分和第二鳍图案的一部分；第一栅极结构和第二栅极结构，位于场绝缘层上，与第一鳍图案和第二鳍图案相交，并且彼此邻近；第一分隔件结构，位于第一栅极结构的在第一栅极结构与场绝缘层叠置的区域中的下表面上，并且第一分隔件结构与场绝缘层分开。
根据发明构思的又一方面，提供了一种半导体器件，所述半导体器件包括：第一鳍图案和第二鳍图案，在基底上形成为彼此邻近；场绝缘层，形成在第一鳍图案与第二鳍图案之间的基底上，并且位于第一鳍图案的一部分上和第二鳍图案的一部分上；第一栅极结构和第二栅极结构，形成在场绝缘层上，与第一鳍图案和第二鳍图案相交，并且彼此邻近；第一分隔件结构，形成在第一栅极结构和第二栅极结构中的每个的在场绝缘层与第一栅极结构和第二栅极结构中的每个叠置的区域中的下表面上，并且与场绝缘层分开。
根据发明构思的又一方面，提供了一种半导体器件，所述半导体器件包括：基底；第一鳍图案和第二鳍图案，从基底突出；场绝缘层，位于第一鳍图案与第二鳍图案之间的基底上；栅极结构，位于第一鳍图案与第二鳍图案之间；第一分隔件结构，位于栅极结构与场绝缘层之间；第二分隔件结构，位于第一分隔件结构与场绝缘层之间并且与第一分隔件结构分开；层间绝缘膜，位于第一分隔件结构与第二分隔件结构之间。
然而，发明构思的多个方面不受限于这里阐述的方面。通过参考下面给出的发明构思的详细描述，发明构思的上述和其它方面对于本发明构思所属领域的普通技术人员而言将变得更加明显。
附图说明
通过下面结合附图对实施例的描述，本发明构思的这些和/或其它方面将会变得清楚并更易于理解，在附图中：
图1是根据发明构思的实施例的半导体器件的布局图；
图2A是沿着图1的线A-A和线B-B截取的剖视图；
图2B示出还包括界面层的图2A的实施例；
图3A是沿着图1的线C-C截取的剖视图；
图3B示出还包括界面层的图3A的实施例；
图4A和图4B是图2A的区域‘S’的部分放大视图；
图5示出根据发明构思的实施例的半导体器件；
图6示出根据发明构思的实施例的半导体器件；
图7示出根据发明构思的实施例的半导体器件；
图8示出根据发明构思的实施例的半导体器件；
图9示出根据发明构思的实施例的半导体器件；
图10示出根据发明构思的实施例的半导体器件；
图11是根据发明构思的实施例的半导体器件的布局图；
图12示出沿着图11的线B1-B1和线B2-B2截取的剖视图；
图13示出根据发明构思的实施例的半导体器件；
图14示出根据发明构思的实施例的半导体器件；
图15至图23是示出根据发明构思的实施例的制造半导体器件的方法的操作的示图。
具体实施方式
在下文中，将参照图1至图23来描述根据发明构思的实施例的半导体器件及制造半导体器件的方法。
图1是根据发明构思的实施例的半导体器件的布局图。图2A和图2B是沿着图1的线A-A和线B-B截取的剖视图。图2B示出还包括界面层的图2A的实施例。图3A和图3B是沿着图1的线C-C截取的剖视图。图3B示出还包括界面层的图3A的实施例。图4A和图4B是图2A的区域‘S’的部分放大视图。
参照图1至图4B，根据发明构思的实施例的半导体器件可以包括基底100、场绝缘层105、第一鳍图案F1、第二鳍图案F2、第一栅极结构128、第二栅极结构228、栅极分隔件300、第一分隔件结构302、第二分隔件结构304和外延图案140。
第一栅极结构128可以包括第一栅电极120和第一栅极绝缘层125，第二栅极结构228可以包括第二栅电极220和第二栅极绝缘层225。
基底100可以是体硅(bulk silicon)基底或绝缘体上硅(SOI)基底。在一些实施例中，基底100可以是硅基底或者由其它材料(诸如，硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓和/或锑化镓)制成的基底，但不限于此。
第一鳍图案F1可以形成在基底100上以沿第一方向X延伸。第一鳍图案F1可以从基底100突出。
第二鳍图案F2可以形成在基底100上以沿第一方向X延伸。第二鳍图案F2可以从基底100突出。
第一鳍图案F1和第二鳍图案F2可以邻近于彼此形成。第一鳍图案F1和第二鳍图案F2可以彼此并排形成。即，第一鳍图案F1和第二鳍图案F2可以沿第二方向Y布置。
更具体地，第一鳍图案F1和第二鳍图案F2中的每个可以包括沿第一方向X延伸的长边和沿第二方向Y延伸的短边。第一鳍图案F1的长边可以面对第二鳍图案F2的长边。
第一鳍图案F1和第二鳍图案F2中的每个可以是基底100的一部分并且可以包括从基底100生长的外延层。
第一鳍图案F1和第二鳍图案F2中的每个可以包括诸如硅和/或锗的元素半导体材料。此外，第一鳍图案F1和第二鳍图案F2中的每个可以包括诸如第IV-IV族化合物半导体或第III-V族化合物半导体的化合物半导体。
具体地讲，形成第一鳍图案F1和第二鳍图案F2中的每个的第IV-IV族化合物半导体可以是例如包含碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的两种或更多种的二元化合物或三元化合物或者通过用第IV族元素掺杂所述二元或三元化合物而获得的化合物。
形成第一鳍图案F1和第二鳍图案F2中的每个的第III-V族化合物半导体可以是例如将铝(Al)、镓(Ga)和铟(In)(即，第III族元素)中的至少一种与磷(P)、砷(As)和锑(Sb)(即，第V族元素)中的一种结合而构成的二元化合物、三元化合物或四元化合物。
在根据实施例的半导体器件中包括的第一鳍图案F1和第二鳍图案F2将被描述为包括硅的硅鳍图案。
在利用图1至图4B描述的半导体器件中，第一鳍图案F1和第二鳍图案F2可以分别包括相同类型的晶体管的沟道区。
场绝缘层105可以形成在基底100上。场绝缘层105可以形成在第一鳍图案F1与第二鳍图案F2之间。
场绝缘层105可以部分地覆盖第一鳍图案F1和第二鳍图案F2。场绝缘层105可以部分地覆盖第一鳍图案F1的侧壁和第二鳍图案F2的侧壁。在一些实施例中，场绝缘层105可以覆盖第一鳍图案F1和第二鳍图案F2的侧壁的下部以及基底100的上表面并且可以与第一栅电极120的下表面或第二栅电极220的下表面分开。即，第一栅电极120或第二栅电极220可以不与场绝缘层105接触。
如在此将详细描述的，第一分隔件结构302、第二分隔件结构304和第三分隔件结构306可以形成在第一栅电极120或第二栅电极220与场绝缘层105之间。
场绝缘层105可以包括例如氧化硅层、氮化硅层、氮氧化硅层、低k材料及其组合中的至少一种。低k材料的示例可以包括可流动氧化物(FOX)、Tonen硅氮烷(Tonen silazene，TOSZ)、未掺杂的硅酸盐玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强原硅酸四乙酯(PETEOS)、氟化硅酸盐玻璃(FSG)、碳掺杂的氧化硅(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料及其组合，但不限于此。
此外，尽管未在附图中具体示出，场绝缘层105还可以包括在第一鳍图案F1与场绝缘层105之间以及在第二鳍图案F2与场绝缘层105之间形成的至少一层场衬膜层。
在场绝缘层105中包括的场衬膜层可以包括多晶硅、非晶硅、氮氧化硅、氮化硅和氧化硅中的至少一种。
第一栅电极120和第二栅电极220中的每个可以沿第二方向Y延伸。第一栅电极120和第二栅电极220中的每个可以与第一鳍图案F1和第二鳍图案F2交叉。第一栅电极120和第二栅电极220可以邻近于彼此形成。
第一栅电极120和第二栅电极220可以形成在第一鳍图案F1和第二鳍图案F2上。第一栅电极120和第二栅电极220中的每个可以覆盖比场绝缘层105的上表面进一步向上突出的第一鳍图案F1和第二鳍图案F2。
这里，当元件或层被称作“在”场绝缘层105“上”时，元件或层可以直接在场绝缘层105上或者可以存在中间元件或中间层。
位于场绝缘层105上的第一栅电极120和第二栅电极220可以不与场绝缘层105接触，即，可以与场绝缘层105分开。
第一栅电极120和第二栅电极220中的每个可以包括氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、氮化硅钛(TiSiN)、氮化硅钽(TaSiN)、氮化钛钽(TaTiN)、氮化铝钛(TiAlN)、氮化铝钽(TaAlN)、氮化钨(WN)、钌(Ru)、钛铝(TiAl)、碳氮化铝钛(TiAlC-N)、碳化铝钛(TiAlC)、碳化钛(TiC)、碳氮化钽(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、氮化铌(NbN)、碳化铌(NbC)、钼(Mo)、氮化钼(MoN)、碳化钼(MoC)、碳化钨(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)和它们的组合中的至少一种。
第一栅电极120和第二栅电极220中的每个可以包括导电金属氧化物、导电金属氮氧化物和/或上述材料之一的氧化形式。
第一栅电极120和第二栅电极220可以通过置换工艺(或者后栅工艺)形成，但不限于此。
栅极分隔件300可以形成在第一栅电极120或第二栅电极220的侧壁上。栅极分隔件300可以设置在第一栅电极120或第二栅电极220的至少一侧上。具体地讲，栅极分隔件300可以设置在第一栅电极120或第二栅电极220的两侧上，如图2A所示。在图2A中，栅极分隔件300的侧表面为‘I’形形状。然而，栅极分隔件300的侧表面的形状不限于‘I’形形状且可以根据需要而改变。在一些实施例中，例如，栅极分隔件300的形状可以变为曲线形状或‘L’形形状。
栅极分隔件300可以包括多个分隔层。在利用图1至图4B描述的半导体器件中，栅极分隔件300可以包括第一分隔层310和第二分隔层320。
第一分隔层310可以沿第一栅极结构128或第二栅极结构228的侧壁形成。具体地讲，第一分隔层310可以与第一栅极结构128或第二栅极结构228的侧壁接触。第一分隔层310可以沿第一栅极结构128或第二栅极结构228的侧壁共形地形成。
同样的，第二分隔层320可以沿第一栅极结构128或第二栅极结构228的侧壁以及第一分隔层310的外表面形成。第二分隔层320还可以沿第一分隔层310共形地形成。
例如，第一分隔层310和第二分隔层320中的每个可以包括氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、硅氧碳氮化物(SiOCN)和它们的组合中的至少一种。
此外，第一分隔层310和第二分隔层320可以包括不同的材料。例如，第一分隔层310可以包括但不限于氮化硅(SiN)，第二分隔层320可以包括但不限于硅氧碳氮化物(SiOCN)。
在图2A中，第一分隔件结构302可以覆盖第一栅极结构128或第二栅极结构228的侧壁和下表面。具体地讲，如在B-B截面看到的，第一分隔件结构302可以完全地覆盖第一栅极结构128或第二栅极结构228的两侧壁和下表面。这里，第一分隔件结构302可以与场绝缘层105分开。第一分隔件结构302可以沿第一栅电极120或第二栅电极220的侧壁和下表面共形地形成。
第一分隔件结构302可以包括多个分隔层。在利用图1至图4B描述的半导体器件中，第一分隔件结构302可以包括第一分隔上层310U和第二分隔上层320U。
第一分隔上层310U可以与第一栅极结构128或第二栅极结构228接触，第二分隔上层320U可以沿第一分隔上层310U的外表面形成。即，第一分隔上层310U可以设置在第一分隔件结构302的内侧上，第二分隔上层320U可以设置在第一分隔件结构302的外侧上。
例如，第一分隔上层310U和第二分隔上层320U中的每个可以包括氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、硅氧碳氮化物(SiOCN)和它们的组合中的至少一种。
此外，第一分隔上层310U和第二分隔上层320U可以包括不同的材料。具体地讲，第一分隔上层310U可以包括与第一分隔层310相同的材料并且可以通过与第一分隔层310相同的工艺形成。同样的，第二分隔上层320U可以包括与第二分隔层320相同的材料并且可以通过与第二分隔层320相同的工艺形成。
第二分隔件结构304可以形成在第一分隔件结构302和第一栅极结构128的下方或者第一分隔件结构302和第二栅极结构228的下方。第二分隔件结构304可以形成在场绝缘层105上并且与场绝缘层105的上表面接触。具体地讲，第二分隔件结构304可以仅形成在场绝缘层105的上表面的与第一分隔件结构302和第一栅极结构128叠置或者与第一分隔件结构302和第二栅极结构228叠置的部分上。即，第二分隔件结构304可以不形成在场绝缘层105的至少一部分上。
第二分隔件结构304的上表面的宽度W1可以基本上等于第一分隔件结构302的下表面的宽度W2。然而，发明构思不限于此，第二分隔件结构304的上表面的宽度W1还可以比第一分隔件结构302的下表面的宽度W2小。此处将参照图8进行详细描述。
第二分隔件结构304可以沿场绝缘层105的上表面共形地形成。从场绝缘层105的上表面到第二分隔件结构304的上表面的厚度可以是均匀的，但发明构思的实施例不限于此。
第二分隔件结构304可以包括多个分隔层。在利用图1至图4B描述的半导体器件中，第二分隔件结构304可以包括第一分隔下层310L和第二分隔下层320L。
第一分隔下层310L可以与场绝缘层105的上表面接触，第二分隔下层320L可以沿第一分隔下层310L的上表面形成。即，第一分隔下层310L可以设置在第二分隔件结构304的下部，第二分隔下层320L可以设置在第二分隔件结构304的上部。
例如，第一分隔下层310L和第二分隔下层320L中的每个可以包括氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、硅氧碳氮化物(SiOCN)和它们的组合中的至少一种。
此外，第一分隔下层310L和第二分隔下层320L可以包括不同的材料。具体地讲，第一分隔下层310L可以包括与第一分隔上层310U相同的材料并且可以通过与第一分隔上层310U相同的工艺形成。同样的，第二分隔下层320L可以包括与第二分隔上层320U相同的材料并且可以通过与第二分隔上层320U相同的工艺形成。
参照图3A，利用图1至图4B描述的半导体器件还可以包括第三分隔件结构306。第三分隔件结构306可以形成在第一鳍图案F1和/或第二鳍图案F2的侧壁的一部分上并且与第一分隔件结构302和第二分隔件结构304连接。
第三分隔件结构306可以包括多个分隔层。在利用图1至图4B描述的半导体器件中，第三分隔件结构306可以包括第一分隔中层310M和第二分隔中层320M。
第一分隔中层310M可以与第一鳍图案F1或第二鳍图案F2的侧壁接触，第二分隔中层320M可以沿第一分隔中层310M的表面形成。在一些实施例中，第一分隔中层310M可以设置在第一鳍图案F1的侧壁与第二分隔中层320M之间或者在第二鳍图案F2的侧壁与第二分隔中层320M之间。
例如，第一分隔中层310M和第二分隔中层320M中的每个可以包括氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、硅氧碳氮化物(SiOCN)和它们的组合中的至少一种。
此外，第一分隔中层310M和第二分隔中层320M可以包括不同的材料。具体地讲，第一分隔中层310M可以包括与第一分隔上层310U和第一分隔下层310L相同的材料并且可以通过与第一分隔上层310U和第一分隔下层310L相同的工艺形成。同样的，第二分隔中层320M可以包括与第二分隔上层320U和第二分隔下层320L相同的材料并且可以通过与第二分隔上层320U和第二分隔下层320L相同的工艺形成。
层间绝缘膜170可以形成在由第一分隔件结构302、第二分隔件结构304和第三分隔件结构306构成的结构内部。即，层间绝缘膜170可以形成在第一分隔件结构302与第二分隔件结构304之间。
层间绝缘膜170可以完全地覆盖第一分隔件结构302的外表面、第二分隔件结构304的外表面以及第三分隔件结构306的外表面。
在一些实施例中，第一分隔件结构302和第二分隔件结构304可以具有相同的厚度。第三分隔件结构306也可以具有与第一分隔件结构302和第二分隔件结构304相同的厚度，但不限于此。在一些实施例中，第三分隔件结构306可以具有与第一分隔件结构302和第二分隔件结构304不同的厚度。
第一栅极绝缘层125可以形成在第一鳍图案F1与第一栅电极120之间以及在第二鳍图案F2与第一栅电极120之间。第一栅极绝缘层125可以沿第一鳍图案F1与第二鳍图案F2的比场绝缘层105和第一分隔件结构302进一步向上突出的轮廓形成。
第一栅极绝缘层125可以形成在栅极分隔件300与第一栅电极120之间。第一栅极绝缘层125可以沿第一沟槽120t的侧壁和底表面形成。第一栅极绝缘层125可以设置在第一栅电极120与第一分隔件结构302之间。
第二栅极绝缘层225可以形成在第一鳍图案F1与第二栅电极220之间以及在第二鳍图案F2与第二栅电极220之间。第二栅极绝缘层225可以沿第一鳍图案F1与第二鳍图案F2的比场绝缘层105和第一分隔件结构302进一步向上突出的轮廓形成。
第二栅极绝缘层225可以设置在第二栅电极220与第一分隔件结构302之间。第二栅极绝缘层225可以沿第二沟槽220t的侧壁和底表面形成。第二栅极绝缘层225可以形成在栅极分隔件300与第二栅电极220之间。
参照图2B和图3B，第一界面层126a和126b还可以形成在第一栅极绝缘层125与第一鳍图案F1和第二鳍图案F2之间。即，第一界面层126a还可以形成在第一栅极绝缘层125与第一鳍图案F1之间，第一界面层126b还可以形成在第一栅极绝缘层125与第二鳍图案F2之间。此外，第二界面层226还可以形成在第二栅极绝缘层225与第一鳍图案F1之间以及在第二栅极绝缘层225与第二鳍图案F2之间。
当第一鳍图案F1与第二鳍图案F2为硅鳍图案时，第一界面层126a和126b以及第二界面层226中的每个可以包括例如氧化硅。
在图2B和图3B中，第一界面层126a和126b以及第二界面层226可以沿第一鳍图案F1与第二鳍图案F2的比第一分隔件结构302的上表面进一步向上突出的轮廓形成。然而，发明构思不限于此。
根据形成第一界面层126a和126b以及第二界面层226的方法，第一界面层126a和126b以及第二界面层226还可以形成为沿第一分隔件结构302的上表面延伸。
为了便于描述，将利用未示出第一界面层126a和126b以及第二界面层226的附图进行以下描述。
第一栅极绝缘层125和第二栅极绝缘层225可以包括具有比氧化硅层高的介电常数的高k材料。例如，第一栅极绝缘层125和/或第二栅极绝缘层225可以包括氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和/或铌酸铅锌中的一种或更多种。
此外，虽然第一栅极绝缘层125和第二栅极绝缘层225已被描述为由氧化物制成，但是它们也可以包括以上金属材料的氮化物(例如氮化铪)和氮氧化物(例如氮氧化铪)中的一种或更多种，但不限于此。
外延图案140可以形成在第一栅电极120和第二栅电极220中的每个的侧部上。外延图案140可以形成在第一鳍图案F1上。
外延图案140可以包括在将第一鳍图案F1用作沟道区的晶体管的源极/漏极区域中。外延图案140可以是半导体图案。
当第一鳍图案F1和第二鳍图案F2中的每个包括p沟道金属氧化物半导体(PMOS)晶体管的沟道区时，外延图案140可以包括压应力材料。例如，压应力材料可以是具有比Si的晶格常数大的晶格常数的材料(例如，SiGe)。压应力材料可以通过将压应力施加到第一鳍图案F1和第二鳍图案F2来改善沟道区中的载流子的迁移率。
在一些实施例中，当第一鳍图案F1和第二鳍图案F2中的每个包括n沟道金属氧化物半导体(NMOS)晶体管的沟道区时，外延图案140可以包括拉应力材料。例如，当第一鳍图案F1和第二鳍图案F2中的每个为Si时，外延图案140可以是具有比Si的晶格常数小的晶格常数的材料(例如，SiC)。拉应力材料可以通过将拉应力施加到第一鳍图案F1和第二鳍图案F2来改善沟道区中的载流子的迁移率。
在一些实施例中，当第一鳍图案F1和第二鳍图案F2中的每个为Si时，外延图案140可以是硅外延图案。
在图2A中，从基底100的上表面到外延图案140的下表面的距离D1可以大于从基底100的上表面到场绝缘层105的上表面的距离D2。即，包括外延图案140的半导体图案的底表面可以比场绝缘层105的上表面进一步远离基底100来定位。然而，发明构思不限于此。
参照图4A，外延图案140的一部分可以与栅极分隔件300的一部分叠置。即，外延图案140的侧壁可以比栅极分隔件300的侧壁更靠近第一栅电极120来定位。因此，在外延图案140与在栅极分隔件300中包括的第二分隔层320叠置的区域中，外延图案140与第一分隔层310之间的距离D3可以比第二分隔层320的最大厚度D4(例如，在与第一鳍图案F1的上表面平行的方向上测量的厚度)小。
然而，发明构思不限于此。参照图4B，外延图案140的一部分可以不与栅极分隔件300的一部分叠置。即，外延图案140的侧壁和栅极分隔件300的侧壁可以共线对准。
此外，参照图4A的区域‘P’，栅极分隔件300可在远离第一栅电极120的方向上在与第一鳍图案F1接触的部分处被弯折或弯曲。因此，在栅极分隔件300中包括的第一分隔层310和第二分隔层320可以在远离第一栅电极120的方向上在其各自与第一鳍图案F1接触的部分处被弯折或弯曲。
层间绝缘膜170可以形成在场绝缘膜105上。层间绝缘膜170可以覆盖外延图案140、栅极分隔件300的外表面、第一分隔件结构302的外表面以及第二分隔件结构304的外表面。
具体地讲，层间绝缘膜170可以位于第一分隔件结构302与第二分隔件结构304之间。此外，层间绝缘膜170可以完全地覆盖第一分隔件结构302的外侧壁和下表面以及第二分隔件结构304的外侧壁和上表面。在一些实施例中，层间绝缘膜170可以覆盖第三分隔件结构306的侧壁。
在根据实施例的半导体器件中，第一栅电极120的上表面和第二栅电极220的上表面可以位于与层间绝缘膜170的上表面相同的平面中。
层间绝缘膜170可以包括氧化硅、氮化硅、氮氧化硅、可流动氧化物(FOX)、Tonen硅氮烷(TOSZ)、未掺杂的硅酸盐玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强原硅酸四乙酯(PETEOS)、氟化硅酸盐玻璃(FSG)、碳掺杂的氧化硅(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或它们的任何组合，但不限于此。
虽然已经在上面利用多个鳍图案和与所述鳍图案相交的多个栅电极描述了图1至图4B，但发明构思不限于此。
即，发明构思也可以应用于单个鳍图案和与所述单个鳍图案相交的单个栅电极。此外，发明构思可以应用于单个鳍图案和与所述单个鳍图案相交的多个栅电极以及多个鳍图案和与所述鳍图案相交的单个栅电极。
在涉及根据实施例的半导体器件的附图中，示出了包括鳍图案形状的沟道区的场效应晶体管(FinFET)。然而，发明构思不限于FinFET。根据发明构思的实施例的半导体器件还可以包括隧道FET、包含纳米线的晶体管、包含纳米片的晶体管和/或三维(3D)晶体管。此外，根据发明构思的实施例的半导体器件可以包括双极结晶体管、横向扩散金属氧化物半导体(LDMOS)晶体管等。
此外，虽然已经描述了根据发明构思的实施例的半导体器件是利用鳍图案的多沟道晶体管的情况，但是根据发明构思的实施例的半导体器件还可以是平面晶体管。
图5示出根据发明构思的实施例的半导体器件。图6示出根据发明构思的实施例的半导体器件。为了易于描述，将主要集中于与图1至图4B的差异进行下面的描述。
作为参考，图5和图6是沿着图1的线A-A和线B-B截取的剖视图。
参照图5，在根据发明构思的实施例的半导体器件中，第一栅极绝缘层127可以形成在第一鳍图案F1与第一栅电极122之间。在一些实施例中，第一栅极绝缘层127可以仅形成在第一鳍图案F1的上表面上并且可以不形成在栅极分隔件300的侧壁上。
同样的，第二栅极绝缘层227可以形成在第一鳍图案F1与第二栅电极222之间。在一些实施例中，第二栅极绝缘层227可以仅形成在第一鳍图案F1的上表面上并且可以不形成在栅极分隔件300的侧壁上。
在一些实施例中，在半导体制备工艺中，第一栅极绝缘层127和第二栅极绝缘层227可以在形成第一分隔件结构302和第二分隔件结构304的工艺之前形成。
参照图5的A-A截面，第一栅电极122和第二栅电极222中的每个可以沿第二方向Y延伸并且与第一鳍图案F1和第二鳍图案F2交叉。在一些实施例中，第一栅电极122可以覆盖第一栅极绝缘层127的上表面和栅极分隔件300的侧壁。同样的，第二栅电极222可以覆盖第二栅极绝缘层227的上表面和栅极分隔件300的侧壁。
参照图5的B-B截面，第一分隔件结构302的第一分隔上层310U可以围绕第一栅电极122和第二栅电极222中的每个。具体地讲，第一分隔上层310U可以与第一栅电极122和第二栅电极222中的每个的下表面和两侧壁接触。
第一栅极结构(122和127)以及第二栅极结构(222和227)可以由先栅工艺形成，但不限于此。
参照图6，在根据发明构思的实施例的半导体器件中，第一分隔件结构302还可以包括第三分隔上层330U，第二分隔件结构304还可以包括第三分隔下层330L。在一些实施例中，栅极分隔件300还可以包括第三分隔层330。
具体地讲，第三分隔上层330U可以沿第二分隔上层320U的外表面形成。第三分隔下层330L可以形成在第二分隔下层320L的上表面上。在一些实施例中，第三分隔层330可以沿第二分隔层320的外表面形成。
第三分隔上层330U和第三分隔下层330L可以在同一工艺中形成。因此，第三分隔上层330U和第三分隔下层330L可以具有相同的厚度并且包括相同的材料。
图7示出根据发明构思的实施例的半导体器件。为了易于描述，将主要集中于与图1至图4B的差异进行下面的描述。作为参考，图7是沿着图1的线B-B截取的剖视图。
参照图7，在根据发明构思的实施例的半导体器件中，场绝缘层105可以包括单个空隙或多个空隙。这里，场绝缘层105可以包括凹地切到场绝缘层105中的空隙沟槽。
单个空隙或多个空隙会在形成场绝缘层105的工艺中形成并且设置在场绝缘层105内的任意单个位置或多个位置处。单个空隙或多个空隙会在半导体器件的操作期间导致栅电极120与外延图案之间的不期望的短路。在这种情况下，在半导体器件中会产生缺陷。
在根据发明构思的实施例的半导体器件中，第二分隔件结构304的一部分可以沿在场绝缘层105中形成的空隙沟槽的内表面形成。即，第二分隔件结构304的一部分可以填充在场绝缘层105中形成的空隙沟槽。这里，在第二分隔件结构304中包括的第一分隔下层310L和第二分隔下层320L可以沿空隙沟槽的内表面共形地形成。
填充有第二分隔件结构304的空隙沟槽可以降低栅电极120与外延图案140之间的短路的可能性并且提高半导体器件的可靠性、良率和操作特性。
图8示出根据发明构思的实施例的半导体器件。为了易于描述，将主要集中于与图6的差异进行下面的描述。作为参考，图8是沿着图1的线B-B截取的剖视图。
参照图8，在根据发明构思的实施例的半导体器件中，第一分隔件结构302的下表面的宽度W4可以大于第二分隔件结构304的上表面的宽度W31。
这一特征可以在各向异性地蚀刻在场绝缘层105上形成的第二分隔件结构304的工艺中产生，将在这里进行描述。在通过部分地蚀刻覆盖场绝缘层105的第二分隔件结构304来部分地暴露场绝缘层105的工艺中，第二分隔件结构304的上部与第二分隔件结构304的下部相比可被蚀刻得更多。
作为上述工艺的结果，第二分隔件结构304可以位于第一分隔件结构302的下方，第二分隔件结构304的上表面的宽度W31可以比第二分隔件结构304的下表面的宽度W32小。然而，发明构思不限于此。
图9示出根据发明构思的实施例的半导体器件。图10示出根据发明构思的实施例的半导体器件。为了易于描述，将主要集中于与图1至图4B的差异进行下面的描述。作为参考，图9和图10是沿着图1的线B-B截取的剖视图。
参照图9，根据发明构思的实施例的半导体器件还可以包括形成在第一分隔件结构302与第二分隔件结构304之间的气隙180。
气隙180可以由层间绝缘膜170、第一分隔件结构302和第二分隔件结构304来限定。层间绝缘膜170可以不形成在气隙180内。
当在第一分隔件结构302与第二分隔件结构304之间的具有距离D5的间隙小时，在形成层间绝缘膜170的工艺中，可以不在第一分隔件结构302与第二分隔件结构304之间的空间中形成层间绝缘膜170。因此，层间绝缘膜170可以覆盖第一分隔件结构302和第二分隔件结构304中的每个的两侧壁并且可以不完全地覆盖第一分隔件结构302的下表面和/或第二分隔件结构304的上表面。
这里，气隙180的在平行于基底100的方向上的宽度W5可以小于第一分隔件结构302的宽度W6，但不限于此。
参照图10，根据发明构思的实施例的半导体器件还可以包括与第一分隔件结构302的外表面和第二分隔件结构304的上表面接触的第三分隔上层330W。即，第三分隔上层330W可以与第一分隔件结构302和第二分隔件结构304连接。
在第一分隔件结构302与第二分隔件结构304之间的空间可以用第三分隔上层330W填充。
第三分隔上层330W的侧壁可以与第二分隔件结构304的侧壁共线，但发明构思不限于此。
图11是根据发明构思的实施例的半导体器件的布局图。图12示出沿着图11的线B1-B1和线B2-B2截取的剖视图。
基底100可以包括第一区域I和第二区域II。第一区域I和第二区域II可以彼此分开或者彼此连接。
第一鳍图案F1和第二鳍图案F2可以形成在基底100的第一区域I上以彼此邻近。第一鳍图案F1和第二鳍图案F2可以沿第一方向X1延伸。
场绝缘层105可以形成在基底100的第一区域I上。场绝缘层105可以形成在第一鳍图案F1与第二鳍图案F2之间。场绝缘层105可以覆盖第一鳍图案F1的一部分和第二鳍图案F2的一部分。
第一栅极结构(120和125)可以包括第一栅电极120和第一栅极绝缘层125，第二栅极结构(220和225)可以包括第二栅电极220和第二栅极绝缘层225。
第一栅电极120和第二栅电极220中的每个可以沿第二方向Y1延伸。第一栅电极120和第二栅电极220中的每个可以与第一鳍图案F1和第二鳍图案F2相交。第一栅电极120和第二栅电极220可以彼此邻近。
第一栅极绝缘层125可以覆盖第一栅电极120的侧壁和下表面。第二栅极绝缘层225可以覆盖第二栅电极220的侧壁和下表面。
在第一区域I中，第一分隔件结构302可以覆盖第一栅极结构(120和125)和/或第二栅极结构(220和225)的侧壁和下表面。第二分隔件结构304可以形成在第一分隔件结构302和第一栅极结构(120和125)的下方，以及/或者在第一分隔件结构302和第二栅极结构(220和225)的下方。第二分隔件结构304可以形成在场绝缘层105的上表面的被第一栅极结构(120和125)和/或第二栅极结构(220和225)叠置的部分上。
同样的，第三鳍图案F3和第四鳍图案F4可以形成在基底100的第二区域II上以彼此邻近。第三鳍图案F3和第四鳍图案F4可以沿第三方向X2延伸。
场绝缘层106可以形成在基底100的第二区域II上。场绝缘层106可以形成在第三鳍图案F3与第四鳍图案F4之间。场绝缘层106可以覆盖第三鳍图案F3的一部分和第四鳍图案F4的一部分。
第三栅极结构(520和525)可以包括第三栅电极520和第三栅极绝缘层525，第四栅极结构(620和625)可以包括第四栅电极620和第四栅极绝缘层625。
第三栅电极520和第四栅电极620中的每个可以沿第四方向Y2延伸。第三栅电极520和第四栅电极620中的每个可以与第三鳍图案F3和第四鳍F4相交。第三栅电极520和第四栅电极620可以彼此邻近。
第三栅极绝缘层525可以覆盖第三栅电极520的侧壁和下表面。第四栅极绝缘层625可以覆盖第四栅电极620的侧壁和下表面。
在第二区域II中，第三分隔件结构502可以覆盖第三栅极结构(520和525)和/或第四栅极结构(620和625)的侧壁和下表面。第四分隔件结构504可以形成在第三分隔件结构502和第三栅极结构(520和525)的下方，以及/或者在第三分隔件结构502和第四栅极结构(620和625)的下方。第四分隔件结构604可以形成在场绝缘层106的上表面的被第三栅极结构(520和525)或第四栅极结构(620和625)叠置的部分上。
这里，第一分隔件结构302和第三分隔件结构502可以具有不同的厚度。此外，第二分隔件结构304和第四分隔件结构504可以具有不同的厚度。
具体地讲，第一分隔件结构302可以包括第一分隔上层310U和第二分隔上层320U。第二分隔件结构304可以包括第一分隔下层310L和第二分隔下层320L。
第一分隔上层310U和第二分隔上层320U可以包括不同的材料。第一分隔上层310U可以与第一栅极结构(120和125)和/或第二栅极结构(220和225)接触，第二分隔上层320U可以沿第一分隔上层310U的外表面形成。
第一分隔下层310L可以与场绝缘层105的上表面接触，第二分隔下层320L可以沿第一分隔下层310L的上表面形成。
第一分隔下层310L可以包括与第一分隔上层310U相同的材料并且可以通过与第一分隔上层310U相同的工艺形成。同样的，第二分隔下层320L可以包括与第二分隔上层320U相同的材料并且可以通过与第二分隔上层320U相同的工艺形成。
第三分隔件结构502可以包括第三分隔上层510U、第四分隔上层520U和第五分隔上层530U。第四分隔件结构504可以包括第三分隔下层510L、第四分隔下层502L和第五分隔下层530L。
第三分隔上层510U、第四分隔上层520U和第五分隔上层530U可以包括不同的材料。具体地讲，第三分隔上层510U可以包括与第一分隔上层310U相同的材料并且可以通过与第一分隔上层310U相同的工艺形成。第四分隔上层520U可以包括与第二分隔上层320U相同的材料并且可以通过与第二分隔上层320U相同的工艺形成。然而，第五分隔上层530U可以包括与第三分隔上层510U和第四分隔上层520U不同的材料。
第三分隔上层510U可以与第三栅极结构(520和525)和/或第四栅极结构(620和625)接触，第四分隔上层520U可以沿第三分隔上层510U的外表面形成。第五分隔上层530U可以沿第四分隔上层520U的外表面形成。
同样的，第三分隔下层510L、第四分隔下层520L和第五分隔下层530L可以包括不同的材料。具体地讲，第三分隔下层510L可以包括与第三分隔上层510U相同的材料并且可以通过与第三分隔上层510U相同的工艺形成。第四分隔下层520L可以包括与第四分隔上层520U相同的材料并且可以通过与第四分隔上层520U相同的工艺形成。第五分隔下层530L可以包括与第五分隔上层530U相同的材料并且可以通过与第五分隔上层530U相同的工艺形成。
第三分隔下层510L可以与场绝缘层106的上表面接触，第四分隔下层520L可以沿第三分隔下层510L的上表面形成。第五分隔下层530L可以沿第四分隔下层520L的上表面形成。
因此，第二分隔件结构304的厚度h11可以小于第四分隔件结构504的厚度h21。第二分隔件结构304的宽度W11可以小于第四分隔件结构504的宽度W21。
层间绝缘膜170可以形成在场绝缘膜105上。层间绝缘膜170可以覆盖第一分隔件结构302的外表面、第二分隔件结构304的外表面、第三分隔件结构502的外表面以及第四分隔件结构504的外表面。
图13示出根据发明构思的实施例的半导体器件。图14示出根据发明构思的实施例的半导体器件。为了易于描述，将主要集中于与图11和图12的差异进行下面的描述。作为参照，图13和图14是沿着图11的线B1-B1和线B2-B2截取的剖视图。
参照图13，在根据发明构思的实施例的半导体器件中，第三分隔件结构502还可以包括第六分隔上层540U，第四分隔件结构504还可以包括第六分隔下层540L。
具体地讲，第六分隔上层540U可以沿第五分隔上层530U的外表面形成。第六分隔下层540L可以形成在第五分隔下层530L的上表面上。
第六分隔上层540U和第六分隔下层540L可以在同一工艺中形成。因此，第六分隔上层540U和第六分隔下层540L可以具有相同的厚度并且包括相同的材料。
因此，第四分隔件结构504的厚度h22可以大于上述参照图12描述的半导体器件的第四分隔件结构504的厚度h21。第四分隔件结构504的宽度W22可以大于上述参照图12描述的半导体器件的第四分隔件结构504的宽度W21。
参照图14，根据发明构思的实施例的半导体器件还可以包括与第三分隔件结构502的外表面和第四分隔件结构504的上表面接触的第六分隔上层540W。即，第六分隔上层540W可以与第三分隔件结构502和第四分隔件结构504连接。
第三分隔件结构502与第四分隔件结构504之间的空间可以用第六分隔上层540W填充。第四分隔件结构504的宽度W23可以大于第二分隔件结构304的宽度W11。
第六分隔上层540W的侧壁可以与第四分隔件结构504的侧壁共线，但发明构思不限于此。
图15至图23是示出根据发明构思的实施例的制造半导体器件的方法的操作的示图。为了易于描述，将主要集中于与图1至图14的差异进行下面的描述。
作为参考，图15至图23是沿着图1的线A-A和线B-B截取的剖视图。
参照图15，在根据发明构思的实施例的制造半导体器件的方法中，可蚀刻未被硬掩模图案410覆盖的虚设栅电极120D和220D以及虚设栅极绝缘层125D，从而形成第一沟槽2101和第二沟槽2102。
这里，可以不在虚设栅电极120D和220D与场绝缘层105P之间形成虚设栅极绝缘层125D。
参照图16，可以使用各向同性蚀刻来蚀刻场绝缘层105。蚀刻场绝缘层105的工艺可以是干法蚀刻工艺或者湿法蚀刻工艺。在各项同性蚀刻工艺中，可蚀刻位于虚设栅电极120D和220D中的每个的下侧上的场绝缘层105。因此，可以将虚设栅电极120D和220D与场绝缘层105分开。
参照图17，可以形成覆盖虚设栅电极120D和220D的侧壁以及第一鳍图案F1的第一栅极分隔层310P、第二栅极分隔层320P和第三栅极分隔层330P，覆盖虚设栅电极120D和220D的外表面的第一分隔上层310U、第二分隔上层320U和第三分隔上层330U，以及覆盖场绝缘层105的第一分隔下层310L_L、第二分隔下层320L_L和第三分隔下层330L_L。
这里，可以在同一工艺中形成第一栅极分隔层310P、第一分隔上层310U和第一分隔下层310L_L。可以将第一栅极分隔层310P形成为与虚设栅电极120D和220D中的每个的侧壁接触，可以将第一分隔上层310U形成为与虚设栅电极120D和220D中的每个的侧壁与下表面接触。
同样的，可以在同一工艺中形成第二栅极分隔层320P、第二分隔上层320U和第二分隔下层320L_L。也可以在同一工艺中形成第三栅极分隔层330P、第三分隔上层330U和第三分隔下层330L_L。
参照图18，利用各项异性蚀刻工艺在虚设栅电极120D和220D中的每个的两侧上形成外延图案沟槽140t。在此工艺中，可以蚀刻在虚设栅电极120D和220D中的每个的两侧上设置的第一栅极分隔层310P、第二栅极分隔层320P和第三分隔层330P，使包括第一栅极分隔层310、第二栅极分隔层320和第三分隔层330的栅极分隔件300得以形成。
同样的，在上述各向异性蚀刻工艺中，可以部分暴露硬掩模图案410，除了在第一分隔上层310U、第二分隔上层320U和第三分隔上层330U下面设置的各部分之外，可以蚀刻第一分隔下层310L_L、第二分隔下层320L_L和第三分隔下层330L_L。因此，可以暴露场绝缘层105的至少一部分。在上述工艺中，可以形成包括第一分隔下层310L、第二分隔下层320L和第三分隔下层330L的第二分隔件结构304。
参照图19，可以利用外延生长工艺在每个外延图案沟槽140t中生长外延图案140。可以将外延图案140作为源/漏区来操作。在第一鳍图案F1上生长外延图案140的方法可以是固相外延(SPE)、液相外延(LPE)和气相外延(VPE)中的任意一种。
参照图20，可以形成层间绝缘膜170D以覆盖外延图案140、栅极分隔件300、第一分隔件结构302、第二分隔件结构304和场绝缘层105。
这里，层间绝缘膜170D可以填充第一分隔件结构302与第二分隔件结构304之间的空间。
参照图21，可以执行平坦化工艺(例如，化学机械抛光(CMP)工艺)以使层间绝缘膜170的上表面与虚设栅电极120D和220D的上表面位于同一平面。因此，也可以将栅极分隔件300的上表面和第一分隔件结构302的上表面布置在同一平面内。
参照图21和图22，可以去除虚设栅电极120D和220D与虚设栅极绝缘层125D以在栅极分隔件300和第一分隔件结构302中形成第一沟槽120t和第二沟槽220t。
参照图23，可以沿第一沟槽120t的侧壁和底表面形成第一栅极绝缘层125，可以沿第二沟槽220t的侧壁和底表面形成第二栅极绝缘层225。
可以在第一栅极绝缘层125上形成第一栅电极120，以使第一栅电极120位于第一沟槽120t内和/或填充第一沟槽120t，可以在第二栅极绝缘层225上形成第二栅电极220，以使第二栅电极220位于第二沟槽220t内和/或填充第二沟槽220t。
将理解的是，尽管在这里使用术语“第一”、“第二”等来描述在发明构思的示例实施例中的构件、区域、层、部、部分、组件和/或元件，但是所述构件、区域、层、部、部分、组件和/或元件不应被这些术语限制。这些术语只是用来将一个构件、区域、部、部分、组件或元件与另一构件、区域、部、部分、组件或元件区分开来。因此，在不脱离发明构思的范围的情况下，上面描述的第一构件、第一区域、第一部、第一部分、第一组件或第一元件也可以被称为第二构件、第二区域、第二部、第二部分、第二组件或第二元件。例如，在不脱离发明构思的范围的情况下，第一元件也可以被称为第二元件，类似地，第二元件也可以被称为第一元件。
为了易于描述，这里可以使用空间相对术语(诸如“在……之下”、“在……下面”、“下面的”、“在……上面”、“上面的”等)来描述附图中示出的一个元件或特征与另一个(或多个)元件或特征的关系。将理解的是，空间相对术语意图包括除了在图中描绘的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则被描述为在其它元件或特征“下面”或“之下”的元件将随后被定位为在其它元件或特征“上面”。因此，示例性术语“在……下面”可包含上面和下面两种方位。装置可以被另外定位(旋转90度或在其它方位)，并相应地解释在这里使用的空间相对描述语。
这里使用的术语仅出于描述具体实施例的目的，而不意在限制示例实施例。如这里使用的，除非上下文另外清楚指出，否则单数形式的“一个(种/者)”和“该/所述”也意图包括复数形式。还将理解的是，如果在此使用术语“包括”、“包含”和/或其变型时，表示存在陈述的特征、整体、步骤、操作、元件和/或组件，但是不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
除非另有定义，否则这里使用的所有术语(包括技术术语和科技术语)具有与发明构思所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确如此定义，否则术语(诸如在通用字典中定义的术语)应该被解释为具有与本说明书和相关领域的上下文中的它们的含义一致的含义，并且将不以理想化或过于形式化的含义进行解释。
当可不同地实现特定的示例实施例时，可以与所描述的顺序不同地执行特定的工艺顺序。例如，两个连续地描述的工艺可基本上同时地执行，或者按照与所描述的顺序相反的顺序来执行。
在附图中，将预计由例如制造技术和/或公差导致的示出的形状的变化。因此，发明构思的示例实施例不应该被解释为局限于在这里示出的区域的特定形状，而是被解释为要包括由例如制造工艺导致的形状的偏差。例如，示出为矩形形状的蚀刻区域可以是倒圆的或者某种弯曲的形状。因此，附图中示出的区域本质上是示意性的，附图中示出的区域的形状意图示出装置的区域的具体形状，并且不意图限制本发明构思的范围。如这里所使用的，术语“和/或”包括一个或更多个相关列出项的任意和全部组合。当诸如“……中的至少一个(种)”的表述在一列元件(要素)之后时，修饰整列的元件(要素)而非修饰该列中的个别元件(要素)。
将理解的是，当元件被称为“连接”或“结合”到另一元件时，该元件可以直接连接到或结合到另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件时，不存在中间元件。如在此使用的，术语“和/或”包括一个或更多个相关列出项的任意和全部组合。用于描述元件或层之间的关系的其它词语应该以类似的方式进行解释(例如，“在……之间”与“直接在……之间”，“相邻于”与“直接相邻于”，“在……上”与“直接在……上”)。
同样的标号始终表示同样的元件。因此，即使相同或相似的标号在对应的附图中既没有提到也没有描述，也可以参照其它附图来描述这些相同或相似的标号。另外，可以参照其它附图来描述没有被附图标记指示的元件。
尽管已经参照本发明构思的示例性实施例具体地示出并描述了本发明构思，但是本领域普通技术人员将理解，在不脱离权利要求所限定的本发明构思的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。因此期望的是，给出的实施例在所有方面被认为是示例性的而不是限制性的，参照权利要求而不是前述描述来表明发明构思的范围。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
场绝缘层，位于基底上；
栅极结构，位于基底上且与场绝缘层分开；
第一分隔件结构，位于栅极结构的侧壁和下表面上且与场绝缘层分开；以及
第二分隔件结构，位于场绝缘层的上表面的被栅极结构叠置的部分上。
2.如权利要求1所述的半导体器件，所述半导体器件还包括位于第一分隔件结构与第二分隔件结构之间的层间绝缘膜。
3.如权利要求1所述的半导体器件，其中，第二分隔件结构位于场绝缘层的被第一分隔件结构叠置的区域上，并且不位于场绝缘层的至少一部分上。
4.如权利要求1所述的半导体器件，其中，第一分隔件结构包括：第一分隔上层，与栅极结构接触；第二分隔上层，沿着第一分隔上层的外表面。
5.如权利要求4所述的半导体器件，其中，第二分隔件结构包括：第一分隔下层，与场绝缘层的上表面接触；第二分隔下层，位于第一分隔下层的上表面上。
6.如权利要求5所述的半导体器件，其中，第一分隔上层和第一分隔下层包括第一材料，第二分隔上层和第二分隔下层包括第二材料。
7.如权利要求5所述的半导体器件，所述半导体器件还包括在第二分隔上层的侧壁和下表面上延伸并且与第二分隔下层的上表面接触的第三分隔上层。
8.如权利要求1所述的半导体器件，其中，第一分隔件结构的下表面的第一宽度等于或大于第二分隔件结构的上表面的第二宽度。
9.如权利要求1所述的半导体器件，其中，场绝缘层包括凹地切到场绝缘层中的空隙沟槽，其中，第二分隔件结构的一部分沿着空隙沟槽的内表面。
10.如权利要求1的半导体器件，所述半导体器件还包括位于第一分隔件结构与第二分隔件结构之间的气隙。
11.一种半导体器件，所述半导体器件包括：
第一鳍图案和第二鳍图案，位于基底上并且彼此邻近；
场绝缘层，位于第一鳍图案与第二鳍图案之间的基底上，并且位于第一鳍图案的一部分上和第二鳍图案的一部分上；
第一栅极结构和第二栅极结构，位于场绝缘层上，与第一鳍图案和第二鳍图案相交，并且彼此邻近；以及
第一分隔件结构，位于第一栅极结构和第二栅极结构中的每个的在场绝缘层与第一栅极结构和第二栅极结构中的每个叠置的区域中的下表面上，并且第一分隔件结构与场绝缘层分开。
12.如权利要求11所述的半导体器件，所述半导体器件还包括第二分隔件结构，第二分隔件结构位于场绝缘层的上表面的被第一栅极结构和第二栅极结构中的每个叠置的部分上。
13.如权利要求12所述的半导体器件，所述半导体器件还包括第三分隔件结构，第三分隔件结构位于第一鳍图案和第二鳍图案中的每个的侧壁的一部分上并且与第一分隔件结构和第二分隔件结构连接。
14.如权利要求13所述的半导体器件，其中，第一分隔件结构至第三分隔件结构在第一栅极结构的下表面、第一鳍图案和第二鳍图案中的每个的侧壁的部分以及场绝缘层的上表面上共形地延伸。
15.如权利要求12所述的半导体器件，其中，第一分隔件结构包括：第一分隔上层，与第一栅极结构和第二栅极结构中的每个接触；第二分隔上层，沿着第一分隔上层的外表面，
其中，第二分隔件结构包括：第一分隔下层，与场绝缘层的上表面接触；第二分隔下层，位于第一分隔下层的上表面上。
16.一种半导体器件，所述半导体器件包括：
基底；
第一鳍图案和第二鳍图案，从基底突出；
场绝缘层，位于第一鳍图案与第二鳍图案之间的基底上；
栅极结构，位于第一鳍图案与第二鳍图案之间；
第一分隔件结构，位于栅极结构与场绝缘层之间；
第二分隔件结构，位于第一分隔件结构与场绝缘层之间并且与第一分隔件结构分开；以及
层间绝缘膜，位于第一分隔件结构与第二分隔件结构之间。
17.如权利要求16所述的半导体器件，所述半导体器件还包括第三分隔件结构，第三分隔件结构位于第一鳍图案的侧壁上并且位于第一分隔件结构与第二分隔件结构之间。
18.如权利要求16所述的半导体器件，其中，第二分隔件结构的距场绝缘层最远的第一部分的第一宽度小于第二分隔件结构的最靠近场绝缘层的第二部分的第二宽度。
19.如权利要求16所述的半导体器件，其中，第二分隔件结构的下表面位于场绝缘层的上表面的下方。
20.如权利要求16的半导体器件，所述半导体器件还包括位于第一分隔件结构与第二分隔件结构之间的气隙。
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