KR20220128562A - 반도체 소자 - Google Patents

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KR20220128562A
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pattern
capping
patterns
insulating
gate
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KR1020210032900A
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김선배
최경인
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삼성전자주식회사
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Abstract

본 발명의 실시예들에 따르면, 반도체 소자는 돌출된 활성 패턴을 포함하는 반도체 기판; 상기 활성 패턴 상에서 상기 활성 패턴을 가로지르며 연장되는 제1 게이트 패턴; 상기 제1 게이트 패턴의 상면 상에 제공되고, 상면, 측면, 및 라운드진 엣지를 갖는 제1 캐핑 패턴; 및 상기 제1 캐핑 패턴의 상기 측면 및 상기 엣지를 덮는 제1 절연 패턴을 포함하고, 상기 제1 캐핑 패턴의 상기 엣지 상의 상기 제1 절연 패턴의 두께는 상기 제1 캐핑 패턴의 상기 측면 상의 제2 절연 패턴의 두께와 다르고, 상기 제1 캐핑 패턴의 상기 엣지는 상기 상면 및 상기 측면을 연결할 수 있다.

Description

반도체 소자 {SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 대한 것으로, 보다 상세하게는, 캐핑 패턴을 포함하는 반도체 소자 및 그 제조방법에 대한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들의 향상에 대한 요구가 점점 증가되고 있다. 이러한 요구를 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화되고 있다.
본 발명이 해결하고자 하는 일 과제는 신뢰성이 향상된 반도체 소자 및 그 제조 방법을 제공하는데 있다.
본 발명은 반도체 소자에 관한 것이다. 본 발명의 실시예들에 따르면, 반도체 소자는 돌출된 활성 패턴을 포함하는 기판; 상기 활성 패턴 상에서 상기 활성 패턴을 가로지르며 연장되는 제1 게이트 패턴; 상기 제1 게이트 패턴의 양측에 제공된 스페이서 패턴들; 상기 제1 게이트 패턴의 상면 및 상기 스페이서 패턴들의 상면들 상에 제공된 제1 캐핑 패턴, 상기 제1 캐핑 패턴은 상면, 측면, 및 상기 상면 및 상기 측면을 연결하는 라운드진 엣지를 갖고; 상기 제1 캐핑 패턴의 상기 측면 및 상기 엣지를 덮는 제1 절연 패턴; 및 상기 제1 절연 패턴의 외측 상의 층간 절연막을 포함하되, 상기 제1 캐핑 패턴의 상기 엣지 상의 상기 제1 절연 패턴의 두께는 상기 스페이서 패턴들의 상기 외측벽들 상의 제1 절연 패턴의 두께와 다를 수 있다.
본 발명의 실시예들에 따르면, 반도체 소자는 돌출된 활성 패턴을 포함하는 기판; 상기 활성 패턴 상에 배치되고, 일 방향에서 서로 이격된 제1 게이트 패턴 및 제2 게이트 패턴; 상기 제1 게이트 패턴의 양측에 제공된 스페이서 패턴들; 상기 제1 게이트 패턴의 상면 및 상기 스페이서 패턴들의 상면들 상에 제공된 제1 캐핑 패턴; 상기 제1 캐핑 패턴을 덮고 상기 스페이서 패턴들의 외측벽들 상으로 연장된 절연 패턴; 상기 제2 게이트 패턴의 상면 상에 배치되고, 상기 절연 패턴과 상기 일 방향에서 이격된 제2 캐핑 패턴; 및 상기 제2 캐핑 패턴의 일 측벽을 덮는 층간 절연막을 포함하되, 상기 절연 패턴의 상면은 상기 제2 캐핑 패턴의 상면과 실질적으로 동일한 레벨에 배치될 수 있다.
본 발명의 실시예들에 따르면, 반도체 소자는 돌출된 활성 패턴을 포함하는 기판; 상기 기판 상에서 상기 활성 패턴의 하부를 덮는 소자 분리 패턴; 상기 활성 패턴 상에서 상기 활성 패턴을 가로지르며 제1 방향으로 연장되는 게이트 패턴들, 상기 게이트 패턴들은 상기 제1 방향과 다른 제2 방향으로 서로 이격된 제1 게이트 패턴 및 제2 게이트 패턴을 포함하고; 상기 활성 패턴과 상기 게이트 패턴들 사이에 각각 개재된 게이트 절연막들; 상기 제1 게이트 패턴의 양측 상의 제1 스페이서 패턴들; 상기 제1 게이트 패턴의 상면 및 상기 제1 스페이서 패턴들의 상면 상의 제1 캐핑 패턴; 상기 제1 캐핑 패턴의 상면 제1 절연 패턴; 상기 제2 캐핑 패턴의 양측 상의 제2 스페이서 패턴들; 상기 제2 게이트 패턴의 상면 상에 배치되고, 상기 제1 절연 패턴과 이격된 제2 캐핑 패턴;; 상기 제2 캐핑 패턴의 제1 측벽을 덮는 층간 절연막; 상기 활성 패턴 상에 및 상기 제1 게이트 패턴의 양측에 배치된 소스/드레인 패턴들; 상기 소스/드레인 패턴들 상에 각각 배치되며, 상기 소스/드레인 패턴들과 각각 접속하는 활성 콘택들; 상기 소스/드레인 패턴들과 상기 활성 콘택들 사이의 실리사이드 패턴들; 및 상기 활성 콘택들 중 어느 하나 상에 배치되는 콘택 패턴을 포함할 수 있다. 상기 제1 절연 패턴의 상면은 제2 캐핑 패턴의 상기 상면과 실질적으로 동일한 레벨에 배치될 수 있다.
본 발명에 따르면, 절연 패턴이 제1 캐핑 패턴의 상에 제공될 수 있다. 절연 패턴에 의해 제1 캐핑 패턴의 상면 및 제2 캐핑 패턴의 상면의 레벨 차이가 보완될 수 있다. 절연 패턴은 콘포말하지 않게 형성될 수 있다. 이에 따라, 활성 콘택이 양호하게 형성되어, 소스/드레인 패턴과 접속할 수 있다. 실시예들에 따르면, 반도체 소자의 신뢰성이 향상될 수 있다.
도 1은 실시예들에 따른 반도체 소자의 평면도이다.
도 2a는 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 2b는 도 1의 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 2c는 도 1의 Ⅲ-Ⅲ'선을 따라 자른 단면이다.
도 2d는 도 2a의 Ⅳ영역을 확대 도시하였다.
도 2e는 실시예들에 따른 제1 절연 패턴을 설명하기 위한 도면이다.
도 3a는 실시예들에 따른 반도체 소자를 설명하기 위한 도면이다.
도 3b는 도 3a의 Ⅳ영역을 확대 도시한 도면이다.
도 4a는 실시예들에 따른 제1 절연 패턴을 설명하기 위한 도면이다.
도 4b는 실시예들에 따른 제1 절연 패턴을 설명하기 위한 도면이다.
도 4c는 실시예들에 따른 제1 절연 패턴을 설명하기 위한 도면이다.
도 4d는 실시예들에 따른 제1 절연 패턴을 설명하기 위한 도면이다.
도 4e는 실시예들에 따른 제1 절연 패턴을 설명하기 위한 도면이다.
도 5a 및 도 5b는 실시예들에 따른 반도체 소자를 설명하기 위한 도면들로, 도 1의 Ⅱ-Ⅱ'선 및 Ⅲ-Ⅲ'선 따라 자른 단면들에 각각 해당한다.
도 6a, 도 6b, 및 도 6c는 실시예들에 따른 반도체 소자를 설명하기 위한 도면들이다.
도 7a 내지 도 16c는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호의 구성 요소의 제조는 별도의 설명이 없는 한 앞서 설명한 것과 동일한 방법으로 수행될 수 있다.
이하, 본 발명의 개념에 따른 반도체 소자 및 그 제조 방법을 설명한다.
도 1은 실시예들에 따른 반도체 소자의 평면도이다. 도 2a는 도 1Ⅰ-Ⅰ'선을 따라 자른 단면이다. 도 2b는 도 1의 Ⅱ-Ⅱ'선을 따라 자른 단면이다. 도 2c는 도 1의 Ⅲ-Ⅲ'선을 따라 자른 단면이다. 도 2d는 도 2a의 Ⅳ영역을 확대 도시하였다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1, 도 2a, 도 2b, 및 도 2c를 참조하면, 기판(100) 상에 로직 셀이 제공될 수 있다. 로직 셀 상에는 로직 회로를 구성하는 트랜지스터들이 배치될 수 있다. 기판(100)은 실리콘, 게르마늄, 및/또는 실리콘-게르마늄을 포함하는 반도체 기판일 수 있다. 다른 예로, 기판(100)은 SOI(Silicon on insulator) 기판 또는 화합물 반도체 기판일 수 있다.
활성 패턴(110)이 기판(100)으로부터 돌출될 수 있다. 활성 패턴(110)은 기판(100)의 상부에 형성된 트렌치에 의해 정의될 수 있다. 활성 패턴(110)은 제1 방향(D1)과 나란하게 연장될 수 있다. 제1 방향(D1)은 기판(100)의 바닥면에 평행할 수 있다. 활성 패턴(110)은 반도체 물질로 형성될 수 있다. 예컨대, 활성 패턴(110)은 실리콘으로 형성될 수 있다. 일 예로, 활성 패턴(110)은 기판(100)의 일 부분에 해당할 수 있다. 즉, 활성 패턴(110)은 기판(100)과 경계면 없이 연결될 수 있다. 다른 예로, 활성 패턴(110)은 기판(100)으로부터 성장된 에피택시얼층(epitaxial layer)을 포함할 수 있다. 활성 패턴(110)은 도펀트들을 더 포함할 수 있다.
소자 분리 패턴(130)이 기판(100) 상에 제공되어, 활성 패턴(110)의 측벽들의 하부를 덮을 수 있다. 예를 들어, 소자 분리 패턴(130)은 트렌치의 하부를 채울 수 있다. 소자 분리 패턴(130)은 활성 패턴(110)의 상부를 노출할 수 있다. 소자 분리 패턴(130)에 의해 노출된 활성 패턴(110)의 상부는 활성 핀으로 정의될 수 있다. 소자 분리 패턴(130)은 절연성 물질을 포함할 수 있다. 예를 들어, 소자 분리 패턴(130)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다. 라이너막가 활성 패턴(110) 및 소자 분리 패턴(130) 사이에 더 개재될 수 있다. 라이너막은 실리콘 계열의 절연 물질을 포함할 수 있다.
제1 층간 절연막(IDL1)이 기판(100) 상에 제공될 수 있다. 제1 층간 절연막(IDL1)은 절연성 물질, 예를 들어, 실리콘 산화물, 실리콘 질화막, 실리콘 탄화물, 또는 실리콘 산화질화물 등을 포함할 수 있다.
트랜지스터가 기판(100) 상에 제공될 수 있다. 트랜지스터는 소스/드레인 패턴들(SD), 게이트 절연막(GIL), 및 게이트 패턴(GE)을 포함할 수 있다. 이하, 트랜지스터에 관하여 보다 상세하게 설명한다.
게이트 패턴(GE)은 제2 방향(D2)과 나란하게 연장되고, 활성 패턴(110)을 가로지를 수 있다. 이 때, 제2 방향(D2)은 기판(100)의 하부면에 평행하며, 제1 방향(D1) 방향과 교차할 수 있다. 게이트 패턴(GE) 아래의 활성 패턴(110)은 채널 영역(CH)으로 기능할 수 있다. 게이트 패턴(GE)은 서로 제1 방향(D1)으로 이격된 복수의 게이트 패턴들(GE)을 포함할 수 있다.
도시되지 않았으나, 게이트 패턴들(GE) 각각은 적층된 일함수층 및 도전층을 포함할 수 있다. 일함수층은 일함수를 갖는 도전성 물질로 형성되어, 트랜지스터의 문턱 전압을 조절하는데 기여할 수 있다. 일함수층은 적층된 하부 일함수층 및 상부 일함수층을 포함할 수 있다. 하부 일함수층은 예를 들어, p형 일함수 물질을 포함할 수 있다. 하부 일함수층은 Ti, Ta, Hf, Mo, Al, 중에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 하부 일함수층은 탄소(C)를 더 포함할 수도 있다. 상부 일함수층은 하부 일함수층과 다른 일함수값을 가질 수 있다. 상부 일함수층은 예를 들어, n형 일함수 물질을 포함할 수 있다. 상부 일함수층은 알루미늄(Al) 및 금속 탄화물(carbide)을 포함할 수 있다. 금속 탄화물은 Ti, Ta, W, Ru, Nb, Mo, Hf, 및 La 중 적어도 하나와 탄소가 결합된 화합물일 수 있다. 하부 일함수층 및 상부 일함수층 중에서 적어도 하나는 생략될 수 있다. 도전층은 일함수층 상에 배치되며, 오프닝을 채울 수 있다. 도전층은 텅스텐(W), 알루미늄, 또는 텅스텐 합금을 포함할 수 있다. 게이트 패턴들(GE) 각각은 배리어층을 더 포함할 수 있고, 배리어층은 게이트 절연막(GIL)과 일함수층 사이 또는 일함수층과 도전층 사이에 개재될 수 있다. 배리어층은 금속 질화물, 예를 들어, TiN, TaN, WN, HfN, TiAlN, TaAlN, 또는 HfAlN 등을 포함할 수 있다.
스페이서 패턴들(250)이 게이트 패턴들(GE) 각각의 양측벽 상에 제공될 수 있다. 스페이서 패턴들(250)은 대응되는 게이트 패턴(GE)의 상면 상으로 연장되지 않을 수 있다. 스페이서 패턴들(250) 상면들은 경사질 수 있다. 스페이서 패턴들(250)의 상면들(250a)은 게이트 패턴(GE)의 상면과 동일하거나 더 높은 레벨에 제공될 수 있다. 스페이서 패턴들(250)은 실리콘 질화막 및/또는 실리콘 탄화 질화막을 포함할 수 있다.
게이트 절연막(GIL)은 활성 패턴(110)의 채널 영역(CH)과 게이트 패턴(GE) 사이에 개재될 수 있다. 게이트 절연막(GIL)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 고유전 물질을 포함할 수 있다. 고유전 물질은 실리콘 산화물보다 유전 상수가 클 수 있다. 예를 들어, 고유전 물질은 하프늄 계열의 물질(예를 들어, HfO2, HfSiO, HfSiON, HfON, HfAlO, 또는 HfLaO), 실리케이트 계열의 물질(예를 들어, AlSiO 또는 TaSiO), 지르코늄 계열의 물질(예를 들어, ZrO2 또는 ZrSiO), 란타나이드(lathanides) 계열의 물질(예를 들어, La2O3, Pr2O3, 또는 Dy2O3), 및 4차 산화물(예를 들어, BST((Ba, Sr)TiO3) 또는 PZT(Pb(Zr, Ti)O3)) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(GIL)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(GIL)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(GIL)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(GIL)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
캐핑 패턴들(210, 220)은 제1 캐핑 패턴(210) 및 제2 캐핑 패턴들(220)을 포함할 수 있다. 제1 및 제2 캐핑 패턴들(210, 220)은 복수의 게이트 패턴들(GE) 상에 각각 형성되어, 게이트 패턴들(GE)의 상면을 덮을 수 있다. 제1 및 제2 캐핑 패턴들(210, 220) 각각은 대응되는 한쌍의 스페이서 패턴들(250)의 상면들(250a)을 각각 덮을 수 있다. 예를 들어, 제1 및 제2 캐핑 패턴들(210, 220)은 실리콘 질화물, 실리콘 탄화 질화물, 및/또는 실리콘 탄화 산화질화물을 포함할 수 있다. 다른 예로, 캐핑 패턴들은 실리콘 산화물을 포함할 수 있다.
제2 캐핑 패턴들(220)은 제1 캐핑 패턴(210)과 제1 방향(D1) 또는 제1 방향(D1)의 반대 방향으로 이격 배치될 수 있다. 제2 캐핑 패턴들(220) 각각은 상면(220a), 제1 측벽(220c), 제2 측벽, 및 엣지(220a)를 가질 수 있다. 제2 캐핑 패턴들(220) 각각의 제1 측벽(220c)은 제1 캐핑 패턴(210)을 향할 수 있다. 제2 캐핑 패턴들(220) 각각의 제2 측벽은 제1 측벽(220c)과 대향될 수 있다. 제2 캐핑 패턴들(220) 각각의 제2 측벽은 제1 층간 절연막(IDL1)에 의해 덮힐 수 있다. 제2 캐핑 패턴들(220) 각각의 상면(220a)은 실질적으로 편평(flat)할 수 있다. 예를 들어, 제2 캐핑 패턴들(220) 각각의 상면(220a)은 제1 방향(D1)과 실질적으로 나란할 수 있다. 제2 캐핑 패턴들(220) 각각의 엣지(220e)는 상면(220a)과 제1 측벽(220c)이 만나는 부분 또는 상면(220a)과 제1 측벽(220c)이 만나는 부분일 수 있다. 제2 캐핑 패턴들(220) 각각의 엣지(220e)는 뾰족한 형상 또는 각진 형상을 가질 수 있다.
제1 캐핑 패턴(210)은 평면적 관점에서 제2 캐핑 패턴들(220) 사이에 배치될 수 있다. 제1 캐핑 패턴(210)의 상면(210a)은 제2 캐핑 패턴들(220)의 상면들(220a)보다 낮은 레벨에 배치될 수 있다. 제1 캐핑 패턴(210)의 높이는 제2 캐핑 패턴들(220)의 높이보다 더 작을 수 있다. 어떤 구성 요소의 높이는 상기 구성 요소의 상면과 하면 사이의 최대 간격에 해당할 수 있다. 본 명세서에서 레벨은 수직적 레벨을 의미할 수 있고, 레벨 차이는 제3 방향(D3)과 나란한 방향에서 측정될 수 있다. 제3 방향(D3)은 기판(100)의 하부면에 실질적으로 수직하고, 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다.
도 2d와 같이 제1 캐핑 패턴(210)은 상면(210a), 측면(210c), 및 엣지(210e)를 가질 수 있다. 제1 캐핑 패턴(210)의 엣지(210e)는 상면(200a)과 측면(210c)이 만나는 부분일 수 있다. 제1 캐핑 패턴(210)의 엣지(210e)는 라운드질 수 있다. 예를 들어, 도 2a와 같이 제1 캐핑 패턴(210)의 엣지(210e)는 제2 캐핑 패턴들(220)의 엣지(220e)와 다른 형상을 가질 수 있다. 제1 캐핑 패턴(210)의 엣지(210e)는 제2 캐핑 패턴(220)의 엣지(220e)와 다른 곡률을 가질 수 있다. 제1 캐핑 패턴(210)은 제2 캐핑 패턴(220)과 동일한 물질을 포함할 수 있다.
제1 절연 패턴(300)이 제1 캐핑 패턴(210) 상에 배치될 수 있다. 예를 들어, 제1 절연 패턴(300)은 제1 캐핑 패턴(210)의 상면(210a), 측면(210c), 및 엣지(210e)를 덮을 수 있다.
제1 절연 패턴(300)은 제1 캐핑 패턴(210)을 콘포말하지 않게(non-conformally) 덮을 수 있다. 예를 들어, 제1 절연 패턴(300)은 제1 두께(T1), 제2 두께(T2), 및 제3 두께(T3)를 가질 수 있다. 제1 두께(T1)는 제1 캐핑 패턴(210)의 상면(210a) 상에서의 제1 절연 패턴(300)의 두께일 수 있다. 제2 두께(T2)는 제1 캐핑 패턴(210)의 측면(210c) 상에서의 제1 절연 패턴(300)의 두께일 수 있다. 제3 두께(T3)는 제1 캐핑 패턴(210)의 엣지(210e) 상에서의 제1 절연 패턴(300)의 두께일 수 있다. 제1 두께(T1)는 제2 두께(T2) 및 제3 두께(T3)와 다를 수 있다. 예를 들어, 제1 두께(T1)는 제2 두께(T2)보다 더 클 수 있다. 제3 두께(T3)는 제2 두께(T2)와 다를 수 있다. 예를 들어, 제3 두께(T3)는 제2 두께(T2)보다 크고, 제1 두께(T1)보다 작을 수 있다.
제1 절연 패턴(300)의 상면(300a)은 제2 캐핑 패턴들(220)의 상면들(220a)과 실질적으로 동일한 레벨에 배치될 수 있다. 제1 절연 패턴(300)은 제1 캐핑 패턴(210)의 높이를 보완할 수 있다. 예를 들어, 제1 절연 패턴(300)의 제1 두께(T1) 및 제1 캐핑 패턴(210)의 높이의 합은 제2 캐핑 패턴들(220)의 높이와 실질적으로 동일할 수 있다. 본 명세서에서, 어떤 구성요소들의 두께, 레벨, 너비, 형상, 곡률, 및 조성비가 서로 동일하다는 것은 공정상 발생할 수 있는 오차 범위의 동일성을 의미할 수 있다
제1 절연 패턴(300)은 한쌍의 스페이서 패턴들(250)의 외측벽들 상에 더 제공되어, 스페이서 패턴들(250)의 외측벽들을 덮을 수 있다. 제1 절연 패턴(300)은 제4 두께를 가질 수 있다. 제4 두께는 스페이서 패턴들(250)의 외측벽들 상에서 제1 절연 패턴(300)의 두께일 수 있다. 제4 두께는 2nm이하일 수 있다. 제4 두께가 2nm 이하이므로, 후술할 활성 콘택(AC)이 형성될 공간이 확보될 수 있다. 제1 절연 패턴(300)은 도 2a와 같이 제1 층간 절연막(IDL1)의 내측벽을 더 덮을 수 있다.
제1 절연 패턴(300)은 제1 캐핑 패턴(210)과 동일한 물질을 포함할 수 있다. 제1 절연 패턴(300)은 제1 캐핑 패턴(210)과 동일한 화합물을 포함하되, 제1 절연 패턴(300)의 조성비는 제1 캐핑 패턴(210)의 조성비와 다를 수 있다. 다른 예로, 제1 절연 패턴(300)은 제1 캐핑 패턴(210)과 다른 물질을 포함할 수 있다. 제1 절연 패턴(300)은 제1 추가 원소를 더 포함할 수 있다. 트랜지스터가 NMOSFET인 경우, 제1 추가 원소는 일 예로, 인(P)과 같은 5족 원소일 수 있고, 트랜지스터가 PMOSFET인 경우, 제1 추가 원소는 일 예로, 보론(B)과 같은 3족 원소일 수 있다.
제1 캐핑 패턴(210)은 복수로 제공되고, 제1 절연 패턴(300)은 복수로 제공될 수 있다. 복수의 제1 절연 패턴들(300)은 복수의 제1 캐핑 패턴들(210) 상에 각각 배치될 수 있다. 이하, 간소화를 위해 단수의 제1 캐핑 패턴(210) 및 단수의 제1 절연 패턴(300)에 대해여 기술한다.
제2 절연 패턴들(320)이 제2 캐핑 패턴들(220)의 제1 측벽들(220c) 상에 각각 배치될 수 있다. 제2 절연 패턴들(320)은 대응되는 스페이서 패턴들(250)의 외측벽들 상으로 더 연장될 수 있다. 제2 절연 패턴들(320)은 제1 절연 패턴(300)과 제1 방향(D1)과 나란한 방향으로 이격될 수 있다. 제2 절연 패턴들(320)은 제1 절연 패턴(300)과 동일한 물질을 포함할 수 있다. 제2 절연 패턴(320)은 제2 추가 원소를 더 포함할 수 있다. 제2 추가 원소는 제1 추가 원소와 동일한 원소일 수 있다. 제2 절연 패턴들(320)의 두께들은 제1 절연 패턴(300)의 제1 두께(T1)보다 더 작을 수 있으나, 이에 제약되지 않는다.
소스/드레인 패턴들(SD)이 게이트 패턴들(GE)의 양측의 활성 패턴(110) 상에 제공될 수 있다. 활성 패턴(110)의 상부에 복수개의 리세스 부분들(RS)이 형성될 수 있다. 소스/드레인 패턴들(SD)은 리세스 부분들(RS) 내에 각각 제공될 수 있다. 소스/드레인 패턴들(SD) 사이의 활성 패턴(110)의 부분은 트랜지스터의 채널 영역(CH)으로 기능할 수 있다. 소스/드레인 패턴들(SD)의 상면들은 채널 영역(CH)의 최상부면보다 낮은 레벨에 위치할 수 있다. 도시된 바와 달리, 소스/드레인 패턴들(SD)의 상면들은 채널 영역(CH)의 최상부면과 동일하거나 더 높은 레벨에 위치할 수 있다. 소스/드레인 패턴들(SD)의 상면들은 제1 절연 패턴(300) 및 제2 절연 패턴들(320)에 의해 덮히지 않을 수 있다.
소스/드레인 패턴들(SD)은 에피텍시얼 패턴들일 수 있다. 에피텍시얼 패턴은 에피택시얼 성장 공정에 의해 형성된 패턴을 의미할 수 있다. 소스/드레인 패턴들(SD)은 반도체 물질, 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄(SiGe), 및/또는 실리콘 카바이드(SiC)를 포함할 수 있다. 소스/드레인 패턴들(SD)은 활성 패턴들(110)과 다른 격자 상수를 가질 수 있다. 활성 패턴(110)과 활성 패턴(110)을 구성하는 물질의 격자 상수 차이로 인해, 소스/드레인 패턴들(SD) 사이의 활성 패턴(110)의 채널 영역(CH)에 스트레스가 가해질 수 있다. 상기 스트레스는 압축력일 수 있다. 이와 달리, 상기 스트레스는 인장력일 수 있다.
소스/드레인 패턴들(SD)은 불순물을 더 포함할 수 있다. 상기 불순물은 제1 절연 패턴(300) 내의 제1 추가 원소 및 제2 절연 패턴(320) 내의 제2 추가 원소와 동일한 원소일 수 있다. 트랜지스터가 NMOSFET인 경우, 불순물은 일 예로, 인(P)과 같은 5족 원소일 수 있고, 트랜지스터가 PMOSFET인 경우, 불순물은 일 예로, 보론(B)과 같은 3족 원소일 수 있다. 소스/드레인 패턴들(SD)이 불순물을 포함하여, 트랜지스터의 전기적 특성이 향상될 수 있다.
도 2a와 같이 소스/드레인 패턴들(SD)은 제1 방향(D1)으로 서로 이격 배치될 수 있다. 도 2b와 같이 소스/드레인 패턴들(SD) 중 어느 하나는 복수의 소스/드레인 부분들(SDP)을 포함할 수 있다. 소스/드레인 부분들(SDP)은 활성 패턴들(110) 상에 각각 제공되다. 제2 방향(D2)으로 배열된 소스/드레인 부분들(SDP)은 서로 병합되어(merged), 상기 어느 하나의 소스/드레인 패턴(SD)을 형성할 수 있다. 도시된 바와 달리, 소스/드레인 부분들(SDP)은 제2 방향(D2)에서 서로 이격될 수 있다.
제1 층간 절연막(IDL1)은 제1 콘택홀(491)을 가질 수 있다. 도 2b와 같이 제1 콘택홀(491)은 제1 층간 절연막(IDL1)을 관통하여 소스/드레인 패턴(SD)을 각각 노출시킬 수 있다. 제1 콘택홀(491)은 제2 방향(D2)과 나란한 방향으로 연장될 수 있다. 제1 콘택홀(491)은 제1 절연 패턴(300)의 측벽을 노출시킬 수 있다. 제1 콘택홀(491)은 도 2a와 같이 복수개로 제공될 수 있다.
활성 콘택들(AC)이 소스/드레인 패턴들(SD) 상에 각각 제공되어, 소스/드레인 패턴들(SD)과 각각 접속할 수 있다. 활성 콘택들(AC)은 제1 콘택홀들(491)의 하부들 내에 각각 제공될 수 있다. 활성 콘택들(AC) 각각은 평면적 관점에서 제2 방향(D2)과 나란한 방향으로 연장될 수 있다. 도 2a와 같이 활성 콘택들(AC)은 서로 제1 방향(D1)과 나란한 방향으로 이격되며, 서로 전기적으로 분리될 수 있다. 제1 콘택 패턴들(CP1)은 인접한 게이트 패턴들(GE) 사이에 각각 배치될 수 있다. 활성 콘택들(AC)은 도 2b와 같이 제1 층간 절연막(IDL1) 내에 배치될 수 있다.
활성 콘택들(AC)은 자기 정렬된 콘택(self-aligned contact)일 수 있다. 예를 들어, 활성 콘택들(AC)은 제1 절연 패턴(300)을 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택들(AC) 각각은 제1 절연 패턴(300)의 측벽의 적어도 일부를 덮을 수 있다. 활성 콘택들(AC)의 상면들은 제1 절연 패턴(300)의 상면(300a)보다 낮은 레벨에 배치될 수 있다. 다른 예로, 활성 콘택들(AC) 중 적어도 하나는 이웃한 제1 절연 패턴(300) 및 제2 절연 패턴(320)을 이용하여 자기 정렬적으로 형성될 수 있다. 이 경우, 상기 활성 콘택(AC)은 이웃한 제1 절연 패턴(300)의 측면 및 제2 절연 패턴(320)의 측벽을 덮을 수 있다.
활성 콘택들(AC) 각각은 제1 배리어 패턴(410) 및 제1 도전 패턴(420)을 포함할 수 있다. 제1 배리어 패턴(410)은 제1 도전 패턴(420)과 제1 절연 패턴(300) 사이 및 제1 도전 패턴(420)과 대응되는 소스/드레인 패턴(SD) 사이에 개재될 수 있다. 제1 배리어 패턴(410)은 제1 도전 패턴(420)의 측벽들 및 바닥면을 콘포말하게 덮을 수 있다. 제1 배리어 패턴(410)은 제1 도전 패턴(420)의 상면을 덮지 않을 수 있다. 제1 배리어 패턴(410)은 금속 질화막, 예를 들어 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막 중 적어도 하나를 포함할 수 있다.
제1 도전 패턴(420)은 제1 배리어 패턴(410) 상에 배치될 수 있다. 제1 도전 패턴(420)은 제1 배리어 패턴(410)과 다른 물질을 포함할 수 있다. 제1 도전 패턴(420)은 금속 물질, 예를 들어 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다.
실리사이드 패턴들(413)이 활성 콘택들(AC) 및 소스/드레인 패턴들(SD) 사이에 각각 개재될 수 있다. 활성 콘택들(AC)은 실리사이드 패턴들(413)을 통해 소스/드레인 패턴들(SD)과 각각 전기적으로 연결될 수 있다. 실리사이드 패턴들(413)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있다. 금속 실리사이드는 예를 들어, 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
매립 패턴들(450)이 활성 콘택들(AC) 상에 각각 배치되어, 활성 콘택들(AC)의 상면들을 덮을 수 있다. 매립 패턴들(450)은 제1 콘택홀들(491)의 상부들을 각각 채울 수 있다. 매립 패턴(450)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화질화물, 및/또는 실리콘 탄화 산화 질화물과 같은 실리콘계 절연 물질을 포함할 수 있다. 매립 패턴들(450)의 상면들은 제1 절연 패턴(300)의 상면(300a)과 공면(coplanar)을 이룰 수 있다. 매립 패턴들(450) 각각은 도 2b와 같이 제2 콘택홀(492)을 가질 수 있다. 제2 콘택홀(492)은 대응되는 매립 패턴(450)을 관통하며, 대응되는 활성 콘택(AC)을 노출시킬 수 있다.
제1 콘택 패턴(CP1)이 제2 콘택홀(492) 내에서 대응되는 활성 콘택(AC) 상에 배치될 수 있다. 제1 콘택 패턴(CP1)은 대응되는 활성 콘택(AC)과 전기적으로 연결될 수 있다.
제1 콘택 패턴(CP1)은 제1 절연 패턴(300)을 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 제1 절연 패턴(300)의 측벽을 덮을 수 있다. 제1 콘택 패턴(CP1)의 상면은 제1 절연 패턴(300)의 상면들(300a)과 공면(coplanar)을 이룰 수 있다. 제1 콘택 패턴(CP1)의 상면은 매립 패턴들(450)의 상면들과 실질적으로 동일한 레벨에 배치될 수 있다. 제1 절연 패턴(300)은 제1 캐핑 패턴(210)과 제1 콘택 패턴(CP1) 사이 및 제1 캐핑 패턴(210)과 매립 패턴(450) 사이에 개재될 수 있다. 상기 제1 절연 패턴(300)의 측면은 서로 대향되는 제1 측면 및 제2 측면을 가질 수 있다. 제1 절연 패턴(300)의 제1 측면은 제1 콘택 패턴(CP1)에 의해 덮히고, 제1 절연 패턴(300)의 제2 측면은 대응되는 매립 패턴(450)에 의해 덮힐 수 있다.
제1 콘택 패턴(CP1)은 제2 배리어 패턴(430) 및 제2 도전 패턴(440)을 포함할 수 있다. 제2 배리어 패턴(430)은 제2 도전 패턴(440)과 제1 절연 패턴(300) 사이, 제1 도전 패턴(420)과 제1 도전 패턴(420) 사이에 개재될 수 있다. 도 2b와 같이 제2 배리어 패턴(430)은 제1 도전 패턴(420)과 대응되는 매립 패턴(450) 사이에 개재될 수 있다. 제2 배리어 패턴(430)은 제2 도전 패턴(440)의 측벽들 및 바닥면을 덮을 수 있다. 제2 배리어 패턴(430)은 제2 도전 패턴(440)의 상면을 덮지 않을 수 있다. 제2 배리어 패턴(430)은 금속 질화막, 예를 들어 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막 중 적어도 하나를 포함할 수 있다. 제2 도전 패턴(440)은 제2 배리어 패턴(430) 상에 배치될 수 있다. 제2 도전 패턴(440)은 제2 배리어 패턴(430)과 다른 물질을 포함할 수 있다. 제2 도전 패턴(440)은 제1 도전 패턴(420)과 동일 또는 상이한 물질을 포함할 수 있다. 제2 도전 패턴(440)은 금속 물질, 예를 들어 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다.
도 1과 같이 제1 콘택 패턴(CP1)은 복수개로 제공되고, 복수의 제1 콘택 패턴들(CP1)은 활성 콘택들(AC)과 각각 접속할 수 있다. 제1 콘택 패턴들(CP1)은 서로 전기적으로 분리될 수 있다. 인접한 소스/드레인 패턴들(SD) 상의 제1 콘택 패턴들(CP1)은 서로 제1 방향(D1)으로 정렬되지 않을 수 있다. 이에 따라, 제1 콘택 패턴들(CP1)이 보다 용이하게 형성될 수 있다.
제1 배선 패턴들(610)이 제1 콘택 패턴들(CP1) 상에 각각 배치될 수 있다. 제1 배선 패턴들(610)은 평면적 관점에서 제1 방향(D1)으로 연장될 수 있다. 제1 배선 패턴들(610)은 제2 방향(D2)으로 서로 이격될 수 있다. 이하, 간소화를 위해 단수의 제1 콘택 패턴(CP1) 및 단수의 제1 배선 패턴(610)에 대해 기술한다.
제2 콘택 패턴(CP2)이 제1 캐핑 패턴(210) 및 제1 절연 패턴(300)을 관통하며 중 제공될 수 있다. 제2 콘택 패턴(CP2)이 게이트 패턴들(GE) 중 어느 하나 상에 배치되어, 상기 어느 하나의 게이트 패턴(GE)과 접속할 수 있다. 제2 콘택 패턴(CP2)은 제1 콘택 패턴(CP1)과 옆으로 이격되며, 전기적으로 분리될 수 있다.
제2 콘택 패턴들(CP2) 각각은 제3 배리어 패턴(433) 및 제3 도전 패턴(443)을 포함할 수 있다. 제3 배리어 패턴(433)은 제3 도전 패턴(443)의 측벽들 및 바닥면을 덮을 수 있다. 제3 배리어 패턴(433)은 제3 도전 패턴(443)의 상면을 덮지 않을 수 있다. 제3 배리어 패턴(433)은 금속 질화막, 예를 들어 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막 중 적어도 하나를 포함할 수 있다. 제3 배리어 패턴(433)은 제2 배리어 패턴(430)과 동일한 물질을 포함할 수 있으나, 이에 제약되지 않는다. 제3 도전 패턴(443)은 제3 배리어 패턴(433) 상에 배치될 수 있다. 제3 도전 패턴(443)은 제2 도전 패턴(440)과 동일한 물질을 포함할 수 있으나, 이에 제약되지 않는다. 제3 도전 패턴(443)은 금속 물질, 예를 들어 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다.
도시된 바와 달리, 제2 배리어 패턴(430) 및 제3 배리어 패턴(433)은 생략될 수 있다.
제2 배선 패턴(620)이 제2 콘택 패턴(CP2) 상에 배치되어, 제2 콘택 패턴(CP2)과 접속할 수 있다. 제2 배선 패턴(620)은 제1 배선 패턴(610)과 이격되며, 절연될 수 있다. 제2 배선 패턴(620)은 금속 물질을 포함할 수 있다. 도시되지 않았으나, 복수의 제2 배선 패턴들(620)이 복수의 제2 콘택 패턴들(CP2)과 각각 접속할 수 있다. 복수의 제2 콘택 패턴들(CP2)은 복수의 게이트 패턴들(GE)과 각각 접속할 수 있다. 이하, 간소화를 위해 단수의 제2 콘택 패턴(CP2)에 대해 기술한다.
실시예들에 따르면, 제1 콘택 패턴(CP1)은 제2 콘택 패턴(CP2)과 소정의 거리로 이격될 것이 요구될 수 있다. 제1 콘택 패턴(CP1) 및 제2 콘택 패턴(CP2) 사이의 거리가 지나치게 가까운 경우, 제1 콘택 패턴(CP1) 및 제2 콘택 패턴(CP2) 사이의 전기적 쇼트가 발생할 수 있다. 실시예들에 따르면, 매립 패턴(450), 제1 캐핑 패턴(210), 및 제1 절연 패턴(300)이 제1 콘택 패턴(CP1) 및 제2 콘택 패턴(CP2) 사이에 배치되어, 제1 콘택 패턴(CP1) 및 제2 콘택 패턴(CP2)이 서로 양호하게 이격될 수 있다. 제1 콘택 패턴(CP1) 및 제2 콘택 패턴(CP2) 사이의 전기적 쇼트가 방지될 수 있다.
제1 절연 패턴(300)이 생략된 경우, 제1 캐핑 패턴(210)의 상면(210a) 및 제2 캐핑 패턴(220)의 상면(220a)의 레벨 차이로 인해, 제1 콘택 패턴(CP1) 및 제2 콘택 패턴(CP2) 중에서 적어도 하나가 양호하게 형성되기 어려울 수 있다. 실시예들에 따르면, 제1 절연 패턴(300)이 제공되므로, 제1 캐핑 패턴(210)의 상면(210a) 및 제2 캐핑 패턴(220)의 상면(220a)의 레벨 차이가 보완될 수 있다. 이에 따라, 제1 콘택 패턴(CP1) 및 제2 콘택 패턴(CP2)이 양호하게 형성되고, 반도체 소자의 신뢰성이 향상될 수 있다.
제2 층간 절연막(IDL2)이 제1 층간 절연막(IDL1), 제1 캐핑 패턴(210)의 상면(210a), 제1 절연 패턴(300)의 상면(300a), 제2 캐핑 패턴들(220)의 상면들(220a), 및 제2 절연 패턴들(320)의 상면들, 매립 패턴(450)의 상면 상에 배치될 수 있다. 제2 층간 절연막(IDL2)은 제1 배선 패턴(610) 및 제2 배선 패턴들(620) 덮을 수 있다. 도시된 바와 달리, 제2 층간 절연막(IDL2)은 제1 배선 패턴(610)과 제1 절연 패턴(300) 사이 및 제2 배선 패턴(620)과 제1 절연 패턴(300) 사이로 더 연장될 수 있다. 제2 층간 절연막(IDL2)은 실리콘 계열의 절연 물질을 포함할 수 있다.
도 2e는 실시예들에 따른 제1 절연 패턴을 설명하기 위한 도면으로, 도 2a의 Ⅳ영역을 확대 도시한 도면에 대응된다.
도 2e를 참조하면, 제1 절연 패턴(300)은 제1 캐핑 패턴(210)의 측면(210c), 엣지(210e), 및 상면(210a)을 덮을 수 있다, 제1 캐핑 패턴(210)의 엣지(210e)는 라운드질 수 있다. 제1 절연 패턴(300)의 제1 두께(T1)는 제3 두께(T3)보다 더 작을 수 있다. 제1 절연 패턴(300)의 제1 두께(T1)는 제2 두께(T2)보다 더 작을 수 있다. 도시된 바와 달리, 제1 두께(T1)는 제3 두께(T3)보다 작되, 제2 두께(T2)보다 더 클 수 있다. 또 다른 예로, 제1 두께(T1)은 제2 두께(T2) 또는 제3 두께(T3)와 동일할 수 있다.
제1 절연 패턴(300)은 스페이서 패턴들(250)의 외측벽들 상으로 더 연장될 수 있다. 제1 절연 패턴(300)은 스페이서 패턴들(250)의 외측벽들 상에서 제4 두께를 가질 수 있다. 제4 두께는 2nm이하일 수 있다. 제4 두께는 제2 두께(T2)와 같거나 더 작을 수 있다.
도 3a는 실시예들에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면이다. 도 3b는 도 3a의 Ⅳ영역을 확대 도시한 도면이다.
도 3a 및 도 3b를 참조하면, 반도체 소자는 기판(100), 소자 분리 패턴(130), 게이트 패턴(GE), 스페이서 패턴들(250), 활성 콘택(AC), 제1 캐핑 패턴(210), 제2 캐핑 패턴(220), 제1 절연 패턴(300), 제2 절연 패턴(320), 제1 콘택 패턴(CP1), 제2 콘택 패턴(CP2), 및 매립 패턴(450)을 포함할 수 있다.
제1 절연 패턴(300)은 제1 캐핑 패턴(210)의 측면(210c) 및 엣지(210e)를 덮되, 제1 캐핑 패턴(210)의 상면(210a)을 덮지 않을 수 있다. 제1 절연 패턴(300)의 상면(300a)은 제1 캐핑 패턴(210)의 상면(210a)과 공면(coplanar)을 이루며, 실질적으로 동일한 레벨에 배치될 수 있다. 제1 캐핑 패턴(210)의 상면(210a)은 제2 절연 패턴(320)의 상면, 제2 캐핑 패턴(220)의 상면(220a), 및 매립 패턴(450)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다.
도 4a는 실시예들에 따른 제1 절연 패턴을 설명하기 위한 도면으로, 도 2a의 Ⅳ영역을 확대 도시한 도면에 대응된다.
도 4a를 참조하면, 제1 절연 패턴(300)은 제1 캐핑 패턴(210)의 측면(210c), 엣지(210e), 및 상면(210a)을 덮을 수 있다. 제1 캐핑 패턴(210)의 엣지(210e)는 라운드질 수 있다. 제1 캐핑 패턴(210)의 엣지(210e) 상의 제1 절연 패턴(300)은 제1 콘택홀(491)의 입구를 정의할 수 있다. 제1 콘택홀(491)은 비교적 작은 너비를 가질 수 있다. 제1 캐핑 패턴(210)의 엣지(210e) 상의 제1 절연 패턴(300)은 제1 캐핑 패턴(210)의 측면(210c) 상의 제1 절연 패턴(300) 더 돌출될 수 있다. 제1 절연 패턴(300)의 제2 두께(T2)는 제1 두께(T1) 및 제3 두께(T3) 보다 더 클 수 있다.
도 4b는 실시예들에 따른 제1 절연 패턴을 설명하기 위한 도면으로, 도 2a의 Ⅳ영역을 확대 도시한 도면에 대응된다.
도 4b를 참조하면, 제1 절연 패턴(300)은 제1 캐핑 패턴(210)의 측면(210c), 엣지(210e), 및 상면(210a)을 덮을 수 있다. 다만, 제1 절연 패턴(300)은 스페이서 패턴들(250)의 적어도 일부를 덮지 않을 수 있다. 예를 들어, 제1 절연 패턴(300)은 스페이서 패턴들(250)의 외측벽들의 하부들을 덮지 않을 수 있다. 스페이서 패턴들(250)의 외측벽들의 적어도 일부는 활성 콘택들(AC)과 각각 직접 물리적으로 접촉할 수 있다.
도시된 바와 달리, 제1 절연 패턴(300)은 스페이서 패턴들(250)의 외측벽들의 상부들 및 하부들을 덮지 않을 수 있다. 제1 절연 패턴(300)은 스페이서 패턴들(250)과 이격될 수 있다.
도 4c는 실시예들에 따른 제1 절연 패턴을 설명하기 위한 도면으로, 도 2a의 Ⅳ영역을 확대 도시한 도면에 대응된다. 이하, 단수의 스페이서 패턴에 대해 기술한다.
도 2a 및 도 4c를 참조하면, 제1 절연 패턴(300)은 제1 캐핑 패턴(210)의 상면(210a)을 덮을 수 있다. 다만, 제1 절연 패턴(300)은 스페이서 패턴들(250) 및 제1 캐핑 패턴(210)의 측면(210c)을 덮지 않을 수 있다. 제1 캐핑 패턴(210)의 측면(210c)은 매립 패턴(450) 및 제1 콘택 패턴(CP1) 중 적어도 하나와 직접 물리적으로 접촉할 수 있다. 제1 절연 패턴(300)은 제1 캐핑 패턴(210)의 엣지(210e)를 더 덮을 수 있다. 다른 예로, 제1 절연 패턴(300)은 제1 캐핑 패턴(210)의 엣지(210e)를 덮지 않을 수 있다.
이 경우, 도 2a에서 설명한 제2 절연 패턴(320)은 제공되지 않고, 제2 캐핑 패턴(220)의 제1 측벽(220c)은 매립 패턴(450)과 직접 물리적으로 접촉할 수 있다.
도 4d는 실시예들에 따른 제1 절연 패턴을 설명하기 위한 도면으로, 도 2a의 Ⅳ영역을 확대 도시한 도면에 대응된다.
도 4d를 참조하면, 게이트 패턴(GE)의 상면은 스페이서 패턴(250)의 상면(250a)과 동일하거나 더 높은 레벨에 배치될 수 있다. 스페이서 패턴(250) 상면(250a)은 경사질 수 있다. 예를 들어, 스페이서 패턴(250)의 상면(250a)은 제1 상면 및 제2 상면을 가질 수 있다. 스페이서 패턴(250)의 제1 상면은 평면적 관점에서 게이트 패턴(GE) 및 제2 상면 사이에 제공될 수 있다. 스페이서 패턴(250)의 제1 상면은 제2 상면보다 더 높은 레벨에 배치될 수 있다.
도 4e는 실시예들에 따른 제1 절연 패턴을 설명하기 위한 도면으로, 도 2a의 Ⅳ영역을 확대 도시한 도면에 대응된다.
도 4e를 참조하면, 게이트 패턴(GE)의 상면은 스페이서 패턴(250)의 상면들(250a)과 동일한 레벨에 배치될 수 있다. 게이트 패턴(GE)의 상면은 편평할 수 있고, 스페이서 패턴(250)의 상면(250a)은 편평할 수 있다.
도 5a 및 도 5b는 실시예들에 따른 반도체 소자를 설명하기 위한 도면들로, 도 1의 Ⅱ-Ⅱ'선을 따라 자른 단면 및 도 1의 Ⅲ-Ⅲ'선 따라 자른 단면들에 각각 해당한다.
도 5a 및 도 5b를 참조하면, 반도체 소자는 기판(100), 소자 분리 패턴(130), 게이트 패턴(GE), 스페이서 패턴들(250), 활성 콘택(AC), 제1 캐핑 패턴(210), 제2 캐핑 패턴(220), 제1 절연 패턴(300), 제2 절연 패턴(320), 제1 콘택 패턴(CP1), 제2 콘택 패턴(CP2), 및 매립 패턴(450)을 포함할 수 있다.
활성 콘택들(AC)의 하면들은 활성 패턴(110)의 채널 영역(CH)의 상면과 동일하거나 더 높은 레벨에 배치될 수 있다. 도 5b와 같이 활성 콘택들(AC)의 하면들은 실질적으로 편평할 수 있다. 제1 층간 절연막(IDL1)의 적어도 일부가 소스/드레인 패턴(SD) 및 대응되는 활성 콘택(AC) 사이에 더 개재될 수 있다. 활성 콘택들(AC)의 하면들의 레벨 및 형상은 도시된 바에 제약되지 않고 다양하게 변형될 수 있다.
도 6a, 도 6b, 및 도 6c는 실시예들에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 Ⅰ-Ⅰ선 Ⅱ-Ⅱ'선, 및 Ⅲ-Ⅲ'선을 따라 자른 단면들에 각각 해당한다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6a, 도 6b, 및 도 6c를 참조하면, 반도체 소자는 기판(100), 소자 분리 패턴(130), 게이트 패턴(GE), 스페이서 패턴들(250), 소스/드레인 패턴들(SD), 제1 캐핑 패턴(210), 제2 캐핑 패턴(220), 제1 절연 패턴(300), 제2 절연 패턴(320), 활성 콘택(AC), 제1 콘택 패턴(CP1), 제2 콘택 패턴(CP2), 및 매립 패턴(450)을 포함할 수 있다.
활성 패턴(110)이 기판(100)으로부터 돌출될 수 있다. 소자 분리 패턴(130)이 기판(100) 상에 제공되어, 활성 패턴(110)의 측벽들의 하부를 덮을 수 있다. 채널 패턴(CHP)이 활성 패턴(110) 상에 제공될 수 있다. 채널 패턴(CHP)은 수직적으로 적층된 반도체 패턴들(122)을 포함할 수 있다. 반도체 패턴들(122)은 제3 방향(D3)으로 서로 이격될 수 있다. 반도체 패턴들(122) 각각은 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 일 예로, 반도체 패턴들(122) 각각은 결정질 실리콘(crystalline silicon)을 포함할 수 있다.
소스/드레인 패턴들(SD)이 활성 패턴(110) 상에 제공될 수 있다. 소스/드레인 패턴들(SD)은 앞서 설명한 바와 실질적으로 동일할 수 있다. 다만, 한 쌍의 소스/드레인 패턴들(SD) 사이에 채널 패턴(CHP)이 개재될 수 있다. 한 쌍의 소스/드레인 패턴들(SD)은 채널 패턴(CHP)의 복수의 반도체 패턴들(122)에 의해 서로 연결될 수 있다. 채널 패턴(CHP)의 반도체 패턴들(122)은 트랜지스터의 채널로 기능할 수 있다.
게이트 패턴(GE)이 활성 패턴들(110)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 게이트 패턴들(GE) 각각은 채널 패턴(CHP) 상에 배치되며, 채널 패턴(CHP)과 수직적으로 오버랩될 수 있다. 게이트 패턴(GE)은 제1 부분(GE1), 제2 부분(GE2), 및 제3 부분(GE3)을 포함할 수 있다. 게이트 패턴(GE)의 제1 부분(GE1)은 활성 패턴(110)과 최하부 반도체 패턴(122) 사이에 개재될 수 있다. 게이트 패턴(GE)의 제2 부분(GE2)은 반도체 패턴들(122) 사이에 개재될 수 있다. 게이트 패턴(GE)의 제3 부분(GE3)은 최상부 반도체 패턴(122) 상에 배치될 수 있다. 게이트 패턴(GE)의 제1 부분(GE1), 제2 부분(GE2), 및 제3 부분(GE3)은 서로 연결될 수 있다.
게이트 패턴(GE)은 반도체 패턴들(122) 각각의 상면, 바닥면 및 측벽들 상에 제공될 수 있다. 실시예에 따른 트랜지스터는, 게이트 패턴(GE)이 채널 패턴(CHP)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET)일 수 있다.
한 쌍의 스페이서 패턴들(250)이 게이트 패턴(GE)의 제3 부분(GE3)의 양 측벽들 상에 각각 배치될 수 있다. 제1 및 제2 캐핑 패턴들(220) 각각은 대응되는 게이트 패턴(GE) 및 스페이서 패턴들(250) 상에 제공될 수 있다. 제1 및 제2 캐핑 패턴들(220) 각각은 게이트 패턴(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 제1 캐핑 패턴(210), 제2 캐핑 패턴(220), 제1 절연 패턴(300), 제2 절연 패턴(320), 매립 패턴(450), 제2 콘택 패턴(CP2), 제2 콘택 패턴(CP2), 매립 패턴(450)은 앞서 설명한 바와 실질적으로 동일할 수 있다.
이하, 도 7a 내지 도 16c는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다. 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a는 도 1의 I-I'선을 따라 자른 단면들에 대응된다. 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 및 도 16b는 도 1의 II-II'선을 따라 자른 단면들에 대응된다. 도 7c, 도 8c, 도 9c, 도 10c, 도 11c, 도 12c, 도 13c, 도 14c, 도 15c, 및 도 16c는 도 1의 Ⅲ-Ⅲ'선을 따라 자른 단면들에 대응된다.
도 1, 도 7a, 도 7b, 및 도 7c를 참조하면, 기판(100)으로부터 돌출된 활성 패턴(110)이 형성될 수 있다. 활성 패턴(110)의 형성 공정은 기판(100) 상에 마스크 패턴을 형성한 후, 이를 식각 마스크로 기판(100)에 트렌치를 형성하는 것을 포함할 수 있다. 소자 분리 패턴(130)이 기판(100) 상에 형성되어, 활성 패턴(110)의 측벽들의 하부들을 덮을 수 있다. 활성 패턴(110)의 상부는 소자 분리 패턴(130)에 의해 노출될 수 있다. 소자 분리 패턴(130)은 STI(Shallow Trench Isolation) 방법으로 형성될 수 있다.
희생 게이트 패턴들(미도시)이 기판(100) 상에 형성되어, 활성 패턴(110)을 가로지르며, 제2 방향(D2)과 나란하게 연장될 수 있다. 희생 게이트 패턴들 각각은 대응되는 활성 패턴(110)의 일부를 덮되, 활성 패턴(110)의 다른 일부를 노출시킬 수 있다. 희생 게이트 패턴들은 폴리실리콘을 포함할 수 있다.
스페이서 패턴들(250)이 기판(100) 상에 형성되어, 희생 게이트 패턴들의 측벽들을 각각 덮을 수 있다. 각각 형성될 수 있다. 스페이서 패턴들(250)을 형성하는 것은 스페이서 막을 형성하는 것 및 상기 스페이서막을 식각 공정에 의해 패터닝하는 것을 포함할 수 있다.
희생 게이트 패턴들 및 스페이서 패턴들(250)에 의해 노출된 활성 패턴(110)이 식각되어, 리세스 부분들(RS)이 활성 패턴(110) 내에 형성될 수 있다. 리세스 부분들(RS)은 희생 게이트 패턴들의 양측들에 형성될 수 있다.
소스/드레인 패턴들(SD)은 희생 게이트 패턴의 양측의 활성 패턴(110) 상에 형성될 수 있다. 소스/드레인 패턴들(SD)은 활성 패턴(110)의 리세스 부분들(RS)로부터 에피텍시얼 패턴을 성장시켜 형성될 수 있다. 소스/드레인 패턴들(SD)이 형성됨에 따라, 채널 영역(CH)이 소스/드레인 패턴들(SD) 사이의 활성 패턴(110) 내에 형성될 수 있다. 활성 패턴(110)의 채널 영역(CH)의 상면은 리세스 부분들(RS)의 바닥면보다 높은 레벨에 배치될 수 있다. 제1 층간 절연막(IDL1)이 형성되어, 소스/드레인 패턴들(SD)을 덮을 수 있다.
이후, 희생 게이트 패턴들이 제거되어, 게이트 오프닝들을 제1 층간 절연막(IDL1) 내에 형성할 수 있다. 게이트 오프닝들 각각은 스페이서 패턴들(250) 사이에서 활성 패턴(110)의 채널 영역(CH)을 노출시킬 수 있다.
게이트 절연막들(GIL) 및 게이트 패턴들(GE)이 게이트 오프닝들 내에 형성될 수 있다. 게이트 절연막(GIL) 및 게이트 패턴들(GE)은 앞서 설명한 바와 실질적으로 동일할 수 있다. 게이트 패턴들(GE)은 서로 제1 방향(D1)과 나란한 방향으로 이격된 제1 게이트 패턴들 및 제2 게이트 패턴들을 포함할 수 있다.
제1 예비 캐핑 패턴들(210P)은 제1 게이트 패턴들 및 한쌍의 스페이서 패턴들(250) 상에 각각 형성될 수 있다. 여기에서, 상기 한쌍의 스페이서 패턴들(250) 사이에 상기 제1 게이트 패턴들 각각 배치될 수 있다. 제1 예비 캐핑 패턴들(210P)은 실리콘 질화물, 실리콘 탄화 질화물, 및/또는 실리콘 탄화 산화질화물을 포함할 수 있다.
제2 캐핑 패턴들(220)은 제2 게이트 패턴들 및 한쌍의 스페이서 패턴들(250) 상에 형성될 수 있다. 제2 캐핑 패턴들(220)은 제1 예비 캐핑 패턴들(210P)과 동일한 물질을 포함할 수 있다. 제2 캐핑 패턴들(220)은 제1 예비 캐핑 패턴들(210P)과 단일 공정에 의해 형성될 수 있다. 제2 캐핑 패턴들(220) 사이에 제1 예비 캐핑 패턴들(210P)이 배치될 수 있다. 제2 캐핑 패턴(220)은 제1 예비 캐핑 패턴(210P)과 실질적으로 동일한 형상을 가질 수 있다. 예를 들어, 제1 예비 캐핑 패턴(210P) 및 제2 캐핑 패턴(220)은 각각은 상면, 측면, 및 엣지를 가질 수 있다. 제1 예비 캐핑 패턴(210P)의 상면은 제2 캐핑 패턴(220)의 상면(220a)과 실질적으로 동일한 레벨에 배치될 수 있다. 제1 예비 캐핑 패턴(210P)의 엣지 및 제2 캐핑 패턴(220)의 엣지(220e)는 각질 수 있다.
제1 상부막(810)이 제1 예비 캐핑 패턴들(210P)의 상면들, 제2 캐핑 패턴들(220)이 상면들(220a), 및 제1 층간 절연막(IDL1)의 상면 상에 형성될 수 있다. 제1 상부막(810)은 테트라 에틸 오소실리케이트(tetraethyl orthosilicate, TEOS) 및/또는 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
제2 상부막(820), 제3 상부막(830), 제4 상부막(840), 제5 상부막(850), 및 제6 상부막(860)이 제1 상부막(810) 상에 차례로 형성될 수 있다. 제2 상부막(820)은 실리콘계 산화물과 같은 절연 물질을 포함할 수 있다. 제2 상부막(820)은 원자층 증착 공정에 의해 형성될 수 있다. 제2 상부막(820)의 두께는 제1 상부막(810)의 두께보다 더 작을 수 있다. 제3 상부막(830)은 금속 및/또는 금속 질화물을 포함할 수 있다. 예를 들어, 제3 상부막(830)은 티타늄, 티타늄 질화물, 텅스텐, 텅스텐 질화물, 탄탈륨, 탄탈륨 질화물, 및/또는 이들의 조합을 포함할 수 있다. 제4 상부막(840)은 실리콘 산화물을 포함할 수 있다. 제4 상부막(840)의 두께는 제3 상부막(830)의 두께보다 더 클 수 있다. 제5 상부막(850)은 스핀-온-하드마스크(Spin-on Hardmask, SOH)막을 포함할 수 있다. 제6 상부막(860)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화 질화물을 포함할 수 있다. 제6 상부막(860)은 p형 불순물을 더 포함할 수 있다. 도시된 바와 달리, 제1 내지 제6 상부막들(810, 820, 830, 840, 850, 860) 중에서 적어도 하나는 생략될 수 있다. 다른 예로, 추가 상부막이 제1 내지 제6 상부막들(810, 820, 830, 840, 850, 860) 중 어느 하나 상에 더 배치될 수 있다.
포토레지스트 패턴(900)이 제6 상부막(860) 상에 형성될 수 있다. 포토 레지시트 패턴은 제6 상부막(860)을 노출시키는 가이드 오프닝을 가질 수 있다. 포토레지스트 패턴(900)은 제2 캐핑 패턴들(220)과 수직적으로 오버랩될 수 있다. 포토레지스트 패턴(900)은 제1 예비 캐핑 패턴들(210P)과 수직적으로 오버랩되지 않을 수 있다.
도 1, 도 8a, 도 8b, 및 도 8c를 참조하면, 오프닝(890)이 제1 내지 제3 상부막들(810, 820, 830) 및 제1 층간 절연막(IDL1) 내에 형성될 수 있다. 오프닝(890)을 형성하는 것은 포토레지스트 패턴(900)을 마스크 패턴으로 사용한 식각 공정에 의해 제1 내지 제6 상부막들(810, 820, 830, 840, 850, 860) 및 제1 층간 절연막(IDL1)을 패터닝하는 것을 포함할 수 있다.
오프닝(890)은 소스/드레인 패턴들(SD) 및 스페이서 패턴들(250)을 노출시킬 수 있다. 오프닝(890)의 형성 과정에서 제1 예비 캐핑 패턴들(210P)은 식각 공정에 노출될 수 있다. 제1 예비 캐핑 패턴들(210P)이 식각 공정에 의해 리세스되어, 제1 캐핑 패턴들(210)을 각각 형성될 수 있다. 제1 캐핑 패턴들(210)은 오프닝(890)에 노출될 수 있다. 제2 캐핑 패턴들(220)은 식각 공정에 노출되지 않을 수 있다. 이에 따라, 제1 캐핑 패턴들(210) 각각의 상면(210a)은 제2 캐핑 패턴들(220)의 상면들(220a)보다 더 낮은 레벨에 배치될 수 있다. 제1 캐핑 패턴들(210) 각각의 엣지(210e)는 식각 공정에 의해 리세스되어, 라운드질 수 있다. 제1 캐핑 패턴들(210) 각각의 엣지(210e)의 형상은 제2 캐핑 패턴(220)의 엣지(220e)의 형상과 다를 수 있다. 제1 캐핑 패턴들(210) 각각의 엣지(210e)는 제2 캐핑 패턴(220)의 엣지(220e)보다 더 라운드질 수 있다.
제2 캐핑 패턴들(220) 제2 측벽들 상의 제1 층간 절연막(IDL1)은 제거되지 않을 수 있다. 제2 캐핑 패턴들(220) 제1 측벽들(220c)은 제2 측벽들과 대향되고, 오프닝(890)에 노출될 수 있다.
도 9b와 같이, 오프닝(890)의 형성 공정 동안, 소스/드레인 패턴들(SD) 상의 제1 층간 절연막(IDL1)의 부분이 제거되어, 소스/드레인 패턴들(SD)이 노출될 수 있다. 노출된 소스/드레인 패턴들(SD)이 더 식각되어, 소스/드레인 패턴들(SD)의 상면들(SDa)은 굴곡진 부분들을 가질 수 있다. 또한, 소스/드레인 패턴들(SD)의 상면(SDa)의 레벨이 낮아질 수 있다. 예를 들어, 오프닝(890)의 형성 공정 이후의 소스/드레인 패턴들(SD)의 상면(SDa)은 오프닝(890)의 형성 공정 이전의 소스/드레인 패턴들(SD)보다 더 낮은 레벨을 가질 수 있다.
제4 내지 제6 상부막들(840, 850, 860) 및 포토레지스트 패턴(900)이 제거되어, 제3 상부막(830)의 상면이 노출될 수 있다.
도 1, 도 9a, 도 9b, 및 도 9c를 참조하면, 예비 절연막(300P)이 오프닝(890) 내에 및 제3 상부막(830) 상에 형성될 수 있다. 예비 절연막(300P)의 형성은 예를 들어, 물리적 기상 증착(Physical Vapor Deposition, PVD) 공정에 의해 수행될 수 있다. 예비 절연막(300P)은 제1 캐핑 패턴들(210), 스페이서 패턴들(250)의 외측벽들, 소스/드레인 패턴들(SD)의 노출된 상면들(SDa), 제2 캐핑 패턴들(220)의 제1 측벽들(220c), 및 제3 상부막(830)의 상면을 콘포말하지 않게(non-conformally) 덮을 수 있다. 예를 들어, 제3 상부막(830)의 상면 상의 예비 절연막(300P)의 두께(T17)는 소스/드레인 패턴들(SD)의 상면들(SDa) 상의 예비 절연막(300P)의 두께(T14), 제1 캐핑 패턴들(210) 각각의 엣지(210e) 상의 제1 절연 패턴(300)의 두께(T13), 스페이서 패턴들(250)의 외측벽들 상의 예비 절연막(300P)의 두께(T15), 제2 캐핑 패턴들(220)의 제1 측벽들(220c) 상의 예비 절연막(300P)의 두께(T16), 및 제1 캐핑 패턴들(210)의 측면들(210c) 상의 예비 절연막(300P)의 두께(T12)보다 더 클 수 있다. 제3 상부막(830)의 상면 상의 예비 절연막(300P)의 두께(T17)는 제1 캐핑 패턴들(210)의 상면들(210a) 상의 예비 절연막(300P)의 두께들(T11)과 동일하거나 더 클 수 있다. 제1 캐핑 패턴들(210)의 상면들(210a) 상의 예비 절연막(300P)의 두께들(T11)는 제1 캐핑 패턴들(210) 각각의 엣지(210e) 상의 제1 절연 패턴(300)의 두께(T13)와 동일하거나 더 클 수 있다. 제1 캐핑 패턴들(210)의 상면들(210a) 상의 예비 절연막(300P)의 두께들(T11)는 소스/드레인 패턴들(SD)의 상면들(SDa) 상의 예비 절연막(300P)의 두께(T14), 스페이서 패턴들(250)의 외측벽들 상의 예비 절연막(300P)의 두께(T15), 제2 캐핑 패턴들(220)의 제1 측벽들(220c) 상의 예비 절연막(300P)의 두께(T16), 및 제1 캐핑 패턴들(210)의 측면들(210c) 상의 예비 절연막(300P)의 두께(T12)보다 더 클 수 있다. 소스/드레인 패턴들(SD)의 상면들(SDa) 상의 예비 절연막(300P)의 두께(T14)는 스페이서 패턴들(250)의 외측벽들 상의 예비 절연막(300P)의 두께(T15), 제2 캐핑 패턴들(220)의 제1 측벽들(220c) 상의 예비 절연막(300P)의 두께(T16), 및 제1 캐핑 패턴들(210)의 측면들(210c) 상의 예비 절연막(300P)의 두께(T12)보다 더 클 수 있다.
도 9d는 다른 실시예들에 따른 예비 절연막의 형성을 설명하기 위한 도면으로, 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응될 수 있다
도 9d를 참조하면, 예비 절연막(300P)이 앞서 설명한 바와 동일한 방법으로 오프닝(890) 내에 및 제3 상부막(830) 상에 형성될 수 있다. 다만, 제1 캐핑 패턴들(210) 사이의 거리가 작고, 제1 캐핑 패턴들(210) 사이의 홀의 입구가 비교적 좁을 수 있다. 이 경우, 제1 캐핑 패턴들(210) 각각의 엣지(210e) 상의 제1 절연 패턴(300)의 두께(T13)는 제1 캐핑 패턴들(210) 각각의 상면(210a) 상의 제1 절연 패턴(300)의 두께(T11) 및 제1 캐핑 패턴들(210) 각각의 측면(210c) 상의 제1 절연 패턴(300)의 두께(T12)보다 더 클 수 있다. 이 경우, 도 4a의 예에서 설명한 반도체 소자가 제조될 수 있다.
도 1, 도 10a, 도 10b, 및 도 10c를 참조하면, 이온 주입 공정이 예비 절연막(300P) 상에 수행될 수 있다. 이온 주입 공정 동안, 5족 이온들 또는 3족 이온들이 예비 절연막(300P)을 통해 소스/드레인 패턴들(SD) 내에 주입될 수 있다.
이후, 어닐링 공정이 소스/드레인 패턴들(SD) 상에 수행될 수 있다. 어닐링 공정은 소스/드레인 패턴들(SD)을 열처리하는 것을 포함할 수 있다. 상기 어닐링 공정 동안 예비 절연막(300P)이 소스/드레인 패턴들(SD)을 덮으므로, 소스/드레인 패턴들(SD) 내에 주입된 이온들이 외부로 방출되는 것을 방지할 수 있다.
상기 이온 주입 공정에서 이온들의 일부는 예비 절연막(300P) 내에 남을 수 있다, 이온 주입 공정 및 어닐링 공정의 결과, 예비 절연막(300P)은 추가 원소를 더 포함할 수 있고, 상기 추가 원소는 소스/드레인 패턴들(SD) 내의 불순물과 동일한 원소일 수 있다.
도 1, 도 11a, 도 11b, 및 도 11c를 참조하면, 예비 절연막(300P)이 패터닝되어, 제1 절연 패턴들(300) 및 제2 절연 패턴들(320)을 형성할 수 있다. 예비 절연막(300P)을 패터닝하는 것은 식각 공정에 의해 수행될 수 있다. 예를 들어, 소스/드레인 패턴들(SD) 상의 예비 절연막(300P)이 식각 공정에 의해 제거될 수 있다. 소스/드레인 패턴들(SD)이 더 식각되어, 소스/드레인 패턴들(SD) 상에 리세스들(190)이 각각 형성될 수 있다. 리세스들(190)을 형성하는 것은 예비 절연막(300P)의 식각과 동일 또는 상이한 공정에 의해 수행될 수 있다.
이와 달리, 소스/드레인 패턴들(SD)이 더 식각되지 않아, 리세스들(190)이 형성되지 않을 수 있다. 이 경우, 제1 콘택홀들(491)의 바닥면들은 실질적으로 편평할 수 있다.
제1 절연 패턴들(300)은 제1 캐핑 패턴들(210)을 각각 덮을 수 있다. 제1 절연 패턴들(300) 각각은 한쌍의 스페이서 패턴들(250)의 외측벽들 상으로 더 연장될 수 있다. 제1 절연 패턴들(300)은 소스/드레인 패턴들(SD)을 노출시킬 수 있다.
제2 절연 패턴들(320)은 제2 캐핑 패턴들(220)의 제1 측벽들(220c)을 각각 덮을 수 있다. 제2 절연 패턴들(320) 각각은 대응되는 스페이서 패턴들(250)의 외측벽들 상으로 더 연장될 수 있다. 제2 절연 패턴들(320)은 제1 절연 패턴들(300)과 제1 방향(D1)과 나란한 방향으로 이격될 수 있다. 제2 절연 패턴들(320)은 소스/드레인 패턴들(SD)을 덮지 않을 수 있다.
제1 콘택홀들(491)이 게이트 패턴들(GE) 사이에 제공되어, 소스/드레인 패턴들(SD)을 노출시킬 수 있다. 제1 콘택홀들(491)은 제1 절연 패턴들(300) 사이 및 인접한 제1 절연 패턴(300)과 제2 절연 패턴(320) 사이에 제공될 수 있다. 제1 콘택홀들(491)은 오프닝(890)과 연결될 수 있다.
도시된 바와 달리, 상기 식각 공정에 의해 제1 캐핑 패턴들(210)의 측벽들 상의 예비 절연막(300P)의 부분들이 더 제거될 수 있다. 이 경우, 앞서 도 4c에서 설명한 바와 같이 제1 절연 패턴들(300)은 제1 캐핑 패턴들(210)의 측벽들 및 스페이서 패턴들(250)의 외측벽들 상에 제공되지 않을 수 있다.
도 1, 도 12a, 도 12b, 및 도 12c를 참조하면, 활성 콘택들(AC)이 소스/드레인 패턴들(SD) 상에 각각 형성될 수 있다. 활성 콘택들(AC)은 제1 콘택홀들(491)을 채울 수 있다. 활성 콘택들(AC)을 형성하는 것은 제1 배리어막을 제1 콘택홀들(491) 내에 형성하는 것, 상기 제1 배리어막 상에 제1 도전막을 형성하여 제1 콘택홀들(491)을 채우는 것, 및 상기 제1 배리어막 및 상기 제1 도전막을 패터닝하는 것을 포함할 수 있다. 제1 배리어막 및 제1 도전막의 패터닝에 의해 제1 배리어 패턴들(410) 및 제1 도전 패턴들(420)이 제1 콘택홀들(491) 내에 각각 형성될 수 있다. 이에 따라, 활성 콘택들(AC)은 제1 배리어 패턴들(410) 및 제1 도전 패턴들(420)을 각각 포함할 수 있다. 활성 콘택들(AC)은 서로 분리될 수 있다.
제1 절연 패턴들(300)이 생략된 경우, 제1 캐핑 패턴들(210)의 상면들(210a)은 제2 캐핑 패턴들(220)의 상면들(220a)보다 더 낮은 레벨에 배치되므로, 제1 콘택홀들(491)의 깊이가 활성 콘택들(AC)을 형성하기에 불충분할 수 있다. 실시예들에 따르면, 제1 절연 패턴들(300)이 형성되므로, 제1 콘택홀(491)의 깊이가 활성 콘택들(AC)을 형성하기에 충분할 수 있다. 활성 콘택들(AC)은 제1 절연 패턴들(300)을 이용하여 자기 정렬적으로 형성될 수 있다.
이후, 평탄화 공정이 제3 상부막(830) 상에 수행될 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(CMP) 공정 또는 에치백(Etch Back) 공정에 의해 수행될 수 있다. 평탄화 공정에 의해 제1 내지 제3 상부막들(810, 820, 830), 제1 절연 패턴들(300)의 상부 및 제2 절연 패턴들(320)의 부분들이 제거될 수 있다. 제1 절연 패턴들(300)의 상부들이 제거되어, 절연 패턴들의 상면들의 레벨이 낮아질 수 있다. 상기 제2 절연 패턴들(320)의 부분들은 제1 내지 제3 상부막들(810, 820, 830) 상의 부분일 수 있다. 평탄화 공정 후, 제2 절연 패턴들(320)의 다른 부분들은 제2 캐핑 패턴들(220)의 제1 측벽들(220c) 및 스페이서 패턴들(250)의 외측벽들 상에 각각 남아 있을 수 있다. 평탄화 공정의 결과, 제1 절연 패턴들(300)의 상면들(300a), 제2 캐핑 패턴들(220)의 상면들(220a), 및 제2 절연 패턴들(320)의 상면들은 서로 동일한 레벨에 배치될 수 있다.
제2 캐핑 패턴들(220)이 생략된 경우, 제1 캐핑 패턴들(210)의 상면들(210a)과 제2 캐핑 패턴들(220)의 상면들(220a)의 레벨 차이로 인해, 평탄화 공정이 양호하게 수행되기 어려울 수 있다. 실시예들에 따르면, 제1 절연 패턴들(300)이 형성되므로, 평탄화 공정이 양호하게 수행될 수 있다. 도시된 바와 달리, 평탄화 공정은 제1 캐핑 패턴들(210)이 노출될 때까지 진행될 수 있다.
도 1, 도 13a, 도 13b, 및 도 13c를 참조하면, 활성 콘택들(AC)의 리세스 공정이 수행될 수 있다. 활성 콘택들(AC)의 리세스 공정의 결과, 활성 콘택들(AC)의 상면들은 제1 절연 패턴들(300)의 상면들(300a) 및 제1 층간 절연막(IDL1)의 상면보다 더 낮은 레벨에 배치될 수 있다. 이에 따라, 제1 콘택홀들(491)의 상부들에 빈 영역들이 형성될 수 있다.
도 1, 도 14a, 도 14b, 및 도 14c를 참조하면, 매립 패턴들(450)이 활성 콘택들(AC) 상에 각각 형성되어 제1 콘택홀들(491)의 상부들을 각각 채울 수 있다. 매립 패턴들(450)은 제1 절연 패턴들(300) 사이 및 인접한 제1 절연 패턴(300)과 제2 절연 패턴(320) 사이에 배치될 수 있다.
도 1, 도 15a, 도 15b, 및 도 15c를 참조하면, 제2 콘택홀들(492)이 매립 패턴들(450) 중 어느 하나 내에 각각 형성되어, 대응되는 활성 콘택(AC)의 상면을 노출시킬 수 있다. 도시되지 않았으나, 제2 콘택홀들(492)은 복수개로 형성되며, 복수의 제2 콘택홀들(492)은 매립 패턴들(450) 내에 각각 형성되어, 활성 콘택들(AC)의 상면들을 각각 노출시킬 수 있다. 인접한 활성 콘택들(AC) 상의 제2 콘택홀들(492)은 서로 제1 방향(D1)으로 정렬되지 않을 수 있다.
게이트 홀(493)이 형성되어, 제1 캐핑 패턴들(210) 중 어느 하나 및 대응되는 제1 캐핑 패턴(210)을 관통할 수 있다. 게이트 홀(493)은 대응되는 게이트 패턴(GE)의 상면을 노출시킬 수 있다. 도시되지 않았으나, 게이트 홀(493)은 복수개로 형성되며, 복수의 게이트 홀들(493)은 게이트 패턴들(GE)을 각각 노출시킬 수 있다. 인접한 게이트 패턴들(GE) 상의 게이트 홀들(493)은 서로 제1 방향(D1)으로 정렬되지 않을 수 있다.
도 1, 도 16a, 도 16b, 및 도 16c를 참조하면, 제1 콘택 패턴들(CP1)이 제2 콘택홀들(492) 내에 각각 형성되어, 활성 콘택들(AC)과 각각 접속할 수 있다. 제1 콘택 패턴들(CP1) 각각은 제2 배리어 패턴(430) 및 제2 도전 패턴(440)을 포함할 수 있다.
제2 콘택 패턴(CP2)이 대응되는 게이트 홀(493) 내에 형성되어, 대응되는 게이트 패턴(GE)과 접속할 수 있다. 제2 콘택 패턴들(CP2) 각각은 제3 배리어 패턴(433) 및 제3 도전 패턴(443)을 포함할 수 있다. 제3 배리어 패턴(433)은 제2 배리어 패턴(430)과 단일 공정으로 형성될 수 있다. 제3 도전 패턴(443)은 제2 도전 패턴(440)과 단일 공정에 의해 형성될 수 있으나, 이에 제약되지 않는다.
다시 도 1, 도 2a, 도 2b, 및 도 2c를 참조하면, 제1 배선 패턴들(610)이 제1 콘택 패턴들(CP1) 상에 각각 형성될 수 있다. 제2 배선 패턴(620)이 제2 콘택 패턴(CP2) 상에 형성될 수 있다. 제2 층간 절연막(IDL2)이 제1 층간 절연막(IDL1) 상에 형성될 수 있다. 지금까지 설명한 제조예들에 의해 반도체 소자의 제조가 완성될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 돌출된 활성 패턴을 포함하는 기판;
    상기 활성 패턴 상에서 상기 활성 패턴을 가로지르며 연장되는 제1 게이트 패턴;
    상기 제1 게이트 패턴의 양측에 제공된 스페이서 패턴들;
    상기 제1 게이트 패턴의 상면 및 상기 스페이서 패턴들의 상면들 상에 제공된 제1 캐핑 패턴, 상기 제1 캐핑 패턴은 상면, 측면, 및 상기 상면 및 상기 측면을 연결하는 라운드진 엣지를 갖고;
    상기 제1 캐핑 패턴의 상기 측면 및 상기 엣지를 덮는 제1 절연 패턴; 및
    상기 제1 절연 패턴의 외측 상의 층간 절연막을 포함하되,
    상기 제1 캐핑 패턴의 상기 엣지 상의 상기 제1 절연 패턴의 두께는 상기 스페이서 패턴들의 상기 외측벽들 상의 제1 절연 패턴의 두께와 다른 반도체 소자.
  2. 제 1항에 있어서,
    상기 활성 패턴 상에서 상기 제1 게이트 패턴과 일 방향으로 이격된 제2 게이트 패턴; 및
    상기 제2 게이트 패턴의 상면 상에 배치되고, 상기 제1 절연 패턴과 상기 일 방향으로 이격된 제2 캐핑 패턴을 더 포함하고,
    상기 제1 절연 패턴의 상면은 제2 캐핑 패턴의 상면과 실질적으로 동일한 레벨에 배치된 반도체 소자.
  3. 제 2항에 있어서,
    상기 제2 캐핑 패턴은 상면, 측벽, 및 상기 상면과 측벽을 연결하는 엣지를 갖고,
    상기 제2 캐핑 패턴의 상기 엣지는 상기 제1 캐핑 패턴의 상기 엣지와 다른 형상을 갖는 반도체 소자.
  4. 제 2항에 있어서,
    상기 제2 캐핑 패턴의 높이는 상기 제1 캐핑 패턴의 높이 및 상기 제1 절연 패턴의 제1 두께의 합과 실질적으로 동일하고,
    상기 제1 두께는 상기 제1 캐핑 패턴의 상기 상면 상의 상기 제1 절연 패턴의 두께인 반도체 소자.
  5. 제 2항에 있어서,
    상기 제2 캐핑 패턴의 제1 측벽을 덮되, 상기 제2 캐핑 패턴의 상기 상면을 덮지 않는 제2 절연 패턴을 더 포함하되.
    상기 층간 절연막은 상기 제2 캐핑 패턴의 제2 측벽을 덮고,
    상기 제2 캐핑 패턴의 상기 제2 측벽은 상기 제1 측벽과 대향되는 반도체 소자.
  6. 제 5항에 있어서,
    상기 제2 캐핑 패턴은 상기 제1 캐핑 패턴과 동일한 물질을 포함하고,
    상기 제2 절연 패턴은 상기 제1 절연 패턴과 동일한 물질을 포함하는 반도체 소자.
  7. 제 1항에 있어서,
    상기 제1 절연 패턴은 상기 제1 캐핑 패턴의 상기 상면을 덮고,
    상기 제1 캐핑 패턴의 상기 상면 상의 상기 제1 절연 패턴의 두께는 상기 제1 캐핑 패턴의 상기 측면 상의 제1 절연 패턴의 상기 두께와 다른 반도체 소자.
  8. 제 7항에 있어서,
    상기 제1 캐핑 패턴 및 상기 제1 절연 패턴을 관통하며, 상기 제1 게이트 패턴과 접속하는 게이트 콘택 패턴을 더 포함하는 반도체 소자.
  9. 제 1항에 있어서,
    상기 활성 패턴 상에 및 상기 제1 게이트 패턴의 상기 양측에 배치된 소스/드레인 패턴들; 및
    상기 소스/드레인 패턴들 상에 배치되며, 상기 소스/드레인 패턴과 접속하는 활성 콘택들을 더 포함하되,
    상기 제1 절연 패턴은 상기 스페이서 패턴들 및 상기 활성 콘택들 사이에 개재된 반도체 소자.
  10. 제 9항에 있어서,
    상기 활성 콘택들 중 어느 하나 상에 제공된 콘택 패턴을 더 포함하되,
    상기 제1 절연 패턴은 상기 제1 캐핑 패턴 및 상기 콘택 패턴 사이에 개재된 반도체 소자.
  11. 돌출된 활성 패턴을 포함하는 기판;
    상기 활성 패턴 상에 배치되고, 일 방향에서 서로 이격된 제1 게이트 패턴 및 제2 게이트 패턴;
    상기 제1 게이트 패턴의 양측에 제공된 스페이서 패턴들;
    상기 제1 게이트 패턴의 상면 및 상기 스페이서 패턴들의 상면들 상에 제공된 제1 캐핑 패턴;
    상기 제1 캐핑 패턴을 덮고 상기 스페이서 패턴들의 외측벽들 상으로 연장된 절연 패턴;
    상기 제2 게이트 패턴의 상면 상에 배치되고, 상기 절연 패턴과 상기 일 방향에서 이격된 제2 캐핑 패턴; 및
    상기 제2 캐핑 패턴의 일 측벽을 덮는 층간 절연막을 포함하되,
    상기 절연 패턴의 상면은 상기 제2 캐핑 패턴의 상면과 실질적으로 동일한 레벨에 배치되는 반도체 소자.
  12. 제 11항에 있어서,
    상기 제2 캐핑 패턴은 상기 제1 캐핑 패턴과 다른 형상을 갖고,
    상기 제2 캐핑 패턴은 상기 제1 캐핑 패턴과 동일한 물질을 포함하는 반도체 소자.
  13. 제 11항에 있어서,
    상기 제1 캐핑 패턴의 상면은 상기 제2 캐핑 패턴의 상기 상면보다 낮은 레벨에 배치된 반도체 소자.
  14. 제 11항에 있어서,
    상기 제1 캐핑 패턴 상의 상기 절연 패턴의 두께는 상기 스페이서 패턴들의 상기 외측벽들 상의 상기 절연 패턴의 두께와 다른 반도체 소자.
  15. 제 11항에 있어서,
    상기 활성 패턴 상에 및 상기 제1 게이트 패턴의 양측에 배치된 소스/드레인 패턴들;
    상기 소스/드레인 패턴들 상에 각각 배치되며, 상기 소스/드레인 패턴들과 각각 접속하는 활성 콘택들; 및
    상기 활성 콘택들 중 어느 하나 상에 배치되는 콘택 패턴을 더 포함하되,
    상기 절연 패턴은 상기 제1 캐핑 패턴과 상기 콘택 패턴 사이에 개재된 반도체 소자.
  16. 제 15항에 있어서,
    상시 소스/드레인 패턴들은 불순물들을 더 포함하고,
    상기 절연 패턴은 추가 원소를 더 포함하되, 상기 추가 원소는 상기 불순물들과 동일한 원소인 반도체 소자.
  17. 돌출된 활성 패턴을 포함하는 기판;
    상기 기판 상에서 상기 활성 패턴의 하부를 덮는 소자 분리 패턴;
    상기 활성 패턴 상에서 상기 활성 패턴을 가로지르며 제1 방향으로 연장되는 게이트 패턴들, 상기 게이트 패턴들은 상기 제1 방향과 다른 제2 방향으로 서로 이격된 제1 게이트 패턴 및 제2 게이트 패턴을 포함하고;
    상기 활성 패턴과 상기 게이트 패턴들 사이에 각각 개재된 게이트 절연막들;
    상기 제1 게이트 패턴의 양측 상의 제1 스페이서 패턴들;
    상기 제1 게이트 패턴의 상면 및 상기 제1 스페이서 패턴들의 상면들 상의 제1 캐핑 패턴;
    상기 제1 캐핑 패턴의 상면 상의 제1 절연 패턴;
    상기 제2 캐핑 패턴의 양측 상의 제2 스페이서 패턴들;
    상기 제2 게이트 패턴의 상면 및 상기 제2 스페이서 패턴들의 상면들 상에 배치되고, 상기 제1 절연 패턴과 이격된 제2 캐핑 패턴; 상기 제2 캐핑 패턴의 제1 측벽을 덮는 층간 절연막;
    상기 활성 패턴 상에 및 상기 제1 게이트 패턴의 양측에 배치된 소스/드레인 패턴들;
    상기 소스/드레인 패턴들 상에 각각 배치되며, 상기 소스/드레인 패턴들과 각각 접속하는 활성 콘택들;
    상기 소스/드레인 패턴들과 상기 활성 콘택들 사이의 실리사이드 패턴들; 및
    상기 활성 콘택들 중 어느 하나 상에 배치되는 콘택 패턴을 포함하고,
    상기 제1 절연 패턴의 상면은 제2 캐핑 패턴의 상기 상면과 실질적으로 동일한 레벨에 배치된 반도체 소자.
  18. 제 17항에 있어서,
    상기 제1 절연 패턴은 상기 제1 캐핑 패턴의 측면 및 상기 스페이서 패턴들의 외측벽들 상으로 연장되고,
    상기 제1 절연 패턴은 상기 제1 캐핑 패턴의 상기 상면 상에서 제1 두께 및 상기 제1 캐핑 패턴의 상기 측면 상에서 제2 두께를 갖고,
    상기 제2 두께는 상기 제1 두께와 다른 반도체 소자.
  19. 제 17항에 있어서,
    상기 콘택 패턴들 중 다른 하나 상에 배치된 매립 패턴을 더 포함하되,
    상기 제1 절연 패턴은 상기 제1 캐핑 패턴과 상기 콘택 패턴 사이, 상기 제1 캐핑 패턴과 상기 매립 패턴 사이, 및 상기 스페이서 패턴들과 상기 활성 패턴들 사이에 개재된 반도체 소자.
  20. 제 17항에 있어서,
    상기 제2 캐핑 패턴의 상기 제1 측벽과 대향되는 제2 측벽을 덮되, 상기 제2 캐핑 패턴의 상면을 노출시키는 제2 절연 패턴을 더 포함하되.
    상기 제1 절연 패턴의 상면은 제2 캐핑 패턴의 상기 상면 및 제2 절연 패턴의 상면과 실질적으로 동일한 레벨에 배치되고,
    상기 제1 캐핑 패턴은 상기 상면 및 측면을 연결하는 제1 엣지를 갖고,
    상기 제2 캐핑 패턴은 상기 상면 및 상기 제1 측벽을 연결하는 제2 엣지를 갖고,
    상기 제2 엣지는 상기 제1 엣지와 다른 곡률을 갖는 반도체 소자.
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