CN110767653A - 用于改善器件特性的半导体器件 - Google Patents

用于改善器件特性的半导体器件 Download PDF

Info

Publication number
CN110767653A
CN110767653A CN201910307879.7A CN201910307879A CN110767653A CN 110767653 A CN110767653 A CN 110767653A CN 201910307879 A CN201910307879 A CN 201910307879A CN 110767653 A CN110767653 A CN 110767653A
Authority
CN
China
Prior art keywords
spacer
conductive line
spacers
semiconductor device
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910307879.7A
Other languages
English (en)
Other versions
CN110767653B (zh
Inventor
全辰桓
金熙中
金根楠
韩成熙
黄有商
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110767653A publication Critical patent/CN110767653A/zh
Application granted granted Critical
Publication of CN110767653B publication Critical patent/CN110767653B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种半导体器件包括：衬底，具有由器件隔离区限定的有源区；导电线，在有源区上沿一方向延伸；绝缘衬垫，在导电线的下部的两个侧壁上，导电线的下部与有源区接触；间隔物，在与衬底的表面垂直的方向上与绝缘衬垫隔开，并且顺序地形成在导电线的上部的两个侧壁上；阻挡层，布置在绝缘衬垫与位于所述多个间隔物中间的间隔物之间的间隔处，并且在从位于所述多个间隔物中间的间隔物的一端朝导电线凹入的凹陷部分中；以及导电图案，布置在所述多个间隔物两侧的有源区上。

Description

用于改善器件特性的半导体器件
技术领域
本发明构思涉及半导体器件，更具体地，涉及用于改善器件特性的半导体器件。
背景技术
高度集成的半导体器件由于制造工艺上的困难而具有差的器件特性。例如，高度集成的半导体器件在导电线(例如布线)与位于导电线间的接触图案之间会具有减小的距离，使得导电线和接触图案可能彼此短路。此外，当距离减小的导电线和接触图案之间的电容增大时，半导体器件的操作速度会更慢或者其诸如刷新特性的器件特性会劣化。
发明内容
本发明构思提供了即使当导电线与接触图案之间的距离减小时也能够改善器件特性而不短路的半导体器件。
根据本发明构思的一方面，提供了一种半导体器件，其包括：衬底，具有由器件隔离区限定的多个有源区；导电线，在衬底的有源区上沿一方向延伸；多个绝缘衬垫，在导电线的下部的两个侧壁上，导电线的下部与有源区接触；多个间隔物，在与衬底的表面垂直的方向上与绝缘衬垫隔开，并且顺序地位于导电线的上部的两个侧壁上；阻挡层，在绝缘衬垫与所述多个间隔物中间的间隔物之间，并且在从位于所述多个间隔物中间的间隔物的一端朝导电线凹入的凹陷部分中；以及导电图案，在所述多个间隔物两侧的有源区上。
根据本发明构思的另一方面，提供了一种半导体器件，其包括：衬底，具有由器件隔离区限定的多个有源区；层间绝缘层，在器件隔离区上；导电线，在衬底的层间绝缘层上沿一方向延伸；多个间隔物，在与衬底的表面垂直的方向上与层间绝缘层隔开，并且在导电线的两个侧壁上；阻挡层，在层间绝缘层与所述多个间隔物中间的间隔物之间的间隔处，并且在从位于所述多个间隔物中间的间隔物的一端朝导电线凹入的凹陷部分中；以及导电图案，在所述多个间隔物两侧的有源区上。
根据本发明构思的另一方面，提供了一种半导体器件，其包括：衬底，具有由器件隔离区限定的多个有源区；层间绝缘层，在器件隔离区上；导电线，在层间绝缘层和衬底的有源区上沿一方向延伸；多个绝缘衬垫，在导电线的下部的两个侧壁上，导电线的下部与有源区接触；多个间隔物，在与衬底的表面垂直的方向上与绝缘衬垫和层间绝缘层隔开，并且顺序地形成在导电线的上部的两个侧壁上；阻挡层，在绝缘衬垫和层间绝缘层与所述多个间隔物中间的间隔物之间，并且在从位于所述多个间隔物中间的间隔物的一端朝导电线凹入的凹陷部分中；以及导电图案，在所述多个间隔物两侧的有源区上。
附图说明
本发明构思的至少一个实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1是根据本发明构思的至少一个实施方式的半导体器件的布局图；
图2是根据本发明构思的至少一个实施方式的半导体器件的主要部分的剖视图；
图3是根据本发明构思的至少一个实施方式的半导体器件的主要部分的剖视图；
图4A至14是半导体器件的主要部分的剖视图，用于说明根据本发明构思的至少一个实施方式的制造半导体器件的方法；
图15至22是半导体器件的主要部分的剖视图，用于说明根据本发明构思的至少一个实施方式的制造半导体器件的方法；以及
图23是根据本发明构思的至少一个实施方式的包括半导体器件的系统的视图。
具体实施方式
图1是根据本发明构思的至少一个实施方式的半导体器件的布局图。
更详细地，根据至少一个实施方式的半导体器件100可以包括多个有源区ACT。有源区ACT可以通过形成在(图2等的)衬底110中的(图2等的)器件隔离区114被限定。随着半导体器件100的设计规则减小，有源区ACT可以如图所示布置成对角线或斜线的条状形式。
与有源区ACT交叉沿第二方向(X方向)彼此平行延伸的多个字线WL(或栅线)可以布置在有源区ACT上。字线WL可以是导电线。字线WL可以以规则的间隔布置。字线WL的宽度或字线WL之间的间隔可以根据设计规则来确定。沿与字线WL正交的第一方向(Y方向)彼此平行延伸的多个位线BL形成在字线WL上。位线BL可以是导电线。位线BL也可以以规则的间隔布置。位线BL的宽度或位线BL之间的间隔可以根据设计规则来确定。
在至少一个实施方式中，位线BL可以以3F的节距彼此平行布置。字线WL各自可以以2F的节距彼此平行布置。在这种情况下，F可以是指最小光刻特征尺寸。当位线BL和字线WL以如上所述的节距布置时，半导体器件100可以包括具有6F2的单位单元尺寸的存储单元。
根据至少一个实施方式的半导体器件100可以包括形成在有源区ACT上的各种接触布置，诸如直接接触DC、掩埋接触BC、着落垫LP等。在至少一个实施方式中，直接接触DC可以是指将有源区ACT连接到位线BL的接触，掩埋接触BC可以是指将有源区ACT连接到电容器的下电极(未示出)的接触。
掩埋接触BC与有源区ACT之间的接触面积在布置结构上可以非常小。因此，可以引入导电着落垫LP以扩大关于电容器的下电极(未示出)和有源区ACT的接触面积。着落垫LP可以布置在有源区ACT与掩埋接触BC之间，或者可以布置在掩埋接触BC与电容器的下电极之间。在至少一个实施方式中，着落垫LP可以布置在掩埋接触BC与电容器的下电极之间。通过经由引入着落垫LP增大接触面积，可以减小有源区ACT与电容器的下电极之间的接触电阻。
在至少一个实施方式的半导体器件100中，直接接触DC可以布置在有源区ACT的中心部分处，掩埋接触BC可以布置在有源区ACT的两个端部处。由于掩埋接触BC布置在有源区ACT的两个端部处，因此着落垫LP可以布置为部分重叠与有源区ACT的两端相邻的掩埋接触BC。
字线WL可以形成为半导体器件100的衬底110中的结构，并且可以与直接接触DC与掩埋接触BC之间的有源区ACT交叉布置。如图所示，两个字线WL布置为与一个有源区ACT交叉，并且有源区ACT布置成倾斜形状，以与字线WL形成小于90°的某一角度。
直接接触DC和掩埋接触BC可以对称地布置，因此可以沿X轴和Y轴布置在直线上。与直接接触DC和掩埋接触BC不同，着落垫LP可以在位线BL延伸的第一方向(Y方向)上布置成Z字形形状L1。此外，着落垫LP可以布置为在字线WL延伸的第二方向(X方向)上重叠每个位线BL的相同侧表面。例如，第一线的着落垫LP的每个可以重叠对应位线BL的左侧表面，第二线的着落垫LP的每个可以重叠对应位线BL的右侧表面。
图2是根据本发明构思的至少一个实施方式的半导体器件的主要部分的剖视图。
更详细地，图2的半导体器件100a可以是沿图1的线I-I'截取的局部剖视图。半导体器件100a可以包括衬底110，衬底110具有由器件隔离区114限定的多个有源区116。器件隔离区114可以包括在器件隔离沟槽112中的器件隔离层，器件隔离沟槽112形成在衬底110中。
器件隔离区114还可以包括沿衬底110的第一方向(Y方向)延伸的位线BL 140。位线BL 140可以包括如图所示的多个层。例如，位线BL 140可以通过顺序地堆叠掺杂杂质的多晶硅142、钨氮化物144、钨146和盖绝缘层148而形成。盖绝缘层148可以包括硅氮化物层。狭义地理解，位线BL 140可以仅包括掺杂杂质的多晶硅142、钨氮化物144和钨146。
在至少一个实施方式中，与附图不同，位线BL可以形成为单层。例如，位线BL 140可以包括掺杂杂质的半导体、金属、金属氮化物和金属硅化物中的至少一种。
位线BL 140可以包括第一导电线CL1和第二导电线CL2。第一导电线CL1可以形成在衬底110的有源区116上。第二导电线CL2可以形成在层间绝缘层130上，层间绝缘层130在形成于衬底110中的器件隔离区114上。
层间绝缘层130可以包括多个绝缘层，例如，形成在器件隔离区114上的第一至第三绝缘层130a、130b和130c。第一绝缘层130a、第二绝缘层130b和第三绝缘层130c可以分别包括硅氧化物层、硅氮化物层和硅氧化物层。
第一导电线CL1可以包括与有源区116接触的直接接触135。直接接触135可以包括如上所述的掺杂杂质的多晶硅。多个绝缘衬垫152形成在第一导电线CL1的与有源区116接触的下部上，例如，形成在直接接触135的两个侧壁上。
绝缘衬垫152可以形成以保护第一导电线CL1的下部。绝缘衬垫152可以形成以使第一导电线CL1的下部与导电图案168a即掩埋接触BC绝缘。绝缘衬垫152可以包括从第一导电线CL1即直接接触135的一个侧壁起顺序形成的第一绝缘衬垫152a、第二绝缘衬垫152b和第三绝缘衬垫152c。第一绝缘衬垫152a、第二绝缘衬垫152b和第三绝缘衬垫152c可以分别包括硅氮化物层、硅氧化物层和硅氮化物层。
第一导电线CL1即直接接触135可以包括从衬底110的表面110T突出的突起导电线PCL和形成在衬底110的表面110T之下的掩埋导电线BCL。高于衬底110的表面110T的上绝缘衬垫152U形成在突起导电线PCL的两侧。低于衬底110的表面110T的下绝缘衬垫152L形成在掩埋导电线BCL的两侧。
上绝缘衬垫152U的在导电图案168a侧的侧壁SL1可以垂直于衬底110的表面110T。当上绝缘衬垫152U的侧壁SL1是垂直的时，导电图案168a即掩埋接触BC的下部开口长度CR1可以在制造半导体器件100a时被扩大，因而可以降低例如接触电阻的器件特性。
多个间隔物163形成在第一导电线CL1和第二导电线CL2的上部的两个侧壁上。间隔物163可以被称为多个间隔物。间隔物163的每个可以包括形成在第一导电线CL1和第二导电线CL2的一个侧壁上的内部间隔物152d、以及顺序地形成在内部间隔物152d的一个侧壁上的第一外部间隔物154a和第二外部间隔物164。
内部间隔物152d可以包括硅氮化物层。第一外部间隔物154a可以包括硅氧化物层。第二外部间隔物164可以包括硅氮化物层。当第一外部间隔物154a通过蚀刻被去除时，第一外部间隔物154a可以是空气间隔物。至少一个实施方式描述了两个外部间隔物，即第一外部间隔物154a和第二外部间隔物164，但是可以包括更多数量的外部间隔物。
导电图案168a即掩埋接触BC形成在间隔物163的两侧的有源区116上。形成在第一导电线CL1的两个侧壁上的间隔物163在与衬底110的表面110T垂直的方向(Z方向)上与绝缘衬垫152间隔开。
因此，第一阻挡层162a布置在绝缘衬垫152与位于间隔物163中间的第一外部间隔物154a之间的间隔处，并且布置在从第一外部间隔物154a的一端朝第一导电线CL1凹入的第一凹陷部分158a中。
第一阻挡层162a从第一外部间隔物154a朝第一导电线CL1延伸。第一凹陷部分158a中的第一阻挡层162a可以具有朝向第一导电线CL1的矩形剖面形状。在至少一个实施方式中，第一凹陷部分158a中的第一阻挡层162a可以具有朝向第一导电线CL1的圆形剖面形状。本申请不受第一凹陷部分158a中的第一阻挡层162a的剖面形状限制。第一阻挡层162a形成在第一外部间隔物154a之下。第一阻挡层162a可以包括硅氮化物层。
当第一外部间隔物154a通过被去除而形成为空气间隔物时，第一阻挡层162a可以保护绝缘衬垫152。此外，当第一外部间隔物154a形成为空气间隔物时，第一阻挡层162a可以抑制穿透空气间隔物的蚀刻气体例如Cl气穿过绝缘衬垫152对有源区116的影响。因此，可以改善诸如刷新特性的器件特性。
形成在第二导电线CL2的两个侧壁上的间隔物163在与衬底110的表面110T垂直的方向上与层间绝缘层130间隔开。第二阻挡层162b布置在层间绝缘层130与位于间隔物中间的第一外部间隔物154a之间的间隔处，并且布置在从第一外部间隔物154a的一端朝第二导电线CL2凹入的第二凹陷部分158b中。
第二阻挡层162b从第一外部间隔物154a朝第二导电线CL2延伸。间隔物163之中形成在第二导电线CL2的两个侧壁上的内部间隔物152d也形成在层间绝缘层130的表面130T上。第二凹陷部分158b中的第二阻挡层162b可以具有朝向第二导电线CL2的矩形剖面形状。
在至少一个实施方式中，第二凹陷部分158b中的第二阻挡层162b可以具有朝向第二导电线CL2的圆形剖面形状。本申请不受第二凹陷部分158b中的第二阻挡层162b的剖面形状限制。第二阻挡层162b形成在层间绝缘层130的表面130T上。第二阻挡层162b包括与第一阻挡层162a的材料相同的材料。
当第一外部间隔物154a通过被去除而形成为空气间隔物时，第二阻挡层162b可以保护层间绝缘层130。此外，当第一外部间隔物154a形成为空气间隔物时，第二阻挡层162b可以抑制穿透空气间隔物的蚀刻气体例如Cl气穿过层间绝缘层130对有源区116的影响。因此，可以改善诸如刷新特性的器件特性。
多个间隔物163之中最外面的间隔物，即第二外部间隔物164，在绝缘衬垫152与导电图案168a之间沿衬底110的垂直方向延伸。形成在第一导电线CL1和第二导电线CL2的两个侧壁上的第二外部间隔物164可以包括与第一阻挡层162a和第二阻挡层162b的材料相同的材料。
图3是根据本发明构思的至少一个实施方式的半导体器件的主要部分的剖视图。
在至少一个实施方式中，图3的半导体器件100b可以是沿图1的线I-I'截取的局部剖视图。与图2的半导体器件100a相比，半导体器件100b形成有在层间绝缘层130之下向内形成的额外凹陷部分158c，并且额外阻挡层162c形成在额外凹陷部分158c中。在图3中，与图2中相同的附图标记表示相同的元件，并且为了方便，将省略或简化其进一步描述。
半导体器件100b包括层间绝缘层130，层间绝缘层130形成在衬底110上的器件隔离区114上。额外凹陷部分158c在层间绝缘层130之下向内形成。也就是，第一绝缘层130a的宽度小于第二绝缘层130b和第三绝缘层130c的宽度。额外阻挡层162c形成在额外凹陷部分158c中。第二阻挡层162b和额外阻挡层162c包括与间隔物163之中最外面的外部间隔物的材料相同的材料。
半导体器件100b还包括额外阻挡层162c，并且可以进一步抑制穿透空气间隔物的蚀刻气体例如Cl气穿过层间绝缘层130对有源区116的影响。因此，可以进一步改善诸如刷新特性的器件特性。
图4A至14是半导体器件的主要部分的剖视图，用于说明根据本发明构思的至少一个实施方式的制造半导体器件的方法。
更详细地，图4A、图5至8、图9A和9B、图10A和10B以及图11至14可以是沿图1的线I-I'截取的半导体器件的主要部分的剖视图，图4B可以是沿图1的线II-II'截取的半导体器件的主要部分的剖视图。在图4A至14中，与图2和3中相同的附图标记表示相同的元件，因此将不在此给出其详细描述。
参照图4A和4B，器件隔离沟槽112在衬底110中形成，然后器件隔离区114通过在器件隔离沟槽112中填充绝缘层而形成。有源区116可以通过器件隔离区114被限定在衬底110中。如图1所示，有源区116可以具有拥有短轴和长轴的相对长的岛形状，并且可以布置成倾斜形状以与形成在有源区116之上的字线124形成小于90°的角度。
衬底110可以包括硅(Si)，例如晶体Si、多晶Si或非晶Si。在至少一个实施方式中，衬底110可以包括锗(Ge)或者诸如SiGe、硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)或铟磷化物(InP)的化合物半导体。在至少一个实施方式中，衬底110可以包括导电区，诸如掺杂杂质的阱或掺杂杂质的结构。
器件隔离区114可以形成为单个绝缘层，但如图4B所示可以包括外绝缘层114A和内绝缘层114B。外绝缘层114A和内绝缘层114B可以包括不同的材料。例如，外绝缘层114A可以包括氧化物层，内绝缘层114B可以包括氮化物膜。然而，器件隔离区114的构造不限于此。例如，器件隔离区114可以具有包括至少三种绝缘膜的组合的多层结构。
多个字线沟槽118在衬底110中形成。字线沟槽118彼此平行延伸，并且每个可以具有与有源区116交叉的线形状。如图4B所示，器件隔离区114和衬底110通过执行单独的蚀刻工艺被蚀刻，以形成字线沟槽118，每个字线沟槽118具有成台阶形式的下表面，因此，器件隔离区114的蚀刻深度可以不同于衬底110的蚀刻深度。
栅极电介质层122、字线124和掩埋绝缘层126在每个字线沟槽118中顺序地形成。在至少一个实施方式中，在形成字线124之后，杂质离子可以使用字线124作为掩模被注入到字线120两侧的衬底110中，以在有源区116上形成源极/漏极区。
图4A中示出了源极区116S。直接接触DC可以连接到源极区116S。在至少一个实施方式中，在形成字线124之前，可以执行杂质离子注入工艺以形成源极/漏极区。
字线124的表面124T可以低于衬底110的表面110T。字线124的下表面可以具有不平坦形状，并且鞍形鳍式晶体管(鞍形FinFET)可以在有源区116中形成。在至少一个实施方式中，字线124可以包括钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钨(W)、钨氮化物(WN)、钛硅化物氮化物(TiSiN)和钨硅化物氮化物(WSiN)中的至少一种。
栅极电介质层122可以包括硅氧化物层、硅氮化物层、硅氮氧化物层、氧化物/氮化物/氧化物(ONO)层、以及具有比硅氧化物层的介电常数高的介电常数的高k电介质层中的至少一种。例如，栅极电介质层122可以具有约10至25的介电常数。
在至少一个实施方式中，栅极电介质层122可以包括铪氧化物(HfO)、铪硅酸盐(HfSiO)、铪氮氧化物(HfON)、铪硅氮氧化物(HfSiON)、镧氧化物(LaO)、镧铝氧化物(LaAlO)、锆氧化物(ZrO)、锆硅酸盐(ZrSiO)、锆氮氧化物(ZrON)、锆硅氮氧化物(ZrSiON)、钽氧化物(TaO)、钛氧化物(TiO)、钡锶钛氧化物(BaSrTiO)、钡钛氧化物(BaTiO)、锶钛氧化物(SrTiO)、钇氧化物(YO)、铝氧化物(AlO)和铅钪钽氧化物(PbScTaO)中的至少一种。此外，栅极电介质层122可以包括铪氧化物(HfO2)、铝氧化物(Al2O3)、铪铝氧化物(HfAlO3)、钽氧化物(Ta2O3)或钛氧化物(TiO2)。
掩埋绝缘层126的表面126T可以位于与衬底110的表面110T(上表面)大致相同的水平处。掩埋绝缘层126可以包括硅氧化物层、硅氮化物层、硅氮氧化物层或其组合。
如图4A所示，层间绝缘层130在衬底110中形成。层间绝缘层130可以包括第一绝缘层130a、第二绝缘层130b和第三绝缘层130c。根据需要，层间绝缘层130可以包括单个绝缘层。层间绝缘层130可以包括接触孔130H，接触孔130H暴露有源区116中的源极区116S。
位线BL 140在层间绝缘层130、接触孔130H和掩埋绝缘层126上形成。位线BL 140可以沿第一方向(图1中的Y方向)延伸。例如，位线BL 140可以通过顺序地堆叠掺杂杂质的多晶硅142、钨氮化物144、钨146和盖绝缘层148而形成。位线BL 140中形成在接触孔130H中的掺杂杂质的多晶硅142可以构成电连接到源极区116S的直接接触135。
位线BL 140可以包括第一导电线CL1和第二导电线CL2。第一导电线CL1可以形成在衬底110的有源区116上或者在掩埋绝缘层126上。第二导电线CL2可以形成在衬底110上的层间绝缘层130上或者在掩埋绝缘层126上。
参照图5，第一绝缘衬垫152a在位线BL 140的侧壁和表面上形成。形成在位线BL140的侧壁和表面上的第一绝缘衬垫152a可以通过后续工艺成为内部间隔物。此外，绝缘衬垫152在暴露有源区116的源极区116S的接触孔130H中形成。
绝缘衬垫152可以包括从第一导电线CL1即直接接触135的一个侧壁起顺序形成的第一绝缘衬垫152a、第二绝缘衬垫152b和第三绝缘衬垫152c。形成在位线BL 140的侧壁和表面上的第一绝缘衬垫152a和形成在接触孔130H中的第一绝缘衬垫152a可以通过相同的工艺形成。
形成在接触孔130H中的绝缘衬垫152可以形成以保护第一导电线CL1的下部。第一绝缘衬垫152a、第二绝缘衬垫152b和第三绝缘衬垫152c可以分别包括硅氮化物层、硅氧化物层和硅氮化物层。
由于形成在接触孔130H中的绝缘衬垫152，第一导电线CL1即直接接触135可以被分成从衬底110的表面110T突出的突起导电线PCL和形成在衬底110的表面110T之下的掩埋导电线BCL。
参照图6和7，如图6所示，用于间隔物的绝缘膜154在形成于位线BL140的侧壁和表面上的第一绝缘衬垫152a、以及其中形成有在接触孔130H中形成的绝缘衬垫152的衬底110的整个表面上形成。
用于间隔物的绝缘膜154可以包括相对于形成在位线BL 140的侧壁和表面上的第一绝缘衬垫152a以及形成在接触孔130H中的第一绝缘衬垫152a具有蚀刻选择性的材料。用于间隔物的绝缘膜154可以包括硅氧化物层。用于间隔物的绝缘膜154可以通过后续制造工艺成为外部间隔物或空气间隔物。
如图7所示，用于掩模的材料膜156在其上形成有用于间隔物的绝缘膜154的衬底110的整个表面上形成。用于掩模的材料膜156可以形成在位线BL 140的侧壁和表面上的用于间隔物的绝缘膜154上。用于掩模的材料膜156可以包括相对于第一绝缘层130a和用于间隔物的绝缘膜154具有蚀刻选择性的材料。用于掩模的材料膜156可以包括钛氮化物膜(TiN)。
参照图8以及图9A和9B，图9A示出了图8的掩模间隔物156a被去除的状态。图9B是图9A的局部放大图。
更详细地，形成在位线BL 140和层间绝缘层130上的第一绝缘衬垫152a用作蚀刻停止膜，用于掩模的(图7的)材料膜156、用于间隔物的(图7的)绝缘膜154和第三绝缘衬垫152c被回蚀刻，以形成第一外部间隔物154a和掩模间隔物156a。第一外部间隔物154a可以如下所述成为空气间隔物。
当形成第一外部间隔物154a和掩模间隔物156a时，在位线BL 140的表面上的第一绝缘衬垫152a上的用于间隔物的绝缘膜154和用于掩模的材料膜156可以被去除。当形成第一外部间隔物154a和掩模间隔物156a时，在第一导电线CL1与第二导电线CL2之间的层间绝缘层130上的第一绝缘衬垫152a上的用于间隔物的绝缘膜154和用于掩模的材料膜156可以被去除。
而且，当形成第一外部间隔物154a和掩模间隔物156a时，绝缘衬垫152之中在衬底110的表面110T上的第三绝缘衬垫152c也可以被蚀刻。因此，如图9B所示，绝缘衬垫152可以被分成上绝缘衬垫152U和下绝缘衬垫152L，上绝缘衬垫152U在突起导电线PCL的两侧上高于衬底110的表面110T，下绝缘衬垫152L在掩埋导电线BCL的两侧上低于衬底的表面110T。
当形成第一外部间隔物154a和掩模间隔物156a时，上绝缘衬垫152U的侧壁SL1可以垂直于衬底110的表面110T。如有必要，当第三绝缘衬垫152c用掩模间隔物156a作为蚀刻掩模被进一步蚀刻或者掩模间隔物156a被去除时，上绝缘衬垫152U的侧壁SL1可以垂直于衬底110的表面110T。当第三绝缘衬垫152c被进一步蚀刻或者掩模间隔物156a被去除时，可以减小上绝缘衬垫152U的宽度。
当上绝缘衬垫152U的侧壁SL1是垂直的时，可以便于蚀刻用于间隔物的(图10A和10B的)后续绝缘膜162，并且掩埋接触BC的下部开口长度CR1可以如上所述扩大，因而可以降低例如接触电阻的器件特性。此外，第一外部间隔物154a和掩模间隔物156a可以通过先前的制造工艺形成在位线BL 140的侧壁上的第一绝缘衬垫152a上。
随后，通过使用掩模间隔物156a作为蚀刻掩模蚀刻第一外部间隔物154a的下部和第一绝缘层130a，第一凹陷部分158a、第二凹陷部分158b和额外凹陷部分158c被形成。第一凹陷部分158a可以是其中上绝缘衬垫152U上的第一外部间隔物154a的下部朝第一导电线CL1凹入的部分。第二凹陷部分158b可以是其中层间绝缘层130上的第一绝缘衬垫152a上的第一外部间隔物154a的下部朝第二导电线CL2凹入的部分。额外凹陷部分158c可以是其中层间绝缘层130中的第一绝缘层130a的一个侧壁朝第二导电线CL2凹入的部分。
在至少一个实施方式中，当第一外部间隔物154a被湿蚀刻时，与第一绝缘衬垫152a相邻的第一凹陷部分158a和第二凹陷部分158b的一个剖面可以是圆形的。形成在与器件隔离区114相邻的第一绝缘层130a中的额外凹陷部分158c的一个剖面可以是圆形的。根据需要，可以不形成额外凹陷部分158c。
参照图10A和10B，用于间隔物的绝缘膜162在其上形成有层间绝缘层130、绝缘衬垫152、以及位线BL 140的侧壁和表面上的第一外部间隔物154a的衬底110的整个表面上形成，同时第一凹陷部分158a、第二凹陷部分158b和额外凹陷部分158c被填充。用于间隔物的绝缘膜162可以包括硅氮化物层。用于间隔物的绝缘膜162可以通过后续制造工艺成为外部间隔物。
因此，第一阻挡层162a和第二阻挡层162b可以分别在第一凹陷部分158a和第二凹陷部分158b上形成。第一阻挡层162a和第二阻挡层162b分别朝第一导电线CL1和第二导电线CL2突出，并且可以从用于间隔物的绝缘膜162延伸。第三阻挡层162c朝第一绝缘层130a突出，并且可以从用于间隔物的绝缘膜162延伸。
参照图11和12，如图11所示，形成在位线BL 140和层间绝缘层130上的第一绝缘衬垫152a用作蚀刻停止膜，用于间隔物的(图10A的)绝缘膜162以及衬底110上的一部分被回蚀刻，以形成第二外部间隔物164和接触孔166。掩埋接触可以通过后续制造工艺在接触孔166中形成。
接着，如图12所示，导电层168在其中形成有位线BL 140和第二外部间隔物164的所得产物的整个表面上形成，同时接触孔166被填充。也就是，导电层168形成为填充第一导电线CL1与第二导电线CL2之间的接触孔166。
参照图13和14，如图13所示，导电层168和位线BL 140上的第一绝缘衬垫152a被回蚀刻。因此，间隔物163在位线BL 140的侧壁上形成，即在第一导电线CL1和第二导电线CL2的一个侧壁上形成。间隔物163包括形成在位线BL 140的一个侧壁上的内部间隔物152d、以及顺序地形成在内部间隔物152d的一个侧壁上的第一外部间隔物154a和第二外部间隔物164。
如图14所示，第一外部间隔物154a被蚀刻以形成空气间隔物170。间隔物163a包括形成在位线BL 140的一个侧壁上的内部间隔物152d、以及顺序地形成在内部间隔物152d的一个侧壁上的空气间隔物170和第二外部间隔物164。半导体器件可以通过这样的制造工艺来制造。
图15至22是半导体器件的主要部分的剖视图，用于说明根据本发明构思的至少一个实施方式的制造半导体器件的方法。
更详细地，图15至22是沿图1的线I-I'截取的半导体器件的主要部分的剖视图。在图15至22中，与图2和3中相同的附图标记表示相同的元件。除了额外外部间隔物204进一步形成在第一外部间隔物154a的一个侧壁上之外，图5至22可以与图4A至14相同。在图5至22中，如同图4A至14中相同的附图标记表示相同的元件，这里将不给出其重复描述。
参照图15，如上所述执行图4A至6的制造工艺。接着，如图15所示，用于氧化的材料膜202在其上形成有用于间隔物的绝缘膜154的衬底110的整个表面上形成。用于氧化的材料膜202可以形成在位线BL 140的侧壁和表面上的用于间隔物的绝缘膜154上。用于氧化的材料膜202可以包括能通过热处理转换成硅氧化物层的材料。用于氧化的材料膜202可以包括多晶硅膜。
参照图16、17A和17B，图17A示出了图16所示的用于氧化的材料间隔物202a被氧化的状态。图17B是图17A的局部放大图。
参照图16，形成在位线BL 140和层间绝缘层130上的第一绝缘衬垫152a用作蚀刻停止膜，用于氧化的(图15的)材料膜202、用于间隔物的(图15的)绝缘膜154、以及第三绝缘衬垫152c被回蚀刻，以形成第一外部间隔物154a和用于氧化的材料间隔物202a。第一外部间隔物154a可以如下所述成为空气间隔物。
当形成第一外部间隔物154a和用于氧化的材料间隔物202a时，在位线BL 140的表面上的第一绝缘衬垫152a上的用于间隔物的绝缘膜154和用于氧化的材料膜202可以被去除。当形成第一外部间隔物154a和用于氧化的材料间隔物202a时，在第一导电线CL1与第二导电线CL2之间的层间绝缘层130上的第一绝缘衬垫152a上的用于氧化的材料膜202和用于间隔物的绝缘膜154可以被去除。
而且，当形成第一外部间隔物154a和用于氧化的材料间隔物202a时，绝缘衬垫152之中在衬底110的表面110T上的第三绝缘衬垫152c也可以被蚀刻。因此，如图17B所示，绝缘衬垫152可以被分成上绝缘衬垫152U和下绝缘衬垫152L，上绝缘衬垫152U在突起导电线PCL的两侧上高于衬底的表面110T，下绝缘衬垫152L在掩埋导电线BCL的两侧上低于衬底的表面110T。
当形成第一外部间隔物154a和用于氧化的材料间隔物202a时，上绝缘衬垫152U的侧壁SL1可以垂直于衬底110的表面110T。当上绝缘衬垫152U的侧壁SL1是垂直的时，掩埋接触BC的下部开口长度CR1可以如上所述被扩大，因而可以降低例如接触电阻的器件特性。此外，第一外部间隔物154a和用于氧化的材料间隔物202a可以通过先前的制造工艺形成在位线BL 140的侧壁上的第一绝缘衬垫152a上。
接着，通过使用用于氧化的材料间隔物202a作为蚀刻掩模蚀刻第一外部间隔物154a的下部和第一绝缘层130a，第一凹陷部分158a、第二凹陷部分158b和额外凹陷部分158c被形成。第一凹陷部分158a、第二凹陷部分158b和额外凹陷部分158c由于在上文中进行了描述而将被省略。
随后，用于氧化的材料间隔物202a被氧化，以在第一外部间隔物154a外侧形成额外外部间隔物204。用于氧化的材料间隔物202a的氧化可以使用湿退火工艺来执行。
参照图18A和18B，用于间隔物的绝缘膜162在其上形成有层间绝缘层130、绝缘衬垫152、以及位线BL 140的侧壁和表面上的第一外部间隔物154a的衬底110的整个表面上形成，同时第一凹陷部分158a、第二凹陷部分158b和额外凹陷部分158c被填充。用于间隔物的绝缘膜162可以包括硅氮化物层。用于间隔物的绝缘膜162可以通过后续制造工艺成为外部间隔物。
因此，第一阻挡层162a和第二阻挡层162b可以分别在第一凹陷部分158a和第二凹陷部分158b上形成。第一阻挡层162a和第二阻挡层162b分别朝第一导电线CL1和第二导电线CL2突出，并且可以从用于间隔物的绝缘膜162延伸。第三阻挡层162c朝第一绝缘层130a突出，并且可以从用于间隔物的绝缘膜162延伸。
参照图19和20，如图19所示，形成在位线BL 140和层间绝缘层130上的第一绝缘衬垫152a用作蚀刻停止膜，用于间隔物的(图18A的)绝缘膜162以及衬底110上的一部分被回蚀刻，以形成第二外部间隔物164和接触孔166。掩埋接触可以通过后续制造工艺在接触孔166中形成。
接着，如图20所示，导电层168在其中形成有位线BL 140和第二外部间隔物164的所得产物的整个表面上形成，同时接触孔166被填充。也就是，导电层168形成为填充第一导电线CL1与第二导电线CL2之间的接触孔166。
参照图21和22，如图21所示，导电层168和位线BL 140上的第一绝缘衬垫152a被回蚀刻。因此，间隔物163b在位线BL 140的侧壁上形成，即在第一导电线CL1和第二导电线CL2的一个侧壁上形成。间隔物163b包括形成在位线BL 140的一个侧壁上的内部间隔物152d、以及顺序地形成在内部间隔物152d的一个侧壁上的第一外部间隔物154a、额外外部间隔物204和第二外部间隔物164。
如图22所示，第一外部间隔物154a被蚀刻以形成空气间隔物170。间隔物163c包括形成在位线BL 140的一个侧壁上的内部间隔物152d、以及顺序地形成在内部间隔物152d的一个侧壁上的空气间隔物170、额外外部间隔物204和第二外部间隔物164。半导体器件可以通过这样的制造工艺来制造。
图23是根据本发明构思的至少一个实施方式的包括半导体器件的系统的视图。
更详细地，根据至少一个实施方式的系统1000可以包括控制器1010、输入/输出装置1020、存储器件1030和/或接口1040。电子系统1000可以是移动系统、或用于发送和接收信息的系统。在至少一个实施方式中，移动系统可以是个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器或存储卡。
用于控制系统1000的可执行程序的控制器1010可以包括微处理器、数字信号处理器、微控制器或类似器件。输入/输出装置1020可以用于输入和输出系统1000的数据。系统1000可以通过使用输入/输出装置1020连接到例如PC或网络的外部设备，并且可以与外部设备交换数据。输入/输出装置1020可以是例如键盘、小键盘或显示器。
存储器件1030可以存储用于操作控制器1010的代码和/或数据、或在控制器1010中处理的数据。存储器件1030可以包括根据本发明构思的至少一个实施方式的半导体器件。例如，存储器件1030可以包括通过上述方法制造的半导体器件。
接口1040可以是系统1000与外部设备之间的数据传输路径。控制器1010、输入/输出装置1020、存储器件1030和接口1040可以经由总线1050彼此通信。
根据至少一个实施方式的系统1000可以用在移动电话、MP3播放器、导航、便携式多媒体播放器(PMP)、固态盘(SSD)或家用电器中。
即使当导电线与接触图案之间的距离减小时，本发明构思的半导体器件也可以改善器件特性而不短路。通过使上绝缘衬垫的侧壁垂直并且增大掩埋接触的下部长度，本发明构思的半导体器件可以降低诸如接触电阻的器件特性。
虽然已经参照本发明构思的实施方式具体显示并描述了本发明构思，但是将理解，可以在其中进行形式和细节上的各种改变而不背离所附权利要求的精神和范围。
本申请要求享有2018年7月27日在韩国知识产权局提交的韩国专利申请第10-2018-0088153号的权益，其公开通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
衬底，具有由器件隔离区限定的多个有源区；
导电线，在所述衬底的所述有源区上沿一方向延伸；
多个绝缘衬垫，在所述导电线的下部的两个侧壁上，所述导电线的所述下部与所述有源区接触；
多个间隔物，在与所述衬底的表面垂直的方向上与所述绝缘衬垫隔开，并且顺序地位于所述导电线的上部的两个侧壁上；
阻挡层，在所述绝缘衬垫与所述多个间隔物中间的间隔物之间，并且在从所述多个间隔物中间的所述间隔物的一端朝所述导电线凹入的凹陷部分中；以及
导电图案，在所述多个间隔物两侧的所述有源区上。
2.根据权利要求1所述的半导体器件，其中所述多个间隔物之中最外面的间隔物在所述绝缘衬垫与所述导电图案之间沿所述衬底的垂直方向延伸。
3.根据权利要求1所述的半导体器件，其中所述导电线包括从所述衬底的所述表面突出的突起导电线和在所述衬底的所述表面之下的掩埋导电线。
4.根据权利要求3所述的半导体器件，其中所述多个绝缘衬垫包括上绝缘衬垫和下绝缘衬垫，所述上绝缘衬垫在所述突起导电线的两侧上高于所述衬底的所述表面，所述下绝缘衬垫在所述掩埋导电线的两侧上低于所述衬底的所述表面，以及
所述上绝缘衬垫的在所述导电图案侧的侧壁垂直于所述衬底的所述表面。
5.根据权利要求1所述的半导体器件，其中所述多个绝缘衬垫包括从所述导电线的一个侧壁起顺序布置的第一绝缘衬垫、第二绝缘衬垫和第三绝缘衬垫。
6.根据权利要求1所述的半导体器件，其中所述凹陷部分中的所述阻挡层具有朝向所述导电线的矩形或圆形剖面形状。
7.根据权利要求1所述的半导体器件，其中所述多个间隔物包括在所述导电线的一个侧壁上的内部间隔物和顺序地布置在所述内部间隔物的一个侧壁上的多个外部间隔物。
8.根据权利要求7所述的半导体器件，其中所述多个外部间隔物包括顺序地布置在所述内部间隔物的一个侧壁上的第一外部间隔物和第二外部间隔物，所述阻挡层在所述第一外部间隔物之下。
9.根据权利要求7所述的半导体器件，其中所述多个外部间隔物包括顺序地布置在所述内部间隔物的一个侧壁上的第一外部间隔物、额外外部间隔物和第二外部间隔物，所述阻挡层在所述第一外部间隔物和所述额外外部间隔物之下。
10.根据权利要求1所述的半导体器件，其中所述多个间隔物包括在所述导电线的一个侧壁上的内部间隔物以及顺序地布置在所述内部间隔物的一个侧壁上的空气间隔物和外部间隔物，所述阻挡层在所述空气间隔物之下。
11.一种半导体器件，包括：
衬底，具有由器件隔离区限定的多个有源区；
层间绝缘层，在所述器件隔离区上；
导电线，在所述衬底的所述层间绝缘层上沿一方向延伸；
多个间隔物，在与所述衬底的表面垂直的方向上与所述层间绝缘层隔开，并且在所述导电线的两个侧壁上；
阻挡层，在所述层间绝缘层与所述多个间隔物中间的间隔物之间的间隔处，并且在从位于所述多个间隔物中间的所述间隔物的一端朝所述导电线凹入的凹陷部分中；以及
导电图案，在所述多个间隔物两侧的所述有源区上。
12.根据权利要求11所述的半导体器件，其中所述层间绝缘层包括在所述器件隔离区上的多个绝缘层。
13.根据权利要求11所述的半导体器件，其中所述层间绝缘层还包括向内凹入的额外凹陷部分，其中所述额外凹陷部分包括额外阻挡层。
14.根据权利要求13所述的半导体器件，其中所述阻挡层和所述额外阻挡层包括与所述多个间隔物之中最外面的外部间隔物的材料相同的材料。
15.根据权利要求11所述的半导体器件，其中所述多个间隔物之中在所述导电线的两个侧壁上的内部间隔物在所述层间绝缘层上。
16.一种半导体器件，包括：
衬底，具有由器件隔离区限定的多个有源区；
层间绝缘层，在所述器件隔离区上；
导电线，在所述层间绝缘层和所述衬底的所述有源区上沿一方向延伸；
多个绝缘衬垫，在所述导电线的下部的两个侧壁上，所述导电线的所述下部与所述有源区接触；
多个间隔物，在与所述衬底的表面垂直的方向上与所述绝缘衬垫和所述层间绝缘层隔开，并且顺序地形成在所述导电线的上部的两个侧壁上；
阻挡层，在所述绝缘衬垫和所述层间绝缘层与所述多个间隔物中间的间隔物之间，并且在从位于所述多个间隔物中间的所述间隔物的一端朝所述导电线凹入的凹陷部分中；以及
导电图案，在所述多个间隔物两侧的所述有源区上。
17.根据权利要求16所述的半导体器件，其中所述导电线包括从所述衬底的所述表面突出的突起导电线，其中高于所述衬底的所述表面的上绝缘衬垫在所述突起导电线的两侧，所述上绝缘衬垫的在所述导电图案侧的侧壁垂直于所述衬底的所述表面。
18.根据权利要求16所述的半导体器件，其中所述多个间隔物包括在所述导电线的一个侧壁上的内部间隔物和顺序地布置在所述内部间隔物的一个侧壁上的多个外部间隔物，所述阻挡层在所述外部间隔物中的一个之下。
19.根据权利要求16所述的半导体器件，其中所述阻挡层包括与所述多个间隔物之中最外面的外部间隔物的材料相同的材料。
20.根据权利要求16所述的半导体器件，其中所述层间绝缘层包括向内凹入的额外凹陷部分，其中所述额外凹陷部分包括额外阻挡层。
CN201910307879.7A 2018-07-27 2019-04-17 用于改善器件特性的半导体器件 Active CN110767653B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180088153A KR102574450B1 (ko) 2018-07-27 2018-07-27 소자 특성을 향상시킬 수 있는 반도체 소자
KR10-2018-0088153 2018-07-27

Publications (2)

Publication Number Publication Date
CN110767653A true CN110767653A (zh) 2020-02-07
CN110767653B CN110767653B (zh) 2023-07-11

Family

ID=69178605

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910307879.7A Active CN110767653B (zh) 2018-07-27 2019-04-17 用于改善器件特性的半导体器件

Country Status (3)

Country Link
US (1) US10886167B2 (zh)
KR (1) KR102574450B1 (zh)
CN (1) CN110767653B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110707083A (zh) * 2018-08-23 2020-01-17 联华电子股份有限公司 半导体存储装置及其形成方法
CN112018080A (zh) * 2020-09-04 2020-12-01 福建省晋华集成电路有限公司 存储器及其形成方法
CN114256154A (zh) * 2020-09-24 2022-03-29 长鑫存储技术有限公司 存储器的制作方法及存储器
US12089399B2 (en) 2020-09-24 2024-09-10 Changxin Memory Technologies, Inc. Method for manufacturing memory and memory
CN114256154B (zh) * 2020-09-24 2024-10-25 长鑫存储技术有限公司 存储器的制作方法及存储器

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11171206B2 (en) 2019-07-11 2021-11-09 Micron Technology, Inc. Channel conduction in semiconductor devices
KR20210155697A (ko) * 2020-06-16 2021-12-23 삼성전자주식회사 집적회로 소자
KR20220032738A (ko) * 2020-09-08 2022-03-15 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR20220118742A (ko) * 2021-02-19 2022-08-26 삼성전자주식회사 반도체 장치
KR20230001166A (ko) * 2021-06-28 2023-01-04 삼성전자주식회사 반도체 메모리 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101335241A (zh) * 2007-06-26 2008-12-31 海力士半导体有限公司 制造具有垂直沟道晶体管的半导体器件的方法
US20180174971A1 (en) * 2016-12-19 2018-06-21 Samsung Electronics Co., Ltd. Semiconductor memory device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101133701B1 (ko) * 2010-09-10 2012-04-06 주식회사 하이닉스반도체 매립비트라인을 구비한 반도체장치 제조 방법
KR101979752B1 (ko) 2012-05-03 2019-05-17 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102036345B1 (ko) * 2012-12-10 2019-10-24 삼성전자 주식회사 반도체 소자
KR102038091B1 (ko) * 2013-10-07 2019-10-30 삼성전자 주식회사 반도체 소자 제조방법
KR20150045782A (ko) 2013-10-21 2015-04-29 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9425200B2 (en) 2013-11-07 2016-08-23 SK Hynix Inc. Semiconductor device including air gaps and method for fabricating the same
KR102152798B1 (ko) 2014-03-05 2020-09-07 에스케이하이닉스 주식회사 라인형 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102200342B1 (ko) * 2014-03-17 2021-01-08 삼성전자주식회사 비트 라인 구조체의 측면들 상에 위치하는 에어 갭들을 포함하는 반도체 소자
KR102168172B1 (ko) * 2014-05-23 2020-10-20 삼성전자주식회사 반도체 소자의 제조 방법
KR102238951B1 (ko) * 2014-07-25 2021-04-12 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102271773B1 (ko) * 2014-09-16 2021-07-01 삼성전자주식회사 반도체 소자 제조 방법
KR102321390B1 (ko) 2014-12-18 2021-11-04 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102289376B1 (ko) 2015-01-19 2021-08-17 에스케이하이닉스 주식회사 에어갭을 구비한 반도체 장치 및 그 제조방법
KR102444838B1 (ko) * 2015-06-30 2022-09-22 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102468781B1 (ko) * 2015-07-01 2022-11-22 삼성전자주식회사 반도체 소자의 제조방법
KR102406663B1 (ko) * 2016-07-06 2022-06-08 삼성전자주식회사 집적회로 소자의 제조 방법
US10468350B2 (en) 2016-08-08 2019-11-05 Samsung Electronics Co., Ltd. Semiconductor memory device
KR20180018239A (ko) * 2016-08-08 2018-02-21 삼성전자주식회사 반도체 메모리 장치
KR102489949B1 (ko) * 2016-12-13 2023-01-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102410013B1 (ko) * 2017-10-20 2022-06-16 삼성전자주식회사 집적회로 소자 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101335241A (zh) * 2007-06-26 2008-12-31 海力士半导体有限公司 制造具有垂直沟道晶体管的半导体器件的方法
US20180174971A1 (en) * 2016-12-19 2018-06-21 Samsung Electronics Co., Ltd. Semiconductor memory device
CN108206184A (zh) * 2016-12-19 2018-06-26 三星电子株式会社 半导体存储器件

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110707083A (zh) * 2018-08-23 2020-01-17 联华电子股份有限公司 半导体存储装置及其形成方法
CN110707083B (zh) * 2018-08-23 2022-02-01 联华电子股份有限公司 半导体存储装置及其形成方法
US11632887B2 (en) 2018-08-23 2023-04-18 United Microelectronics Corp. Semiconductor memory device having a multilayer dielectric structure with a retracted sidewall below a bit line
CN112018080A (zh) * 2020-09-04 2020-12-01 福建省晋华集成电路有限公司 存储器及其形成方法
CN114256154A (zh) * 2020-09-24 2022-03-29 长鑫存储技术有限公司 存储器的制作方法及存储器
WO2022062536A1 (zh) * 2020-09-24 2022-03-31 长鑫存储技术有限公司 存储器的制作方法及存储器
US12089399B2 (en) 2020-09-24 2024-09-10 Changxin Memory Technologies, Inc. Method for manufacturing memory and memory
CN114256154B (zh) * 2020-09-24 2024-10-25 长鑫存储技术有限公司 存储器的制作方法及存储器

Also Published As

Publication number Publication date
CN110767653B (zh) 2023-07-11
KR102574450B1 (ko) 2023-09-04
US20200035541A1 (en) 2020-01-30
US10886167B2 (en) 2021-01-05
KR20200012626A (ko) 2020-02-05

Similar Documents

Publication Publication Date Title
CN110767653B (zh) 用于改善器件特性的半导体器件
US9576902B2 (en) Semiconductor device including landing pad
US8987860B2 (en) Semiconductor device
US9064731B2 (en) Semiconductor device having landing pads
KR102424964B1 (ko) 반도체 소자 및 그 제조방법
US9530729B2 (en) Semiconductor devices including insulating extension patterns between adjacent landing pads and methods of fabricating the same
US9123550B2 (en) Semiconductor devices using air spaces to separate conductive structures and methods of manufacturing the same
US10332831B2 (en) Semiconductor device including a bit line
US20140061736A1 (en) Semiconductor device and method of manufacturing the same
US10998324B2 (en) Semiconductor device comprising work function metal pattern in boundary region and method for fabricating the same
KR102251816B1 (ko) 랜딩 패드를 구비하는 반도체 소자
US9768115B2 (en) Semiconductor devices having nonlinear bitline structures
US8946077B2 (en) Method of manufacturing a semiconductor device
US9754944B2 (en) Method of manufacturing semiconductor device
EP4310902A1 (en) Integrated circuit semiconductor device
US20240315010A1 (en) Semiconductor devices
CN116471836A (zh) 半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant