CN113809094A - 半导体装置结构 - Google Patents

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Abstract

提供半导体装置结构。半导体装置结构包含基底、在基底上方的第一鳍片结构以及在基底的第一区域上方的铁电场效晶体管(FeFET)装置。铁电场效晶体管包含跨过第一鳍片结构的第一栅极堆叠。半导体装置结构还包含在第一栅极堆叠旁的多个第一栅极间隔层以及在第一栅极堆叠上方的铁电层。铁电层的至少一部分位于第一栅极间隔层的上部之间并与第一栅极堆叠相邻。

Description

半导体装置结构
技术领域
本发明实施例是关于半导体制造技术，特别是关于半导体装置结构及其形成方法。
背景技术
许多现代电子装置包含用于存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器在通电时存储数据，而非易失性存储器能够在断电时存储数据。铁电随机存取存储器(Ferroelectric random-access memory，FRAM)装置是下一代非易失性存储器技术的有希望的候选者。这是因为铁电随机存取存储器装置具有许多优点，包含快速写入时间、高耐用性、低功耗以及对辐射损坏的低敏感性。此外，去耦铁电材料允许增加的场通过铁电材料，使得铁电随机存取存储器装置可能成为先进节点中的潜在应用。然而，将铁电随机存取存储器装置的制造整合到互补式金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)制程中可能很困难。虽然目前的方法在许多面向都令人满意，但仍需要继续改进。
发明内容
根据一些实施例，提供半导体装置结构。半导体装置结构包含基底、在基底上方的第一鳍片结构以及在基底的第一区域上方的铁电场效晶体管装置。铁电场效晶体管包含跨过第一鳍片结构的第一栅极堆叠。半导体装置结构也包含在第一栅极堆叠旁的多个第一栅极间隔层以及在第一栅极堆叠上方的铁电层。铁电层的至少一部分位于第一栅极间隔层的上部之间并与第一栅极堆叠相邻。
根据另一些实施例，提供半导体装置结构。半导体装置结构包含在基底上方的第一组纳米结构、包覆环绕第一组纳米结构的第一栅极堆叠、在第一栅极堆叠正上方的第一铁电层、围绕第一栅极堆叠和第一铁电层的层间介电层、以及穿过层间介电层并耦合至第一铁电层的导孔。
根据又另一些实施例，提供半导体装置结构的形成方法。半导体装置结构的形成方法包含形成跨过第一主动区的第一栅极堆叠和跨过第二主动区的第二栅极堆叠，凹蚀第一栅极堆叠和第二栅极堆叠以在第一栅极堆叠上方形成第一凹槽并在第二栅极堆叠上方形成第二凹槽，在第一凹槽中形成介电盖层，在第二凹槽中形成铁电层，在介电盖层和铁电层上方形成层间介电层，设置穿过层间介电层和介电层并位于第一栅极堆叠上的第一导孔，以及设置穿过层间介电层并位于铁电层上的第二导孔。
附图说明
通过以下的详细描述配合所附图式，可以更加理解本发明实施例的内容。需强调的是，根据产业上的标准惯例，许多部件并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
图1是根据本发明实施例中的一些实施例的具有鳍式场效晶体管设计的半导体装置结构的透视图。
图2A-1、图2A-2、图2B-1、图2B-2、图2C-1、图2C-2、图2D-1、图 2D-2、图2E-1、图2E-2、图2F-1、图2F-2、图2G-1、图2G-2、图2H-1、图2H-2、图2I-1、图2I-2、图2J-1、图2J-2、图2K-1、图2K-2、图2L-1和图2L-2是根据本发明实施例中的一些实施例的在各个中间阶段形成具有鳍式场效晶体管设计的半导体装置结构的剖面图。
图3是根据本发明实施例中的一些实施例的半导体装置结构的形成方法的流程图。
图4-1和图4-2是根据本发明实施例中的一些实施例的具有鳍式场效晶体管设计的半导体装置结构的剖面图。
图5A和图5B是根据本发明实施例中的一些实施例的在各个中间阶段形成具有鳍式场效晶体管设计的半导体装置结构的剖面图。
图6A-1、图6A-2、图6B-1、图6B-2、图6C-1、图6C-2、图6D-1和图 6D-2是根据本发明实施例中的一些实施例的在各个中间阶段形成具有鳍式场效晶体管设计的半导体装置结构的剖面图。
图7A-1、图7A-2、图7B-1和图7B-2是根据本发明实施例中的一些实施例的在各个中间阶段形成具有鳍式场效晶体管设计的半导体装置结构的剖面图。
图8是根据本发明实施例中的一些实施例的具有全绕式栅极(GAA)设计的半导体装置结构的透视图。
图9A-1、图9A-2、图9B-1、图9B-2、图9C-1、图9C-2、图9D-1和图 9D-2是根据本发明实施例中的一些实施例的在各个中间阶段形成具有全绕式栅极设计的半导体装置结构的剖面图。
图10-1和图10-2是根据本发明实施例中的一些实施例的具有全绕式栅极设计的半导体装置结构的剖面图。
图11是根据本发明实施例中的一些实施例的具有全绕式栅极设计的半导体装置结构的剖面图。
图12-1和图12-2是根据本发明实施例中的一些实施例的具有全绕式栅极设计的半导体装置结构的剖面图。
图13-1和图13-2是根据本发明实施例中的一些实施例的具有全绕式栅极设计的半导体装置结构的剖面图。
图14A-1、图14A-2、图14B-1和图14B-2是根据本发明实施例中的一些实施例的在各个中间阶段形成具有全绕式栅极设计的半导体装置结构的剖面图。
其中，附图标记说明如下：
11，12，13，14，15，21，22，23，24，25，26：半导体装置结构
11A，13A：鳍式场效晶体管装置
11B，12B，13B，14B，15B，21B，22B，23B，24B，25B，26B：铁电场效晶体管装置
21A：全绕式栅极场效晶体管装置
23A：全绕式栅极装置
102：基底
102A：第一区域
102B：第二区域
102B1：第一子区域
102B2：第二子区域
104A，204A：第一鳍片结构
104B，204B，204B1：第二鳍片结构
106：隔离部件
108A，108B：虚设栅极结构
110：虚设栅极介电层
112：虚设栅极电极层
113：栅极间隔层
114A：第一源极/漏极部件
114B：第二源极/漏极部件
116：下层间介电层
118A：第一最终栅极堆叠
118B：第二最终栅极堆叠
118B2：最终栅极堆叠
120：界面层
122：高介电常数栅极介电层
124：金属栅极电极层
126A：第一凹槽
126B，132B：第二凹槽
128A：第一介电盖层
128B：第二介电盖层
130，138：遮罩元件
134：电极材料
134B：底电极层
136：铁电材料
136B：铁电层
140：接触插塞
142：上层间介电层
144：源极/漏极导孔
146B：上电极层
148A：栅极导孔
149B：电容导孔
150B：电容器
152B：通孔
180A，280A：第一晶体管
180B，280B，280B2：第二晶体管
203：下鳍片元件
204B2：第三鳍片结构
206：第一半导体层
208：第二半导体层
210：内间隔层
212：栅极沟槽
214：间隙
1000：方法
1002，1004，1006，1008，1010，1012：操作
CH：通道区
SD：源极/漏极区
具体实施方式
以下内容提供许多不同实施例或范例，用于实施本发明实施例的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用于限定本发明实施例。举例来说，叙述中提及第一部件形成于第二部件上或上方，可能包含形成第一部件和第二部件直接接触的实施例，也可能包含额外的部件形成于第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。另外，本发明实施例在不同范例中可重复使用参考标号及/或字母。此重复是为了简化和清楚的目的，并非代表所讨论的不同实施例及/或组态之间有特定的关系。
描述实施例的一些变型。在各个示意图和说明性实施例中，相似的参考标号用于指示相似的元件。应理解的是，可以在方法之前、期间和之后提供额外的操作，并且对于方法的其他实施例，可以取代或消除所描述的一些操作。
此外，当用「约」、「近似」和类似的用语描述数字或数字范围时，此用语意图涵盖包含所述数字的合理范围内的数字，例如所述数字的+/-10％内或本技术领域中具有通常知识者所理解的其他数值。举例来说，用语「约5nm」涵盖4.5nm至5.5nm的尺寸范围。
可以通过任何合适的方法将以下描述的鳍片结构图案化。举例来说，可以使用一或多个微影制程将鳍片图案化，包含双重图案化或多重图案化制程。通常而言，双重图案化或多重图案化制程结合微影和自对准制程，其允许产生的图案的例如节距小于使用单一、直接微影制程可获得的图案的节距。举例来说，在一实施例中，在基底上方形成牺牲层并使用微影制程将牺牲层图案化。使用自对准制程在图案化的牺牲层旁形成间隔物。然后移除牺牲层，接着可以使用剩余的间隔物将鳍片图案化。
在一些实施例中，本发明实施例关于具有铁电随机存取存储器(FRAM) 装置的半导体装置结构，半导体装置结构具有鳍式场效晶体管(fin field effect transistor，FinFET)设计或全绕式栅极(gate-all-around，GAA)设计。铁电场效晶体管可以整合到互补式金属氧化物半导体(CMOS)制造制程中。具体而言，铁电场效晶体管的电容器的制造可以采用互补式金属氧化物半导体产线中段(middle-end of line，MEOL)制程。产线中段通常涵盖与制造连接至装置(例如晶体管)的导电部件(例如栅极堆叠及/或源极/漏极部件)的导孔及/或接触插塞有关的制程。提供包含铁电场效晶体管装置的半导体装置结构及其形成方法的实施例。铁电场效晶体管可以具有晶体管上方的电容器 (capacitor abovetransistor，CAT)设计，其中铁电场效晶体管装置的电容器形成在晶体管的栅极堆叠正上方并电连接到晶体管的栅极堆叠。铁电场效晶体管装置的形成方法包含凹蚀栅极堆叠以形成凹槽，并在凹槽中形成铁电层。因此，可以提升铁电场效晶体管装置的耐久性和保持性，降低铁电场效晶体管装置的功耗，并实现形成铁电场效晶体管装置的制造制程。
根据本发明实施例中的一些实施例，图1是具有鳍式场效晶体管设计的半导体装置结构11的透视图。根据一些实施例，如图1所示，提供半导体装置结构11。根据一些实施例，半导体装置结构11包含基底102。为了更好地理解半导体装置结构，图1绘示在后图中使用的参考坐标X-Y-Z。X轴和Y轴通常沿着平行于基底102的主表面的横向定向。Y轴横向(例如大致垂直)于X轴。Z轴通常沿着垂直于基底102的主表面(或X-Y平面)的垂直方向定向。
在一些实施例中，基底102是硅基底。在一些实施例中，基底102包含元素半导体，例如锗；化合物半导体，例如氮化镓(GaN)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)及/或锑化铟(InSb)；合金半导体，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、 GaInP及/或GaInAsP；或前述的组合。此外，基底102可以可选地包含外延层，外延层可以被应变以提升效能，可以包含绝缘体上覆硅 (silicon-on-insulator，SOI)结构及/或具有其他合适的增强部件。
基底102可以包含各种装置区，例如逻辑区、易失性存储器区(例如静态随机存取存储器(static random access memory，SRAM)区)、非易失性存储器区(例如铁电随机存取存储器区)、模拟区、外围区(例如输入/输出区)、其他合适的区域或前述的组合。在一些实施例中，如图1所示，根据一些实施例，基底102包含将形成逻辑装置及/或静态随机存取存储器装置的第一区域102A和将形成铁电场效晶体管(ferroelectric field effecttransistor， FeFET)装置的第二区域102A。
根据一些实施例，在基底102的第一区域102A上方形成第一鳍片结构 104A，并在基底102的第二区域102B上方形成第二鳍片结构104B。举例来说，第一鳍片结构104A可用于形成逻辑装置及/或静态随机存取存储器装置，并且第二鳍片结构104B可用于形成铁电场效晶体管装置。
根据一些实施例，鳍片结构104A和104B在X方向上延伸。也就是说，根据一些实施例，鳍片结构104A和104B各自具有平行于X方向的纵轴。X 方向也可称为通道延伸方向。根据一些实施例，鳍片结构104A和104B各自包含通道区CH和源极/漏极区SD，其中通道区CH界定在源极/漏极区SD 之间。图1绘示一个通道区CH和两个源极/漏极区SD是为了说明的目的而非用于限制。通道区CH和源极/漏极区SD的数量可取决于半导体装置结构 11的设计需求及/或性能考量。最终栅极堆叠(未绘示)将形成为纵轴平行于Y方向并延伸跨过鳍片结构104A和104B的通道区CH。Y方向也可称为栅极延伸方向。
在一些实施例中，鳍片结构104A和104B的形成包含图案化基底102。在一些实施例中，图案化制程包含在基底102上方形成图案化的遮罩层(未绘示)，并蚀刻未被图案化的遮罩层覆盖的基底102，借此形成沟槽以及从沟槽之间突出的鳍片结构104A和104B。图案化的遮罩层可以是图案化的光阻层及/或图案化硬遮罩。蚀刻制程可以是非等向性蚀刻制程，例如干式蚀刻。根据一些实施例，鳍片结构104A和104B是半导体装置结构11的主动区，其将形成为晶体管(例如鳍式场效晶体管)的通道区和源极/漏极区。
图1进一步绘示在后图使用的参考剖面。根据一些实施例，剖面X-X是沿着鳍片结构104A和104B的纵轴的平面。根据一些实施例，剖面Y-Y在跨过鳍片结构104A和104B的通道区CH的平面中并沿着栅极堆叠的纵轴。
图2A-1至图2L-2是根据本发明实施例中的一些实施例的在各个中间阶段形成具有鳍式场效晶体管设计的半导体装置结构11的剖面图。图2A-1、图2B-1、图2C-1、图2D-1、图2E-1、图2F-1、图2G-1、图2H-1、图2I-1、图2J-1、图2K-1和图2L-1图是对应于图1的剖面X-X的剖面图，而图2A-2、图2B-2、图2C-2、图2D-2、图2E-2、图2F-2、图2G-2、图2H-2、图2I-2、图2J-2、图2K-2和图2L-2图是对应于图1的剖面Y-Y的剖面图。
根据一些实施例，图2A-1和图2A-2是在形成隔离部件106、虚设栅极结构108A和108B、栅极间隔层113、源极/漏极部件114A和114B以及下层间介电(interlayerdielectric，ILD)层116之后的半导体装置结构11的剖面图。根据一些实施例，如图2A-1和图2A-2所示，隔离部件106形成在基底102上方并围绕鳍片结构104A和104B的下部。根据一些实施例，隔离部件106被配置以电隔离主动区，例如鳍片结构104A和104B，并且也称为浅沟槽隔离(shallow trench isolation，STI)部件。
在一些实施例中，隔离部件106由绝缘材料制成，例如氧化硅、氮化硅、氮氧化硅、其他合适的绝缘材料、前述的多层及/或前述的组合。在一些实施例中，隔离部件106的形成包含在半导体装置结构11上方沉积用于隔离部件106的一或多个绝缘材料以填充沟槽、平坦化绝缘材料以移除绝缘材料在鳍片结构104A和104B的上表面上方的部分，并使用蚀刻制程凹蚀绝缘材料，借此暴露出鳍片结构104A和104B的上部并形成隔离部件106。在一些实施例中，沉积制程包含化学气相沉积(例如低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(plasma enhanced CVD，PECVD)、高密度等离子体化学气相沉积(high densityplasma CVD，HDP-CVD)、高深宽比制程 (high aspect ratio process，HARP)、可流动式化学气相沉积(flowable CVD， FCVD))、原子层沉积(atomic layer deposition，ALD)、其他合适的技术及/或组合。平坦化可以是化学机械研磨(chemical mechanical polish，CMP)。可以控制凹陷深度(例如通过控制蚀刻时间)以提供鳍片结构104A和104B 的露出的上部的期望高度。
根据一些实施例，如图2A-1和图2A-2所示，形成跨过第一鳍片结构 104A的第一虚设栅极结构108A和跨过第二鳍片结构104B的第二虚设栅极结构108B。在一些实施例中，虚设栅极结构108A和108B在Y方向上延伸。也就是说，根据一些实施例，虚设栅极结构108A和108B具有平行于Y方向的纵轴。根据一些实施例，虚设栅极结构108A和108B包覆鳍片结构104A 和104B的通道区。
根据一些实施例，虚设栅极结构108A和108B各自包含虚设栅极介电层 110及形成于虚设栅极介电层110上方的虚设栅极电极层112。在一些实施例中，虚设栅极介电层110由一或多种介电材料制成，例如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)及/或前述的组合。在一些实施例中，使用原子层沉积、化学气相沉积、热氧化、其他合适的技术及/或前述的组合来形成介电材料。在一些实施例中，虚设栅极电极层112由导电材料制成，例如多晶硅、多晶硅锗及/或前述的组合。在一些实施例中，使用化学气相沉积、其他合适的技术及/或前述的组合来形成导电材料。在一些实施例中，虚设栅极结构108A和108B的形成包含在半导体装置结构11上方顺应性地 (conformally)沉积用于虚设栅极介电层110的介电材料，在介电材料上方沉积用于虚设栅极电极层112的导电材料，平坦化导电材料，并将导电材料和介电材料图案化为虚设栅极结构108A和108B。
根据一些实施例，如图2A-1和图2A-2所示，栅极间隔层113沿着虚设栅极结构108A和108B的两侧壁形成并覆盖虚设栅极结构108A和108B的两侧壁。根据一些实施例，栅极间隔层113被配置以偏置随后形成的源极/ 漏极部件并将源极/漏极部件与栅极结构隔开。
在一些实施例中，栅极间隔层113由介电材料制成，例如氧化硅(SiO2)、氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)、氮碳化硅(SiCN)、碳氮氧化硅(SiOCN)及/或前述的组合。在一些实施例中，栅极间隔层113 的形成包含在半导体装置结构11上方顺应性地沉积用于栅极间隔层113的介电材料，随后进行例如干式蚀刻的非等向性蚀刻制程。进行蚀刻制程以移除栅极间隔层113的介电材料的水平部分，同时在虚设栅极结构108A和 108B的侧壁上留下介电材料的垂直部分以作为栅极间隔层113。
根据一些实施例，如图2A-1和图2A-2所示，在第一鳍片结构104A上方形成第一源极/漏极部件114A，并在第二鳍片结构104B上方形成第二源极/漏极部件114B。根据一些实施例，源极/漏极部件114A和114B形成在虚设栅极结构108A和108B的两侧。
根据一些实施例，源极/漏极部件114A和114B的形成包含凹蚀鳍片结构104A和104B以在源极/漏极区形成源极/漏极凹槽(未绘示)。出于性能考量，凹陷深度可取决于源极/漏极部件114A和114B的期望高度。之后，根据一些实施例，使用外延成长制程在鳍片结构104A和104B上从源极/漏极凹槽成长用于源极/漏极部件114A和114B的一或多种半导体材料。外延成长制程可以是分子束外延(molecular beam epitaxy，MBE)、金属有机化学气相沉积(metal organic chemical vapor deposition，MOCVD)、气相外延 (vapor phaseepitaxy，VPE)、其他合适的技术或前述的组合。
在一些实施例中，源极/漏极部件114A和114B由任何合适的半导体材料制成，例如Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP、SiC、SiCP或前述的组合。在一些实施例中，在外延成长制程期间原位(in-situ)掺杂源极/漏极部件114A和114B。举例来说，源极/漏极部件114A和114B可以是掺杂硼(B)的外延成长的SiGe。举例来说，源极/漏极部件114A和114B 可以是掺杂碳的外延成长的Si以形成硅：碳(Si：C)源极/漏极部件、掺杂磷的外延成长的Si以形成硅：磷(Si：P)源极/漏极部件、或掺杂碳和磷的外延成长的Si以形成磷碳化硅(SiCP)源极/漏极部件。可以分开进行第一源极/漏极部件114A和第二源极/漏极部件114B的成长。
根据一些实施例，如图2A-1和图2A-2所示，在半导体装置结构11上方形成下层间介电层116。根据一些实施例，下层间介电层116形成为覆盖源极/漏极部件114A和114B。
在一些实施例中，下层间介电层116由介电材料制成，例如未掺杂的硅酸盐玻璃(un-doped silicate glass，USG)或掺杂的氧化硅，例如硼磷硅玻璃(borophosphosilicate glass，BPSG)、氟掺杂的硅酸盐玻璃(fluoride-doped silicateglass，FSG)、磷硅玻璃(phosphosilicate glass，PSG)、硼硅玻璃 (borosilicate glass，BSG)及/或其他合适的介电材料。在一些实施例中，用于下层间介电层116的介电材料的沉积使用例如化学气相沉积(例如高密度等离子体化学气相沉积、等离子体辅助化学气相沉积或高深宽比制程)、其他合适的技术及/或前述的组合。在一些实施例中，下层间介电层116是多层结构。举例来说，下层间介电层116可以包含薄的以氮化硅为主的蚀刻停止层以及形成于蚀刻停止层上方的以氧化硅为主的块体层。之后，使用例如化学机械研磨移除虚设栅极电极层112的上表面上方的下层间介电层116的介电材料，直到暴露出虚设栅极电极层112。在一些实施例中，下层间介电层 116的上表面与虚设栅极电极层112的上表面大致共平面。
根据一些实施例，图2B-1和图2B-2是在形成最终栅极堆叠118A和118B 之后的半导体装置结构11的剖面图。根据一些实施例，使用蚀刻制程移除虚设栅极结构108A和108B以形成栅极沟槽(未绘示)。根据一些实施例，栅极沟槽暴露出鳍片结构104A和104B的通道区。在一些实施例中，蚀刻制程包含一或多个蚀刻制程。举例来说，当虚设栅极电极层112由多晶硅制成时，可以使用例如四甲基氢氧化铵(tetramethylammonium hydroxide，TMAH)溶液的湿式蚀刻剂来选择性地移除虚设栅极电极层116。举例来说，之后可以使用等离子体干式蚀刻、干式化学蚀刻及/或湿式蚀刻来移除虚设栅极介电层110。
根据一些实施例，如图2B-1和图2B-2所示，形成第一最终栅极堆叠118A 以填充栅极沟槽并包覆环绕第一鳍片结构104A的通道区，并形成第二最终栅极堆叠118B以填充栅极沟槽并包覆环绕第二鳍片结构104B的通道区。根据一些实施例，第一最终栅极堆叠118A延伸跨过第一鳍片结构104A的通道区，并且第二最终栅极堆叠118B延伸跨过第二鳍片结构104B的通道区。在一些实施例中，最终栅极堆叠118A和118B在Y方向上延伸。也就是说，根据一些实施例，最终栅极堆叠118A和118B具有平行于Y方向的纵轴。
根据一些实施例，最终栅极堆叠118A和118B各自包含界面层120、高介电常数栅极介电层122和金属栅极电极层124。根据一些实施例，界面层120形成于从栅极沟槽暴露出的鳍片结构104A和104B的表面上。在一些实施例中，界面层120由化学形成的氧化硅制成。在一些实施例中，使用一或多个清洁制程(例如包含臭氧(O3))来形成界面层120。
根据一些实施例，沿着界面层120顺应性地形成高介电常数栅极介电层 122。根据一些实施例，如图2B-1所示，高介电常数栅极介电层122也沿着栅极间隔层113面向通道区的内侧壁顺应性形成。根据一些实施例，如图2B-2 所示，高介电常数栅极介电层122也沿着隔离部件106的上表面顺应性地形成。在一些实施例中，高介电常数栅极介电层122由例如介电常数大于3.9 的高介电常数(k值)介电材料制成。在一些实施例中，高介电常数介电材料包含氧化铪(HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、 AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、 HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、 Al2O3、Si3N4、氮氧化物(SiON)、前述的组合或其他合适的材料。高介电常数栅极介电层122的形成可以通过原子层沉积、物理气相沉积、化学气相沉积及/或其他合适的技术。
根据一些实施例，金属栅极电极层124形成在高介电常数栅极介电层122 上方并填充栅极沟槽的剩余部分。在一些实施例中，金属栅极电极层124由多于一种导电材料制成，例如金属、金属合金、导电金属氧化物及/或金属氮化物、其他合适的导电材料及/或前述的组合。金属栅极电极层124可以是多层结构，其具有扩散阻障层、具有选择的功函数以提高装置性能(例如临界电压)的功函数层、防止功函数层氧化的盖层、将功函数层黏附到下一层的胶层、降低最终栅极堆叠的总电阻的金属填充层及/或其他合适的层的各种组合。金属栅极电极层124可以由Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、 Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、Re、Ir、Co、Ni、其他合适的导电材料或前述的多层。金属栅极电极层的形成可以通过原子层沉积、物理气相沉积、化学气相沉积、电子束蒸镀或其他合适的制程。此外，可以分开形成第一最终栅极堆叠118A和第二最终栅极堆叠118B的金属栅极电极层124。
根据一些实施例，可以对半导体装置结构11进行例如化学机械研磨的平坦化制程以移除在下层间介电层116的上表面上方形成的高介电常数栅极介电层122和金属栅极电极层124的材料。根据一些实施例，在平坦化制程之后，金属栅极电极层124的上表面和下层间介电层116的上表面大致共平面。
根据一些实施例，界面层120、高介电常数栅极介电层122和金属栅极电极层124结合以形成最终栅极堆叠118A和118B。根据一些实施例，如图 2B-1所示，第一最终栅极堆叠118A和第一源极/漏极部件114A结合以形成第一晶体管180A(例如鳍式场效晶体管)，并且第二最终栅极堆叠118B和第二源极/漏极部件114B结合以形成第二晶体管180B(例如鳍式场效晶体管)。最终栅极堆叠118A和118B可以接合晶体管的通道区，使得在操作期间电流可以在源极/漏极部件114A的源极和漏极之间及/或源极/漏极部件 114B的源极和漏极之间流动。
根据一些实施例，图2C-1和图2C-2是在形成凹槽126A和126B之后的半导体装置结构11的剖面图。根据一些实施例，对半导体装置结构11进行一或多个蚀刻制程以凹蚀高介电常数栅极介电层122和金属栅极电极层124。根据一些实施例，如图2C-1和图2C-2所示，在第一最终栅极堆叠118A上方的栅极间隔层113之间形成第一凹槽126A，并在第二最终栅极堆叠118B 上方的栅极间隔层113之间形成第二凹槽126B。在一些实施例中，蚀刻制程为干式蚀刻及/或湿式蚀刻。可以控制凹陷深度(例如通过控制蚀刻时间) 以产生最终栅极堆叠118A和118B的期望高度。
根据一些实施例，图2D-1和图2D-2是在形成介电盖层128A和128B 之后的半导体装置结构11的剖面图。根据一些实施例，如图2D-1和图2D-2 所示，形成第一介电盖层128A以填充第一凹槽126A，并形成第二介电盖层 128B以填充第二凹槽126B。
在一些实施例中，介电盖层128A和128B由绝缘材料制成，例如SiO、 SiN、SiOC、SiON、SiOCN、SiCN、SiC、LaO、AlO、AlON、ZrO、HfO、 ZnO、ZrN、ZrAlO、TiO、TaO、YO及/或TaCN。在一些实施例中，介电盖层128A和128B的形成包含在半导体装置结构11上方沉积用于介电盖层128A和128B的绝缘材料，使用例如化学机械研磨或回蚀刻制程移除下层间介电层116的上表面上方的绝缘材料，直到暴露出下层间介电层116。在一些实施例中，沉积制程可以是化学气相沉积(例如高密度等离子体化学气相沉积、等离子体辅助化学气相沉积或高深宽比制程)、原子层沉积、其他合适的方法及/或前述的组合。在一些实施例中，介电盖层128A和128B的上表面、下层间介电层116的上表面和栅极间隔层113的上表面大致共平面。
根据一些实施例，图2E-1和图2E-2是在移除第二介电盖层128B之后的半导体装置结构11的剖面图。根据一些实施例，如图2E-1和图2E-2所示，形成遮罩元件130以覆盖半导体装置结构11的第一区域102A。遮罩元件130 可以是图案化的光阻层或图案化的硬遮罩层。根据一些实施例，对半导体装置结构11进行蚀刻制程以移除未被遮罩元件130覆盖的第二介电盖层128B，直到暴露出第二最终栅极堆叠118B的高介电常数栅极介电层122和金属栅极电极层124。如图2E-1和图2E-2所示，再次形成原始的第二凹槽126B并标示为第二凹槽132B。在一些实施例中，蚀刻制程为干式蚀刻及/或湿式蚀刻。在一些实施例中，在蚀刻制程之后使用例如灰化(ashing)制程移除遮罩元件130。
根据一些实施例，图2F-1和图2F-2是形成电极材料134之后的半导体装置结构11的剖面图。根据一些实施例，如图2F-1和图2F-2所示，电极材料134沿着并覆盖下层间介电层116的上表面、栅极间隔层113的上表面、第一介电盖层128A的上表面以及第二凹槽132B的侧壁和底表面(即，从第二凹槽132B露出的栅极间隔层113、金属栅极电极层124和高介电常数栅极介电层122的表面)顺应性地形成。根据一些实施例，电极材料134顺应第二凹槽132B的轮廓并部分地填充第二凹槽132B。在一些实施例中，电极材料134由TiN、TaN、W、Ru、其他合适的电极材料或前述的组合制成。在一些实施例中，电极材料134的沉积使用物理气相沉积、原子层沉积、电镀或其他合适的技术。
根据一些实施例，图2G-1和图2G-2是形成底电极层134B之后的半导体装置结构11的剖面图。根据一些实施例，使用例如化学机械研磨移除沿着下层间介电层116的上表面、栅极间隔层113的上表面、第一介电盖层128A 的上表面形成的电极材料134的部分。根据一些实施例，然后使用回蚀刻制程移除沿着第二凹槽132B的侧壁形成的电极材料134的部分。根据一些实施例，留在第二凹槽132B的底表面上的电极材料134的一部分形成用于晶体管180B上方的电容器的底电极层134B。
根据一些实施例，图2H-1和图2H-2是形成铁电材料136之后的半导体装置结构11的剖面图。根据一些实施例，如图2H-1和图2H-2所示，铁电材料136形成在下层间介电层116、栅极间隔层113和第一介电盖层128A 的上表面上方，并填充第二凹槽132B的剩余部分。在一些实施例中，铁电材料136是非线性介电材料，其可根据由介电极化引起的电场表现出迟滞回路(hysteresis loop)。由于铁电材料的介电极化特性，包含铁电材料的铁电场效晶体管装置可以作为非易失性记忆装置。亦即，铁电材料可以是表现出电可切换极化的材料。在一些实施例中，铁电材料136由基于Hf的介电材料制成，例如HfZrO、HfLaO、HfSiO、HfAlO、其他合适的铁电材料或前述的组合。在一些实施例中，铁电材料136的沉积使用化学气相沉积、原子层沉积、物理气相沉积或其他合适的技术。
根据一些实施例，图2I-1和图2I-2是移除铁电材料136的一部分之后的半导体装置结构11的剖面图。根据一些实施例，如图2I-1和图2I-2所示，形成遮罩元件138以覆盖半导体装置结构11的第二区域102B。遮罩元件138 可以是图案化的光阻层或图案化的硬遮罩层。根据一些实施例，对半导体装置结构11进行蚀刻制程，以移除第一区域102A中未被遮罩元件138覆盖的铁电材料136的一部分，直到暴露出下层间介电层116、栅极间隔层113和第一介电盖层128A。在一些实施例中，蚀刻制程为干式蚀刻及/或湿式蚀刻。在一些实施例中，在蚀刻制程之后使用例如灰化制程移除遮罩元件138。
根据一些实施例，图2J-1和图2J-2是形成铁电层136B之后的半导体装置结构11的剖面图。根据一些实施例，如图2J-1和图2J-2所示，使用例如化学机械研磨移除第二区域102B中的下层间介电层116的上表面上方的铁电材料136的一部分，直到暴露出下层间介电层116和栅极间隔层113。根据一些实施例，留在第二凹槽132B中的铁电材料136的一部分形成用于晶体管180B上方的电容器的铁电层136B。在一些实施例中，铁电层136B的厚度在约5nm至约10nm的范围。然后可以进行退火制程以在铁电相中结晶铁电层136B。举例来说，可以在600℃至约1200℃下进行退火制程。
然后，根据一些实施例，在半导体装置结构11上方形成多层互连 (multilayerinterconnect，MLI)结构。根据一些实施例，多层互连结构电耦合各种装置(例如晶体管、电阻器、电容器及/或电感器)及/或各种装置的导电部件(例如电极层、源极/漏极区及/或栅极)。在一些实施例中，多层互连结构包含介电层和导电部件的组合，例如接触插塞、导孔及/或金属线。
根据一些实施例，图2K-1和图2K-2是形成接触插塞140之后的半导体装置结构11的剖面图。根据一些实施例，如图2K-1和图2K-2所示，接触插塞140形成为穿过下层间介电层116并落在源极/漏极部件114A和114B 上。在一些实施例中，接触塞140由一或多种导电材料制成，例如钴(Co)、镍(Ni)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、铝(Al)、钌(Ru)、钼(Mo)、TiN、TaN及/或前述的组合。
在一些实施例中，接触插塞的形成包含图案化下层间介电层116以形成穿过下层间介电层116并暴露出源极/漏极部件114A和114B的接触开口(未绘示)，沉积导电接触插塞140的材料以填充接触开口，并使用例如化学机械研磨移除下层间介电层116的上表面上方的导电材料。在一些实施例中，导电材料的沉积使用物理气相沉积、原子层沉积、化学气相沉积、电子束蒸镀、电镀(electroplating，ECP)、无电沉积(electroless deposition，ELD)、其他合适的方法或前述的组合。在一些实施例中，下层间介电层116的上表面、栅极间隔层113的上表面、第一介电盖层128A的上表面、铁电层136B 的上表面以及接触插塞140的上表面大致上共平面。在一些实施例中，接触插塞包含形成在从接触开口暴露出的源极/漏极部件114A和114B的表面上的硅化物层，例如WSi、NiSi、TiSi或CoSi。
根据一些实施例，图2L-1和图2L-2是形成上层间介电层142、源极/漏极导孔144、上电极层146B、栅极导孔148A和电容导孔149B后的半导体装置结构11的剖面图。根据一些实施例，如图2L-1和图2L-2所示，在半导体装置结构11上方形成上层间介电层142。在一些实施例中，上层间介电层 142由介电材料制成，例如未掺杂的硅酸盐玻璃(USG)或掺杂的氧化硅，例如硼磷硅玻璃(BPSG)、氟掺杂的硅酸盐玻璃(FSG)、磷硅玻璃(PSG)、硼硅玻璃(BSG)及/或其他合适的介电材料。在一些实施例中，上层间介电层142的形成使用化学气相沉积(例如高密度等离子体化学气相沉积、等离子体辅助化学气相沉积或高深宽比制程)、原子层沉积、其他合适的方法及 /或前述的组合。在一些实施例中，上层间介电层142是多层结构。举例来说，上层间介电层142可以包含薄的以氮化硅为主的蚀刻停止层和形成在蚀刻停止层上方的以氧化硅为主的块体层。
根据一些实施例，如图2L-1和图2L-2所示，源极/漏极导孔144形成为穿过上层间介电层142并落在接触插塞140上。根据一些实施例，源极/漏极导孔144电耦合至源极/漏极部件114A和114B。根据一些实施例，如图2L-1 和图2L-2所示，栅极导孔148A形成为穿过上层间介电层142和第一介电盖层128A并落在第一最终栅极堆叠118A的金属栅极电极层124上，借此在基底102的第一区域102A中形成鳍式场效晶体管装置11A。根据一些实施例，栅极导孔148A电耦合至第一最终栅极堆叠118A。
根据一些实施例，如图2L-1和图2L-2所示，上电极层146B和嵌套在上电极层146B内的电容器导孔149B共同形成为穿过上层间介电层142并落在铁电层136B上，借此在基底102的第二区域102B中形成具有鳍式场效晶体管设计的铁电场效晶体管装置11B。根据一些实施例，上电极层146B具有U形轮廓，其界定电容器导孔149B嵌套在其中的空间。根据一些实施例，上电极层146B、铁电层136B和下电极层134B结合以在晶体管180B上方形成电容器150B。根据一些实施例，电容器导孔149B电耦合至电容器150B。在一些实施例中，电容器导孔149B比栅极导孔148A短。
在一些实施例中，源极/漏极导孔144、栅极导孔148A和电容器导孔149B 由一或多种导电材料制成，例如铜(Cu)、钴(Co)、钌(Ru)、钼(Mo)、铬(Cr)、钨(W)、锰(Mn)、铑(Rh)、铱(Ir)、镍(Ni)、钯(Pd)、铂(Pt)、银(Ag)、金(Au)、铝及/或前述的组合。在一些实施例中，上电极层146B由金属氮化物制成，例如TiN、TaN、WN等。
在一些实施例中，对半导体装置结构11进行图案化制程以形成穿过上层间介电层142至铁电层136B的用于上电极层146B和电容器导孔149B的通孔(未绘示)。在一些实施例中，用于上电极层146B的电极材料沿着上层间介电层142的上表面以及通孔的侧壁和底表面顺应性沉积，并且用于电容器导孔149B的导电材料沉积在电极材料上方并填充通孔的剩余部分。然后，通过使用例如化学机械研磨移除上层间介电层142的上表面上方的导电材料和电极材料。
在一些实施例中，对半导体装置结构11进行图案化制程以形成穿过上层间介电层142至接触插塞140的用于源极/漏极导孔144的通孔(未绘示) 以及穿过上层间介电层142和第一介电盖层128A至金属栅极电极层124的用于栅极导孔148A的通孔(未绘示)。用于源极/漏极导孔144和栅极导孔 148A的导电材料沉积在上层间介电层142上方并填充通孔。然后，通过使用例如化学机械研磨移除上层间介电层142的上表面上方的导电材料。此外，介电盖层128A可以具有与邻近介电层(例如栅极间隔层113)不同的蚀刻选择性，借此提升形成栅极导孔148A的通孔的图案化制程的叠对宽裕度 (overlay window)。
鳍式场效晶体管装置11A可以作为逻辑装置、外围电路装置或静态随机存取存储器装置。由于铁电层136B的介电极化特性，包含铁电层136B的铁电场效晶体管装置11B可以作为铁电随机存取存储器装置。举例来说，在写入操作期间，可以施加一或多个偏压以使电荷载子(例如电子及/或电洞)在第二晶体管180B的源极/漏极部件114B之间积聚。电荷载子产生电场，电场可以延伸穿过铁电层136B。根据一些实施例，电场被配置以根据偏压改变铁电层136B内的电偶极的位置。如果铁电层136B的磁极化在特定偏压上具有第一极化，则铁电场效晶体管装置11B会以数字方式将数据存储为第一位元值(例如逻辑「0」)。或者，如果铁电层136B的磁极化在与前者不同的偏压上具有第二极化，则铁电场效晶体管装置11B会以数字方式将数据存储为第二位元值(例如逻辑「1」)。
多层互连结构的其他导电部件(例如上层间介电层142上方的金属间介电层内的导孔和金属线)可以形成在半导体装置结构11上方并电耦合至鳍式场效晶体管装置11A和铁电场效晶体管装置11B的导电部件。在一些实施例中，鳍式场效晶体管装置11A可操作以经由多层互连结构存取及/或控制铁电场效晶体管装置11B(例如进行读/写/擦除操作)。
本发明实施例中的一些实施例提供具有铁电场效晶体管装置的半导体装置结构，半导体装置结构具有晶体管上方的电容器(CAT)设计，其中电容器150B形成在第二最终栅极堆叠118B正上方并电连接至第二最终栅极堆叠118B。在一些实施例中，具有晶体管上方的电容器(CAT)设计的铁电场效晶体管装置可以提供以下优点中的一或多个：(1)由于可以对基于Hf 的铁电层进行退火以降低去极化场，增加铁电场效晶体管的耐久性和保持力、(2)由于电容器位于栅极堆叠正上方并耦合至栅极堆叠，功耗较低、及/或(3)简单的制造制程，其中使用相对少量的微影制程将介电盖层替换为电容器的铁电层。
图3是根据本发明实施例中的一些实施例的用于形成半导体装置结构的方法1000的流程图。根据一些实施例，方法1000用于形成如上所述的半导体装置结构11。根据一些实施例，在操作1002中，如图1所示，形成作为主动区的第一鳍片结构104A和第二鳍片结构104B。根据一些实施例，在操作1004中，如图2B-1和图2B-2所示，形成跨过第一鳍片结构104A的第一最终栅极堆叠118A，并形成跨过第二鳍片结构104B的第二最终栅极堆叠 118B。根据一些实施例，如图2C-1和图2C-2所示，凹蚀第一最终栅极堆叠 118A和第二最终栅极堆叠118B以形成第一最终栅极堆叠118A上方的第一凹槽126A和第二最终栅极堆叠118B上方的第二凹槽126B。根据一些实施例，如图2D-1和图2D-2所示，在第一凹槽126A中形成第一介电盖层128A。根据一些实施例，如图2E-1至图2J-2所示，在第二凹槽132B(即，原始的第二凹槽126B)中形成铁电层136B。根据一些实施例，如图2L-1至图2L-2 所示，在铁电层136B上方形成顶电极层146B。
根据一些实施例，图4-1至图4-2是具有鳍式场效晶体管设计的半导体装置结构12的剖面图。图4-1是对应于图1的剖面X-X的第二区域102B中的剖面图，而图4-2是对应于图1的剖面Y-Y的第二区域102B中的剖面图。根据一些实施例，图4-1至图4-2的半导体装置结构12类似于图2L-1至图 2L-2的半导体装置结构11，除了铁电层136B和第二最终栅极堆叠118B之间不形成底电极层之外。根据一些实施例，可以省略前述关于图2F-1至图 2G-2的步骤，并且铁电层136B形成为直接接触第二最终栅极堆叠118B，借此在基底102的第二区域102B中形成铁电场效晶体管装置12B。根据一些实施例，第二最终栅极堆叠118B的金属栅极电极层124作为电容器150B的底电极层。
根据一些实施例，图5A至图5B是绘示在各个中间阶段形成具有鳍式场效晶体管设计的半导体装置结构13的剖面图。图5A至图5B是对应于图1 的剖面X-X的剖面图。根据一些实施例，图5B的半导体装置结构13类似于图2L-1的半导体装置结构11，除了第一介电盖层128A覆盖栅极间隔层 113的上表面并且铁电层136B覆盖栅极间隔层113的上表面之外。
从图2C-1继续，根据一些实施例，如图5A所示，在凹蚀最终栅极堆叠118A和118B时，也凹蚀栅极间隔层113。在一些实施例中，栅极间隔层113 的蚀刻速率低于金属电极层124的蚀刻速率和高介电常数栅极介电层122的蚀刻速率，因此凹陷的栅极间隔层113高于凹陷的最终栅极堆叠118A和 118B。根据一些实施例，在下层间介电层116内的第一最终栅极堆叠118A 和栅极间隔层113上方形成第一凹槽126A，并在下层间介电层116内的第二最终栅极堆叠118B和栅极间隔层113上方形成第二凹槽126B。
根据一些实施例，对图5A的半导体装置结构13进行前述关于图2D-1 至图2L-2的步骤以形成鳍式场效晶体管装置13A和铁电场效晶体管装置 13B。结果，根据一些实施例，第一介电盖层128A包含位于栅极间隔层113 之间的下部以及位于栅极间隔层113的上表面上方的上部，并且第一介电盖层128A的上部比第一介电盖层128A的下部宽。类似地，根据一些实施例，铁电层136B包含位于栅极间隔层113之间的下部以及位于栅极间隔层113 的上表面上方的上部，并且铁电层136B的上部比铁电层的下部宽136B。
根据一些实施例，图6A-1至图6D-2是绘示在各个中间阶段形成具有鳍式场效晶体管设计的半导体装置结构14的剖面图。图6A-1、图6B-1、图6C-1 和图6D-1是对应于图1的剖面X-X的剖面图，而图6A-2、图6B-2、图6C-2 和图6D-2是对应于图1的剖面Y-Y的第二区域102B中的剖面图。根据一些实施例，图6D-1和图6D-2的半导体装置结构14类似于图2L-1至图2L-2 的半导体装置结构11，除了在通孔中形成包含底电极层134B、铁电层136B 和顶电极层146B的电容器150B之外。
根据一些实施例，省略图2E-1至图2J-2的步骤，并且第二介电盖层128B 保留在第二最终栅极堆叠118B上，如图6A-1和图6A-2所示。根据一些实施例，如图6B-1和图6B-2所示，对半导体装置结构14进行图案化制程以形成穿过上层间介电层142和第二介电盖层128B至第二最终栅极堆叠118B 的金属栅极电极层124的通孔152B。图案化制程可以包含在上层间介电层 142上方形成图案化的遮罩层，并蚀刻未被图案化的遮罩层覆盖的上层间介电层142和第二介电盖层128B，直到暴露出金属栅极电极124。
根据一些实施例，如图6C-1和图6C-2所示，在通孔152B的底部形成底电极层134B。底电极层134B的形成可以使用沉积制程、化学机械研磨制程和回蚀刻制程。根据一些实施例，如图6D-1和图6D-2所示，铁电层136B 形成在底电极层134B上方以填充通孔152B的剩余部分。铁电层136B的形成可以使用沉积制程和化学机械研磨制程。之后，根据一些实施例，如图6D-1 和图6D-2所示，回蚀刻铁电层136B以形成凹槽，并形成顶电极层146B以填充铁电层136B上方的凹槽，借此形成铁电场效晶体管装置14B。顶电极层146B的形成可以使用沉积制程和化学机械研磨制程。
根据一些实施例，上电极层146B、铁电层136B和下电极层134B结合以形成电容150B，电容150B形成于通孔152B中并穿过上层间介电层142 及第二介电盖层128B到达第二最终栅极堆叠118B。如此一来，根据一些实施例，顶电极层146B的侧壁、铁电层136B的侧壁和底电极层134B的侧壁共享连续表面(即，通孔152B的侧壁)。在一些实施例中，顶电极层146B 的上表面、导孔144和148A的上表面大致共平面。在一些实施例中，电容器150B的高度大致等于栅极导孔148A的高度。
根据本发明实施例中的一些实施例，图7A-1至图7B-2是在各个中间阶段形成具有鳍式场效晶体管设计的半导体装置结构15的剖面图。图7A-1至图7B-1是对应于图1的剖面X-X的剖面图，而图7A-2和图7B-2是对应于图1的剖面Y-Y的第二区域102B中的剖面图。根据一些实施例，图7B-1 和图7B-2的半导体装置结构15类似于图6D-1和图6D-2的半导体装置结构 14，除了在相同的通孔中形成电容器导孔149B和电容器150B之外。
根据一些实施例，将铁电层136B回蚀刻至比图6D-1和图6D-2所示的深度更大的深度，并在铁电层136B上方形成顶电极层146B以部分填充凹槽 (即，通孔152B)。根据一些实施例，形成电容器导孔149B以填充通孔152B 的剩余部分，借此形成铁电场效晶体管装置15B。在一些实施例中，包含顶电极层146B、铁电层136B和底电极层134B的电容器150B的侧壁和电容器导孔149B的侧壁共享连续表面(即，通孔152B的侧壁)。在一些实施例中，电容器导孔149B比栅极导孔148A短。
虽然上述实施例用于具有鳍式场效晶体管设计的半导体装置结构中，但这些实施例的概念也可以用于具有全绕式栅极设计的半导体装置结构中。根据本发明实施例中的一些实施例，图8是具有全绕式栅极设计的半导体装置结构21的透视图。根据本发明实施例中的一些实施例，图9A-1至图9D-2 是绘示在各个中间阶段形成具有全绕式栅极设计的半导体装置结构21的剖面图。图9A-1、图9B-1、图9C-1和图9D-1是对应于图8的剖面X-X的剖面图，而图9A-2、图9B-2、图9C-2和图9D-2是对应于图8的剖面Y-Y的剖面图。根据一些实施例，图3的方法1000也可用于形成半导体装置结构 21。应注意的是，对应于图1至图2L-2所示的半导体装置结构11的元件或层的半导体装置结构21的相同或相似的元件或层以相同的参考标号标示。以相同的参考标号标示的相同或相似的元件或层具有相同的含义，为了简洁不再赘述。
根据一些实施例，如图8所示，提供半导体装置结构21。根据一些实施例，半导体装置结构21包含基底102和基底102的第一区域102A上方的第一鳍片结构204A以及形成在基底102的第二区域102B上方的第二鳍片结构 204B。
根据一些实施例，鳍片结构204A和204B在X方向上延伸。也就是说，根据一些实施例，鳍片结构204A和204B各自具有平行于X方向的纵轴。根据一些实施例，鳍片结构204A和204B各自包含通道区CH和源极/漏极区SD，其中通道区CH界定在源极/漏极区SD之间。最终栅极堆叠(未绘示)将形成为纵轴平行于Y方向并延伸穿过鳍片结构204A和204B的通道区CH。
根据一些实施例，鳍片结构204A和204B各自包含由基底102的一部分形成的下鳍片元件203和由半导体堆叠形成的上鳍片元件，半导体堆叠包含交替堆叠在下鳍片元件203上方的第一半导体层206和第二半导体层208。应注意的是，图8绘示第一半导体层206和第二半导体层208中的每一个的两层，这是为了说明的目的而非将本发明实施例限制为超出权利要求中具体陈述的内容。可以理解的是，可以在堆叠中形成任意数量的半导体层；层数取决于全绕式栅极晶体管所需的通道区数量。
如以下详细解释的，根据一些实施例，鳍片结构204A和204B的第一半导体层206将被移除，并且鳍片结构204A和204B的第二半导体层208在源极/漏极区之间形成横向延伸的纳米结构(例如纳米线或纳米片结构)并作为所得晶体管(例如全绕式栅极晶体管)的通道层。如本文所使用的用语，「纳米结构」是指具有圆柱形、条形及/或片形的半导体层。根据一些实施例，最终栅极堆叠(未绘示)将形成为跨过纳米结构并包覆环绕纳米结构。
在一些实施例中，鳍片结构204A和204B的形成包含在基底102上方形成半导体堆叠，半导体堆叠包含用于第一半导体层206的第一半导体材料以及用于第二半导体层208的第二半导体材料。
根据一些实施例，用于第一半导体层206的第一半导体材料具有与用于第二半导体层208的第二半导体材料不同的晶格常数。在一些实施例中，第一半导体层206由SiGe制成，其中锗(Ge)在SiGe中的百分比在约20原子％至约50原子％的范围，并且第二半导体层208由硅制成。在一些实施例中，第一半导体层206是Si1-xGex，其中x超过约0.3，或Ge(x＝1.0)，并且第二半导体层108是Si或Si1-yGey，其中y少于约0.4，并且x>y。在一些实施例中，使用外延成长制程交替地形成第一半导体材料和第二半导体材料，例如分子束外延、金属有机化学气相沉积、气相外延或其他合适的技术。在一些实施例中，第一半导体层206和第二半导体层208具有不同的氧化速率及/或蚀刻选择性。
在一些实施例中，每个第一半导体层206的厚度在约1.5纳米(nm)至约20nm的范围。在一些实施例中，第一半导体层206的厚度大致均匀。在一些实施例中，每个第二半导体层208的厚度在约1.5nm至约20nm的范围。在一些实施例中，第二半导体层208的厚度大致均匀。
之后，包含第一半导体材料和第二半导体材料的半导体堆叠以及下方的基底102被图案化为鳍片结构204A和204B。在一些实施例中，图案化制程包含在半导体堆叠上方形成图案化的硬遮罩层(未绘示)，并蚀刻半导体堆叠和未被图案化的硬遮罩层覆盖的基底102，以形成沟槽和从沟槽之间突出的鳍片结构204A和204B。在一些实施例中，在蚀刻制程之后，基底102具有从沟槽之间突出的部分以形成鳍片结构204A和204B的下鳍片元件203。在一些实施例中，在下鳍片元件203正上方的半导体堆叠的剩余部分形成鳍片结构204A和204B的上鳍片元件。根据一些实施例，鳍片结构204A和204B 是半导体装置结构21的主动区，鳍片结构204A和204B将形成晶体管(例如全绕式栅极场效晶体管(GAA FET))的通道区和源极/漏极区。
根据一些实施例，图9A-1和图9A-2是在形成隔离部件106、虚设栅极结构108A和108B、栅极间隔层113、源极/漏极部件114A和114B、内间隔层210和下层间介电层116之后的半导体装置结构21的剖面图。根据一些实施例，如图9A-1和图9A-2所示，隔离部件106形成在基底102上方并围绕鳍片结构204A和204B的下鳍片元件203。根据一些实施例，形成跨过第一鳍片结构204A的通道区的第一虚设栅极结构108A，并形成跨过第二鳍片结构204B的通道区的第二虚设栅极结构108B。根据一些实施例，栅极间隔层113沿着虚设栅极结构108A和108B的两侧壁形成并覆盖虚设栅极结构 108A和108B的两侧壁。
根据一些实施例，在形成用于源极/漏极部件114A和114B的源极/漏极凹槽(未绘示)之后，向通道区横向凹蚀第一半导体层206，借此在相邻的第二半导体层208之间和最下方的第二半导体层208和下鳍片元件203之间形成切口(未绘示)。根据一些实施例，在切口中形成内间隔层210，然后从源极/漏极凹槽形成源极/漏极部件114A和114B。
可以使用由第一半导体层206和第二半导体层208之间的不同蚀刻速率引起的选择性蚀刻制程来形成切口。在一些实施例中，内间隔层210由介电材料制成，根据一些实施例，例如碳氧化硅(SiOC)、氮碳氧化硅(SiOCN)、氮碳化硅(SiCN)及/或前述的组合。在一些实施例中，内间隔层210的形成使用沉积制程然后是蚀刻制程。在一些实施例中，沉积制程包含原子层沉积、化学气相沉积(例如等离子体辅助化学气相沉积或低压化学气相沉积)、其他合适的技术及/或前述的组合。在一些实施例中，蚀刻制程包含等离子体干式蚀刻、干式化学蚀刻及/或湿式蚀刻。根据一些实施例，内间隔层210在栅极间隔层113下方对齐。根据一些实施例，内间隔层210被配置以降低随后形成的最终栅极堆叠与源极/漏极部件(即Cgs和Cgd)之间的寄生电容。
根据一些实施例，图9B-1和图9B-2是在形成栅极沟槽212和间隙214 之后的半导体装置结构21的剖面图。根据一些实施例，如图9B-1和图9B-2 所示，使用蚀刻制程移除虚设栅极结构108A和108B以形成栅极沟槽212。
然后，根据一些实施例，如图9B-1和图9B-2所示，使用蚀刻制程移除第一半导体层206以形成间隙214。根据一些实施例，间隙214形成在相邻的第二半导体层208之间以及最下方的第二半导体层208和下鳍片元件203 之间。根据一些实施例，在蚀刻制程之后，暴露出第二半导体层208的四个主表面。根据一些实施例，露出的第二半导体层208形成作为所得晶体管装置(例如全绕式栅极晶体管)的通道层的纳米结构。在一些实施例中，蚀刻制程包含选择性湿式蚀刻制程，例如APM(例如氢氧化氨-过氧化氢-水混合物)蚀刻制程。在一些实施例中，湿式蚀刻制程使用蚀刻剂，例如氢氧化铵 (NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(ethylenediamine pyrocatechol，EDP)及/或氢氧化钾(KOH)溶液。
根据一些实施例，图9C-1和图9C-2是形成最终栅极堆叠118A和118B 之后的半导体装置结构21的剖面图。根据一些实施例，如图9C-1和图9C-2 所示，形成第一最终栅极堆叠118A以填充栅极沟槽212和间隙214并包覆环绕第一鳍片结构204A的第二半导体层208，并形成第二最终栅极堆叠 118B以填充栅极沟槽212和间隙214并包覆环绕第二鳍式结构204B的第二半导体层208。根据一些实施例，如图9C-1所示，第一最终栅极堆叠118A 与第一源极/漏极部件114A结合以形成第一晶体管280A(例如全绕式栅极场效晶体管)，并且第二最终栅极堆叠118B与第二源极/漏极部件114B结合以形成第二晶体管280B(例如全绕式栅极场效晶体管)。
根据一些实施例，最终栅极堆叠118A和118B各自包含界面层120、高介电常数栅极介电层122和金属栅极电极层124。根据一些实施例，界面层 120形成在第二半导体层208的露出的主表面上以包覆环绕相应的第二半导体层208。根据一些实施例，界面层120进一步形成在下鳍片元件203的露出的上表面上。
根据一些实施例，沿着界面层120顺应性地形成高介电常数栅极介电层 122以围绕相应的第二半导体层208。根据一些实施例，高介电常数栅极介电层122进一步沿着内间隔层210的面向通道区的内侧壁、栅极间隔层120 的面向通道区的内侧壁以及隔离部件106的上表面顺应性地形成。根据一些实施例，金属栅极电极层124形成于高介电常数栅极介电层122上以包覆环绕第二半导体层208并填充间隙214和栅极沟槽212的剩余部分。
根据一些实施例，图9D-1和图9D-2是在形成第一介电盖层128A、接触插塞140、上层间介电层142、源极/漏极导孔144、栅极导孔148A、电容器150B和电容器导孔149B之后的半导体装置结构21的剖面图。根据一些实施例，凹蚀第一最终栅极堆叠118A和第二最终栅极堆叠118B，以在第一最终栅极堆叠118A上方形成第一凹槽(未绘示)并在第二最终栅极堆叠118B 上方形成第二凹槽(未绘示)。根据一些实施例，如图9D-1和图9D-2所示，在第一最终栅极堆叠118A上方的第一凹槽中形成第一介电盖层128A。根据一些实施例，在第二凹槽的底部形成底电极层134B，并在第二凹槽中的底电极层134B上方形成铁电层136B。
根据一些实施例，接触插塞140形成为穿过下层间介电层116并落在源极/漏极部件114A和114B上。根据一些实施例，在下层间介电层116、接触插塞140、第一介电盖层128A和铁电层136B上方形成上层间介电层142。根据一些实施例，源极/漏极导孔144形成为穿过上层间介电层142并落在接触插塞140上。根据一些实施例，如图9D-1和图9D-2所示，栅极导孔148A 形成为穿过上层间介电层142和第一介电盖层128A并落在第一最终栅极堆叠118A的金属栅极电极层124上，借此在基底102的第一区域102A中形成全绕式栅极场效晶体管装置21A。
根据一些实施例，如图9D-1和图9D-2所示，上电极层146B和嵌套在上电极层146B内的电容器导孔149B共同形成为穿过上层间介电层142并落在铁电层136B上，借此在基底102的第二区域102B中形成具有全绕式栅极设计的铁电场效晶体管装置21B。根据一些实施例，上电极层146B、铁电层 136B和下电极层134B组合以在晶体管280B上方形成电容器150B。根据一些实施例，电容器导孔149B电耦合至电容器150B。
全绕式栅极场效晶体管装置21A可以作为逻辑装置、外围电路装置及/ 或静态随机存取存储器装置。由于铁电层136B的介电极化特性，包含铁电层136B的铁电场效晶体管装置21B可以作为铁电随机存取存储器装置。多层互连结构的其他导电部件(例如上层间介电层142上方的金属间介电层内的导孔和金属线)可以形成在半导体装置结构21上方并电耦合至铁电场效晶体管装置21B和全绕式栅极场效晶体管装置21A的导电部件。在一些实施例中，全绕式栅极场效晶体管装置21A可操作以经由多层互连结构存取及/ 或控制铁电场效晶体管装置21B(例如进行读/写/擦除操作)。
前述关于图4-1至图4-2的修改可应用于具有全绕式栅极设计的半导体装置结构。根据本发明实施例中的一些实施例，图10-1和图10-2是具有全绕式栅极设计的半导体装置结构22的剖面图。图10-1是对应于图8的剖面 X-X的第二区域102B中的剖面图，而图10-2是对应于图8的剖面Y-Y的第二区域102B中的剖面图。根据一些实施例，图10-1和图10-2的半导体装置结构22类似于图9D-1和图9D-2的半导体装置结构21，除了在铁电层136B 和第二最终栅极堆叠118B之间不形成底电极层之外。根据一些实施例，铁电层136B形成为直接接触第二最终栅极堆叠118B，借此在基底的第二区域 102B中形成铁电场效晶体管装置22B。根据一些实施例，第二最终栅极堆叠 118B的金属栅极电极层124作为电容器150B的底电极层。
前述关于图5A至图5B的修改可应用于具有全绕式栅极设计的半导体装置结构。根据本发明实施例中的一些实施例，图11是具有全绕式栅极设计的半导体装置结构23的剖面图。图11是对应于图8的剖面X-X的剖面图。根据一些实施例，图11的半导体装置结构23类似于图9D-1的半导体装置结构21，除了第一介电盖层128A覆盖栅极间隔层113的上表面并且铁电层 136B覆盖栅极间隔层113的上表面之外。全绕式栅极装置23A的第一介电盖层128A包含位于栅极间隔层113之间的下部以及位于栅极间隔层113的上表面上方的上部，并且第一介电盖层128A的上部比第一介电盖层128A 的下部宽。类似地，根据一些实施例，铁电场效晶体管装置23B的铁电层 136B包含位于栅极间隔层113之间的下部以及位于栅极间隔层113的上表面上方的上部，并且铁电层136B的上部比铁电层136B的下部宽。
前述关于图6A-1至图6D-2的修改可应用于具有全绕式栅极设计的半导体装置结构。根据本发明实施例中的一些实施例，图12-1和图12-2是具有全绕式栅极设计的半导体装置结构24的剖面图。图12-1是对应于图8的剖面X-X的剖面图，而图12-2是对应于图8的剖面Y-Y的第二区域102B中的剖面图。根据一些实施例，图12-1和图12-2的半导体装置结构24类似于图9D-1和图9D-2的半导体装置结构21，除了在通孔中形成包含底电极层 134B、铁电层136B和顶电极层146B的电容器150B之外。根据一些实施例，铁电场效晶体管装置24B包含电容器150B，其形成在通孔中并穿过上层间介电层142和第二介电盖层128B到达第二最终栅极堆叠118B。根据一些实施例，顶电极层146B的侧壁、铁电层136B的侧壁和底电极层134B的侧壁共享连续表面(即，通孔152B的侧壁)。在一些实施例中，顶电极层146B 的上表面、导孔144和148A的上表面大致共平面。在一些实施例中，电容器150B的高度大致等于栅极导孔148A的高度。
前述关于图7A-1至图7B-2的修改可应用于具有全绕式栅极设计的半导体装置结构。根据本发明实施例中的一些实施例，图13-1和图13-2是具有全绕式栅极设计的半导体装置结构25的剖面图。图13-1是对应于图8的剖面X-X的剖面图，而图13-2是对应于图8的剖面Y-Y的第二区域102B中的剖面图。根据一些实施例，图13-1和图13-2的半导体装置结构25类似于图12-1和图12-2的半导体装置结构24，除了在相同的通孔中形成铁电场效晶体管25B的电容器导孔149B和电容器150B之外。电容器导孔149B的侧壁和包含顶电极层146B、铁电层136B和底电极层134B的电容器150B的侧壁共享连续表面(即，通孔152B的侧壁)。在一些实施例中，电容器导孔149B比栅极导孔148A短。
根据本发明实施例中的一些实施例，图14A-1至图14B-2绘示在具有全绕式栅极设计的各个中间阶段形成半导体装置结构26的剖面图。图14A-1 和图14B-1是对应于图8的剖面X-X的剖面图，而图14A-2和图14B-2是对应于图8的剖面Y-Y的第二区域102B中的剖面图。根据一些实施例，如图 14A-1和图14A-2所示，第二区域102B包含形成第二鳍片结构204B1的第一子区域102B1和形成第三鳍片结构204B2的第二子区域102B2。
根据一些实施例，在移除第一半导体层206以形成间隙214之后，对半导体装置结构26进行通道切割制程。根据一些实施例，通道切割制程移除第三鳍片结构204B2的至少一个纳米结构(即，第二半导体层208)。通道切割制程可以包含形成图案化的遮罩层(例如图案化的光阻层)以覆盖第一区域102A和第一子区域102B1，并进行蚀刻制程以移除第三鳍片结构204B2中的至少一个半导体层208。之后，可以移除图案化的遮罩层。
根据一些实施例，对半导体装置结构26进行前述关于图9C-1至图9D-2 的步骤，借此在第一区域102A中形成全绕式栅极装置21A、在第一子区域 102B1中形成第一铁电场效晶体管装置21B和在第二子区域102B2中形成第二铁电场效晶体管装置26B。根据一些实施例，第二铁电场效晶体管装置26B 包含晶体管280B2，其包含包覆环绕第三鳍片结构204B2的第二半导体层208 的最终栅极堆叠118B2。结果，通过利用通道切割制程，铁电场效晶体管装置21B和26B各自可以形成为具有期望数量的纳米结构，借此针对性能需求调整铁电场效晶体管装置的性能，例如存储器窗口(memory window)。
如前所述，本发明实施例提供包含铁电场效晶体管装置的半导体装置结构及其形成方法。铁电场效晶体管装置11B具有晶体管上方的电容器(CAT) 设计，其中铁电场效晶体管装置11B的电容器150B被整合至互补式金属氧化物半导体(CMOS)的产线中段(MEOL)制程中并形成在晶体管180B的栅极堆叠118B正上方。铁电场效晶体管装置的形成方法包含凹蚀栅极堆叠 118B以形成凹槽126B，并在凹槽126B中形成铁电层136B。因此，可以提升铁电场效晶体管装置的耐久性和保持性，降低铁电场效晶体管装置的功耗，并实现形成铁电场效晶体管装置的制造制程。
可以提供半导体装置结构的实施例。半导体装置结构可以包含栅极堆叠上方的铁电层。铁电层可以位于栅极间隔层的上部之间并连接至第一栅极堆叠。因此，可以提升铁电场效晶体管装置的耐久性和保持性，降低铁电场效晶体管装置的功耗，并实现形成铁电场效晶体管装置的制造制程。
在一些实施例中，提供半导体装置结构。半导体装置结构包含基底、在基底上方的第一鳍片结构以及在基底的第一区域上方的铁电场效晶体管装置。铁电场效晶体管包含跨过第一鳍片结构的第一栅极堆叠。半导体装置结构也包含在第一栅极堆叠旁的多个第一栅极间隔层以及在第一栅极堆叠上方的铁电层。铁电层的至少一部分位于第一栅极间隔层的上部之间并与第一栅极堆叠相邻。
在一些实施例中，半导体装置结构还包含：在基底上方的第二鳍片结构；以及在基底的第二区域上方的逻辑装置，逻辑装置包含跨过第二鳍片结构的第二栅极堆叠；在第二栅极堆叠旁的多个第二栅极间隔层；以及在第二栅极堆叠上方的第二栅极间隔层之间的介电盖层，其中介电盖层由与铁电层不同的材料制成。
在一些实施例中，半导体装置结构还包含：落在铁电层上的第一导孔；以及落在第二栅极堆叠上的第二导孔，其中第一导孔比第二导孔短。
在一些实施例中，铁电层覆盖第一栅极间隔层的上表面，并且介电盖层覆盖第二栅极间隔层的上表面。
在一些实施例中，第一鳍片结构包含在基底上方垂直堆叠的一组纳米结构。
在一些实施例中，铁电层的侧壁对齐第一栅极堆叠的侧壁。
在一些实施例中，半导体装置结构还包含：在第一栅极堆叠上方的第一栅极间隔层之间的介电盖层；以及在介电盖层和第一栅极间隔层上方的层间介电层，其中铁电层通过并嵌入层间介电层和介电保护层中。
在一些实施例中，提供半导体装置结构。半导体装置结构包含在基底上方的第一组纳米结构、包覆环绕第一组纳米结构的第一栅极堆叠、在第一栅极堆叠正上方的第一铁电层、围绕第一栅极堆叠和第一铁电层的层间介电层、以及穿过层间介电层并耦合至第一铁电层的导孔。
在一些实施例中，半导体装置结构还包含：在基底上方的第二组纳米结构，其中第二组纳米结构包含比第一组纳米结构更少的纳米结构；包覆环绕第二组纳米结构的第二栅极堆叠；以及在第二栅极堆叠正上方的第二铁电层，其中层间介电层围绕第二栅极堆叠和第二铁电层。
在一些实施例中，半导体装置结构还包含：在第一铁电层和第一栅极堆叠之间的底电极层；以及在第一铁电层和导孔之间的顶电极层。
在一些实施例中，底电极层由TiN、TaN、W或Ru制成，顶电极层由 TiN、TaN或WN制成，并且第一铁电层由HfZrO、HfLaO、HfSiO或HfAlO 制成。
在一些实施例中，顶电极层具有U形，并且导孔嵌套于顶电极层内。
在一些实施例中，第一铁电层的侧壁与导孔的侧壁共享一连续表面。
在一些实施例中，提供半导体装置结构的形成方法。方法包含形成跨过第一主动区的第一栅极堆叠和跨过第二主动区的第二栅极堆叠，凹蚀第一栅极堆叠和第二栅极堆叠以在第一栅极堆叠上方形成第一凹槽并在第二栅极堆叠上方形成第二凹槽，在第一凹槽中形成介电盖层，在第二凹槽中形成铁电层，在介电盖层和铁电层上方形成层间介电层，设置穿过层间介电层和介电盖层并位于第一栅极堆叠上的第一导孔，以及设置穿过层间介电层并位于铁电层上的第二导孔。
在一些实施例中，半导体装置结构的形成方法还包含：在第一凹槽与第二凹槽中形成介电材料；移除第二凹槽中的介电材料的一部分以在第一凹槽中形成介电盖层；在介电盖层上方和第二凹槽中形成铁电材料：以及移除介电盖层上方的铁电材料的一部分以在第二凹槽中形成铁电层。
在一些实施例中，半导体装置结构的形成方法还包含：在第二凹槽的底部形成底电极，其中铁电层形成于底电极上方；形成穿过层间介电层的通孔并暴露出铁电层的上表面；以及沿着通孔的侧壁和底表面形成顶电极层，其中第二导孔形成于通孔中的顶电极层上方。
在一些实施例中，第一主动区包含鳍片结构。
在一些实施例中，半导体装置结构的形成方法还包含：在基底上方形成堆叠，堆叠包含交替的第一半导体层和第二半导体层；将堆叠图案化为第一鳍片结构和第二鳍片结构；以及移除第一鳍片结构的第一半导体层和第二鳍片结构的第一半导体层，借此从第一鳍片结构的第二半导体层形成第一主动区，并从第二鳍片结构的第二半导体层形成第二主动区。
在一些实施例中，半导体装置结构的形成方法还包含：在移除第二鳍片结构的第一半导体层之后，从第二主动区移除至少一第二半导体层。
在一些实施例中，半导体装置结构的形成方法还包含：在形成第一导孔和第二导孔之前，对铁电层进行退火。
以上概述数个实施例的部件，使得本技术领域中具有通常知识者可以更加理解本发明实施例的面向。本技术领域中具有通常知识者应该理解，他们能以本发明实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优点。本技术领域中具有通常知识者也应该理解到，此类等效的结构并未悖离本发明实施例的精神与范围，且他们能在不违背本发明实施例的精神和范围下，做各式各样的改变、取代和调整。

Claims (1)

1.一种半导体装置结构，包括：
一基底；
一第一鳍片结构，在该基底上方；以及
一铁电场效晶体管装置，在该基底的一第一区域上方，该铁电场效晶体管包括跨过该第一鳍片结构的一第一栅极堆叠；
多个第一栅极间隔层，在该第一栅极堆叠旁；以及
一铁电层，在该第一栅极堆叠上方，其中该铁电层的至少一部分位于该些第一栅极间隔层的多个上部之间并与该第一栅极堆叠相邻。
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