TW201937497A - 記憶元與記憶元的製造方法 - Google Patents

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Abstract

一種記憶元包括：第一接觸特徵，其部份地嵌在第一介電層之中；一屏障層，沿著第一接觸特徵延伸，其中屏障層包括第一部份與第二部份，第一部份設置在第一接觸特徵與第一介電層之間，第二部份設置在第一介電層之上；電阻材料層，設置在第一接觸特徵之上，其中電阻材料層是透過屏障層的第二部份耦接至第一接觸特徵；以及第二接觸特徵，嵌在第二介電層之中，其中第二介電層是在第一介電層之上。

Description

新的電阻式隨機存取記憶體裝置
近年來，非傳統的非揮發性記憶體(nonvolatile memory，NVM)裝置，例如為鐵電隨機存取記憶體(ferroelectric random access memory，FRAM)裝置、相變化記憶體(phase-change random access memory，PRAM)裝置與電阻式隨機存取記憶體(resistive random access memory，RRAM)裝置開始興起。特別的是，電阻式隨機存取記憶體裝置具有在高阻態(high resistance state，HRS)與低阻態(low resistance state，LRS)之間的切換行為，相較於傳統的非揮發性記憶體裝置來說具有許多優點。這些優點例如包括跟現有的互補式金屬氧化物半導體(complementary-metal-oxide-semiconductor，CMOS)技術具有相容的製造步驟、低製造成本、密集的結構、靈活的可擴展性、快速切換、高積體密度等等。
一般來說，電阻式隨機存取記憶體裝置包括了下電極(例如陽極)以及上電極(例如陰極)，在兩個電極之間則設置了可變電阻材料層。為了操作電阻式隨機存取記憶體裝置，電子訊號(例如電壓訊號)通常會透過上/下電極施加 在對應的接觸結構以提供給可變電阻材料層，使得可變電阻材料層切換在高阻態與低阻態之間。據此，在上/下電極與接觸特徵之間介面的型態特性(morphological characteristic)可有效地決定電阻式隨機存取記憶體裝置的效能。在現有的電阻式隨機存取記憶體裝置之中，這樣的介面通常存有缺陷(例如在接觸特徵的角落會損失導電材料)，這例如是因為形成下電極之前、同時、或之後的一或多個錯位所導致。
據此，現有的電阻式隨機存取記憶體裝置與其製造方法並沒有完全地滿足需求。
102、104、106、108、110、112、114、116、118、120、122、124、126、128、130‧‧‧操作
200‧‧‧半導體裝置
202‧‧‧基板
204‧‧‧電晶體
204-1‧‧‧閘極電極
204-2‧‧‧閘極介電層
204-3‧‧‧源/汲特徵
204-4‧‧‧源/汲特徵
206‧‧‧初始介電層
208‧‧‧接觸插塞
210‧‧‧第一介電層
210U‧‧‧上邊界
212‧‧‧凹陷區
212S‧‧‧側壁
212L‧‧‧下邊界
214‧‧‧第一屏障材料
214S_U‧‧‧上邊界
214S‧‧‧側壁部份
214L‧‧‧下部份
216‧‧‧金屬材料
218‧‧‧下接觸特徵
218S‧‧‧側壁
218L‧‧‧下邊界
218U‧‧‧上邊界
220‧‧‧第二屏障材料
220R‧‧‧其餘部份
222‧‧‧屏障層
224‧‧‧介電遮罩層
226‧‧‧凹陷區
228‧‧‧第一覆蓋材料
228R‧‧‧剩餘部份
230‧‧‧可變電阻材料
230R‧‧‧剩餘部份
232‧‧‧第二覆蓋材料
232R‧‧‧覆蓋層
240‧‧‧間隔物
242‧‧‧第二介電層
244‧‧‧凹陷區
244U‧‧‧上溝槽區
246‧‧‧上接觸特徵
248‧‧‧屏障層
當結合附圖閱讀時，根據下面詳細的描述可以更好地理解本揭露的態樣。應該強調的是，根據工業中的標準作法，各種特徵並沒有按比例繪示。實際上，為了清楚的討論，各種特徵可以被任意增大或縮小。
[圖1A]與[圖1B]是根據一些實施例繪示了半導體裝置的範例性製造方法的流程圖。
[圖2A、2B、2C、2D、2E、2F、2G、2H、2I、2J、2K、2L、2M、2N、與2O]是根據一些實施例繪示了根據圖1的方法所製造的範例性半導體裝置在各個製造階段的剖面圖。
以下的揭露提供了各種不同的實施例或例子，用以實作所提供標的的不同特徵。為了簡化本揭露，一些元件與佈局的具體例子會在以下說明。當然，這些僅僅是例子而不是用以限制本揭露。例如，若在後續說明中提到了第一特徵形成在第二特徵上面，這可包括第一特徵與第二特徵是直接接觸的實施例；這也可以包括第一特徵與第二特徵之間還形成其他特徵的實施例，這使得第一特徵與第二特徵沒有直接接觸。此外，本揭露可能會在各種例子中重複圖示符號及/或文字。此重複是為了簡明與清晰的目的，但本身並不決定所討論的各種實施例及/或設置之間的關係。
再者，在空間上相對的用語，例如底下、下面、較低、上面、較高等，是用來容易地解釋在圖示中一個元件或特徵與另一個元件或特徵之間的關係。這些空間上相對的用語除了涵蓋在圖示中所繪的方向，也涵蓋了裝置在使用或操作上不同的方向。這些裝置也可被旋轉(例如旋轉90度或旋轉至其他方向)，而在此所使用的空間上相對的描述同樣也可以有相對應的解釋。
本揭露提供了一種新電阻式隨機存取記憶體裝置與其製造方法的各種實施例。在一些實施例中，所揭露的電阻式隨機存取記憶體裝置包括了一個電阻式隨機存取記憶體電阻與一個可變電阻材料層，可變電阻材料層是設置在下接觸特徵與上接觸特徵之間，其中下接觸特徵與上接觸特徵的至少其中之一是完全地由一屏障層所保護(例如圍繞)。在一些實施例中，此屏障層是在形成可變電阻材料層 之前形成以圍繞下接觸特徵。如此一來，在下接觸特徵之上執行一或多個圖案化製程(例如蝕刻製程)以形成凹陷區時，即使這些蝕刻製程具有錯位，這個屏障層依然可以提供下接觸特徵的保護，其中下接觸特徵通常被稱為下電極通孔(bottom electrode via，BEVA)。據此，在所揭露的電阻式隨機存取記憶體裝置中，並沒有上述現有電阻式隨機存取記憶體裝置中的問題。
圖1A與圖1B是根據本揭露一或多個實施例繪示了半導體裝置的製造方法100的流程圖。值得注意的是，方法100僅是一個例子，並不是用以限制本揭露。在一些實施例中，半導體裝置是電阻式隨機存取記憶體裝置的至少一部份。本揭露所採用的電阻式隨機存取記憶體裝置所指的是包括了可變電阻材料層的任意裝置。值得注意的是，圖1A與圖1B的方法100並不是用以生產完整的電阻式隨機存取記憶體裝置。完整的電阻式隨機存取記憶體裝置可用CMOS製程技術來製造。據此，可理解的是，在圖1A與圖1B的方法100之前、同時與之後還可包括額外的操作，並且只有一些額外的操作會在此簡單描述。在一些其他的實施例中，此方法可以用來形成各式各樣的非揮發性記憶體裝置，例如為鐵電隨機存取記憶體裝置，相變化記憶體裝置，磁阻式隨機存取記憶體(magnetoresistive random access memory，MRAM)等等，而其他形式的非揮發性記憶體也在本揭露的範圍中。
首先參照圖1A，在一些實施例中，方法100從 操作102開始，提供一基板，此基板包括了電晶體。方法100接下來進行操作104，在基板上形成一初始介電層，此初始介電層包括了一接觸插塞。在一些實施例中，此初始介電層是形成在電晶體之上，接觸插塞延伸穿過初始介電層並耦接至電晶體中的至少一導電特徵(例如汲極、源極以及閘極等等)。方法100接下來進行操作106，在初始介電層之上的第一介電層中形成第一凹陷區，其中第一凹陷區延伸穿過第一介電層。方法100接下來進行操作108，在第一介電層之上形成第一屏障材料。在一些實施例中，第一屏障材料覆蓋了第一介電層的上邊界，並且沿著第一凹陷區延伸，以下將再說明。方法100接下來進行操作110，在第一屏障材料之上形成金屬材料。在一些實施例中，金屬材料是形成以填滿第一凹陷區並覆蓋第一介電層的上邊界，其中第一屏障材料是耦接在金屬材料與第一介電層之間。
方法100接下來進行操作112，形成一下接觸特徵，此下接觸特徵部份地嵌在第一介電層之中。在一些實施例中，是透過研磨多餘的金屬材料與第一屏障材料，直到下接觸特徵的上邊界暴露出來，藉此形成下接觸特徵。據此，第一屏障材料側壁部份的對應上邊界以及第一介電層的上邊界會分別暴露出與再次暴露出。在一些實施例中，下接觸特徵是部份地嵌在第一介電層之中，其中第一屏障材料的對應部份是沿著下接觸特徵的側壁與下邊界延伸。在一些實施例中，下接觸特徵是透過第一屏障材料電性連接至接觸插塞。方法100接下來進行操作114，在第一介電層與下接觸 特徵之上形成第二屏障材料。在一些實施例中，第一屏障材料與第二屏障材料是用相同的材料所形成，例如為氮化鉭和/或鉭，以下會再詳細說明。方法100接下來進行操作116，形成屏障層以完全地圍繞下接觸特徵。在一些實施例中，屏障層是由第一屏障材料沿著下接觸特徵的側壁與下邊界延伸的部份以及第二屏障材料沿著下接觸特徵的上邊界延伸的部份所形成，以下會再詳細說明。
接下來參照圖1B，方法100接下來進行操作118，在第一介電層與屏障層之上形成介電遮罩層。方法100接下來進行操作120，在介電遮罩層中形成第二凹陷區，其中第二凹陷區延伸穿過介電遮罩層。在一些實施例中，第二凹陷區重新暴露出上述第二屏障材料的剩餘部份，即屏障層的上邊界。方法100接下來進行操作122，在介電遮罩層之上分別形成第一覆蓋材料、可變電阻材料與第二覆蓋材料。在一些實施例中，第一覆蓋材料可覆蓋介電遮罩層並填滿第二凹陷區以形成對應的上邊界，可變電阻材料可覆蓋第一覆蓋材料的上邊界以形成對應的平坦上邊界，第二覆蓋材料可覆蓋可變電阻材料的上邊界以形成對應的上邊界。值得注意的是，每一個對應的上邊界並不一定需要具有平坦的表面。
方法100接下來進行操作124，圖案化第二覆蓋材料。在一些實施例中，此圖案化的第二覆蓋材料可形成一個上覆蓋層，此上覆蓋層可做為蝕刻遮罩的一部份。方法100接下來進行操作126，圖案化可變電阻材料與第一覆蓋材料。在一些實施例中，上覆蓋層與間隔物可用來當作蝕刻 遮罩，藉此同時或分別圖案化(例如蝕刻)可變電阻材料與第一覆蓋材料。藉此，圖案化的可變電阻材料與第一覆蓋材料可形成可變電阻材料層與下覆蓋層。方法100接下來進行操作128，在下覆蓋層、可變電阻材料層與上覆蓋層之上形成第二介電層，此第二介電層包含第三凹陷區。在一些實施例中，第三凹陷區是形成以暴露出上覆蓋層的上邊界的至少一部份。方法100接下來進行操作130，形成上接觸特徵。在一些實施例中，上接觸特徵的至少一部份是形成在第三凹陷區之中。在一些實施例中，類似於下接觸特徵，上接觸特徵也可以完全地由對應的屏障層所圍繞。
在一些實施例中，方法100的操作可以分別關聯至圖2A、2B、2C、2D、2E、2F、2G、2H、2I、2J、2K、2L、2M、2N與2O所繪示的半導體裝置200的各個製造階段的剖面圖。在一些實施例中，半導體裝置200可以是電阻式隨機存取記憶體裝置。電阻式隨機存取記憶體裝置200可以被包含在微處理器、記憶元、以及/或者其他積體電路中。此外，為了更好地理解本揭露，圖2A至圖2O已被簡化過。例如，雖然所繪示的是電阻式隨機存取記憶體裝置200，但可理解的是電阻式隨機存取記憶體裝置200所形成在其中的積體電路還可包括其他裝置，例如電阻、電容、電感、保險絲等等，為了清楚起見，圖2A至圖2O中並沒有繪示這些裝置。
對應至圖1A的操作102，圖2A是電阻式隨機存取記憶體裝置200的剖面圖，其中包括了基板202與電晶體 204，根據一些實施例，可用各種製造階段來提供基板202與電晶體204。雖然在圖2A的實施例中，電阻式隨機存取記憶體裝置200只包括了一個電晶體204，但可理解的是圖2A的實施例與以下的圖示僅是為了提供以作說明。因此，電阻式隨機存取記憶體裝置200可根據需要包括任意數目的電晶體，其餘電晶體也在本揭露的範疇之中。
在一些實施例中，基板202包括了半導體材料基板，例如為矽。或者，基板202也可包括其他元素半導體材料，例如為鍺。基板202也可以包括複合半導體，例如為碳化矽、砷化鎵、砷化銦和磷化銦。基板202可包括合金半導體，例如為矽鍺、矽鍺碳化物、磷化砷鎵和磷化鎵銦。在一實施例中，基板202包括了磊晶層。例如，基板可包括覆蓋在主體半導體(bulk semiconductor)上的磊晶層。此外，基板202可包括絕緣體上半導體(semiconductor-on-insulator，SOI)結構。例如，基板可包括埋入式氧化(buried oxide，BOX)層，其是透過植入的氧化分離(separation implanted oxygen，SIMOX)等程序來形成，或者是其他技術來形成，例如晶圓接合與研磨。
在一些實施例中，電晶體204包括了閘極電極204-1、閘極介電層204-2、以及源/汲特徵204-3、204-4。源/汲特徵204-3、204-4可用參雜製程來形成，例如是離子佈植法。閘極介電層204-2可包括介電材料，例如氧化矽、氮化矽、氮氧化矽、高介電常數(高k)的電介質和/或其組合的介電材料，其可以用沉積製程來形成，例如原子層沉積 (atomic layer deposition，ALD)。閘極電極204-1可包括導電材料，例如多晶矽或金屬，其可透過化學氣相沉積等沉積製程來形成。如以下詳細描述的，電晶體204可作為電阻式隨機存取記憶體裝置200的存取電晶體，用以在讀寫操作中控制電阻式隨機存取記憶體裝置200的資料儲存單元(例如電阻式隨機存取記憶體電阻)的存取。
對應於圖1A的操作104，圖2B是電阻式隨機存取記憶體裝置200的剖面圖，其中包括了初始介電層206與接觸插塞208，根據一些實施例，可用各種製造階段來形成初始介電層206與接觸插塞208。如圖所示，初始介電層206形成在電晶體204之上，接觸插塞208是形成以延伸穿過初始介電層206。在一些實施例中，接觸插塞208是耦接至電晶體204的至少一個導電特徵。在圖2B的實施例中，接觸插塞208是耦接至源/汲特徵204-3。
在一些實施例中，初始介電層206是由介電材料所形成。此介電材料可包括以下材料的至少其中之一：氧化矽、氧化矽、低介電常數(低k)材料、或其他合適的介電材料、或這些材料的組合。此低k材料可以包括氟化矽石玻璃(fluorinated silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、碳摻雜氧化矽(carbon doped silicon oxide，SiOxCy)、氧化鍶(SrO)、Black Diamond®(由美國的Applied Materials of Santa Clara,CA提供)、幹凝膠、氣凝膠、無定形氟化碳、聚對 二甲苯、雙苯並環丁烯(bis-benzocyclobutenes，BCB)、SiLK(由美國的Dow Chemical,Midland,MI提供)、聚酰亞胺和/或其他未來開發的低k介電材料。在一些實施例中，接觸插塞208可由導電材料來形成，例如銅、鋁、鎢等等。
接觸插塞208可根據以下製程步驟的至少一些製程步驟來形成：使用化學氣相沉積(chemical vapor deposition，CVD)、物理氣象沉積(physical vapor deposition，PVD)、旋轉塗佈(spin-on coating)、及/或其他合適的技術以在基板202與電晶體204上沉積上述初始介電層206的介電材料；實施一或多道圖案化製程(例如，微影製程、乾/濕蝕刻製程、清洗製程、軟/硬烘培製程等等)以在上述介電材料中形成穿透的開口；使用化學氣相沉積、物理氣相沉積、電子槍、及/或其他合適的技術來沉積上述的導電材料以填滿開口；研磨多餘的導電材料以形成接觸插塞208。
對應至圖1A的操作106，圖2C是電阻式隨機存取記憶體裝置200的剖面圖，其中包括了第一介電層210，其具有凹陷區212，根據一些實施例，凹陷區212可用各種製造階段來形成。如圖所示，凹陷區212是垂直地在第一介電層210中延伸以暴露出接觸插塞208，並沿著第一介電層210水平地延伸以暴露出初始介電層206上邊界的一部份。特別的是，在形成凹陷區212之後，也會暴露出凹陷區212對應的下邊界212L與側壁212S。
在一些實施例中，第一介電層210是由介電材 料所形成。此介電材料可包括以下材料的至少其中之一：氧化矽、低介電常數(低k)材料、或其他合適的介電材料、或這些材料的組合。此低k材料可以包括氟化矽石玻璃(fluorinated silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、碳摻雜氧化矽(carbon doped silicon oxide，SiOxCy)、氧化鍶(SrO)、Black Diamond®(由美國的Applied Materials of Santa Clara,CA提供)、幹凝膠、氣凝膠、無定形氟化碳、聚對二甲苯、雙苯並環丁烯(bis-benzocyclobutenes，BCB)、SiLK(由美國的Dow Chemical,Midland,MI提供)、聚酰亞胺和/或其他未來開發的低k介電材料。在一些實施例中，凹陷區212可用以下製程中的至少一些製程來形成：在冗餘的第一介電層(即，在形成凹陷區212之前的第一介電層210)上形成光學抗反射塗層(optional anti-reflective coating，ARC)；形成一可圖案化層(例如光阻層)，其具有對齊至接觸插塞208的開口；把可圖案化層作為遮罩，實施一或多道蝕刻製程來移除第一介電層中沒有被可圖案化層覆蓋的部份；移除可圖案化層。
對應至圖1A的操作108，圖2D是電阻式隨機存取記憶體裝置200的剖面圖，其中包括了第一屏障材料214，根據一些實施例，可用各種製造階段來形成第一屏障材料214。在一些實施例中，第一屏障材料214實質上為保角的(conformal)且薄的，使得第一屏障材料214可覆蓋第 一介電層210的上邊界210U，並且沿著凹陷區212延伸(即，沿著側壁212S與下邊界212L延伸)。
在一些實施例中，第一屏障材料214可包括以下材料所構成的群組中的一者：金(Au)、鉑(Pt)、釕(Ru)、銥(Ir)、鈦(Ti)、鋁(Al)、銅(Cu)、鉭(Ta)、鎢(W)、銥鉭合金(Ir-Ta)、氧化銦錫(ITO)、任何合金、氧化物、氮化物、氟化物、碳化物、硼化物或矽化物、例如TaN、TiN、TiAlN、TiW，或上述材料的組合。雖然在圖2D(以及後續圖式)的實施例中，第一屏障材料214是繪示為單一層，但值得注意的是第一屏障材料214也可包括多個層所形成的堆疊，其中所述多個層中的每一者是由上述材料中的其中一者所形成，例如TaN、Ta、Ta+TaN等等。在一些實施例中，第一屏障材料214是使用化學氣相沉積、電漿增強(plasma enhanced，PE)化學氣相沉積、高密度電漿(high-densirt plasma，HDP)化學氣相沉積、電感耦合電漿(inductively-coupled-plasma，ICP)化學氣相沉積、物理氣相沉積、旋轉塗佈和/或其它合適的技術以在第一介電層210之上沉積上述材料中的至少一者。
對應至圖1A的操作110，圖2E是電阻式隨機存取記憶體裝置200的剖面圖，其中包括了金屬材料216，根據一些實施例，可用各種製造階段來形成金屬材料216。如圖所示，金屬材料216是形成在第一屏障材料214之上以填滿凹陷區212，並且覆蓋了第一介電層210的上邊界210U。在一些實施例中，金屬材料216包括了導電材料，例如銅、 鋁、鎢等等。金屬材料216是使用化學氣相沉積、物理氣相沉積、電子槍、及/或其他合適的技術以在第一屏障材料214之上沉積上述的導電材料。
對應至圖1A的操作112，圖2F是電阻式隨機存取記憶體裝置200的剖面圖，其中包括了下接觸特徵218，根據一些實施例，可用任意製造階段來形成下接觸特徵218。如圖所示，下接觸特徵218是部份地嵌在第一介電層210之中。特別的是，下接觸特徵218的側壁218S是嵌在第一介電層210之中，其中第一屏障材料214的側壁部份214S是設置在下接觸特徵218的側壁218S與第一介電層210之間；下接觸特徵218的下邊界218L是嵌在第一介電層210之中，其中第一屏障材料214的下部份是設置在下接觸特徵218的下邊界218L與第一介電層210之間；而下接觸特徵218的上邊界218U是暴露出來的(即沒有嵌在第一介電層210之中)。
在一些實施例中，下接觸特徵218是在金屬材料216與第一屏障材料214上實施一或多道研磨製程(例如化學機械研磨)，直到重新暴露出上邊界210U並暴露出上邊界218U，再實施至少一清洗製程所形成。在形成下接觸特徵218之後，側壁部份214S的上邊界214S_U會暴露出來。在一些實施例中，上邊界210U、214S_U與218U可形成共平面。
在一些實施例中，初始介電層206與在其中延伸穿過的接觸插塞208通常被稱為初始層(initial tier)或 是第0層(tier 0)，而第一介電層210與在其中延伸穿過的下接觸特徵218通常被稱為第一層(first tier or tier 1)。下接觸特徵218也通常被稱為互連結構，用以將一個導電特徵電性耦接至另一個導電特徵。在下接觸特徵218以銅來形成的實施例中，下接觸特徵218可為銅互連結構。雖然在圖2F(以及後續的圖式)的實施例中，第一層是直接地位於初始層之上，但值得注意的是也可以根據需要在初始層與第一層之間設置任意數目的其他層，這些層的每一者都可實質上類似於第一層並在本揭露的範疇之中。
對應至圖1A的操作114，圖2G是電阻式隨機存取記憶體裝置200的剖面圖，其中包括了第二屏障材料220，根據一些實施例，可用各種製造階段來形成第二屏障材料220。如圖所示，第二屏障材料220覆蓋了第一介電層210與下接觸特徵218。特別的是，第二屏障材料220是連接至上邊界210U、214S_U、218U。此外，在一些實施例中，由於第一屏障材料214與第二屏障材料220是由實質上相似的材料所形成，第一屏障材料214與第二屏障材料220可形成為單一層。類似於第一屏障材料214，第二屏障材料220是保角的且是薄的。
如上所述，第一屏障材料214與第二屏障材料220是由實質上相似的材料所形成。據此，在一些實施例中，第二屏障材料220可包括以下材料所構成的群組中的一者：金(Au)、鉑(Pt)、釕(Ru)、銥(Ir)、鈦(Ti)、鋁(Al)、銅(Cu)、鉭(Ta)、鎢(W)、銥鉭合金(Ir-Ta)、氧化銦錫 (ITO)、任何合金、氧化物、氮化物、氟化物、碳化物、硼化物或矽化物、例如TaN、TiN、TiAlN、TiW，或上述材料的組合。雖然在圖2F(以及後續圖式)的實施例中第二屏障材料220是繪示單一層，但值得注意的是，第二屏障材料220也可包括堆疊的多個層，其中這些層的每一者可用上述材料的其中一者來形成，例如TaN、Ta、Ta+TaN等等。在一些實施例中，第二屏障材料220是使用化學氣相沉積、電漿增強化學氣相沉積、高密度電漿化學氣相沉積、電感耦合電漿化學氣相沉積、物理氣相沉積、旋轉塗佈和/或其它合適的技術以在第一介電層210與下接觸特徵218之上沉積上述材料的至少其中之一。
對應至圖1A的操作116，圖2H是電阻式隨機存取記憶體裝置200的剖面圖，其中包括了屏障層222，根據一些實施例，可用各種製造階段來形成屏障層222。根據一些實施例，屏障層222是由側壁部份214S、第一屏障材料214的下部份214L、以及第二屏障材料220的其餘部份220R所組成。如圖2H(以及後續的圖式)的實施例所示，下接觸特徵218是完全地被屏障層222(即，側壁部份214S、第一屏障材料214的下部份214L、以及第二屏障材料220的其餘部份220R)所圍繞。更具體來說，第二屏障材料220的其餘部份220R沿著下接觸特徵218的上邊界218U延伸；第一屏障材料214的側壁部份214S沿著下接觸特徵218的側壁218S延伸；下部份214L則沿著下接觸特徵218的下邊界218L延伸。
在一些實施例中，第二屏障材料220的其餘部份220R可由以下製程步驟中的至少一些製程步驟來形成：在第二屏障材料220(圖2G)上形成圖案化層(例如硬遮罩層，未繪示)以覆蓋其餘部份220R所要形成的區域；使用圖案化層作為遮罩，對第二屏障材料220實施一或多道濕/乾蝕刻製程；以及實施至少一清洗製程。由於如上所述的，第二屏障材料220是實質上保角且薄的，因此其餘部份220R也可形成為一層薄膜。在一些實施例中，第二屏障材料220被圖案化層所覆蓋的部份是在兩端都對齊至側壁部份214S的垂直投影，以下會再說明。
雖然在圖2H(以及後續的圖式)的實施例中，第一屏障材料214的側壁部份214S的垂直投影是對齊至第二屏障材料220的其餘部份220R的其中一端，值得注意的是在一些實施例中(未繪示)，第二屏障材料220的其餘部份220R的至少一端也可延伸超過第一屏障材料214側壁部份214S的垂直投影，而其他實施例也在本揭露的範疇中。換句話說，第二屏障材料220的其餘部份220R的寬度可以比下接觸特徵218的寬度加上第一屏障材料214側壁部份214S的寬度還要大。
對應至圖1B的操作118，圖2I是電阻式隨機存取記憶體裝置200的剖面圖，其中包括了介電遮罩層224，根據一些實施例，可用各種製造階段來形成介電遮罩層224。如圖所示，介電遮罩層224覆蓋了第一介電層210與下接觸特徵218，其中部份的屏障層222是耦接在第一介電 層210與下接觸特徵218之間。在一些實施例中，介電遮罩層224可包括從以下群組中所選擇的介電材料：氧化物、富矽氧化物、碳化矽、氮化矽等等。在一些實施例中，介電遮罩層224可用化學氣相沉積、電漿增強化學氣相沉積、高密度電漿化學氣相沉積、電感耦合電漿化學氣相沉積、物理氣相沉積、旋轉塗佈和/或其它合適的技術以在第一介電層210上沉積上述介電材料的至少一者。
對應至圖1B的操作120，圖2J是電阻式隨機存取記憶體裝置200的剖面圖，其中包括了凹陷區226，根據一些實施例，可用各種製造階段來形成凹陷區226。如圖所示，凹陷區226是形成以延伸穿過介電遮罩層224以暴露出屏障層222上邊界的至少一部份，或更具體來說是暴露出第二屏障材料220的其餘部份220R。
在一些實施例中，凹陷區226可以由以下製程步驟中的一些製程步驟所形成：在介電遮罩層224(圖2I)上形成一圖案化層(例如硬遮罩層，未繪示)以覆蓋凹陷區226沒有要形成的區域；用圖案化層作為遮罩，對介電遮罩層224實施一或多道濕/乾蝕刻；實施至少一清洗製程。值得注意的是，在一些實施例中也可以在屏障層222與介電遮罩層224之間形成一蝕刻停止層，此蝕刻停止層是用以在形成凹陷區226時作為上述濕/乾蝕刻的緩衝。
如上所述，在製作現有的電阻式隨機存取記憶體裝置時通常會損失下接觸特徵在角落的導電材料，這樣會對電阻式隨機存取記憶體裝置的效能有不好的影響。與之形 成明顯對比的是，本揭露的電阻式隨機存取記憶體裝置200的下接觸特徵218是完全地被屏障層222所圍繞。此屏障層222可用來保護下接觸特徵218，根據一些實施例可避免各種損害。此外，即使在形成凹陷區226時發生了錯位，屏障層222依然可以保護下接觸特徵218。
對應至圖1B的操作122，圖2K是電阻式隨機存取記憶體裝置200的剖面圖，其中包括了第一覆蓋材料228、可變電阻材料230與第二覆蓋材料232，根據一些實施例，可用各種製造階段來形成這些材料。在圖2K的實施例中，第一覆蓋材料228覆蓋了介電遮罩層224以填滿凹陷區226，藉此產生實質上平坦的上邊界，而可變電阻材料230與第二覆蓋材料232是分別形成在此實質上平坦的上邊界之上個別產生實質上平坦的上邊界。然而，在其他實施例中(未繪示)，第一覆蓋材料228可不完全地填滿第二凹陷區226，使得對應的上邊界也都遵循凹陷區226這樣的輪廓(即沒有實質上平坦的上邊界)。
在一些實施例中，第一覆蓋材料228可包括以下材料所構成的群組中的一者：金(Au)、鉑(Pt)、釕(Ru)、銥(Ir)、鈦(Ti)、鋁(Al)、銅(Cu)、鉭(Ta)、鎢(W)、銥鉭合金(Ir-Ta)、氧化銦錫(ITO)、任何合金、氧化物、氮化物、氟化物、碳化物、硼化物或矽化物、例如TaN、TiN、TiAlN、TiW，或上述材料的組合。雖然在圖2K(與後續的圖式)的實施例中，第一覆蓋材料228是繪示為單一層，但值得注意的是第一覆蓋材料228也可以包括多個層的堆 疊，其中這些層的每一者可用上述材料的其中之一來形成，例如TaN、TiN等等。在一些實施例中，第一覆蓋材料228是使用化學氣相沉積、電漿增強化學氣相沉積、高密度電漿化學氣相沉積，電感耦合電漿化學氣相沉積、物理氣相沉積、旋轉塗佈和/或其它合適的技術以在介電遮罩層224之上沉積上述材料的至少其中之一者。
在一些實施例中，可變電阻材料230具有電阻轉換特性(例如可變電阻)。換言之，可變電阻材料230可根據施加的電子脈衝的極性及/或震幅來表現可逆的電阻變化。可變電阻材料230包含了介電層。可變電阻材料230可根據電子訊號的極性及/或震幅來轉變為導體或是絕緣體。
在一實施例中，可變電阻材料230可包括過渡金屬氧化物。此過渡金屬氧化物可以表示為MxOy，其中M是過渡金屬而O是氧，x是過渡金屬的組成，y是氧的組成。在一實施例中，可變電阻材料230包括了ZrO2。可變電阻材料230其他合適的範例性材料包括：NiO、TiO2、HfO、ZrO、ZnO、WO3、CoO、Nb2O5、Fe2O3、CuO、CrO2、SrZrO3(Nb參雜)，以及/或者其他此領域已知的材料。在其他實施例中，可變電阻材料230可包含巨大磁阻(colossal magnetoresistance，CMR)的材料，例如Pr0.7Ca0.3、MnO3等等。
在另一實施例中，可變電阻材料230可包含聚合物材料，例如聚偏二氟乙烯和聚[偏二氟乙烯-三氟乙烯](P(VDF/TrFE))。在另一實施例中，可變電阻材料230 可包含導電橋接隨機存取記憶體(conductive-bridging random access memory，CBRAM)材料，例如為鍺化硒含銀。根據一些實施例，可變電阻材料230可包含具有電阻轉換特性材料的多個層。可變電阻材料230的設定電壓及/或重置電壓可由可變電阻材料230的組成(包含x與y的數值)、厚度以及/或者其他已知因素所決定。
在一些實施例中，可變電阻材料230可用原子層沉積(atomic layer deposition，ALD)技術搭配具有金屬和氧化物的先質(precursor)。在一些實施例中，也可使用其他化學氣相沉積技術。在一些實施例中，可變電阻材料230可用物理氣相沉積技術來形成，例如搭配金屬靶材的濺射製程，其中氧氣以及選擇性的氮氣可供應至物理氣相沉積的反應室。在一些實施例中，可變電阻材料230可由電子束沉積技術來形成。
在一些實施例中，第二覆蓋材料232可包括實質上相似於第一覆蓋材料228的材料。因此，第二覆蓋材料232可包括以下材料所構成的群組中的一者：金(Au)、鉑(Pt)、釕(Ru)、銥(Ir)、鈦(Ti)、鋁(Al)、銅(Cu)、鉭(Ta)、鎢(W)、銥鉭合金(Ir-Ta)、氧化銦錫(ITO)、任何合金、氧化物、氮化物、氟化物、碳化物、硼化物或矽化物、例如TaN、TiN、TiAlN、TiW，或上述材料的組合。雖然在圖2K(與後續圖式)的實施例中第二覆蓋材料232是繪示為單一層，但值得注意的是，第二覆蓋材料232也可以包括堆疊的多個層，其中這些層的每一者可由上述材料的其中一者來 形成，例如TaN、TiN等等。在一些實施例中，第二覆蓋材料232可用化學氣相沉積、電漿增強化學氣相沉積、高密度電漿化學氣相沉積、電感耦合電漿化學氣相沉積、物理氣相沉積、旋轉塗佈和/或其它合適的技術以在可變電阻材料230上沉積上述材料的至少其中之一者。
對應至圖1B的操作124，圖2L是電阻式隨機存取記憶體裝置200的剖面圖，根據一些實施例，可用各種製造階段來圖案化第二覆蓋材料232。如圖所示，第二覆蓋材料232是被圖案化以留下剩餘部份232R，在此稱為“上覆蓋層232R”。在一些實施例中，上覆蓋層232R是垂直地對齊至下接觸特徵218。
在一些實施例中，上覆蓋層232R可用以下製程步驟中的一些製程步驟來形成：在第二覆蓋材料232(圖2K)上形成圖案化層(例如硬遮罩層)以覆蓋上覆蓋層232R所要形成的區域；使用圖案化層以作為遮罩，對第二覆蓋材料232實施一或多道濕/乾蝕刻製程；實施至少一清洗製程。在形成上覆蓋層232R之後，在上覆蓋層212R的兩側上可能會形成對應的間隔物(spacer)，以下會再說明。
對應至圖1B的操作126，圖2M是電阻式隨機存取記憶體裝置200的剖面圖，其中根據一些實施例，可用各種製造階段來圖案化可變電阻材料230與第一覆蓋材料228。如圖所示，可變電阻材料230與第一覆蓋材料228會分別或同時被圖案化以留下剩餘部份230R、228R，在此稱為“可變電阻材料層230R”與“下覆蓋層228R”。在一些實 施例中，可變電阻材料層230R以及下覆蓋層228R中位於介電遮罩層224的上邊界以上的部份具有相同的寬度，此寬度會大於上覆蓋層232R的寬度。
在一些實施例中，可變電阻材料層230R與下覆蓋層228R可以同時或分別由以下製程步驟中的一些製程步驟來形成：在可變電阻材料230(圖2L)之上以及上覆蓋層232R的兩側形成對應的間隔物240；使用間隔物作為遮罩，對可變電阻材料230與第一覆蓋材料228同時或分別實施一或多道濕/乾蝕刻；以及實施至少一道清洗製程。在一些實施例中，間隔物240可由以下群組中所選擇的材料所形成：氧化物、富矽氧化物、碳化矽(SiC)、氮化矽(SiN)等等。
對應至圖1B的操作128，圖2N是電阻式隨機存取記憶體裝置200的剖面圖，其中包括了第二介電層242，而凹陷區244會延伸穿過第二介電層242，根據一些實施例，可以用各種製造步驟來形成第二介電層242與凹陷區244。如圖所示，凹陷區244是形成以暴露出上覆蓋層的上邊界232R的至少一部份，此外凹陷區244具有下通孔區244L與上溝槽區244U。
在一些實施例中，第二介電層242是用介電材料來形成。此介電材料可包括以下材料的至少其中之一：氧化矽、低介電常數(低k)材料、或其他合適的介電材料，或這些材料的組合。此低k材料可以包括氟化矽石玻璃(fluorinated silica glass，FSG)、磷矽酸鹽玻璃 (phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、碳摻雜氧化矽(carbon doped silicon oxide，SiOxCy)、氧化鍶(SrO)、Black Diamond®(由美國的Applied Materials of Santa Clara,CA提供)、幹凝膠、氣凝膠、無定形氟化碳、聚對二甲苯、雙苯並環丁烯(bis-benzocyclobutenes，BCB)、SiLK(由美國的Dow Chemical,Midland,MI提供)、聚酰亞胺和/或其他未來開發的低k介電材料。
值得注意的是，凹陷區244是一個範例性的雙鑲嵌(dual damascene)開口，其是在第二介電層242(以及一個蝕刻停止層，未繪示)中被圖案化以定義上覆蓋層232R之上的一個接觸區。雖然在圖2N的實施例中所繪示的是第二介電層242中的一個雙鑲嵌開口，但也可以使用第二介電層242中的一個單鑲嵌開口。在雙鑲嵌的技術中，其包含了“通孔優先”的圖案化方法或“溝槽優先”的圖案化方法，可使用一般的微影與遮罩技術、以及非等向性的蝕刻(例如電漿蝕刻或反應離子蝕刻)來形成上溝槽區244U與下通孔區244L。在替代實施例中，在第二介電層242之上或之中還可沉積下蝕刻停止層(未繪示)、中蝕刻停止層(未繪示)、研磨停止層(未繪示)或是防反射塗層(未繪示)，用以指出何時要停止對應的蝕刻製程。
對應至圖1B的操作130，圖2O是電阻式隨機存取記憶體裝置200的剖面圖，其中包括了上接觸特徵246，根據一些實施例，可根據各種製造階段來形成上接觸特徵 246。如圖所示，上接觸特徵246是形成在凹陷區244(圖2N)中，藉此耦接至上覆蓋層232R。
在一些實施例中，上接觸特徵246包含了導電材料，例如銅、鋁、鎢等等。上接觸特徵246可以使用化學氣相沉積、物理氣相沉積、電子槍、及/或其他合適的技術以在第二介電層242之上沉積上述的導電材料；以及實施一或多道研磨製程以移除多餘的導電材料。在一些實施例中，類似於下接觸特徵218，上接觸特徵246可完全地被對應的屏障層248所圍繞，屏障層248是實質上相似於屏障層222。因此，關於圍繞著上接觸特徵246的屏障層248的製作不會在此重複贅述。
在一些實施例中，下接觸特徵218、下覆蓋層228R、可變電阻材料層230R、上覆蓋層232R、以及上接觸特徵246可形成一個電阻式隨機存取記憶體電阻，其中下覆蓋層228R的至少一部份和上覆蓋層232R的至少一部份分別被稱為電阻式隨機存取記憶體電阻的下電極或上電極。在一些實施例中，此電阻式隨機存取記憶體電阻是透過接觸插塞208耦接至電晶體204以形成1-電晶體-1-電阻(1-transistor-1-resistor，1T1R)式的電阻式隨機存取記憶體位元胞(bit cell)，其中電阻式隨機存取記憶體電阻的功能是作為1T1R電阻式隨機存取記憶體位元胞的資料儲存單元，而電晶體204的功能是作為1T1R電阻式隨機存取記憶體位元胞的存取電晶體。
在一實施例中，一種記憶元包括：第一接觸特 徵；電阻材料層，設置於第一接觸特徵之上；以及第二接觸特徵，設置於該電阻材料層之上，其中第一接觸特徵與第二接觸特徵的至少其中之一是完全地由一屏障層所圍繞。
在另一實施例中，一種記憶元包括：第一接觸特徵，部份地嵌在第一介電層之中；屏障層，沿著第一接觸特徵設置，此屏障層包括第一部份與第二部份，第一部份設置在第一接觸特徵與第一介電層之間，第二部份設置於第一介電層之上；電阻材料層，設置於第一接觸特徵之上，此電阻材料層透過屏障層的第二部份耦接至第一接觸特徵；以及第二接觸特徵，嵌在第二介電層之中，此第二介電層位於第一介電層之上。
在另一實施例中，一種方法包括：在介電層上形成一溝槽；在溝槽中形成第一接觸特徵，其中第一接觸特徵是完全地由一屏障層所圍繞；在第一接觸特徵之上形成電阻材料層；以及在電阻材料層之上形成第二接觸特徵。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾，故本揭露的保護範圍當視後附的申請專利範圍所界定者為準。

Claims (20)

  1. 一種記憶元，包括：一第一接觸特徵；一電阻材料層，設置於該第一接觸特徵之上；以及一第二接觸特徵，設置於該電阻材料層之上，其中該第一接觸特徵與該第二接觸特徵的至少其中之一是完全地由一屏障層所圍繞。
  2. 如申請專利範圍第1項所述之記憶元，其中該電阻材料層具有一可變電阻值。
  3. 如申請專利範圍第1項所述之記憶元，其中該第一接觸特徵與該第二接觸特徵的該至少其中之一是部份地嵌在一低k介電層中。
  4. 如申請專利範圍第3項所述之記憶元，其中該屏障層包括一第一部份，設置於該低k介電層以及該第一接觸特徵與該第二接觸特徵的該至少其中之一之間。
  5. 如申請專利範圍第4項所述之記憶元，其中該屏障層的該第一部份沿著該第一接觸特徵與該第二接觸特徵的該至少其中之一的下邊界與側壁延伸。
  6. 如申請專利範圍第3項所述之記憶元，其中該屏障層包括一第二部份，設置於該低k介電層之上。
  7. 如申請專利範圍第6項所述之記憶元，其中該屏障層的該第二部份是形成為一薄膜，該薄膜完全地覆蓋該第一接觸特徵與該第二接觸特徵的該至少其中之一的上邊界。
  8. 如申請專利範圍第1項所述之記憶元，其中該第一接觸特徵與該第二接觸特徵之中的每一者包括一銅互連結構。
  9. 如申請專利範圍第1項所述之記憶元，更包括：一電晶體，耦接至該第一接觸特徵。
  10. 如申請專利範圍第1項所述之記憶元，其中該屏障層是由氮化鉭和鉭所形成。
  11. 一種記憶元，包括：一第一接觸特徵，部份地嵌在一第一介電層之中；一屏障層，沿著該第一接觸特徵延伸，該屏障層包括一第一部份與一第二部份，該第一部份設置在該第一接觸特徵與該第一介電層之間，該第二部份設置於該第一介 電層之上；一電阻材料層，設置於該第一接觸特徵之上，該電阻材料層透過該屏障層的該第二部份耦接至該第一接觸特徵；以及一第二接觸特徵，嵌在一第二介電層之中，該第二介電層位於該第一介電層之上。
  12. 如申請專利範圍第11項所述之記憶元，其中該電阻材料層具有一可變電阻值。
  13. 如申請專利範圍第11項所述之記憶元，其中該第一介電層與該第二介電層之中的每一者是由低k介電材料所形成。
  14. 如申請專利範圍第11項所述之記憶元，其中該屏障層的該第一部份沿著該第一接觸特徵的下邊界與側壁延伸。
  15. 如申請專利範圍第11項所述之記憶元，其中該屏障層的該第二部份完全地覆蓋該第一接觸特徵的上邊界。
  16. 如申請專利範圍第11項所述之記憶元，其中該第一接觸特徵與該第二接觸特徵之中的每一者包括 一銅互連結構。
  17. 如申請專利範圍第11項所述之記憶元，更包括：一電晶體，耦接至該第一接觸特徵。
  18. 如申請專利範圍第11項所述之記憶元，其中該屏障層是由氮化鉭和鉭所形成。
  19. 一種記憶元的製造方法，包括：在一介電層上形成一溝槽；在該溝槽中形成一第一接觸特徵，其中該第一接觸特徵是完全地由一屏障層所圍繞；在該第一接觸特徵之上形成一電阻材料層；以及在該電阻材料層之上形成一第二接觸特徵。
  20. 如申請專利範圍第19項所述之製造方法，其中該屏障層包括在該介電層中的一第一部份與在該介電層之上的一第二部份，該第一部份沿著該第一接觸特徵的下邊界與側壁延伸，該第二部份沿著該第一接觸特徵的上邊界延伸。
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