WO2005022622A1 - ドライエッチング方法および磁気メモリ装置の製造方法 - Google Patents

ドライエッチング方法および磁気メモリ装置の製造方法 Download PDF

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WO2005022622A1
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layer
dry etching
plasma
gas
mram
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Seiji Samukawa
Toshiaki Shiraiwa
Tetsuya Tatsumi
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Sony Corporation
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type

Definitions

  • the present invention relates to a method for dry etching a layer containing platinum and / or manganese, and a magnetic memory device using the layer (that is, a magnetization fixed layer having a fixed magnetization direction and a tunnel barrier layer) And a magnetic memory device including a magnetic memory element composed of a tunnel magnetoresistive element in which a magnetization layer capable of changing the magnetization direction is laminated, particularly a magnetic random access memory, a so-called nonvolatile memory.
  • the present invention relates to a method for manufacturing a certain MRAM (Magnetic Random Access Memory).
  • Non-volatile memories include flash memories using semiconductors and FRAM (Ferroelectric Random Access Memory) using ferroelectrics.
  • the flash memory has a drawback that it is difficult to achieve high integration due to its complicated structure, and the access time is as slow as about 100ns.
  • the access time is as slow as about 100ns.
  • FRAM FRAM
  • Non-Patent Document 1 Magnetic Random Access Memory
  • MR Magnetic Magnetoresistance
  • TMR Tunnelnel Magnetoresistance
  • the MRAM has a simple structure and can be easily integrated. Also, since the recording can be performed by rotating the magnetic moment, the number of rewrites is large, and the access time is very long. It is also expected to be very fast.
  • the TMR element used in MRAM which has been attracting attention in recent years, has a structure in which a tunnel oxide film is sandwiched between two magnetic layers. Depending on the spin direction of the two magnetic layers, It is used as a memory element by utilizing the fact that the current flowing through the tunnel oxide film changes.
  • FIG. 1 is a schematic perspective view of an MRAM TMR element.
  • a TMR element 10 serving as a memory element of an MRAM memory cell includes a memory layer 2 and magnetization pinned layers 4 and 6 that are provided on a support substrate 9 and whose magnetization rotates relatively easily.
  • the easy magnetization axis A1 and the hard magnetization axis A2 are as shown.
  • the magnetization fixed layer has two magnetization fixed layers, a first magnetization fixed layer 4 and a second magnetization fixed layer 6, between which these magnetic layers are antiferromagnetically coupled.
  • a conductor layer 5 is arranged.
  • the memory layer 2 and the fixed magnetization layers 4 and 6 are made of a ferromagnetic material made of nickel, iron, cobalt, or an alloy thereof, and the conductor layer 5 is made of ruthenium, copper, chromium, gold, silver, or the like. Etc. can be used.
  • the second pinned layer 6 is in contact with the antiferromagnetic layer 7, and the second pinned layer 6 has a strong unidirectional magnetic anisotropy due to the exchange interaction acting between these layers. .
  • the antiferromagnetic material layer 7 As a material of the antiferromagnetic material layer 7, iron, nickel, platinum, iridium, rhodium or other manganese alloys, cobalt or nickel oxide can be used.
  • the antiferromagnetic layers 5 and 7 together with the magnetization fixed layers 4 and 6 may be referred to as a pinned layer (magnetization fixed layer) 26 (hereinafter the same).
  • a tunnel barrier layer 3 made of an insulating material such as an oxide, nitride, or the like such as an anorium, magnesium, or silicon is provided between the storage layer 2 that is a magnetic layer and the first magnetization fixed layer 4.
  • the magnetic layer is sandwiched between the storage layer 2 and the magnetization fixed layer 4 and cuts the magnetic coupling, and plays a role in causing a tunnel current to flow.
  • these magnetic layers and conductor layers are mainly formed by sputtering, the tunnel barrier layer 3 can be obtained by oxidizing or nitriding a metal film formed by sputtering.
  • the topcoat layer 1 is used to prevent mutual diffusion between the TMR element 10 and the wiring connected to the TMR element, reduce contact resistance, and It has the role of preventing oxidation, and materials such as Cu, Ta, and TiN can usually be used.
  • the base electrode layer 8 is used for connection with a switching element connected in series with the TMR element. This base electrode layer 8 may also serve as a force antiferromagnetic material layer 7 formed of Ta or the like.
  • the information is read out by detecting the change in the tunnel current due to the magnetoresistive effect.
  • the effect is the relative magnetization direction between the storage layer and the magnetization fixed layer. Depends on.
  • FIG. 2 is an enlarged perspective view schematically showing a part of a memory cell portion of a general MRAM.
  • the read circuit portion is omitted.
  • the read circuit portion includes nine memory cells, and has a bit line 11 and a write word line 12 intersecting each other. At these intersections, the TMR element 10 is arranged, and writing to the TMR element 10 causes a current to flow through the bit line 11 and the write word line 12, and the resultant magnetic field generated from them causes Writing is performed with the magnetization direction of the storage layer 2 of the TMR element 10 at the intersection of the bit line 11 and the write word line 12 being parallel or antiparallel to the magnetization fixed layer.
  • FIG. 3 is a schematic cross-sectional view of an MRAM memory cell.
  • an n-type read-out field effect type comprising a gate insulating film 15, a gate electrode 16, a source region 17, and a drain region 18 formed in a p-type well region 14 formed in a p-type silicon semiconductor substrate 13.
  • a transistor 19 is disposed, and a write word line 12, a TMR element 10, and a bit line 11 are disposed thereon.
  • a sense line 21 is connected to the source region 17 via a source electrode 20.
  • the field effect transistor 19 functions as a switching element for reading, and the reading wiring 22 drawn from between the word line 12 and the TMR element 10 is connected to the drain region 18 through the drain electrode 23.
  • the transistor 19 may be an n-type or p-type field effect transistor, but other switching elements such as a diode, a bipolar transistor, and a MESFET (Metal Semiconductor Field Effect Transistor) can be used.
  • MESFET Metal Semiconductor
  • FIG. 4 is an equivalent circuit diagram of the MRAM.
  • the part containing 6 memory cells is shown.
  • a bit line 11 and a write word line 12 that cross each other are provided, and at the intersection of these write lines, together with the storage element 10, it is connected to the storage element 10 during reading.
  • It has a field effect transistor 19 and a sense line 21 for selecting a child.
  • the sense line 21 is connected to the sense amplifier 23 and detects stored information.
  • reference numeral 24 denotes a bidirectional write word line current drive circuit
  • reference numeral 25 denotes a bit line current drive circuit.
  • FIG. 5 is a magnetic field response characteristic diagram (asteroid curve) at the time of MRAM writing. Magnetization method of storage layer by applied easy magnetic axis H and hard magnetic field H
  • Direction reversal threshold When the corresponding synthetic magnetic field vector is generated outside this steroid curve, magnetic field reversal occurs, but the synthetic magnetic field vector inside the steroid curve does not invert the cell from one of its current bistable states. .
  • the magnetic field generated by the word line or the bit line alone is applied to the cells other than the intersection of the word line and the bit line through which a current is flowing, the magnitude thereof is larger than the unidirectional reversal magnetic field H or more. In this case, the magnetization direction of the cells other than the intersection is also reversed, so that the selected cell can be selectively written only when the combined magnetic field is in the gray area in the figure.
  • the write current flowing through the bit line applies a magnetic field H in the easy axis direction to the cell, and the current flowing through the word line is applied to the cell in the hard axis direction.
  • FIG. 6 is a schematic diagram illustrating the read operation principle of the MRAM.
  • the layer configuration of the TMR element 10 is schematically shown, and the above pinned layer is shown as a single pinned layer 26, except for the memory layer 2 and the tunnel barrier layer 3.
  • the information is written by inverting the magnetic spin MS of the cell by the combined magnetic field at the intersection of the bit line 11 and the node line 12 wired in a matrix, Record as 1 "," 0 "information.
  • Reading is performed using the TMR effect that applies the magnetoresistive effect.
  • the TMR effect changes the resistance value depending on the direction of the magnetic spin MS.
  • the information "1” and "0” are detected by the state in which the magnetic spin MS has a high antiparallel resistance and the state in which the magnetic spin MS has a low parallel resistance.
  • a read current (tunnel current) I is caused to flow between the word line 12 and the bit line 11, and an output corresponding to the level of the resistance is read to the sense line 21 through the read field effect transistor 19 described above.
  • the word line 12 and the read line 123 are formed as embedded wirings
  • the lower layer wirings 33 and 34 are formed as embedded wirings.
  • a diffusion preventing film 32 having a silicon nitride film force for preventing the diffusion of copper ions in the wiring is formed, and a silicon oxide film 35 is further formed.
  • a wiring connection portion 123a is formed in the connection hole 100 formed by opening the interlayer insulating film 35 on the read line 123 by etching, and Ta / PtMn is formed on the upper surface thereof, for example / CoFe (second pinned layer) / Ru / CoFe (first pinned layer) pinned layer 26, Al O force tunnel barrier layer 3, CoFe-30B force free layer 2, TiN
  • Each constituent material layer of the powerful top coat layer 1 is laminated.
  • the top coat layer 1 and the free layer 2 are formed above the word line 12 using a mask 101 made of a laminated film of SiO / SiN formed in a predetermined pattern. Etch and leave in a predetermined pattern, and further insulating film such as Si ⁇ 102
  • a copper diffusion barrier film made of, for example, Ta is provided in the wiring groove, and Cu is electrolyzed by a damascene method using this noa film as a seed metal.
  • CMP Chemical Mechanical Polishing
  • FIG. 7 (B) it is composed of another photoresist or a laminated film of SiOZSiN.
  • the insulating film 102, the tunnel barrier layer 3 and the pinned layer 26 are stacked and etched in the same pattern using the mask 103 having a predetermined pattern to separate the adjacent TMR elements 10 from each other, and each TMR element is attached to the pinned layer 26.
  • the interlayer insulating film 35 is also partially etched.
  • connection hole (not shown) in this, the connection hole is carried by Cu plating, and then in the memory part A A bit line is formed on the TMR element 10, and in the peripheral circuit part B, the bit line is connected to the lower layer wiring.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2003-60169 (page 3, right column, line 21 to page 4, left column, line 8; Fig. 1 (2)-(5))
  • Patent Document 2 JP 2003-31772 Publication (Left column, page 24, line 34, line 34, Fig. 1 (3))
  • Non-Patent Document 1 Wang et al., IEEE Trans. Magn. 33 (1997), 4498
  • the present invention has been made in view of a serious problem, and an object of the present invention is to provide a process that can satisfactorily etch PtMn used for the pinned layer of MRAM.
  • the present invention provides a dry etching method characterized in that a layer containing platinum and / or manganese is dry-etched using Norlas plasma.
  • the present invention is configured by a tunnel magnetoresistive element in which a magnetization fixed layer with a fixed magnetization direction, a tunnel barrier layer, and a magnetic layer capable of changing the magnetization direction are stacked.
  • a method of manufacturing a magnetic memory device having a memory unit comprising a magnetic memory element when at least a part of the magnetization fixed layer has a layer force containing platinum and / or manganese, this layer is subjected to dry etching using pulsed plasma.
  • a method of manufacturing a magnetic memory device is provided.
  • a pulse in which an on-time in which plasma is generated and an off-time in which no plasma is generated is repeatedly pulsed. Since etching is performed using plasma, active negative ions are generated by the attachment of electrons to ions during the off-time when plasma generation is not performed. The reaction is promoted. As a result, etching of PtMn, which has been difficult to etch in the past, can be promoted. At this time, the etching rate of the silicon oxide film normally used as a mask does not change, so that the selectivity is improved. be able to. Especially when performing dry etching with C1-based gas system
  • FIG. 1 is a schematic perspective view of an MRAM TMR element.
  • FIG. 2 is an enlarged perspective view schematically showing a part of a memory cell portion of a general MRAM.
  • FIG. 3 is a schematic cross-sectional view of an MRAM memory cell.
  • FIG. 4 is an equivalent circuit diagram of the MRAM.
  • FIG. 5 is a magnetic field response characteristic diagram (asteroid curve) at the time of MRAM writing.
  • FIG. 6 is a schematic diagram for explaining the read operation principle of the MRAM.
  • FIG. 7 (A) and FIG. 7 (B) are schematic cross-sectional views showing a conventional MRAM manufacturing process.
  • FIG. 8 (A) and FIG. 8 (B) are schematic cross-sectional views showing a process for manufacturing an MRAM according to an embodiment of the present invention.
  • FIG. 9 (A) and FIG. 9 (B) are schematic cross-sectional views showing a process for manufacturing an MRAM according to an embodiment of the present invention.
  • FIG. 10 (A) and FIG. 10 (B) are schematic cross-sectional views showing a process for manufacturing an MRAM according to an embodiment of the present invention.
  • FIG. 11 (A) and FIG. 11 (B) are schematic cross-sectional views showing a process for manufacturing an MRAM according to an embodiment of the present invention.
  • FIG. 12 (A) and FIG. 12 (B) are schematic cross-sectional views showing a process for manufacturing an MRAM according to an embodiment of the present invention.
  • FIG. 13 is a schematic cross-sectional view showing a process for manufacturing an MRAM according to an embodiment of the present invention.
  • FIG. 14 is a graph showing changes in the etching rate depending on the on / off time of the pulse plasma during dry etching of the MRAM pinned layer (PtMn layer) in Example 1.
  • FIG. 15 is a graph showing the etching rate of the SiO mask during dry etching of MRAM in Example 2.
  • FIG. 16 is a graph showing the amount of residual elements after dry etching of MRAM in Example 3. It is rough.
  • FIG. 17 (A) -FIG. 17 (F) are enlarged photographs showing the state of occurrence of collision after dry etching of MRAM in Example 4.
  • FIG. 18 (A) and FIG. 18 (B) are enlarged photographs showing the state of dry etching of MRAM in Example 5.
  • FIG. 19 shows reduction treatment with H or the like after dry etching of MRAM in Example 6.
  • the dry etching method according to the present embodiment is characterized in that a layer containing platinum and / or manganese is dry-etched using no plasma.
  • the manufacturing method of the magnetic memory device includes a tunnel magnetic layer in which a magnetization fixed layer with a fixed magnetization direction, a tunnel barrier layer, and a magnetic layer capable of changing the magnetization direction are stacked.
  • a method of manufacturing a magnetic memory device having a memory section composed of a magnetic memory element constituted by a resistance effect element when at least a part of the magnetization fixed layer is composed of a layer containing white metal and / or manganese, this layer is formed. With no-less plasma It is formed by dry etching.
  • the on-off time of the pulse plasma is 10-lOO i s. Even if the on / off time is too short or too long, it becomes difficult to effectively generate the negative ions described above.
  • a plasma source capable of turning on and off the generation of the plasma.
  • an electron cyclotron resonance which can alternately turn on and off the mark caro pulse voltage ( ECR: Electron Cyclotron Resonance (ICP)
  • Inductively-coupled plasma or helicon waves can be used.
  • etching gas a gas capable of generating negative ions is used, but this includes at least one kind of gas containing at least chlorine atoms such as CI, HC1, BC1, or a mixture thereof. It is better to use gas.
  • a reducing gas As such a reducing gas, at least one kind of gas containing at least hydrogen atoms such as H, NH, CHOH, and HO, or a mixed gas thereof, or a rare gas such as Ar is added to any of these gases. It is preferable to use a mixed gas.
  • an insulating layer or a conductor layer is sandwiched between the magnetization fixed layer and the magnetic layer, and bit lines provided on the upper surface and the lower surface of the memory element and Information is written by magnetizing the magnetic layer in a predetermined direction by a magnetic field induced by flowing a current through each word line, and the written information is read by a tunnel magnetoresistive effect through the tunnel barrier layer. It is suitable for manufacturing a magnetic memory device (MRAM).
  • MRAM magnetic memory device
  • the present invention is applied to an MRAM, and a manufacturing method thereof will be described in the order of steps.
  • a diffusion barrier layer made of Ta or the like is formed when Cu is embedded in the connection hole, and surface polishing by CMP is performed after the filling.
  • CMP surface polishing by CMP is performed after the filling.
  • the mask is formed through a process such as a photolithographic technique.
  • FIG. 8 to FIG. 13 are schematic cross-sectional views showing the process for manufacturing the MRAM according to the present embodiment.
  • connection hole 110 is formed in the interlayer insulating film 31 made of an oxide film by lithography and etching.
  • Cu is embedded in each connection hole 110 by Cu electrolytic plating and CMP (chemical mechanical polishing) via a diffusion barrier layer (not shown).
  • CMP chemical mechanical polishing
  • a diffusion barrier layer not shown.
  • a 400 nm thick word line 12 and read line 123 are formed in the memory part A, and lower layer wirings 33 and 34 are also formed in the peripheral circuit part B in the same manner.
  • a silicon nitride film as the diffusion preventing film 32 and a silicon oxide film as the interlayer insulating film 35 are respectively formed by a CVD (chemical vapor deposition) method. For example, it is deposited to a thickness of 30 nm and lOOnm, and a connection hole 100 with a wiring connected to the TMR element is formed by lithography and etching. Note that the interlayer insulating film 35 is not necessarily formed, and the diffusion preventing film 32 may also serve as the interlayer insulating film.
  • connection hole 27 is filled with Cu by electrolytic plating of copper and its CMP to connect the TMR element and the lower layer wiring 123.
  • a connecting portion 123a is formed.
  • the wiring connection part 123a and the wirings 12, 33 and 34 are all (the same force applies to other embedded wirings described later), and Cu plating is carried through a diffusion barrier layer such as Ta. It is formed by.
  • a mask 101 required for processing the element constituent material layer 101 are formed in a predetermined pattern.
  • this mask 101 for example, a 65 nm thick silicon nitride film / 250 nm thick silicon oxide film is deposited by CVD, and patterned by etching with a resist (not shown) of a predetermined pattern formed thereon.
  • the topcoat layer 1 and the free layer 2 are dry-etched into an element pattern. By this etching, the mask layer 101 is thinned like a virtual line.
  • an insulating film 102 made of a silicon oxide film is formed on the entire surface by the CVD method, and then again on the memory portion A as shown in FIG. 11 (B).
  • Mask 103 is formed by the CVD method.
  • the mask 103 is formed of, for example, a 65 nm thick silicon nitride film Z and a 250 nm thick silicon oxide film.
  • the insulating film 102, the tunnel barrier layer 3 and the pinned layer 26 are dry-etched into the same pattern by pulsed plasma to separate the adjacent TMR elements 10, and the pinned layer
  • the TMR element 10 is connected to the readout line 123 (123a) via 26.
  • the mask 103 is thinned like a virtual line.
  • This dry etching using pulsed plasma is performed, for example, with an ECR (electron cyclotron resonance) type etching apparatus under the following conditions.
  • ECR electron cyclotron resonance
  • C1 supply amount 50sccm
  • chamber pressure 2mTorr
  • ECR power 1000W (2.5GHz)
  • bias 100W (600kHz)
  • substrate (stage) temperature 30 ° C
  • chamber wall temperature 150 ° C
  • ECR power on / OffB Terama 30 ⁇ s / 30 ⁇ s
  • Etching time 90s.
  • post-treatment is performed under the following conditions.
  • H supply rate 50sccm
  • chamber pressure 2mTorr
  • ECR power 1000W (2.5GHz)
  • bias 100W (600kHz)
  • substrate (stage) temperature 30 ° C
  • chamber wall temperature 150 ° C
  • processing time 60s .
  • the interlayer insulating film 105 is flattened by CMP.
  • a resist mask (not shown) is formed and etched, so that the TMR element 10 of the memory part A and the lower layer wiring of the peripheral circuit part B 33 , 34 and the connection hole 107 are formed.
  • Cu is embedded in the connection hole 107 with a metal to form the contact plug 12a of the memory part A, and the lower layer wiring 33, the bit line and the upper wiring of the peripheral circuit part B Contact plugs 33a and 34a are formed.
  • a resist mask (not shown) is formed and etched to form the bit line wiring trench 120 and the peripheral circuit portion B.
  • a connection hole 29 is formed.
  • the bit line 11 is formed and the upper wiring 34b is formed in the connection hole 29 by Cu plating and CMP.
  • an electrode is formed in a pad opening formed in the interlayer insulating film and connected to an external device to complete the MRAM.
  • dry etching from the tunnel barrier layer 3 to the pinned layer 26, particularly processing of the PtMn layer is performed by pulsed plasma using C 1 as a reactive gas. Therefore, when the ON time during which plasma is generated and the OFF time during which plasma generation is not performed are repeated in pulses, electrons are attached to ions during the OFF time during which plasma generation is not performed. Active negative ions are generated, which promotes reaction with the object to be etched (during the on-time, the source gas C1 is decomposed to generate ions and radicals). As a result, etching of PtMn, which has been difficult to etch in the past, can be promoted.
  • FIG. 14 is a graph showing changes in the etching rate depending on the ON / OFF time of the pulse plasma during dry etching of the pinned layer (PtMn layer) of the MRAM according to the present embodiment.
  • the vertical axis shows the etching rate, and the horizontal axis Indicates the on / off time of the pulsed plasma.
  • the etching conditions were CI: 2 mTorr, ECR: lkW, bias: 100 W (600 kHz), substrate temperature: 30 ° C., chamber wall temperature: 150 ° C., etching time: 90 s.
  • the ON / OFF ratio of the pulsed plasma By selecting the ON / OFF ratio of the pulsed plasma, it is shown that the etching rate of PtMn is improved.
  • the ON / OFF time is set to 10 100s respectively. It can be seen that it is desirable to set 100 ⁇ s and off time to 10 50 ⁇ s (however, CW in the figure represents continuous wave (hereinafter the same)).
  • FIG. 15 is a graph showing the etching rate of the Si mask during dry etching of the MRAM according to the present embodiment.
  • the vertical axis shows the etching rate of SiO, and the horizontal axis shows the on / off time of the pulse plasma.
  • Etching conditions are CI: 2 mTorr, ECR: lkW, bias: 100 W (600 kHz), substrate temperature: 30. C, chamber wall temperature: 150. C.
  • FIG. 16 is a graph showing the amount of residual elements after dry etching of the MRAM according to this embodiment, and is a result of elemental analysis of the wafer surface by EDX.
  • the vertical axis represents the atomic ratio (atomic%), and the horizontal axis represents the on / off time of the pulse plasma.
  • Etching conditions were CI: 2 mTorr, ECR: lkW, bias: 100 W (600 kHz), substrate temperature: 30 ° C., chamber wall temperature: 150 ° C., etching time: 90 s.
  • Fig. 17 (A)-Fig. 17 (F) are enlarged photographs showing the occurrence of corrosion after dry etching of the MRAM according to this embodiment.
  • the on / off time of the pulse plasma in each figure is shown in Fig. 17 (A ) Force SCW, Fig. 17 ( ⁇ ) ⁇ to 30 / is / 10 is, Fig. 17 (C) ⁇ to 30 ⁇ s / 30 / is, Fig. 17 (D) ⁇ to 30 ⁇ s / 50 ⁇ s, Fig. 17 ( ⁇ ) ⁇ 30 ⁇ s / 70 ⁇ s, Fig. 17 (F) ⁇ 30 ⁇ s / 100 ⁇ s.
  • Etching conditions are C1: 2mTorr, ECR: lkW, bias: 100W (600kHz)
  • Fig. 17 (A) Fig. 17 (F) As shown above, if dry etching is performed in a C1-based gas system as described above, residual chlorine is reduced, which may cause surface irregularities. It is also possible to suppress the occurrence of collosure.
  • Example 5 18 (A) and 18 (B) are enlarged photographs showing the state of dry etching of the MRAM according to the embodiment of the present invention, and are the results for the patterned sampnore.
  • the on / off time of the pulse plasma in each figure is CW in FIG. 18 (A) and 30 is / 100 / is in FIG. 18 (B).
  • Etching conditions are CI: 2mTorr, ECR: lkW, Noise: 100W (600k
  • an off time of 100 z s is preferable because a longer off time is better.
  • FIG. 19 is a graph showing the result of the reduction process using H or the like after dry etching of the MRAM according to the embodiment of the present invention.
  • the vertical axis is the concentration (atomic%) of residual chlorine by EDX after reduction treatment with H after dry etching, and the horizontal axis shows the conditions for reduction treatment.
  • the results of treatment with H, O, Ar, and SF plasmas are shown.
  • the action of the above chemically active negative ions can prevent the reaction product from adhering to the processing pattern, and can also suppress the reaction product from adhering to the chamber. This is effective for precision, miniaturization, and mass production.
  • the constituent material of the pinned layer is not limited to PtMn, but may be Pt or Mn, and the constituent materials of the other layers may be variously changed.
  • the readout wiring that connects the TMR element to the readout line may be only the lowest Ta layer and the PtMn layer above it, among the pin layers described above. In this case, in the process of FIG. 10B, it is necessary to control the etching with the mask 101 so as to stop the etching on the PtMn layer.
  • ICP inductively coupled plasma
  • helicon wave can be used as the plasma source capable of turning on / off the generation of the pulse plasma.
  • a gas capable of generating negative ions as an etching gas.
  • a gas capable of generating negative ions in addition to C1, at least one gas containing at least chlorine atoms such as HC1 and BC1 is used.
  • a seed or a mixed gas thereof can be preferably used.
  • a plasma treatment for preventing corrosion by a gas containing at least hydrogen atoms it is preferable to add a plasma treatment for preventing corrosion by a gas containing at least hydrogen atoms. At least one of these or a mixed gas thereof, or a mixed gas obtained by adding a rare gas such as Ar to any of these can be preferably used.
  • the MRAM formation process may be performed in which the layer structure of the TMR element and its constituent material and film thickness, the material and film thickness of each mask, the material and film thickness of the diffusion prevention film, etc. may be changed as appropriate. It is not limited to the form.
  • the present invention can also be applied to other magnetic memory devices including a memory element having a force-magnetizable magnetic layer suitable for MRAM, and the MRAM of the present invention has a fixed magnetic direction. It can also be used as a ROM.

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Abstract

　ＭＲＡＭのピン層に用いられる特にＰｔＭｎを良好にエッチングすることのできるプロセスを提供することを目的とする。 　白金および／またはマンガンを含有する層を、パルスプラズマを用いてドライエッチングすることを特徴とするドライエッチング方法、およびこのドライエッチング方法をピン層の加工に適用したＭＲＡＭの製造方法。このＭＲＡＭは、磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁性層とが積層されてなるトンネル磁気抵抗効果素子によって構成された磁気メモリ素子からなるメモリ部を有する構成とする。

Description

明 細 書
ドライエッチング方法および磁気メモリ装置の製造方法
技術分野
[0001] 本発明は、白金および/またはマンガンを含有する層のドライエッチング方法、お よびその層を用レ、た磁気メモリ装置 (即ち、磁化方向が固定された磁化固定層と、ト ンネルバリア層と、磁化方向の変化が可能な磁性層とが積層されてなるトンネル磁気 抵抗効果素子によって構成された磁気メモリ素子からなるメモリ部を有する磁気メモリ 装置、特に磁気ランダムアクセスメモリ、いわゆる不揮発性メモリである MRAM ( Magnetic Random Access Memory)として構成された磁気メモリ装置）の製造方法に 関するものである。
背景技術
[0002] 情報通信機器、特に携帯端末などの個人用小型機器の飛躍的な普及に伴い、こ れを構成するメモリやロジックなどの素子には、高集積化、高速化、低電力化など、 一層の高性能化が要求されている。
[0003] 特に不揮発性メモリの高密度、大容量化は、可動部分の存在により本質的に小型 化が不可能なハードディスクや光ディスクに置き換える技術として、ますます重要に なってきている。
[0004] 不揮発性メモリとしては、半導体を用いたフラッシュメモリや、強誘電体を用いた FR AM (Ferroelectric Random Access Memory)など b げられる。
[0005] し力、しながら、フラッシュメモリは、構造が複雑なために高集積化が困難であり、しか もアクセス時間が 100ns程度と遅いという欠点がある。一方、 FRAMにおいては、書 き換え可能回数が少なレ、とレ、う問題が指摘されてレ、る。
[0006] これらの欠点を有さず、高速、大容量 (高集積化）、低消費電力の不揮発性メモリと して注目されているのが、例えば非特許文献 1に記載されているような、 MRAM ( Magnetic Random Access Memory)もしくは MR (Magnetoresistance)メモリと称 れる 磁気メモリであり、近年の TMR(Tunnel Magnetoresistance)材料の特性向上により、 注目を集めるようになってきてレ、る。 [0007] しかも、 MRAMは、構造が単純であるために高集積化が容易であり、また磁気モ 一メントの回転により記録を行うために書き換え可能回数が大であり、アクセス時間に っレヽても非常に高速であることが予想されてレ、る。
[0008] このように近年注目されている MRAMに用いられる TMR素子は、 2つの磁性層の 間にトンネル酸化膜を挟む構造で形成されており、 2つの磁性層のスピンの方向によ り、トンネル酸化膜を流れる電流の強度が変化することを利用することで記憶素子とし て用いられている。
[0009] 上記の MRAMについてさらに詳細に説明する。図 1は MRAMの TMR素子の概 略斜視図である。 MRAMのメモリセルの記憶素子となる TMR素子 10は、支持基板 9上に設けられた、磁化が比較的容易に回転する記憶層 2と磁化固定層 4、 6とを含 む。磁化容易軸 A1および磁化困難軸 A2は図示の通りである。
[0010] 磁化固定層は第 1の磁化固定層 4と第 2の磁化固定層 6の二つの磁化固定層を持 ち、これらの間には、これらの磁性層が反強磁性的に結合するような導体層 5が配置 されている。記憶層 2と磁化固定層 4、 6には、ニッケル、鉄またはコバルト、あるいは これらの合金からなる強磁性体が用いられ、また導体層 5の材料としては、ルテニウム 、銅、クロム、金、銀などが使用可能である。第 2の磁化固定層 6は反強磁性体層 7と 接しており、これらの層間に働く交換相互作用によって、第 2の磁化固定層 6は強い 一方向の磁気異方性を持つことになる。反強磁性体層 7の材料としては、鉄、ニッケ ノレ、白金、イリジウム、ロジウムなどのマンガン合金、コバルトやニッケル酸化物などを 使用できる。ここで、磁化固定層 4、 6と共に反強磁性体層 5、 7を含めてピン層（磁化 固定層） 26と称することがある（以下、同様)。
[0011] また、磁性層である記憶層 2と第 1の磁化固定層 4との間には、ァノレミニゥム、マグネ シゥム、シリコンなどの酸化物または窒化物などからなる絶縁体によるトンネルバリア 層 3が挟持されており、記憶層 2と磁化固定層 4との磁気的結合を切るとともに、トンネ ル電流を流すための役割を担う。これらの磁性層および導体層は主にスパッタリング 法により形成されるが、トンネルバリア層 3は、スパッタリングで形成された金属膜を酸 ィ匕もしくは窒ィ匕させることにより得ること力 Sできる。トップコート層 1は、 TMR素子 10とこ の TMR素子に接続される配線との相互拡散防止、接触抵抗低減および記憶層 2の 酸化防止という役割があり、通常は、 Cu、 Ta、 TiNなどの材料を使用できる。下地電 極層 8は、 TMR素子と直列に接続されるスイッチング素子との接続に用いられる。こ の下地電極層 8は、 Taなどで形成される力 反強磁性体層 7を兼ねてもよい。
[0012] このように構成されたメモリセルにおいては、後述するように、磁気抵抗効果によるト ンネル電流変化を検出して情報を読み出すが、その効果は記憶層と磁化固定層との 相対磁化方向に依存する。
[0013] 図 2は一般的な MRAMのメモリセル部の一部を簡略化して示す拡大斜視図である 。ここでは、簡略化のために読み出し回路部分は省略してある力 例えば 9個のメモリ セルを含み、相互に交差するビット線 11および書き込み用ワード線 12を有する。こ れらの交点には、 TMR素子 10が配置されていて、 TMR素子 10への書き込みは、 ビット線 11および書き込み用ワード線 12に電流を流し、これらから発生する磁界の合 成磁界によって、ビット線 11と書き込み用ワード線 12との交点にある TMR素子 10の 記憶層 2の磁化方向を磁化固定層に対して平行または反平行にして書き込みを行う
[0014] 図 3は MRAMのメモリセルの模式的な概略断面図である。例えば p型シリコン半導 体基板 13内に形成された p型ゥエル領域 14内に形成されたゲート絶縁膜 15、ゲート 電極 16、ソース領域 17、ドレイン領域 18よりなる n型の読み出し用電界効果型トラン ジスタ 19が配置され、その上部に、書き込み用ワード線 12、 TMR素子 10、ビット線 1 1が配置されている。ソース領域 17には、ソース電極 20を介してセンスライン 21が接 続されている。電界効果トランジスタ 19は、読み出しのためのスイッチング素子として 機能し、ワード線 12と TMR素子 10との間から引き出された読み出し用配線 22がドレ イン電極 23を介してドレイン領域 18に接続されている。なお、トランジスタ 19は、 n型 または p型電界効果トランジスタであってよレ、が、その他、ダイオード、バイポーラトラ ンジスタ、 MESFET (Metal Semiconductor Field Effect Transistor)など、各種のスィ ツチング素子が使える。
[0015] 図 4は MRAMの等価回路図である。例えば 6個のメモリセルを含む部分を示してい る。相互に交差するビット線 11および書き込み用ワード線 12を有し、これらの書き込 み線の交点には、記憶素子 10と共に、記憶素子 10に接続されて読み出しの際に素 子選択を行う電界効果トランジスタ 19およびセンスライン 21を有する。センスライン 2 1は、センスアンプ 23に接続され、記憶された情報を検出する。なお、図中の符号 24 は双方向の書き込み用ワード線電流駆動回路、符号 25はビット線電流駆動回路を 示す。
[0016] 図 5は MRAMの書き込み時の磁界応答特性図（ァステロイド曲線）である。印加さ れた磁化容易軸方向磁界 H および磁化困難軸方向磁界 H による記憶層磁化方
EA HA
向の反転しきい値を示している。このァステロイド曲線の外部に、相当する合成磁界 ベクトルが発生すると、磁界反転を生じるが、ァステロイド曲線の内部の合成磁界べ タトルは、その電流双安定状態の一方からセルを反転させることはない。また、電流 を流しているワード線およびビット線の交点以外のセルにおいても、ワード線またはビ ット線単独で発生する磁界が印加されるため、それらの大きさが一方向反転磁界 H 以上の場合は、交点以外のセルの磁化方向も反転してしまうため、合成磁界が図中 の灰色の領域にある場合のみに、選択されたセルを選択書き込みが可能となるよう にしておく。
[0017] このように、 MRAMでは、ビット線とワード線の 2本の書き込み線を使用することに より、ァステロイド磁化反転特性を利用して、指定されたメモリセルだけが磁性スピン の反転により選択的に書き込むことが一般的である。単一記憶領域における合成磁 ィ匕は、それに印加された磁化容易軸方向磁界 H と磁化困難軸方向磁界 H とのべ
EA HA
タトル合成によって決まる。ビット線を流れる書き込み電流は、セルに磁化容易軸方 向の磁界 H を印加し、またワード線を流れる電流は、セルに磁化困難軸方向の磁
EA
界 H を印加する。
HA
[0018] 図 6は MRAMの読み出し動作原理を説明する模式図である。ここでは、 TMR素子 10の層構成を概略図示しており、上記のピン層を単一層のピン層 26として示し、記 憶層 2およびトンネルバリア層 3以外は図示省略している。
[0019] 即ち、上記したように、情報の書き込みは、マトリックス状に配線したビット線 11とヮ ード線 12との交点の合成磁場によりセルの磁性スピン MSを反転させて、その向きを "1"、 "0"の情報として記録する。また、読み出しは、磁気抵抗効果を応用した TMR 効果を利用して行なうが、 TMR効果とは、磁性スピン MSの向きによって抵抗値が変 化する現象であり、磁性スピン MSが反平行の抵抗の高い状態と、磁性スピン MSが 平行の抵抗の低い状態により、情報の "1"、 "0"を検出する。この読み出しは、ワード 線 12とビット線 11の間に読み出し電流（トンネル電流） Iを流し、上記の抵抗の高低に 応じた出力を上記した読み出し用電界効果トランジスタ 19を介してセンスライン 21に 読み出すことによって行う。
[0020] 上記の従来構造の MRAMの製造方法の主要段階を図 7 (A)および図 7 (B)により 説明する。
図 7 (A)に示すように、 CMOS技術を用いて形成された Tr (トランジスタ）や配線層 を形成した基板 (いずれも図示せず）に形成したシリコン酸化膜力 なる層間絶縁膜 31に、メモリ部 Aにおいてはワードライン 12、読み出しライン 123を埋め込み配線とし て形成し、また周辺回路部 Bにおいては下層配線 33、 34を坦め込み配線として形成 する。
[0021] ワードライン 12および周辺回路部 Bの下層配線 33、 34上には、配線の銅イオンの 拡散防止のためのシリコン窒化膜力 なる拡散防止膜 32を形成し、さらにシリコン酸 化膜 35からなる層間絶縁膜 35を積層した後、読み出しライン 123上の層間絶縁膜 3 5をエッチングにより開口して形成した接続孔 100に配線接続部 123aを形成し、そ の上面に例えば、 Ta/PtMn/CoFe (第 2ピン層） /Ru/CoFe (第 1ピン層）を含 むピン層 26、 Al O力 なるトンネルバリア層 3、 CoFe-30B力 なるフリー層 2、 TiN
2 3
力 なるトップコート層 1の各構成材料層を積層する。
[0022] そして、 TMR素子 10を形成するために、ワードライン 12の上方において、所定パ ターンに形成した SiO/SiNの積層膜からなるマスク 101を用いて、トップコート層 1 およびフリー層 2をエッチングして所定パターンに残し、さらに Si〇などの絶縁膜 102
2
で全面を被覆する。
[0023] なお、これらの坦め込み配線を形成するには、配線溝に例えば Taなどからなる銅 拡散バリア膜を設け、このノ リア膜をシードメタルとしたダマシン法により、 Cuを電解メ ツキで被着した後に CMP (化学機械研磨加工）を行えばよい（以下の他の配線につ いても同様）。
[0024] 次に、図 7 (B)に示すように、別のフォトレジストまたは SiOZSiNの積層膜からなる 所定パターンのマスク 103を用いて、絶縁膜 102、トンネルバリア層 3およびピン層 2 6を同じパターンに積層エッチングして、隣接する TMR素子 10間を分離すると共に 、各 TMR素子をピン層 26を介して読み出しライン 123 (123a)に接続する。この際に 層間絶縁膜 35も部分的にエッチングされる。
[0025] 次に、図示省略したが、層間絶縁膜および拡散防止膜を積層し、これに接続孔（図 示せず）を形成後に Cuメツキにより接続孔を坦め込んだ後、メモリ部 Aでは TMR素 子 10上にビット線を形成し、周辺回路部 Bでは下層配線上にビット線を接続する。
[0026] このようにして MRAMを製造する場合、図 7 (B)の素子分離工程においてはこれま で、 Arイオンを用いたイオンミリングによってトンネルバリア層 3からピン層 26までのェ ツチングを行う方法が考えられる（特許文献 1および 2参照）。
[0027] 特許文献 1 :特開 2003— 60169公報（第 3頁右欄 21行目一第 4頁左欄 8行目、図 1 ( 2)—（5) )
特許文献 2：特解 2003— 31772公報（第 5頁左欄 24— 34行目、図 1 (3) )
非特許文献 1 : Wang et al., IEEE Trans. Magn. 33 (1997), 4498
発明の開示
発明が解決しょうとする課題
[0028] 上記したように、例えば、白金のマンガン合金（PtMn)力もなるピン層 26を所定パ ターンにカ卩ェするのに、磁気ヘッド形成技術に用いられている Arイオンによる物理 的なエッチング (ミリング）を用いる場合、ミリングカ卩ェは、物理的な除去によるパター ン形成を行うため、加工パターンの側壁にスパッタ物が付着するという問題が基本的 に存在する。この防止対策として、斜めからミリングを行う方法が用いられる力 このよ うな方法では、パターンが微細化した際に隣接するパターンにより影になる部分が存 在すること（シャドーイング）により、微細化に限界がある。
[0029] そこで、通常の半導体プロセスで知られているように、化学的な反応を伴う効果を用 いた反応性のプラズマにより、ドライエッチング (RIE)を行うことが考えられる。しかし ながら、通常、 PtMnのエッチングには、 A1加工で用いられる C1ベースのガス系を用
2
レ、る力 A1でも問題となったエッチング後の放置によるコロージヨンの発生をはじめ、 反応生成物の加工パターン側への付着による寸法変換差 (寸法精度のばらつき）の 発生、さらには、反応生成物のエッチングチャンバ内部への付着による再現性悪化（ 反応生成物の付着で放電の状態が変わるために加工形状が変化すること）が生じる という問題がある。
[0030] 本発明は、力かる問題点に鑑みてなされたものであって、その目的は、 MRAMの ピン層に用いられる特に PtMnを良好にエッチングすることのできるプロセスを提供 することにある。
課題を解決するための手段
[0031] 即ち、本発明は、白金および/またはマンガンを含有する層を、ノ ルスプラズマを 用いてドライエッチングすることを特徴とするドライエッチング方法を提供する。
[0032] また、本発明は、磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方 向の変化が可能な磁性層とが積層されてなるトンネル磁気抵抗効果素子によって構 成された磁気メモリ素子からなるメモリ部を有する磁気メモリ装置の製造方法におい て、前記磁化固定層の少なくとも一部が白金および/またはマンガンを含有する層 力 なるとき、この層をパルスプラズマによるドライエッチングによって形成することを 特徴とする磁気メモリ装置の製造方法を提供する。
発明の効果
[0033] 本発明によれば、白金および Zまたはマンガン、例えば PtMnからなる層を加工す るに際し、プラズマの生成を行うオン時間と、プラズマの生成を行わないオフ時間とを パルス状に繰り返すパルスプラズマを用いてエッチングしてレ、るので、プラズマの生 成を行わないオフ時間中に、電子がイオンに付着することにより活性な負イオンが生 成し、このために、被エッチング物との反応が促進される。この結果、従来ではエッチ ングが困難であった特に PtMnのエッチングを促進することができ、またその際、通 常マスクとして用いられるシリコン酸化膜のエッチングレートは変化がないため、選択 比を向上させることができる。特に、 C1ベースのガス系でドライエッチングを行う際は
、反応が促進された結果、残留塩素が減少するので、コロージヨンの発生も抑制する こと力 Sできる。また、化学的に性な上記の負イオンの作用によって、加工パターンへ の反応生成物の付着防止と共に、チャンバ内への反応生成物の付着も抑制すること ができ、パターンの微細化および量産化を行う際に有効となる。 図面の簡単な説明
[図 1]図 1は MRAMの TMR素子の概略斜視図である。
[図 2]図 2は一般的な MRAMのメモリセル部の一部を簡略化して示す拡大斜視図で ある。
[図 3]図 3は MRAMのメモリセルの模式的な概略断面図である。
[図 4]図 4は MRAMの等価回路図である。
[図 5]図 5は MRAMの書き込み時の磁界応答特性図（ァステロイド曲線）である。
[図 6]図 6は MRAMの読み出し動作原理を説明する模式図である。
[図 7]図 7 (A)および図 7 (B)は従来例による MRAMの製造プロセスを示す概略断 面図である。
[図 8]図 8 (A)および図 8 (B)は本発明の実施の形態による MRAMの製造方法プロ セスを示す概略断面図である。
[図 9]図 9 (A)および図 9 (B)は本発明の実施の形態による MRAMの製造方法プロ セスを示す概略断面図である。
[図 10]図 10 (A)および図 10 (B)は本発明の実施の形態による MRAMの製造方法 プロセスを示す概略断面図である。
[図 11]図 11 (A)および図 11 (B)は本発明の実施の形態による MRAMの製造方法 プロセスを示す概略断面図である。
[図 12]図 12 (A)および図 12 (B)は本発明の実施の形態による MRAMの製造方法 プロセスを示す概略断面図である。
[図 13]図 13は本発明の実施の形態による MRAMの製造方法プロセスを示す概略 断面図である。
[図 14]図 14は実施例 1における MRAMのピン層（PtMn層）のドライエッチング時お けるパルスプラズマのオン.オフ時間によるエッチング速度の変化を示すグラフである
[図 15]図 15は実施例 2における MRAMのドライエッチング時の Si〇マスクのエッチ ング速度を示すグラフである。
[図 16]図 16は実施例 3における MRAMのドライエッチング後の残留元素量を示すグ ラフである。
[図 17]図 17 (A)—図 17 (F)は実施例 4における MRAMのドライエッチング後のコロ 一ジョン発生状況を示す拡大写真である。
[図 18]図 18 (A)および図 18 (B)は実施例 5における MRAMのドライエッチングの状 態を示す拡大写真である。
[図 19]図 19は実施例 6における MRAMのドライエッチング後の Hなどによる還元処
2
理の結果を示すグラフである。
符号の説明
[0035] 1…トップコート層、 2…記憶層（フリー層）、 3…トンネルバリア層、 4…第 1の磁化固 定層、 5…反強磁性結合層、 6…第 2の磁化固定層、 7…反強磁性体層、 8…下地層 、 9…支持基板、 10—TMR素子、 11…ビット線、 12…書き込み用ワード線、 12a、 3 3a…コンタクトプラグ、 13…シリコン基板、 14…ゥエル領域、 15…ゲート絶縁膜、 16 …ゲート電極、 17…ソース領域、 18…ドレイン領域、 19…読み出し用電界効果トラ ンジスタ（選択用トランジスタ）、 20…ソース電極、 21…センスライン、 22…酉己線、 24 …ワード線電流駆動回路、 25…ビット線電流駆動回路、 26…ピン層（磁化固定層）、 30…バリア膜、 110、 120…配線溝、 31、 35、 40、 42、 105…層間絶縁膜、 32、 43 、 106…拡散防止膜、 33、 34…下層酉己線、 101、 103、…マスク、 102、 104…絶縁 膜、 123…読み出しライン、 A…メモリ部、 B…辺回路部
発明を実施するための最良の形態
[0036] 以下に本発明に係るドライエッチング方法および磁気メモリ装置の製造方法の実施 の形態について説明する。
本実施形態に係るドライエッチング方法は、白金および/またはマンガンを含有す る層を、ノ^レスプラズマを用いてドライエッチングすることを特徴とする。
また、本実施形態に係る磁気メモリ装置の製造方法は、磁化方向が固定された磁 化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁性層とが積層されてな るトンネル磁気抵抗効果素子によって構成された磁気メモリ素子からなるメモリ部を 有する磁気メモリ装置の製造方法において、前記磁化固定層の少なくとも一部が白 金および/またはマンガンを含有する層からなるとき、この層をノ^レスプラズマによる ドライエッチングによって形成することを特徴とする。
[0037] 本実施形態においては、上記した効果を促進する上で、前記パルスプラズマのォ ン 'オフ時間をそれぞれ 10— lOO i sとするのが望ましい。このオン'オフ時間が短す ぎても、また長すぎても、上記した負イオンを効果的に発生させるのが困難となる。
[0038] また、前記プラズマの生成のオン'オフが可能であるプラズマソースを用いるのがよ いが、これには、印カロパルス電圧を交互にオン'オフすることが可能な電子サイクロト ロン共鳴（ECR: Electron Cyclotron Resonance)、誘導結合プラズマ（ICP：
Inductively-coupled Plasma)またはへリコン波を用いることができる。
[0039] また、エッチングガスとして、負イオンを生成しうるガスを用いるのがよレ、が、これに は、 CI、 HC1、 BC1などの少なくとも塩素原子を含有するガスの少なくとも 1種または その混合ガスを用いるのがよい。
[0040] また、少なくとも水素原子を含有するガスによる腐食防止用のプラズマ処理を付加 することにより、残留塩素が還元され、コロージヨンの発生をさらに効果的に抑制する こと力 Sできる。
[0041] こうした還元性のガスとして、 H、 NH、 CH〇H、 H Oなどの少なくとも水素原子を 含むガスの少なくとも 1種またはその混合ガス、またはこれらのいずれかに Arなどの 希ガスを添加してなる混合ガスを用いるのがよい。
[0042] 本実施形態のドライエッチング方法は、前記磁化固定層と前記磁性層との間に絶 縁体層または導電体層が挟持され、前記メモリ素子の上面および下面に設けられた ビットラインおよびワードラインにそれぞれ電流を流すことによって誘起される磁界で 前記磁性層を所定方向に磁化して情報を書き込み、この書き込み情報を前記トンネ ノレバリア層を介してのトンネル磁気抵抗効果によって読み出すように構成された磁気 メモリ装置 (MRAM)を製造するのに好適である。
[0043] 以下、本発明の好ましい実施の形態について図面を参照してさらに詳細に説明す る。
[0044] 本実施形態は、本発明を MRAMに適用したものであり、その製造方法を工程順に 説明する。以下のプロセスにおいては、例えば接続孔への Cuの埋め込みに際して は Taなどによる拡散バリア層を形成し、また埋め込み後は CMPによる表面研磨を行 うが、これらの工程を特に説明しないこともある。また、マスクの形成はフォトリソグラフ ィ技術などの工程を経て形成する。
[0045] 図 8—図 13は本実施の形態による MRAMの製造方法プロセスを示す概略断面図 である。
まず、図 8 (A)に示すように、例えば CMOS技術を用いて形成されたトランジスタ、 配線層を形成した基板（レ、ずれも図示せず。）上のメモリ部 Aにおいて、例えば、シリ コン酸化膜からなる層間絶縁膜 31に各接続孔 110をリソグラフィーおよびエッチング によって形成する。
[0046] 次に、図 8 (B)に示すように、各接続孔 110に、拡散バリア層（図示せず）を介して C uの電解メツキおよびその CMP (化学機械研磨）によって Cuを埋め込んで、メモリ部 Aには例えば 400nm厚のワードライン 12および読み出しライン 123を形成し、周辺 回路部 Bにも同様に下層配線 33、 34を形成する。
[0047] 次に、図 9 (A)に示すように、拡散防止膜 32となるシリコン窒化膜と、層間絶縁膜 3 5としてのシリコン酸化膜とをそれぞれ CVD (化学的気相成長）法により例えば 30nm 厚および lOOnm厚に堆積し、さらにリソグラフィーおよびエッチングにより、 TMR素 子に接続する配線との接続孔 100を形成する。なお、層間絶縁膜 35は必ずしも形成 しなくてもよぐ拡散防止膜 32が層間絶縁膜を兼ねてもよい。
[0048] 次に、図 9 (B)に示すように、接続孔 27に、 Cuの電解メツキおよびその CMPによつ て Cuを埋め込んで、 TMR素子と下層配線 123とを接続するための配線接続部 123 aを形成する。なお、この配線接続部 123aをはじめ、配線 12、 33、 34はいずれも（後 述の他の坦め込み配線も同様である力 、 Taなどの拡散バリア層を介して Cuメツキの 坦め込みにより形成されている。
[0049] 次に、図 10 (A)に示すように、例えば Ta (3nm厚）/ PtMn (30nm厚）/ CoFe (2 . 4nm厚） ZRu(0. 75nm厚）/ CoFe (2. 2nm厚）からなるピン層 26、 Al O (1. 5 nm厚）からなるトンネルバリア層 3、 CoFe_30B (4nm厚）からなるフリー層 2、 Ta (5n m厚) /TiN (50nm厚)からなるトップコート層 1の各構成材料層を順次スパッタリン グ法などにより積層する。
[0050] 次に、図 10 (B)に示すように、素子構成材料層の加工の際に必要となるマスク 101 を所定パターンに形成する。このマスク 101としては、例えば 65nm厚のシリコン窒化 膜/ 250nm厚のシリコン酸化膜の積層膜を CVD法により堆積し、この上に形成した 所定パターンのレジスト（図示せず）によってエッチングによりパターニングする。
[0051] 次に、マスク 101を用いてトップコート層 1およびフリー層 2を素子パターンにドライ エッチングする。このエッチングにより、マスク層 101は仮想線のように薄膜ィ匕する。
[0052] 次に、図 11 (A)に示すように、全面にシリコン酸化膜からなる絶縁膜 102を CVD法 で形成した後、図 11 (B)に示すように、メモリ部 A上に再度マスク 103を CVD法によ り形成する。このマスク 103は、例えば 65nm厚のシリコン窒化膜 Z250nm厚のシリ コン酸化膜の積層膜で形成する。
[0053] 次に、このマスク 103を用いて、絶縁膜 102、トンネルバリア層 3およびピン層 26を パルスプラズマにより同一パターンにドライエッチングして、隣接する TMR素子 10間 を分離し、かつピン層 26を介して TMR素子 10を読み出しライン 123 (123a)に接続 する。この際、マスク 103は仮想線のように薄膜化する。
[0054] このパルスプラズマによるドライエッチングは、例えば ECR (電子サイクロトロン共鳴 )タイプのエッチング装置にて下記の条件で行う。
C1供給量 = 50sccm、チャンバ内圧力 = 2mTorr、 ECRパワー = 1000W(2.5GHz)、 バイアス = 100W(600kHz)、基板 (ステージ)温度 = 30°C、チャンバ壁温 = 150°C、 ECR電源の On/OffB寺間 =30 μ s/30 μ s、エッチング時間 = 90s。
[0055] そしてさらに、残留 C1によるピン層 26 (特に PtMn)の腐食を防止するため、下記の 条件にて後処理を行う。
H供給量 = 50sccm、チャンバ内圧力 = 2mTorr、 ECRパワー = 1000W(2.5GHz)、 バイアス = 100W(600kHz)、基板 (ステージ)温度 = 30°C、チャンバ壁温 = 150°C、 処理時間 = 60s。
[0056] 次に、図 12 (A)および図 12 (B)に示すように、マスク 103を含む上面に絶縁膜 10 4および層間絶縁膜 105を形成した後、 CMPにより層間絶縁膜 105を平坦ィ匕し、さ らに SiNからなる拡散防止膜 106の形成後に、レジストマスク（図示せず）を形成して エッチングすることにより、メモリ部 Aの TMR素子 10および周辺回路部 Bの下層配線 33、 34との接続孔 107を形成する。 [0057] 次に、図 13に示すように、接続孔 107にメツキにより Cuを埋め込み、メモリ部 Aのコ ンタクトプラグ 12aを形成し、かつ周辺回路部 Bの下層配線 33とビット線および上部 配線とを接続するためのコンタクトプラグ 33a、 34aを形成する。
[0058] 次に、層間絶縁膜 42および拡散防止膜 43を形成後に、レジストマスク（図示せず） を形成してエッチングすることにより、ビット線用の配線溝 120の形成および周辺回路 部 Bの接続孔 29を形成する。そして、 Cuのメツキおよび CMPにより、ビット線 11の形 成および接続孔 29への上層配線 34bの形成を行う。なお、図示省略したが、周辺回 路部 Bにおいて、層間絶縁膜に形成したパッド開口に電極を形成し、外部機器など に接続して、 MRAMを完成する。
[0059] 本実施の形態によれば、図 11 (B)の工程において、トンネルバリア層 3からピン層 2 6までのドライエッチング、特に PtMn層の加工を C1を反応ガスとするパルスプラズマ によって行っているので、プラズマの生成を行うオン時間と、プラズマの生成を行わな いオフ時間とをパルス状に繰り返す際に、プラズマの生成を行わないオフ時間中に、 電子がイオンに付着することにより活性な負イオンが生成し、このために被エッチング 物との反応が促進される（オン時間中は、原料ガスの C1が分解され、イオンとラジカ ルが生成する）。この結果、従来ではエッチングが困難であった特に PtMnのエッチ ングを促進することができる。
[0060] (実施例 1)
図 14は本実施の形態による MRAMのピン層（PtMn層）のドライエッチング時おけ るパルスプラズマのオン'オフ時間によるエッチング速度の変化を示すグラフであり、 縦軸はエッチング速度を示し、横軸はパルスプラズマのオン'オフ時間を示す。エツ チングの条件は、 CI : 2mTorr、 ECR : lkW、バイアス： 100W (600kHz)、基板温 度： 30°C、チャンバ壁温： 150°C、エッチング時間： 90sとした。
パルスプラズマのオン'オフ比を選択することにより、 PtMnのエッチング速度が向 上することを示し、オン ·オフ時間をそれぞれ 10 100s、エッチングレートの上昇を 目的とすれば、特にオン時間を 30— 100 μ s、オフ時間を 10 50 μ sとするのが望 ましいことが分る（但し、図中の CWは連続放電（Continuous Wave)を表わす（以下、 同様)）。 [0061] (実施例 2)
図 15は本実施の形態による MRAMのドライエッチング時の Si〇マスクのエツチン グ速度を示すグラフであり、縦軸は SiOのエッチング速度を示し、横軸はパルスブラ ズマのオン'オフ時間を示す。エッチングの条件は、 CI : 2mTorr、 ECR : lkW、バイ ァス： 100W (600kHz)、基板温度： 30。C、チャンバ壁温： 150。Cとした。
上記のドライエッチングにおいて通常マスクとして用いられるシリコン酸化膜 103の エッチングレートは、図 15に示すように変化がないことが確認され、選択比を向上さ せること力 Sできる。
[0062] (実施例 3)
図 16は本実施の形態による MRAMのドライエッチング後の残留元素量を示すダラ フであり、 EDXによりウェハの表面の元素分析を行った結果である。縦軸は原子数比 率（原子％)を示し、横軸はパルスプラズマのオン'オフ時間を示す。エッチングの条 件は、 CI : 2mTorr、 ECR : lkW、バイアス： 100W (600kHz)、基板温度： 30°C、チ ヤンバ壁温： 150°C、エッチング時間： 90sとした。
C1ベースのガス系でドライエッチングを行う際は、反応が促進された結果、図 16に 示すように、残留塩素が減少する。
[0063] (実施例 4)
図 17 (A)—図 17 (F)は本実施の形態による MRAMのドライエッチング後のコロー ジョン発生状況を示す拡大写真であり、各図のパルスプラズマのオン'オフ時間は、 図 17 (A)力 SCW、図 17 (Β) ίま 30 /i s/ 10 i s、図 17 (C) ίま 30 μ s/30 /i s、図 17 ( D) ίま 30 μ s/50 μ s、図 17 (Ε) ίま 30 μ s/70 μ s、図 17 (F) ίま 30 μ s/100 μ sで ある。エッチングの条件は、 C1 ： 2mTorr、 ECR : lkW、バイアス： 100W (600kHz)
、基板温度： 30°C、チャンバ壁温： 150°C、エッチング時間： 90sとした。エッチング終 了後、 5時間の経過後に測定した。コロージヨンは 1一 2時間経過後に発生していた。 図 17 (A) 図 17 (F)力、らゎ力、るように、上記のように C1ベースのガス系でドライエ ツチングを行うと残留塩素が減少するので、表面の凹凸を生じるものと考えられるコロ 一ジョンの発生も抑制することができる。
[0064] (実施例 5) 図 18 (A)および図 18 (B)は本発明の実施の形態による MRAMのドライエッチング の状態を示す拡大写真であり、パターン付きサンプノレについての結果である。各図 のパルスプラズマのオン'オフ時間は、図 18 (A)が CW、図 18 (B)は 30 i s/100 /i sである。エッチングの条件は、 CI : 2mTorr、 ECR : lkW、ノ ィァス： 100W (600k
Hz)、基板温度： 30°C、チャンバ壁温： 150°C、オーバーエッチング： 50%とした。 パノレス放電を表わす TM (Time Modulation)プラズマにおいて、コロージヨンの発生 を低減し、 PtMn層のエッチングを実現した。
この場合、コロージヨンの発生の抑制の上では、オフ時間は長い方が良ぐオフ時 間 100 z sが好適である。
[0065] (実施例 6)
図 19は本発明の実施の形態による MRAMのドライエッチング後の Hなどによる還 元処理の結果を示すグラフである。縦軸はドライエッチング後の Hなどによる還元処 理後における EDXによる残留塩素の濃度 (原子％)であり、横軸は還元処理の条件 を示し、グラフ中、参照（Ref)の C1による処理のみに対して、 H、 O、 Ar、 SFの各 プラズマによる処理を行った結果を示している。照射条件は ECR/バイアス = 1000 W/100Wとし、ドライエッチングの TMは 30 μ s/30 μ sとした。
パルスプラズマによるドライエッチング後に、 Hを含むガス系でプラズマ処理を行うと 、図 19に示すように残留塩素を還元して除去し、コロージヨンの発生を一層防止する こと力 Sできる。この効果は、〇、 Ar、 SFプラズマによる処理でもみられる。なお、図 1
9中の C1による処理のみの場合、図 16に示したものと値が異なっているが、これはば らつきによるものと思われる。
[0066] また、化学的に活性な上記の負イオンの作用によって、加工パターンへの反応生 成物の付着防止と共に、チャンバ内への反応生成物の付着も抑制することができ、 パターンの高精度化、微細化および量産化を行う際に有効となる。
[0067] このように、本実施の形態の方法によれば、 MRAMの製造工程においてピン層の 寸法変換差が少なぐコロージヨンを抑制できるため、素子の微細化が可能であり、 製造も容易である。
[0068] 上記した実施の形態は、本発明の技術的思想に基づいて種々に変形することがで きる。
[0069] 例えば、上述のピン層の構成材料は、 PtMnに限らず、 Ptまたは Mnであってよい し、また他の層の構成材料も種々に変えてよい。そして、 TMR素子を読み出しライン と接続する読み出し配線は上述のピン層のうち、最下限の Taとその上層の PtMn層 のみとしてもよレ、。この場合は、図 10 (B)の工程において、 PtMn層上でエッチング を止めるようにマスク 101によるエッチングをコントロールする必要がある。
[0070] また、上述のパルスプラズマの生成のオン ·オフが可能であるプラズマソースとして 、電子サイクロトロン共鳴 (ECR)以外にも、誘導結合プラズマ (ICP)またはへリコン 波を用いることができる。
[0071] この場合、エッチングガスとして、負イオンを生成しうるガスを用いるのがよいが、こ れには、 C1以外にも、 HC1、 BC1などの少なくとも塩素原子を含有するガスの少なく とも 1種またはその混合ガスを好ましく用いることができる。
[0072] また、少なくとも水素原子を含有するガスによる腐食防止用のプラズマ処理を付加 するのがよいが、これには、 H以外にも、 NH、 CH OH、 H Oなどの少なくとも水素 原子を含むガスの少なくとも 1種またはその混合ガス、またはこれらのいずれかに Ar などの希ガスを添加してなる混合ガスを好ましく用いることができる。
[0073] また、 TMR素子の層構成およびその構成材料や膜厚、各マスクの材料および膜 厚や拡散防止膜の材料や膜厚なども適宜変えてもよぐ MRAMの形成プロセスも実 施の形態に限定するものではない。
産業上の利用可能性
[0074] また、本発明は MRAMに好適である力 磁化可能な磁性層を有するメモリ素子か らなる他の磁気メモリ装置にも適用可能であり、また本発明の MRAMは磁気方向を 固定して ROM的に使用することもできる。

Claims

請求の範囲
[1] 白金および Zまたはマンガンを含有する層を、パルスプラズマを用いてドライエッチ ングすることを特徴とするドライエッチング方法。
[2] 前記パルスプラズマのオン'オフ時間をそれぞれ 10— 100 μ sとする
請求項 1に記載したドライエッチング方法。
[3] 前記プラズマの生成のオン'オフが可能であるプラズマソースを用いる
請求項 1に記載したドライエッチング方法。
[4] 前記プラズマソースとして、電子サイクロトロン共鳴（ECR : Electron Cyclotron
Resonance)、誘導結合プラズマ（ICP： Inductively-coupled Plasma)またはへリコン波 を用いる
請求項 3に記載したドライエッチング方法。
[5] エッチングガスとして、負イオンを生成しうるガスを用いる
請求項 1に記載したドライエッチング方法。
[6] 前記エッチングガスとして、少なくとも塩素原子を含有するガスの少なくとも 1種また はその混合ガスを用いる
請求項 5に記載したドライエッチング方法。
[7] 少なくとも水素原子を含有するガスによる腐食防止用のプラズマ処理を付加する 請求項 1に記載したドライエッチング方法。
[8] 前記ガスとして、少なくとも水素原子を含むガスの少なくとも 1種またはその混合ガス 、またはこれらのいずれかに希ガスを添加してなる混合ガスを用いる
請求項 7に記載したドライエッチング方法。
[9] 磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能 な磁性層とが積層されてなるトンネル磁気抵抗効果素子によって構成された磁気メ モリ素子からなるメモリ部を有する磁気メモリ装置の製造方法において、
前記磁化固定層の少なくとも一部が白金および/またはマンガンを含有する層か らなるとき、この層をパルスプラズマによるドライエッチングによって形成することを特 徴とする
磁気メモリ装置の製造方法。
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