TW202015219A - 積體晶片、其形成方法以及使用其的讀取方法 - Google Patents

積體晶片、其形成方法以及使用其的讀取方法 Download PDF

Info

Publication number
TW202015219A
TW202015219A TW108130864A TW108130864A TW202015219A TW 202015219 A TW202015219 A TW 202015219A TW 108130864 A TW108130864 A TW 108130864A TW 108130864 A TW108130864 A TW 108130864A TW 202015219 A TW202015219 A TW 202015219A
Authority
TW
Taiwan
Prior art keywords
magnetic junction
array
magnetic
ferromagnetic element
otp
Prior art date
Application number
TW108130864A
Other languages
English (en)
Other versions
TWI719611B (zh
Inventor
學理 莊
江典蔚
游文俊
邱奕介
陳昱霖
健成 黃
陳長鴻
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202015219A publication Critical patent/TW202015219A/zh
Application granted granted Critical
Publication of TWI719611B publication Critical patent/TWI719611B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/02—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using magnetic or inductive elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5692—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency read-only digital stores using storage elements with more than two stable states
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G11C17/165—Memory cells which are electrically programmed to cause a change in resistance, e.g. to permit multiple resistance steps to be programmed rather than conduct to or from non-conduct change of fuses and antifuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details

Abstract

本申請案的各種實施例是關於一種使用磁性接面的一次可程式化（OTP）實現。在一些實施例中，陣列包括多個行及多個列中的多個磁性接面，且磁性接面包括第一磁性接面及第二磁性接面。第一磁性接面及第二磁性接面包括單獨的頂部鐵磁元件及單獨的底部鐵磁元件，且更包括頂部鐵磁元件與底部鐵磁元件之間的單獨的障壁元件。第一磁性接面的第一障壁元件電性分隔第一磁性接面的第一頂部鐵磁元件與第一底部鐵磁元件。第二磁性接面的第二障壁元件已經歷崩潰，從而使得第二障壁元件具有限定在第二磁性接面的第二頂部鐵磁元件與第二底部鐵磁元件之間的洩漏路徑的缺陷。崩潰狀態（broken-down state）對應於一次經程式化狀態，且即使在較小尺寸下亦對高溫變化不敏感。

Description

使用磁性接面的一次可程式化（OTP）實現
許多現代電子裝置均包含非揮發性記憶體。非揮發性記憶體是在缺乏電力情況下保留資料的記憶體。非揮發性記憶體包含一次可程式化（one-time-programmable；OTP）記憶體及磁阻式隨機存取記憶體(magnetoresistive random-access memory；MRAM)。OTP記憶體是可僅進行一次程式化的唯讀記憶體。MRAM是新一代非揮發性記憶體的具有前景的候選。MRAM胞使用磁性接面儲存資料，所述磁性接面包括兩個鐵磁元件之間的障壁層。
本揭露提供用於實施本揭露的不同特徵的許多不同實施例或實例。以下描述組件及配置的特定實例以簡化本揭露。當然，這些組件及配置僅為實例而非用以限制。舉例而言，在以下描述中，在第二特徵上方或在第二特徵上的形成第一特徵可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間，以使第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露可在各種實例中重複使用元件符號及/或字母。此重複是出於簡化及清晰的目的且本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為了便於描述，在本文中可使用例如「在...下面（beneath）」、「在...下方（below）」、「下部（lower）」、「在...上方（above）」、「上部（upper）」以及類似術語的空間相對術語來描述一個元件或特徵與如圖式中所示出的另一（些）元件或另一（些）特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞同樣可相應地進行解釋。
積體電路(integrated circuit；IC)可包括磁阻式隨機存取記憶體（MRAM）陣列及一次可程式化（OTP）記憶體陣列。在一些實施例中，OTP記憶體陣列與MRAM陣列分開地形成。然而，此導致較高成本並增加製程複雜度。在其他實施例中，OTP記憶體陣列形成為MRAM陣列的OTP部分，所述OTP部分由熔絲、抗熔絲、寫入電路或前述的任何組合而寫入鎖定（write-locked）。
當OTP記憶體陣列經形成為MRAM陣列的OTP部分時，無論是在MRAM陣列的OTP部分中抑或是在MRAM陣列的多次可程式化（MTP）部分中，MRAM陣列的磁性接面通常具有相同尺寸。另外，無論是在MRAM陣列的OTP部分中抑或是在MRAM陣列的MTP部分中，MRAM陣列的磁性接面通常在整個MRAM陣列中具有均勻或實質上均勻的間距。形成具有不同尺寸及/或間距的磁性接面導致製程複雜度且減少製程裕度，從而使得產率下降。然而，在MRAM陣列的磁性接面受限於如上所述的相同尺寸及間距的情況下，挑戰隨之產生。
較小磁性接面無法在高溫下保留所儲存的資料。較小磁性接面可例如具有小於或等於約75奈米的寬度。高溫包含大於約100攝氏度的溫度，且可例如在用於將IC結合至印刷電路板（printed circuit board；PCB）的回焊（亦即，高溫烘烤）期間出現。另外，在較大磁性接面能夠在高溫下保留所儲存的資料時，較大磁性接面不具備可擴展性且因高電流消耗量而導致需要較大存取電晶體。較大磁性接面可例如具有大於約75奈米的寬度。較大磁性接面及較大存取電晶體又導致整個MRAM陣列中的較大單位間距（cell pitches）。
本申請案的各種實施例是關於使用磁性接面的OTP實現。在一些實施例中，陣列包括多個行及多個列的多個磁性接面，且多個磁性接面包括第一磁性接面及第二磁性接面。第一磁性接面及第二磁性接面包括單獨的頂部鐵磁元件及單獨的底部鐵磁元件，且更包括頂部鐵磁元件與底部鐵磁元件之間的單獨的障壁元件。第一磁性接面的第一障壁元件電性分隔第一磁性接面的第一頂部鐵磁元件與第一底部鐵磁元件。根據第一頂部鐵磁元件及第一底部鐵磁元件是處於平行狀態抑或是處於反向平行狀態，第一磁性接面處於第一資料狀態或第二資料狀態。第二磁性接面的第二障壁元件已經歷崩潰，且因此第二障壁元件具有限定在第二磁性接面的第二頂部鐵磁元件與第二底部鐵磁元件之間的洩漏路徑的缺陷。所述缺陷可例如是對應於第二障壁元件的硬崩潰（hard breakdown）及/或永久崩潰。
根據第二磁性接面是處於崩潰狀態（如同此處的情況）抑或是未崩潰狀態，第二磁性接面處於第一資料狀態或第二資料狀態。另外，當崩潰是永久的時，第二磁性接面是OTP且即使在較小尺寸下也對高溫下的狀態變化不敏感（例如回焊時的溫度）。因此，磁性接面的崩潰狀態可用於形成OTP記憶胞，所述記憶胞可按比例調整為較小尺寸且對高溫不敏感。另外，使用磁性接面的崩潰狀態導致較大讀取裕度，從而使得OTP記憶胞對不均勻性不太敏感。這又允許OTP記憶胞與虛設胞一起及/或代替虛設胞置放於陣列的邊緣處。虛設胞（dummy cells）是未經使用的記憶胞，其通常置放於陣列的邊緣處以使常規記憶胞偏離邊緣，此是由於在邊緣處具有不利於常規記憶胞的可靠操作的高度不均勻性。
參看圖1，提供包括磁性接面陣列102的積體晶片的一些實施例的頂部佈局圖100。在一些實施例中，在頂部佈局圖100中僅示出磁性接面陣列102的一部分。磁性接面陣列102包括多個磁性接面104，所述多個磁性接面104分佈於磁性接面陣列102的MTP部分102a及磁性接面陣列102的OTP部分102b當中。為了易於說明，只有一些磁性接面104標記為104。在一些實施例中，OTP部分102b處於磁性接面陣列102的邊緣處。
磁性接面104處於多個行及多個列中。多個行包含行Cm 、行Cm+1 以及行Cm+2 ，其中m是表示行數的整數變量。多個列包含列Rn 、列Rn+1 以及列Rn+2 ，其中n是表示列數的整數變量。磁性接面104包括單獨的參考元件（未示出）及單獨的自由元件（未示出），且更包括夾設於所述單獨的參考元件與單獨的自由元件之間的單獨的障壁元件（未示出）。磁性接面104可例如為或包括磁性穿隧接面（magnetic tunnel junctions；MTJ）、自旋閥（spin valves）或一些其他合適的磁性接面。
MTP部分102a中的磁性接面104a（亦即，MTP磁性接面104a）各自儲存資料位元，所述資料位元的狀態根據單獨的參考元件及自由元件的磁化而變化。舉例而言，MTP磁性接面在單獨的參考元件及自由元件的磁化平行時可具有低電阻（對應於第一資料狀態），且在單獨的參考元件及自由元件的磁化反向平行時可具有高電阻（對應於第二資料狀態）。另外，MTP磁性接面104a可藉由改變單獨的自由元件相對於所述單獨的參考元件的磁化而可各自進行多次程式化與多次抹除。因此，MTP磁性接面104a可用於MRAM。為了易於說明，只有一些MTP磁性接面104a標記有104a。
OTP部分102b中的磁性接面104b（亦即，OTP磁性接面104b）各自儲存資料位元，所述資料位元的狀態取決於單獨的障壁元件是否已經歷崩潰。舉例而言，OTP磁性接面104b在單獨的障壁元件已經歷崩潰時可具有第一資料狀態，否則具有第二資料狀態。崩潰導致單獨的障壁元件中的缺陷，由此漏電流可在單獨的參考元件與單獨的自由元件之間流動。因此，OTP磁性接面104b在第一資料狀態下具有低電阻，且在第二資料狀態下具有高電阻。另外，OTP磁性接面104b可藉由單獨的障壁元件的崩潰而各自僅進行一次程式化。崩潰可例如是永久的及/或不可逆的。因此，OTP磁性接面104b一旦經程式化就具有低電阻，且因此可被用作抗熔絲。為了易於說明，只有一些OTP磁性接面104b標記有104b。
藉由崩潰而程式化OTP磁性接面104b，即使在OTP磁性接面104b較小時，OTP磁性接面104b的經程式化狀態亦可在高溫下得以保持。因此，磁性接面陣列102可按比例縮小至較小尺寸，且在高溫下仍可使用OTP磁性接面104b。高溫可例如是大於或等於約100攝氏度或125攝氏度的溫度或其他溫度及/或可例如在用於將積體晶片接合至PCB的回焊（亦即，高溫烘烤）期間所產生的溫度。然而，其他溫度亦適用。當OTP磁性接面104b的寬度Wot 小於或等於約75奈米、70奈米、60奈米或一些其他合適的值時，OTP磁性接面104b可例如是較小的。另外，藉由崩潰而程式化OTP磁性接面104b，經程式化OTP磁性接面的讀取電流與未經程式化OTP磁性接面的讀取電流之間的差值較大。此較大差值使得OTP磁性接面104b的狀態被可靠地感測到，且此較大差值可例如大於或等於約8微安（microamps）及/或可例如在約8微安與18微安之間。然而，其他值亦適用。
藉由形成具有MTP部分102a及OTP部分102b兩者的磁性接面陣列102，OTP部分102b可針對不同晶片組態容易地展開或收縮。舉例而言，OTP部分102b可電性地及/或動態地展開或收縮。另外，藉由形成具有MTP部分102a及OTP部分102b兩者的磁性接面陣列102，MTP陣列及OTP陣列可同時形成。與分別形成MTP陣列及OTP陣列相比，此又降低了製造成本及製程複雜度。此外，與分別形成MTP陣列及OTP陣列相比，藉由形成具有MTP部分102a及OTP部分102b兩者的磁性接面陣列102，其減小了晶片面積。
在一些實施例中，無論是在MTP部分102a中抑或是在OTP部分102b中，磁性接面104共用共同尺寸。舉例而言，OTP磁性接面104b的寬度Wot 可與MTP磁性接面104a的寬度Wmt 相同。在一些實施例中，無論是否位於MTP部分102a及OTP部分102b處及/或位於MTP部分與OTP部分之間，整個磁性接面陣列102中的磁性接面陣列102的逐列間距Pr 是均勻的。類似地，在一些實施例中，無論是否位於MTP部分102a及OTP部分102b處及/或位於MTP部分與OTP部分之間，整個磁性接面陣列102中的磁性接面陣列102的逐行間距Pc 是均勻的。
在OTP磁性接面104b的寬度Wot 縮小時，OTP磁性接面104b的單獨的障壁元件可在較少電流下崩潰。由於電流減小，因此與磁性接面104相關聯的存取電晶體（未示出）的尺寸可縮減。由於磁性接面104的尺寸縮減及存取電晶體的尺寸縮減，逐列間距Pr 及逐行間距Pc 可縮減。另外，磁性接面陣列102的晶片面積可減小。由於晶片面積減小，每晶圓可產出更多積體晶片單元及/或每單位面積的積體晶片可包含更多電路組件。
在一些實施例中，列Rn 及列Rn+2 的OTP磁性接面處於崩潰狀態，而列Rn+1 的OTP磁性接面處於未崩潰狀態，或反之亦然。在一些實施例中，列Rn 及列Rn+1 的OTP磁性接面處於崩潰狀態，而列Rn+2 的OTP磁性接面處於未崩潰狀態，或反之亦然。在一些實施例中，列Rn+1 及列Rn+2 的OTP磁性接面處於崩潰狀態，而列Rn 的OTP磁性接面處於未崩潰狀態，或反之亦然。在一些實施例中，列Rn 至列Rn+2 的OTP磁性接面具有相同狀態（例如崩潰狀態或未崩潰狀態）。
參看圖2A及圖2B，提供圖1中的崩潰磁性接面202的各種實施例的橫截面視圖200A、橫截面視圖200B。崩潰磁性接面202可例如表示圖1中的每一經程式化的OTP磁性接面及/或可例如是MTJ、自旋閥或一些其他合適的磁性接面。崩潰磁性接面202包括參考元件204、自由元件206以及障壁元件208。障壁元件208是非磁性的且夾設於參考元件204與自由元件206之間。參考元件204及自由元件206是鐵磁的。另外，參考元件204具有固定磁化，而自由元件206具有「自由」變化的磁化。
與未崩潰磁性接面的結構相比，崩潰磁性接面202具有異常結構。作為異常結構的部分，障壁元件208包括限定在自參考元件204至自由元件206的一或多個洩漏路徑212的一或多個缺陷210。缺陷210可例如是或包括障壁元件208中的載子陷阱（carrier trap）、導電燈絲（conductive filaments）、一些其他合適的缺陷或前述的任何組合。
如圖2A的橫截面視圖200A所示出，障壁元件208為在參考元件204向上凸起的位置處的遺失材料。另外，洩漏路徑212在凸起部分處的參考元件204與自由元件206之間延伸。障壁元件208可例如為遺失材料及/或因硬崩潰而具有洩漏路徑212。同樣，限定為洩漏路徑212的缺陷210可例如為或包括障壁元件208中的導電燈絲。
如圖2B的橫截面視圖200B所示出，障壁元件208經扭轉，從而產生不均勻厚度。在一些實施例中，障壁元件208具有彎曲的頂部表面。另外，洩漏路徑212在障壁元件208的較薄區域處的參考元件204與自由元件206之間延伸。障壁元件208可例如經扭轉及/或因軟崩潰而具有洩漏路徑212。同樣，限定為洩漏路徑212的缺陷210可例如為或包括障壁元件208中的載子陷阱。
在一些實施例中，障壁元件208是穿隧障壁，所述穿隧障壁選擇性地允許電子穿過障壁元件208以進行量子機械隧穿（quantum mechanical tunneling）。舉例而言，在參考元件204及自由元件206具有平行磁化時可允許量子機械隧穿，且在參考元件204及自由元件206具有反向平行磁化時可阻止量子機械隧穿。障壁元件208可例如為或包括非晶形障壁、晶體障壁或一些其他合適的絕緣及/或穿隧障壁材料。非晶形障壁可為或包括例如氧化鋁（例如AlOx ）、氧化鈦（例如TiOx ）或一些其他合適的非晶形障壁。晶體障壁可為或包括氧化錳（例如MgO）、尖晶石（例如MgAl2 O4 ）或一些其他合適的晶體障壁。另外（例如，在崩潰磁性接面202是自旋閥的情況下），障壁元件208可為或包括例如非磁性金屬或一些其他合適的障壁。非磁性金屬的實例包含銅、金、銀、鋁、鉛、錫、鈦、鋅、黃銅、青銅或其他合適的非磁性金屬。
在一些實施例中，參考元件204是或包括鈷鐵（例如CoFe）、鈷鐵硼（例如CoFeB）或一些其他合適的鐵磁性材料或前述的任何組合。在一些實施例中，參考元件204與反鐵磁元件（未示出）鄰接及/或是合成反鐵磁（synthetic antiferromagnetic；SAF）元件（未示出）的一部分或以其他方式與合成反鐵磁元件鄰接。在一些實施例中，自由元件206是或包括鈷鐵（例如CoFe）、鈷鐵硼（例如CoFeB）或一些其他合適的鐵磁性材料或前述的任何組合。
參看圖3，提供圖1中的未崩潰磁性接面302的一些實施例的橫截面視圖300。未崩潰磁性接面302可例如表示圖1中的MTP磁性接面104a中的每一者及/或圖1中的每一未經程式化OTP磁性接面。另外，未崩潰磁性接面302可例如為MTJ、自旋閥或一些其他合適的磁性接面。未崩潰磁性接面302包括參考元件304、自由元件306以及障壁元件308。障壁元件308是非磁性的且夾設於參考元件304與自由元件306之間。相比於圖2A及圖2B中的障壁元件208，障壁元件308不含或實質上不含缺陷且具有均勻或實質上均勻的厚度。在一些實施例中，障壁元件308具有平坦的頂部表面。參考元件304及自由元件306是鐵磁的。另外，參考元件304具有固定磁化，而自由元件306具有「自由」變化的磁化。
在一些實施例中，障壁元件308是穿隧障壁，所述穿隧障壁選擇性地允許電子穿過障壁元件308以進行量子機械隧穿。在一些實施例中，障壁元件308具有與圖2A及圖2B的障壁元件208相同或實質上相同的材料組成物。
在一些實施例中，參考元件304與反鐵磁元件（未示出）鄰接。在一些實施例中，參考元件304是SAF元件（未示出）的一部分或以其他方式與所述SAF元件鄰接。在一些實施例中，參考元件304具有與圖2A及圖2B的參考元件204相同或實質上相同的材料組成物，及/或自由元件306具有與圖2A及圖2B的自由元件306相同或實質上相同的材料組成物。
儘管圖2A及圖2B示出參考元件204及自由元件206（如分別處於障壁元件208的下方及上方），但參考元件204及自由元件206可替代地分別處於障壁元件208的上方及下方。類似地，儘管圖3示出參考元件304及自由元件306（如分別處於障壁元件308的下方及上方），但參考元件304及自由元件306可替代地分別處於障壁元件308的上方及下方。
參看圖4A至圖4C，提供其中磁性接面陣列102的OTP部分102b的位置改變的圖1的積體晶片的各種替代實施例的頂部佈局圖400A至頂部佈局圖400C。如圖4A的頂部佈局圖400A所示出，OTP部分102b處於MTP部分102a的右側。如圖4B的頂部佈局圖400B所示出，OTP部分102b在MTP部分102a上方。如圖4C的頂部佈局圖400C所示出，OTP部分102b位於MTP部分102a下方。
參看圖5，提供包括具有圖1的磁性接面陣列102的記憶體陣列502的積體晶片的一些實施例的示意圖500。在一些實施例中，僅示出記憶體陣列502的一部分。記憶體陣列502包括多個記憶胞504，所述多個記憶胞分佈於記憶體陣列502的MTP部分502a及記憶體陣列502的OTP部分502b當中。為了易於說明，只有一些記憶胞504標記有504。
記憶胞504處於多個行及多個列中。多個行包含行Cm 、行Cm+1 以及行Cm+2 ，其中m是表示行數的整數變量。多個列包含列Rn 、列Rn+1 以及列Rn+2 ，其中n是表示列數的整數變量。記憶胞504包括單獨的存取電晶體506及單獨的磁性接面104。為了易於說明，只有一些存取電晶體506標記有506，且只有一些磁性接面104標記有104。磁性接面104具有表示資料位元的可變電阻。磁性接面104可例如為MTJ、自旋閥或一些其他合適的磁性接面。存取電晶體506可例如為金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field-effect transistor；MOSFET）、一些其他合適的絕緣閘極場效電晶體（insulated-gate field-effect transistor；IGFET）或一些其他合適的電晶體。
MTP部分502a中的記憶胞504a（亦即，MTP記憶胞504a）各自儲存資料位元，所述資料位元的狀態根據單獨的磁性接面MJmt 的磁化而變化。為了易於說明，MTP記憶胞504a中僅有一者單獨地標記有504a。MTP記憶胞504a的單獨的磁性接面MJmt 可例如如同關於圖1所描述的MTP磁性接面104a及/或如同圖3中所示出並描述的未崩潰磁性接面302。在一些實施例中，記憶體陣列502的MTP部分502a包括圖1中的磁性接面陣列102的MTP部分102a。
OTP部分502b中的記憶胞504b（亦即，OTP記憶胞504b）各自儲存資料位元，所述資料位元的狀態根據單獨的磁性接面MJot 是否已經歷崩潰而變化。為了易於說明，OTP記憶胞504b中僅有一者單獨地標記有504b。OTP記憶胞504b的單獨的磁性接面MJot 可例如如同關於圖1所描述的OTP磁性接面104b。處於第一資料狀態下的OTP記憶胞504b的單獨的磁性接面可例如如同圖2A及圖2B中任一者中所示出並描述的崩潰磁性接面202，而處於第二資料狀態下的OTP記憶胞504b的單獨的磁性接面可例如如同圖3中所示出並描述的未崩潰磁性接面302。在一些實施例中，記憶體陣列502的OTP部分502b包括圖1中的磁性接面陣列102的OTP部分102b。
一組字元線508便於在逐列基礎上對記憶胞504進行選擇，而一組位元線510及一組源極線512便於在逐行基礎上自所選擇的記憶胞進行讀取及/或向所選擇的記憶胞進行寫入。為了易於說明，只有一些位元線510標記有510，且只有一些源極線512標記有512。字元線508沿對應列的記憶體陣列502橫向延伸且與對應列中的存取電晶體的閘極電性耦合。位元線510沿記憶體陣列502的對應行橫向延伸且與所述對應行中的磁性接面電性耦合。源極線512沿記憶體陣列502的對應行橫向延伸且與所述對應行中的存取電晶體的源極電性耦合。
在一些實施例中，OTP記憶胞藉由分別利用約3.5伏特及0伏特對相對應的位元線及相對應的源極線進行偏壓並進一步藉由利用約2.4伏特對相對應的字元線進行偏壓而被程式化。在一些實施例中，MTP記憶胞藉由分別利用約1.8伏特及0伏特對相對應的位元線及相對應的源極線進行偏壓並進一步藉由利用約2.0伏特對相對應的字元線進行偏壓而被設定為平行狀態。在一些實施例中，MTP記憶胞藉由分別利用約0伏特及約1.4伏特對相對應的位元線及相對應的源極線進行偏壓並進一步藉由利用約2.4伏特對相對應的字元線進行偏壓而被設定為反向平行狀態。然而，可使用其他電壓對OTP記憶胞進行程式化及/或用於將MTP記憶胞設定為平行狀態或反向平行狀態。
在一些實施例中，無論是在MTP部分502a中抑或是在OTP部分502b中，記憶胞504共用共同尺寸。在一些實施例中，無論是否位於MTP部分502a及OTP部分502b處及/或位於MTP部分與OTP部分之間，整個記憶體陣列502中的記憶體陣列502的逐列間距Pr 是均勻的。類似地，在一些實施例中，無論是否位於MTP部分502a及OTP部分502b處及/或位於MTP部分與OTP部分之間，整個記憶體陣列502中的記憶體陣列502的逐行間距Pc 是均勻的。逐列間距Pr 可例如為260奈米或小於260奈米及/或逐行間距Pc 可例如為220奈米或小於220奈米，或反之亦然。然而，逐列間距Pr 及/或逐行間距Pc 的其他值亦適用。
在OTP磁性接面MJot 的寬度縮小（參見例如圖1中的Wot ）時，OTP磁性接面MJot 的單獨的障壁元件可在較少電流下崩潰。由於電流減小，因此與磁性接面104相關聯的存取電晶體506的尺寸可減小。由於磁性接面104的尺寸縮減及存取電晶體506的尺寸縮減，逐列間距Pr 及逐行間距Pc 可縮減。另外，記憶體陣列502的晶片面積可減小。由於晶片面積減小，每晶圓可產生更多積體晶片單元及/或每單位面積的積體晶片可包含更多電路組件。
參看圖6A及圖6B，提供其中OTP記憶胞504b各自包括多個存取電晶體506的圖5的積體晶片的各種替代實施例的展開示意圖600A、展開示意圖600B。舉例而言，如圖6A的示意圖600A所示出，OTP記憶胞504b可各自具有三個存取電晶體。作為另一實例，如圖6B的示意圖600B所示出，OTP記憶胞504b可各自具有兩個存取電晶體。作為又一實例，OTP記憶胞504b可各自具有四個或大於四個存取電晶體。
OTP記憶胞的多個存取電晶體以並聯方式電性耦合且跨越多個列。與OTP記憶胞僅具有一個存取電晶體的情況相比，OTP記憶胞的多個存取電晶體能夠經由OTP記憶胞的磁性接面驅動更多電流。由於程式化藉由磁性接面的崩潰來實現且此類崩潰取決於高電流，因此使OTP記憶胞的磁性接面程式化可取決於此增大電流。
參看圖7，提供其中OTP部分502b處於記憶體陣列502的邊緣處且與記憶體陣列502的虛設部分502c鄰接的圖5的積體晶片的一些替代實施例的展開示意圖700。舉例而言，OTP部分502b及虛設部分502c兩者均可處於記憶體陣列502的行C1 中。虛設部分502c中的記憶胞504c（亦即，虛設記憶胞504c）通常是具有不良均勻性的未經使用的記憶胞。在一些實施例中，虛設記憶胞504c具有與MTP記憶胞504a相同的結構。在其他實施例中，虛設記憶胞504c具有電性分隔的磁性接面及存取電晶體（如用間隙702表示的）。為了易於說明，虛設記憶胞504c中僅有一者標記有504c，且間隙702中僅有一者標記有702。
由於記憶體陣列502的邊緣處的特徵密度的較大變化，因此處於記憶體陣列502的邊緣處的記憶胞受到不均勻性影響。特徵密度的較大變化在用於在記憶體陣列502的邊緣處形成記憶胞的製程中導致不均勻性，此導致記憶胞的不均勻性。舉例而言，特徵密度的較大變化會在製造製程中引起材料沈積的厚度不均勻性、不均勻化學機械平坦化（chemical-mechanical planarization；CMP）、不均勻微影以及其他不均勻性。因此，虛設部分502c充當緩衝器以防止偏離記憶體陣列502的邊緣的記憶胞（例如MTP記憶胞504a）的不均勻性。
與OTP記憶胞504b的讀取裕度及寫入裕度相比，MTP記憶胞504a的讀取裕度及寫入裕度相對較小。因此，與OTP記憶胞504b相比，MTP記憶胞504a對不均勻性更敏感，且將MTP記憶胞504a置於記憶體陣列502的邊緣處可能會導致不良產率。然而，與MTP記憶胞504a相比，由於OTP記憶胞504b對不均勻性不太敏感，因此在將OTP記憶胞504b處於記憶體陣列502的邊緣處的情況下仍可獲得良好產率。因此，將OTP記憶胞504b置於記憶體陣列502的邊緣處使得之前未經使用的記憶胞能夠被使用且允許積體晶片的功能密度增大。此又可降低製造成本。
儘管圖5示出為使用圖1中的磁性接面陣列102的實施例，但應瞭解，可替代地使用圖4A至圖4C中的任一者中的磁性接面陣列102的實施例。另外，儘管圖5、圖6A、圖6B以及圖7將OTP部分502b示出為處於MTP部分502a的左側，但在其他實施例中，OTP部分502b可在MTP部分502a的上方、下方或右側。
參看圖8A，提供圖5的記憶胞的一些實施例的橫截面視圖800A。記憶胞包括存取電晶體506及磁性接面104。記憶胞可例如表示圖5的記憶胞504中的每一者，無論是MTP記憶胞、OTP記憶胞抑或是一些其他合適的記憶胞。
存取電晶體506處於基底802上且包括源極/汲極區804對、閘極介電層806以及閘極電極808。源極/汲極區804處於基底802中且具有與基底802的鄰接部分相反的摻雜類型。閘極介電層806上覆於基底802，且閘極電極808上覆於閘極介電層806。另外，閘極介電層806及閘極電極808夾設於源極/汲極區804之間。基底802可例如為塊狀矽基底、一些其他合適的塊狀半導體基底、絕緣層上矽（silicon-on-insulator；SOI）基底或一些其他合適的基底。存取電晶體506可例如為MOSFET、IGFET或一些其他合適的電晶體。
多個導線810及多個通孔812可替代地堆疊於存取電晶體506上方以限定導電路徑。為了易於說明，只有一些導線810標記有810且只有一些通孔812標記有812。導線810及通孔812限定自源極/汲極區804中的第一者至源極線512的第一導電路徑並限定自閘極電極808至字元線508的第二導電路徑。沿第二導電路徑的第一省略號814可例如表示零個或大於零個通孔及零個或大於零個導線。另外，導線810及通孔812限定自源極/汲極區804中的第二者至磁性接面104的底部的第三導電路徑並限定自磁性接面104的頂部至位元線510的第四導電路徑。沿第三導電路徑的第二省略號816可例如表示一或多個通孔及零個或大於零個導線。類似地，沿第四導電路徑的第三省略號818可例如表示零個或大於零個通孔及零個或大於零個導線。
在一些實施例中，磁性接面104是MTJ、自旋閥或一些其他合適的磁性接面。在一些實施例中，磁性接面104如同在圖2A或圖2B中任一者中所示出並描述的磁性接面202。舉例而言，在記憶胞是經程式化的OTP記憶胞的情況下，磁性接面104可如同圖2A或圖2B中任一者中所示出並描述的磁性接面202。在一些實施例中，磁性接面104如同圖3中所示出並描述的磁性接面302。舉例而言，在記憶胞是未經程式化的OTP記憶胞的情況下，磁性接面104可如同圖3中所示出並描述的磁性接面302。作為另一實例，在記憶胞是MTP記憶胞的情況下，無論是經程式化抑或是未經程式化，磁性接面104可如同圖3中所示出並描述的磁性接面302。
參看圖8B，提供其中已替換第一省略號814、第二省略號816以及第三省略號818的圖8A的記憶胞的一些更詳細實施例的橫截面視圖800B。第一省略號已替換為導線及通孔。第二省略號已替換為通孔。第三省略號已替換為導線及通孔。因此，源極線512可例如處於第一金屬化層處及/或字元線508可例如處於第三金屬化層處。另外，磁性接面104可例如在第三金屬化層與第四金屬化層之間及/或位元線510可例如處於第五金屬化層處。
參看圖9A，提供其中磁性接面陣列102更包括虛設部分102c及參考部分102d的圖1的積體晶片的一些實施例的展開頂部佈局圖900A。虛設部分102c位於行Cm'+1 中的參考部分102d上方，且位於行Cm 至行Cm' 中的參考部分102d的旁側。Cm 及Cm' 是表示行數的整數變量。虛設部分102c中的磁性接面104c（亦即，虛設磁性接面104c）未經使用。為了易於說明，只有一些虛設磁性接面104c標記有104c。如從下文可看出，由於互連磁性接面104的字元線及位元線在記憶體陣列中的佈局圖，因此虛設磁性接面104c可例如是未經使用的。參考部分102d中的磁性接面104d（亦即，參考磁性接面104d）對應於MTP磁性接面104a及OTP磁性接面104b的各種狀態。為了易於說明，只有一些參考磁性接面104d標記有104d。
參考磁性接面104d包括處於平行狀態下的具有單獨的自由元件及參考元件（未示出）的參考磁性接面MJr,p ，且更包括處於反向平行狀態下的具有單獨的自由元件及參考元件的參考磁性接面MJr,ap 。平行狀態可例如對應於MTP磁性接面104a的第一資料狀態，而反向平行狀態可例如對應於MTP磁性接面104a的第二資料狀態。參考磁性接面104d更包括處於崩潰狀態下的參考磁性接面MJr,bd ，在所述崩潰狀態下，單獨的障壁元件已經歷崩潰（例如，硬崩潰及/或不可逆崩潰）。崩潰狀態可例如對應於OTP磁性接面104b的第一資料狀態，而平行狀態及/或反向平行狀態可例如對應於OTP磁性接面104b的第二資料狀態。
根據磁性接面104的資料狀態，磁性接面的電阻發生變化。舉例而言，MTP磁性接面在平行狀態下具有第一電阻，且在反向平行狀態下具有第二電阻。作為另一實例，OTP磁性在崩潰狀態下具有第一電阻，且在未崩潰狀態下具有第二電阻。因此，為了讀取單獨的磁性接面（無論是OTP磁性接面抑或是MTP磁性接面）的資料狀態，將讀取電壓施加在磁性接面上以產生讀取電流Iread 。隨後由感測放大器902將讀取電流Iread 與參考電流Iref 進行比較以判定磁性接面的資料狀態。選取參考電流Iref ，使得參考電流Iref 介於所讀取的磁性接面的兩種不同狀態下的讀取電流Iread 之間。因此，若讀取電流Iread 小於參考電流Iref ，則判定磁性接面處於第一資料狀態，且若讀取電流Iread 大於參考電流Iref ，則判定磁性接面處於第二資料狀態。
在一些實施例中，參考電流Iref 在MTP磁性接面104a與OTP磁性接面104b之間是相同的。舉例而言，參考電流Iref 可為穿過平行參考磁性接面MJr,p 的電流及穿過反向平行參考磁性接面MJr,ap 的電流平均值。另外，在一些實施例中，崩潰參考磁性接面MJr,bd 經省略及/或未經使用。
OTP磁性接面104b與MTP磁性接面104a之間的相同參考電流Iref 的使用取決於與OTP磁性接面104b的讀取裕度交疊的MTP磁性接面104a的讀取裕度。讀取裕度是分別在磁性接面104的兩種不同狀態（例如平行狀態及反向平行狀態）下的讀取電流之間的差值。在沒有與讀取裕度的交疊的情況下，將不存在可用以讀取MTP磁性接面104a及OTP磁性接面104b兩者的參考電流Iref 的值。
為了保證讀取裕度交疊，OTP磁性接面104b受限於崩潰狀態及反向平行狀態（未崩潰狀態）。舉例而言，在形成磁性接面陣列102期間，可將一些OTP磁性接面104b設定成反向平行狀態，且可使剩餘的OTP磁性接面104b崩潰。如從下文可看出，限制是由於處於崩潰狀態下的讀取電流大於處於平行狀態下的讀取電流，所述處於平行狀態下的讀取電流大於處於反向平行狀態下的讀取電流。然而，難以實施所述限制。
隨著積體晶片繼續變得愈來愈小，磁性接面104亦變得愈來愈小。然而，較小磁性接面無法在高溫下保留所儲存的資料。較小磁性接面可例如為具有小於或等於約75奈米、70奈米、60奈米或一些其他合適的值的寬度（例如寬度W）的磁性接面。因此，高溫可導致未崩潰OTP磁性接面的初始狀態自反向平行切換至平行，此將導致對未崩潰OTP磁性接面的讀取失敗。高溫可例如包含大於約100攝氏度的溫度及/或可例如在用於將積體晶片接合至PCB的回焊（亦即，高溫烘烤）期間出現。然而，其他溫度亦適用。
此外，參考電流Iref 產生自平行參考磁性接面MJr,p 及反向平行參考磁性接面MJr,ap 。若平行參考磁性接面MJr,p 及反向平行參考磁性接面MJr,ap 的狀態不正確，則參考電流Iref 亦會不正確。另外，平行參考磁性接面MJr,p 及反向平行參考磁性接面MJr,ap 以與上文針對未崩潰OTP磁性接面所描述的相同的方式在高溫下經歷狀態變化。因此，高溫可能會改變參考電流Iref 且導致讀取失敗。
在其他實施例中，參考電流Iref 根據所讀取的磁性接面是OTP磁性接面抑或是MTP磁性接面而變化。舉例而言，在讀取MTP磁性接面時，參考電流Iref 可為穿過平行參考磁性接面MJr,p 的電流及穿過反向平行參考磁性接面MJr,ap 的電流的平均值。作為另一實例，在讀取OTP磁性接面時，參考電流Iref 可為穿過反向平行參考磁性接面MJr,ap 或平行參考磁性接面MJr,p 的電流及穿過崩潰平行參考磁性接面MJr,bd 的電流的平均值。
在讀取OTP磁性接面時，藉由使用穿過反向平行參考磁性接面MJr,ap 或平行參考磁性接面MJr,p 的電流及穿過崩潰平行參考磁性接面MJr,bd 的電流的平均值，可避免對OTP磁性接面104b的高溫讀取失敗。崩潰參考磁性接面MJr,bd 不受高溫影響。另外，即使反向平行參考磁性接面MJr,ap 或平行參考磁性接面MJr,p 的狀態在高溫下變化及/或未崩潰OTP磁性接面在平行與反向平行之間變化，參考電流Iref 仍留在未崩潰OTP磁性接面的讀取裕度中且讀取成功。
參看圖9B，提供其中磁性接面陣列102的每一列包括三個單獨的參考磁性接面104d：1）平行參考磁性接面MJr,p ；2）反向平行參考磁性接面MJr,ap ；以及3）崩潰參考磁性接面MJr,bd 的圖9A的積體晶片的一些替代實施例的頂部佈局圖900B。為了易於說明，只有一些參考磁性接面104d標記有104d。在MTP部分102a及OTP部分102b中的磁性接面的讀出期間，使用磁性接面的對應列中的單獨的參考磁性接面來產生參考電流Iref 。
在圖9A及圖9B詳細敍述圖1的磁性接面陣列102的實施例的情況下，應理解，圖9A及圖9B可替代地詳細敍述圖4A至圖4C的磁性接面陣列102的實施例。舉例而言，OTP部分102b可移動至MTP部分102a的右側。作為另一實例，OTP部分102b可移動至MTP部分102a上方或下方。
參看圖10，提供圖9A及圖9B的磁性接面陣列102的讀取電流分佈1002及用於圖9A及圖9B中的讀取電流1004的一些實施例的曲線圖1000。曲線圖1000的橫軸對應於讀取電流，且曲線圖1000的縱軸對應於具有給定讀取電流的樣品（亦即，不同記憶胞）的數目。
讀取電流分佈1002包含反向平行讀取電流分佈1002a、平行讀取電流分佈1002b以及崩潰讀取電流分佈1002c。反向平行讀取電流分佈1002a表示圖9A及圖9B中的MTP磁性接面104a中的任一者在處於反向平行狀態（亦即，高電阻狀態）下時的讀取電流。平行讀取電流分佈1002b表示圖9A及圖9B中的MTP磁性接面104a中的任一者在處於平行狀態（亦即，低電阻狀態）下時的讀取電流。當圖9A及圖9B中的OTP磁性接面104b中的任一者未經程式化時，OTP記憶胞可處於反向平行狀態或平行狀態下。因此，反向平行讀取電流分佈1002a或平行讀取電流分佈1002b可表示圖9A及圖9B中的OTP磁性接面104b中的任一者在處於未崩潰狀態（亦即，高電阻狀態）下時的讀取電流。崩潰讀取電流分佈1002c表示圖9A及圖9B中的OTP磁性接面104b中的任一者在處於崩潰狀態（亦即，低電阻狀態）下時的讀取電流。
第一參考電流1004a處於MTP磁性接面104a的MTP讀取裕度1006的中心，且由圖9A及圖9B的感測放大器902用以判定MTP磁性接面是處於平行狀態抑或是反向平行狀態。第一參考電流1004a可例如對應於穿過圖9A及圖9B的反向平行參考磁性接面MJr,ap 的電流及穿過圖9A及圖9B的平行參考磁性接面MJr,p 的電流的平均值。
在一些實施例中，只要未經程式化的OTP磁性接面受限於反向平行狀態，則第一參考電流1004a亦被圖9A及圖9B的感測放大器902使用以判定OTP磁性接面是處於崩潰狀態抑或是未崩潰狀態，此是由於所述第一參考電流與OTP磁性接面104b的第一OTP讀取裕度1008交疊。然而，第一參考電流1004a距反向平行讀取電流分佈1002a及崩潰讀取電流分佈1002c不是等距的。相反地，與崩潰讀取電流分佈1002c相比，第一參考電流1004a更靠近反向平行讀取電流分佈1002a，使得與在處於崩潰狀態下時相比，在OTP磁性接面104b處於未崩潰狀態下時更可能發生讀取失效。另外，若未經程式化的OTP磁性接面不受限於反向平行狀態，則OTP磁性接面104a移動至第二OTP讀取裕度1010，所述第二OTP讀取裕度不與第一參考電流1004交疊且因此導致讀取失效。如上文所論述，在高溫下難以實施限制。
在其他實施例中，第二參考電流1004b或第三參考電流1004c被圖9A及圖9B的感測放大器902使用以判定OTP磁性接面是處於崩潰狀態抑或是未崩潰狀態。第二參考電流1004b處於第一OTP讀取裕度1008的中心且可例如對應於穿過圖9A及圖9B的反向平行參考磁性接面MJr,ap 的電流及穿過圖9A及圖9B的崩潰參考磁性接面MJr,bd 的電流的平均值。第三參考電流1004c處於第二OTP讀取裕度1010的中心且可例如對應於穿過圖9A及圖9B的平行參考磁性接面MJr,p 的電流及穿過圖9A及圖9B的崩潰參考磁性接面MJr,bd 的電流的平均值。第二參考電流1004b及第三參考電流1004c兩者與第一OTP讀取裕度1008及第二OTP讀取裕度1010交疊，使得即使在高溫下（例如，來自回焊）圖9A及圖9B的OTP磁性接面104b的讀出亦成功。
崩潰磁性接面的狀態不受高溫影響，由此可將第一OTP讀取裕度1008及第二OTP讀取裕度1010的上限假設為固定的。另外，未崩潰磁性接面的狀態可受高溫影響，且因此可在反向平行狀態與平行狀態之間變化。因此，第一OTP讀取裕度1008及第二OTP讀取裕度1010的下限可在反向平行讀取電流分佈1002a與平行讀取電流分佈1002b之間變化。然而，即使利用此變化，第二參考電流1004b及第三參考電流1004c仍與第一OTP讀取裕度1008及第二OTP讀取裕度1010交疊，由此在高溫下仍可成功讀出。此外，在高溫可改變第二參考電流1004b及第三參考電流1004c的位置時，第二參考電流1004b及第三參考電流1004c繼續與第一OTP讀取裕度1008及第二OTP讀取裕度1010交疊，由此在高溫下仍可成功讀出。
第二參考電流1004b及第三參考電流1004c的位置為穿過圖9A及圖9B的崩潰參考磁性接面MJr,bd 的電流及穿過圖9A及圖9B的反向平行參考磁性接面MJr,ap 或平行參考磁性接面MJr,p 的電流的平均值。如上文所指出，可將崩潰參考磁性接面MJr,bd 的狀態假設為固定的，由此可將穿過崩潰參考磁性接面MJr,bd 的電流假設為固定的。因此，其為可隨高溫變化的穿過反向平行參考磁性接面MJr,ap 或平行參考磁性接面MJr,p 的電流。然而，電流在反向平行讀取電流分佈1002a與平行讀取電流分佈1002b之間變化，且反向平行讀取電流分佈1002a處的電流及平行讀取電流分佈1002b處的電流兩者產生與第一OTP讀取裕度1008及第二OTP讀取裕度1010交疊的參考電流。
參看圖11，提供由圖9A及圖9B的積體晶片執行以讀取磁性接面的狀態的製程的一些實施例的方塊圖1100。無論磁性接面是OTP磁性接面抑或是MTP磁性接面，可例如執行所述製程。
在1102處，作出關於磁性接面是OTP抑或是MTP的判定。例如可基於磁性接面的所提供的記憶體位址及/或OTP記憶胞及MTP記憶胞的已知位置來作出判定。
在1104a處，回應於判定磁性接面是MTP，藉由對穿過處於平行狀態下的參考磁性接面的電流及穿過處於反向平行狀態下的參考磁性接面的電流進行平均來產生參考電流。穿過處於平行狀態下的參考磁性接面的電流可例如藉由將讀取電壓施加在參考磁性接面上而產生。類似地，穿過處於反向平行狀態下的參考磁性接面的電流可例如藉由將讀取電壓施加在參考磁性接面上而產生。
在1104b處，回應於判定磁性接面是MTP，藉由對穿過處於平行狀態或反向平行狀態下的參考磁性接面的電流及穿過處於崩潰狀態下的參考磁性接面的電流進行平均來產生參考電流。穿過處於平行狀態或反向平行狀態下的參考磁性接面的電流可例如藉由將讀取電壓施加在參考磁性接面上而產生。類似地，穿過處於崩潰狀態下的參考磁性接面的電流可例如藉由將讀取電壓施加在參考磁性接面上而產生。
在1106中，作出關於穿過磁性接面的讀取電流是否小於參考電流的判定，無論所述參考電流是在1104a中抑或是在1104b中產生。讀取電流可例如藉由將讀取電壓施加在磁性接面上而產生。回應於判定讀取電流小於參考電流，磁性接面具有第一資料狀態（例如，邏輯「0」）。回應於判定讀取電流大於參考電流，磁性接面具有第二資料狀態（例如邏輯「1」）。
儘管在本文中將方塊圖1100說明且描述為一系列動作或事件，但應瞭解，不應以限制性意義來解釋此類動作或事件的所說明次序。舉例而言，除本文中所說明及/或所描述的動作或事件之外，一些動作可與其他動作或事件以不同次序及/或同時發生。此外，並非可需要所有所說明的動作來實施本文中描述的一或多個態樣或實施例，且本文中所描繪的動作中的一或多者可在一或多個單獨動作及/或階段中進行。
參看圖12A，提供圖9A的積體晶片的一些實施例的展開頂部佈局圖1200A。展開所述展開頂部佈局圖1200A的原因在於其示出額外的列及行。舉例而言，頂部佈局圖1200示出行1至行M及列1至列N，其中M及N為分別表示磁性接面陣列102中的行的總數目及列的總數目的整數。
虛設部分102c處於磁性接面陣列102的邊緣處且在閉合路徑中延伸以包圍磁性接面陣列102的MTP部分102a、磁性接面陣列102的OTP部分102b以及磁性接面陣列102的參考部分102d。另外，在一些實施例中，虛設部分102c與參考部分102d處於同一行（例如，行CM-1 ）及同一列（例如，列RN-3 至列RN-1 ）中。由於處於磁性接面陣列102的邊緣處的特徵密度的較大變化，因此處於磁性接面陣列102的邊緣處的磁性接面受到不均勻性影響。所述較大變化在用於在磁性接面陣列102的邊緣處形成磁性接面的製程中造成不均勻性，此造成不均勻性。因此，虛設部分102c充當緩衝器以防止偏離磁性接面陣列102的邊緣的磁性接面104的不均勻性。
參看圖12B，提供其中OTP部分102b處於磁性接面陣列102的邊緣處的圖12A的積體晶片的一些替代實施例的頂部佈局圖1200B。與MTP磁性接面104a的讀取裕度及寫入裕度相比，OTP磁性接面104b的讀取裕度及寫入裕度相對較大。因此，經由OTP磁性接面104b的讀取操作及寫入操作可容許磁性接面陣列102的邊緣處的不均勻性，從而使得之前未經使用的磁性接面能夠被使用。此又可增加積體晶片的功能密度且可降低製造成本。
參看圖12C，提供其中OTP部分102b處於磁性接面陣列102的邊緣處且在閉合路徑中延伸以圍住MTP部分102a、參考部分102d以及虛設部分102c的圖12A的積體晶片的一些替代實施例的頂部佈局圖1200C。舉例而言，OTP部分102b可為方環形或一些其他合適的形狀。
參看圖12D，提供其中MTP部分102a、OTP部分102b以及參考部分102d與磁性接面陣列102的邊緣鄰接的圖12A的積體晶片的一些替代實施例的頂部佈局圖1200D。同樣，除了在虛設部分102c處之外，在視圖內及視圖外在磁性接面陣列102的邊緣處不存在虛設磁性接面。
參看圖13A至圖13D，提供圖9B的積體晶片的一些替代實施例的頂部佈局圖1300A至頂部佈局圖1300D。圖13A至圖13D分別為其中使用圖9A的佈局圖代替圖9B的佈局圖的圖12A至圖12D的變化形式。舉例而言，圖13A是其中圖9A的佈局圖已由圖9B的佈局圖替換的圖12A的變化形式。
參看圖14A，提供包括具有圖12A的磁性接面陣列102的記憶體陣列502的積體晶片的一些實施例的示意圖1400A。記憶體陣列502包括多個記憶胞504，所述多個記憶胞分佈於MTP部分502a、OTP部分502b、虛設部分502c以及參考部分502d當中。為了易於說明，只有一些記憶胞504標記有504。記憶胞504處於M行及N列中，其中M及N為分別表示列行的總數目及列的總數目的整數。記憶胞504包括單獨的存取電晶體506及單獨的磁性接面104。為了易於說明，只有一些存取電晶體506標記有506且只有一些磁性接面104標記有104。
MTP部分502a中的記憶胞504a（亦即，MTP記憶胞504a）各自儲存資料位元，所述資料位元的狀態根據單獨的磁性接面MJmt 的磁化而變化。為了易於說明，MTP記憶胞504a中僅有一者單獨地標記有504a。OTP部分502b中的記憶胞504b（亦即，OTP記憶胞504b）各自儲存資料位元，所述資料位元的狀態根據單獨的磁性接面MJot 是否已經歷崩潰而變化。為了易於說明，OTP記憶胞504b中僅有一者單獨地標記有504b。虛設部分502c中的記憶胞504c（亦即，虛設記憶胞504c）未經使用且與MTP記憶胞504a及OTP記憶胞504b相比，通常具有不良均勻性。在一些實施例中，虛設記憶胞504c具有電性分隔的磁性接面及存取電晶體（如用間隙702表示的）。為了易於說明，虛設記憶胞504c中僅有一者標記有504c，且間隙702中僅有一者標記有702。參考部分502d中的記憶胞504d（亦即，參考記憶胞504d）對應於MTP記憶胞504a及OTP記憶胞504b的不同狀態且用於在MTP記憶胞504a及OTP記憶胞504b中的一者的讀出（在下文中論述）期間產生參考電流Iref 。為了易於說明，參考記憶胞504d中僅有一者標記有504d。
在一些實施例中，記憶胞504共用共同尺寸，無論是在MTP部分502a中、在OTP部分502b中、在虛設部分502c中抑或是在參考部分502d中。在一些實施例中，無論是否位於MTP部分502a、OTP部分502b、虛設部分502c以及參考部分502d處及/或位於MTP部分、OTP部分、虛設部分以及參考部分之間，在整個記憶體陣列502中，記憶體陣列502的逐列間距Pr 是均勻的。類似地，在一些實施例中，無論是否位於MTP部分502a、OTP部分502b、虛設部分502c以及參考部分502d處及/或位於MTP部分、OTP部分、虛設部分以及參考部分之間，在整個記憶體陣列502中，記憶體陣列502的逐行間距Pc 是均勻的。逐列間距Pr 可例如是260奈米或小於260奈米及/或逐行間距Pc 可例如是220奈米或小於220奈米，或反之亦然。然而，逐列間距Pr 及/或逐行間距Pc 的其他值亦適用。
一組字元線508及列解碼器（row decoder）/驅動器1402便於在逐列基礎上對記憶胞504進行選擇。為了易於說明，只有一些字元線508標記有508。字元線508沿記憶體陣列502的對應列橫向延伸且與所述對應列中的存取電晶體的閘極電性耦合。列解碼器/驅動器1402根據記憶體位址（未示出）經由字元線508選擇列。舉例而言，列解碼器/驅動器1402可藉由用超過存取電晶體506的閾值電壓的電壓對所述列處的字元線進行偏壓來選擇記憶體位址的列。另外，在一些實施例中，列解碼器/驅動器1402在讀取操作期間選擇參考部分502d的列。舉例而言，列解碼器/驅動器1402可在MTP記憶胞的讀取操作期間選擇列RN-3 及列RN-2 ，但不選擇列RN-1 。作為另一實例，列解碼器/驅動器1402可在OTP記憶胞的讀取操作期間選擇列RN-1 及列RN-3 ，但不選擇列RN-2 。作為又一實例，列解碼器/驅動器1402可在OTP記憶胞的讀取操作期間選擇列RN-1 及列RN-2 ，但不選擇列RN-3 。
一組位元線510、一組源極線512以及行解碼器（column decoder）/驅動器1404便於在逐行基礎上自所選擇的記憶胞進行讀取及/或向所選擇的記憶胞進行寫入。位元線510沿記憶體陣列502的對應行橫向延伸且與所述對應行中的磁性接面電性耦合。源極線512沿記憶體陣列502的對應行橫向延伸且與所述對應行中的存取電晶體的源極電性耦合。
為向所選擇的記憶胞進行寫入，行解碼器/驅動器1404經由所選擇的記憶胞的行中的位元線及所述行中的源極線將寫入電壓施加在所選擇的記憶胞上。為了自所選擇的記憶胞進行讀取，行解碼器/驅動器1404經由所選擇的記憶胞的行中的位元線及源極線中的一者將讀取電壓施加至所選擇的記憶胞的端子。隨後將所述行中的位元線及源極線中的另一者處的讀取電流Iread 饋送至感測放大器902，其中將所述讀取電流與參考電流Iref 進行比較以判定所選擇的記憶胞的資料狀態。
參考電路1406自參考記憶胞504d產生參考電流Iref 。舉例而言，如上文所描述，假設列解碼器/驅動器1402適當地選擇參考部分502d的兩列，將讀取電壓施加至行CM-1 中的位元線及源極線中的一者導致在行CM-1 中的位元線及源極線中的另一者處產生複合電流。複合電流是流動穿過所選擇的參考記憶胞的電流的總和，由此參考電流Iref 可藉由參考電路1406將複合電流減半而產生。在一些實施例中，參考電路1406是行解碼器/驅動器1404的一部分。在其他實施例中，參考電路1406獨立於行解碼器/驅動器1404。
參看圖14B，提供包括具有圖13A的磁性接面陣列102的記憶體陣列502的積體晶片的一些實施例的示意圖1400B。例如可將圖14B視為其中使用圖13A的磁性接面陣列102代替圖12A的磁性接面陣列102的圖14A的變化形式，由此除圖14B關於參考電流Iref 的產生的內容之外，其可例如如同圖14A所描述的。
由於每一列均具有一組完整的參考胞（亦即，針對MTP記憶胞504a及OTP記憶胞504b的每種狀態的一個參考胞），因此在列解碼器1402選擇記憶胞的列進行讀出時其選擇一組完整的參考胞。另外，在讀出期間，行解碼器/驅動器1404根據所讀取的記憶胞的類型而對所選擇的參考胞中的兩個的位元線進行偏壓。舉例而言，行解碼器/驅動器1404可在MTP記憶胞的讀出期間選擇行CM-3 及行CM-2 ，但不選擇行CM-1 。作為另一實例，行解碼器/驅動器1404可在OTP記憶胞的讀出期間選擇行CM-1 及行CM-3 ，但不選擇行CM-2 。作為又另一實例，行解碼器/驅動器1404可在OTP記憶胞的讀出期間選擇行CM-1 及行CM-2 ，但不選擇行CM-3 。對兩個所選擇的參考胞的位元線進行偏壓導致在對應源極線處產生讀取電流。參考電路1406隨後對讀取電流進行平均以產生參考電流Iref 。
儘管利用圖12A中的磁性接面陣列102的實施例示出圖14A，但可替代地使用圖12B至圖12D中的任一者中的磁性接面陣列102的實施例。儘管利用圖13A中的磁性接面陣列102的實施例示出圖14B，但可替代地使用圖13B至圖13D中的任一者中的磁性接面陣列102的實施例。
參看圖15至圖19，提供用於形成包括具有MTP部分502a、OTP部分502b、虛設部分502c以及參考部分502d的記憶體陣列502的積體晶片的方法的一些實施例的一系列橫截面視圖1500至橫截面視圖1900。為了易於說明，在這些部分中的每一者中僅示出一個記憶胞。然而，實際上，在這些部分中的每一者中將存在多個記憶胞。另外，應瞭解，所述部分的相對定位是出於說明性目的，且不應被解釋為限制性。上文描述了所述部分的相對定位的多個實例。參見例如圖12A至圖12D以及圖13A至圖13D。
如圖15的橫截面視圖1500所示出，將存取電晶體506分別形成在MTP部分502a、OTP部分502b、虛設部分502c以及參考部分502d處的基底802上。為了易於說明，基底802中只有一些所示出的區段標記有802。雖然在圖15的橫截面視圖1500內不可見，但存取電晶體506可例如形成於多個列及多個行（在自上而下觀察時）中以限定存取電晶體陣列。存取電晶體506可例如在整個存取電晶體陣列中具有均勻尺寸及/或存取電晶體陣列可例如在整個存取電晶體陣列中具有均勻的逐列間距及/或均勻的逐行間距。
存取電晶體506包括單獨一對的源極/汲極區804、單獨的閘極介電層806以及單獨的閘極電極808。為了易於說明，只有一些源極/汲極區804標記有804，只有一些閘極介電層806標記有806，且只有一些閘極電極808標記有808。源極/汲極區804處於基底802中且具有與基底802的鄰接部分相反的摻雜類型。閘極介電層806上覆於基底802且每一個閘極介電層806夾設於兩個源極/汲極區804之間。閘極電極808分別上覆於閘極介電層806。存取電晶體506可例如為MOSFET、IGFET或一些其他合適的電晶體。
在一些實施例中，用於形成存取電晶體506的製程包括：1）使介電層沈積於基底802上；2）使導電層沈積於介電層上；3）將介電層及導電層分別圖案化為閘極介電層806及閘極電極808；以及4）將摻質植入至基底802中以形成源極/汲極區804。然而，用於形成存取電晶體506的其他製程亦適用。介電層的沈積可例如藉由化學氣相沈積（chemical vapor deposition；CVD）、物理氣相沈積（physical vapor deposition；PVD）、熱氧化、一些其他合適的沈積製程或前述的任何組合來執行。導電層的沈積可例如藉由CVD、PVD、無電式鍍覆、電鍍、一些其他合適的沈積製程或前述的任何組合來執行。圖案化可例如藉由微影/蝕刻製程及/或一些其他合適的圖案化製程來執行。植入可例如藉由離子植入及/或一些其他合適的植入製程執行。
如圖16的橫截面視圖1600所示出，將內連線結構1602部分地形成於基底802及存取電晶體506上方。內連線結構1602包括下部內連線介電層1604、多個導線810以及多個通孔812。為了易於說明，只有一些導線810標記有810且只有一些通孔812標記有812。另外，下部內連線介電層1604中只有一些所示出的區段標記有1604。
下部內連線介電層1604容納導線810及通孔812且可例如為或包括氧化矽、低κ介電質、一些其他合適的介電質或前述的任何組合。如本文中所使用，低κ介電質可例如是具有小於約3.9、3、2或1的介電常數κ的介電質。導線810及通孔812交替地堆疊於下部內連線介電層1604中以限定自存取電晶體506導出的導電路徑。另外，除在一些（並非全部）實施例中在虛設部分502c處缺少通孔（由虛線橢圓1606表示）之外，導線810及通孔812在MTP部分502a、OTP部分502b、虛設部分502c以及參考部分502d處具有相同佈局圖。如從下文可看出，缺少的通孔使虛設部分502c處的記憶胞失去功能。
導線810及通孔812限定自第一源極/汲極區至單獨的源極線512的第一導電路徑，且進一步限定自閘極電極808至單獨的字元線508的第二導電路徑。為了易於說明，只有一些字元線508標記有508且只有一些源極線512標記有512。另外，導線810及通孔812限定自第二源極/汲極區至下部內連線介電層1604頂部的第三導電路徑。在一些實施例中，虛設部分502c處的第三導電路徑因缺少的通孔（由虛線橢圓1606表示）而為不連續的。在其他實施例中，虛設部分502c處的第三導電路徑是連續的。
在一些實施例中，用於部分地形成內連線結構1602的製程包括：1）藉由單金屬鑲嵌製程形成通孔812的最底層；2）藉由單金屬鑲嵌製程形成導線810的最底層；3）藉由反覆執行雙金屬鑲嵌製程在導線810的最底層上方形成導線及通孔；以及4）藉由單金屬鑲嵌製程形成通孔812的底部電極通孔（bottom electrode via；BEVA）。然而，用於部分地形成內連線結構1602的其他製程亦適用。在一些實施例中，單金屬鑲嵌製程包括：1）沈積介電層；2）將所述介電層圖案化成具有用於導電特徵的單層（例如，通孔層或導線層）的開口；以及3）用導電材料填充所述開口以形成導電特徵的單層。在一些實施例中，雙金屬鑲嵌製程包括：1）沈積介電層；2）將所述介電層圖案化成具有用於導電特徵的兩層（例如，通孔層及導線層）的開口；3）以及用導電材料填充所述開口以形成所述導電特徵的兩層。在單金屬鑲嵌製程及雙金屬鑲嵌製程兩者中，介電層是下部內連線介電層1604的一部分。
如圖17的橫截面視圖1700所示出，將磁性接面104分別形成在MTP部分502a、OTP部分502b、虛設部分502c以及參考部分502d處的內連線結構1602上。另外，磁性接面104分別形成於最頂部通孔上。雖然在圖17的橫截面視圖1700內不可見，但磁性接面104可例如形成於多個列及多個行（在自上而下觀察時）中以限定磁性接面陣列。磁性接面104可例如在整個磁性接面陣列中具有均勻尺寸及/或磁性接面陣列可例如在整個存取電晶體中具有均勻的逐列間距及/或均勻的逐行間距。磁性接面陣列的實例在圖1、圖4A至圖4C、圖9A、圖9B、圖12A至圖12D以及圖13A至圖13D中。磁性接面104包括單獨的參考元件204、單獨的障壁元件208以及單獨的自由元件206。在一些實施例中，障壁元件208分別上覆於參考元件204，且自由元件206分別上覆於障壁元件208。在其他實施例中，障壁元件208分別上覆於自由元件206，且參考元件204分別上覆於障壁元件208。磁性接面104可例如是MTJ、自旋閥或一些其他合適的磁性接面。另外，磁性接面104可例如各自如同圖3的未崩潰磁性接面302所描述的。
在一些實施例中，用於形成磁性接面104的製程包括：1）將參考層沈積於內連線結構1602上；2）將障壁層沈積於參考層上；3）將自由層沈積於障壁層上；以及4）將參考層、障壁層以及自由層圖案化成磁性接面104。然而，其他製程亦適用。舉例而言，可在1）處沈積自由層且可在3）處沈積參考層。沈積可例如藉由CVD、PVD、無電式鍍覆、電鍍、一些其他合適的沈積製程或前述的任何組合來執行。圖案化可例如藉由微影/蝕刻製程及/或一些其他合適的圖案化製程來執行。
如圖18的橫截面視圖1800所示出，將內連線結構1602圍繞磁性接面104完成，由此上部內連線介電層1802形成於磁性接面104上方。另外，額外導線810及額外通孔812形成於上部內連線介電層1802中。為了易於說明，只有一些額外導線810標記有810且只有一些額外通孔812標記有812。另外，上部內連線介電層1802中只有一些所示出區段標記有1802。
上部內連線介電層1802容納額外導線810及額外通孔812且可例如為或包括氧化矽、低κ介電質、一些其他合適的介電質或前述的任何組合。額外導線810及額外通孔812交替堆疊於上部內連線介電層1802中以限定自磁性接面104引導至位元線510的導電路徑。為了易於說明，位元線510中僅有一者標記有510。另外，額外導線810及額外通孔812在MTP部分502a、OTP部分502b、虛設部分502c以及參考部分502d處具有相同佈局。
在一些實施例中，用於完成內連線結構1602的製程包括：1）藉由單金屬鑲嵌製程形成額外通孔812的頂部電極通孔（top electrode via；TEVA）；2）藉由反覆執行雙金屬鑲嵌製程在TEVA上方形成額外導線及額外通孔；以及3）使鈍化層沈積於額外導線及額外通孔上方。然而，用於完成內連線結構1602的其他製程亦適用。可例如執行如關於圖16所描述的單金屬鑲嵌製程及雙金屬鑲嵌製程。
如圖19的橫截面視圖1900所示出，OTP部分502b處的磁性接面崩潰以在障壁元件208中形成缺陷210。缺陷可例如為或包括導電絲或一些其他合適的缺陷。在一些實施例中，藉由將高電壓施加在OTP部分502b處的磁性接面上來執行崩潰。在一些實施例中，崩潰電壓造成障壁元件208的硬崩潰及/或不可逆崩潰，使得障壁元件208的崩潰狀態不受高溫（諸如在回焊製程期間的所述溫度）影響。在一些實施例中，OTP部分502b處的其他記憶胞（未示出）並未崩潰且因此仍處於未崩潰狀態下。
由圖15至圖19所示出的方法可例如用於形成圖1、圖4A至圖4C、圖5、圖6A、圖6B、圖7、圖9A、圖9B、圖12A至圖12D、圖13A至圖13D、圖14A以及圖14B中的任一者中的積體晶片。儘管圖15至圖19中所繪示的橫截面視圖1500至橫截面視圖1900是參考上述的方法而描述，但應瞭解，圖15至圖19中所繪示的結構不限於上述的方法，而是可以獨立於所述方法。
參看圖20，提供圖15至圖19的方法的一些實施例的方塊圖2000。
在2002中，將存取電晶體分別形成在MTP部分、OTP部分、虛設部分以及參考部分處的基底上。參見例如圖15。
在2004中，將內連線結構部分地形成於存取電晶體及基底上方。參見例如圖16。
在2006中，將磁性接面分別形成在MTP部分、OTP部分、虛設部分以及參考部分處的內連線結構上。參見例如圖17。
在2008中，將內連線結構圍繞磁性接面以完成此結構。參見例如圖18。
在2010中，將崩潰電壓施加至OTP部分處的磁性接面以使磁性接面的障壁元件崩潰。參見例如圖19。
儘管在本文中將圖20的方塊圖2000說明且描述為一系列動作或事件，但應瞭解，不應以限制性意義來解釋此類動作或事件的所說明次序。舉例而言，除本文中所說明及/或所描述的動作或事件之外，一些動作可與其他動作或事件以不同次序及/或同時發生。此外，並非可需要所有所說明的動作來實施本文中描述的一或多個態樣或實施例，且本文中所描繪的動作中的一或多者可在一或多個單獨動作及/或階段中進行。
在一些實施例中，本申請案提供一種積體晶片，包含：陣列，包含多個行及多個列的多個磁性接面，其中所述多個磁性接面包含第一磁性接面及第二磁性接面，並且其中所述第一磁性接面及第二磁性接面包含單獨的頂部鐵磁元件及單獨的底部鐵磁元件，且更包含頂部鐵磁元件與底部鐵磁元件之間的單獨的障壁元件；其中第一磁性接面的第一障壁元件電性分隔第一磁性接面的第一頂部鐵磁元件及第一底部鐵磁元件，並且其中第二磁性接面的第二障壁元件包含限定在第二磁性接面的第二頂部鐵磁元件與第二底部鐵磁元件之間的洩漏路徑的缺陷。在一些實施例中，第一磁性接面偏離陣列的邊緣，且第二磁性接面處於陣列的邊緣處。在一些實施例中，積體晶片更包含：存取電晶體，具有電性耦合至第二磁性接面的第二底部鐵磁元件的第一源極/汲極；以及一對導線，沿第二磁性接面所定位的陣列的行延伸，其中導線分別且電性耦合至存取電晶體的第二源極/汲極及第二磁性接面的第二頂部鐵磁元件。在一些實施例中，積體晶片更包含：第二存取電晶體，與存取電晶體以並聯方式電性耦合。在一些實施例中，第一磁性接面及第二磁性接面具有相同寬度。在一些實施例中，第一磁性接面的第一障壁元件具有平坦的頂部表面，其中第二磁性接面的第二障壁元件具有彎曲的頂部表面。在一些實施例中，多個磁性接面包含與第二磁性接面處於陣列的同一行中的第三磁性接面，其中積體晶片更包含：存取電晶體，位於第三磁性接面正下方且與第三磁性接面電性分隔。在一些實施例中，多個磁性接面更包含第三磁性接面，其中積體晶片更包含：參考電路，經組態以藉由對流經第一磁性接面及第二磁性接面的單獨電流進行平均來產生參考電流；以及感測放大器，經組態以將所述參考電流與流經第三磁性接面的讀取電流進行比較。在一些實施例中，第三磁性接面包含第三頂部鐵磁元件及第三底部鐵磁元件，且更包含第三頂部鐵磁元件與第三底部鐵磁元件之間的第三障壁元件，其中第三頂部鐵磁元件包含限定在第三頂部鐵磁元件與第三底部鐵磁元件之間的洩漏路徑的缺陷。在一些實施例中，第三磁性接面包含第三頂部鐵磁元件及第三底部鐵磁元件，且更包含第三頂部鐵磁元件與第三底部鐵磁元件之間的第三障壁元件，其中第三障壁元件電性分隔第三頂部鐵磁元件與第三底部鐵磁元件。
在一些實施例中，本申請案提供一種用於形成積體晶片的方法，所述方法包含：形成陣列，所述陣列包含多個列及多個行中的多個磁性接面，其中磁性接面包含單獨的頂部鐵磁元件及單獨的底部鐵磁元件，且更包含頂部鐵磁元件與底部鐵磁元件之間的單獨的障壁元件；及將崩潰電壓單獨地施加在所述陣列的第一部分中的第一磁性接面上而非所述陣列的第二部分，其中所述崩潰電壓損壞第一磁性接面的障壁元件以限定第一磁性接面的頂部鐵磁元件與底部鐵磁元件之間的洩漏路徑。在一些實施例中，所述施加在超過約100攝氏度的溫度下執行。在一些實施例中，所述形成陣列包含：沈積底部鐵磁層；將障壁層沈積於所述底部鐵磁層上；將頂部鐵磁層沈積於所述障壁層上；以及將底部鐵磁層、障壁層以及頂部鐵磁層圖案化成陣列。在一些實施例中，所述陣列的第一部分處於陣列的邊緣處，且陣列的第二部分完全偏離陣列的每一邊緣。
在一些實施例中，本申請案提供一種用於讀取記憶體陣列的方法，所述方法包含：提供陣列，所述陣列包含多個列及多個行中的多個磁性接面，其中磁性接面包含單獨的頂部鐵磁元件及單獨的底部鐵磁元件，且更包含頂部鐵磁元件與底部鐵磁元件之間的單獨的障壁元件；藉由對穿過陣列的第一磁性接面的第一電流及穿過陣列的第二磁性接面的第二電流進行平均來產生參考電流；以及將穿過陣列中的第三磁性接面的讀取電流與參考電流進行比較以感測第三磁性接面的狀態，其中第一磁性接面的障壁元件電性分隔第一磁性接面的頂部鐵磁元件與底部鐵磁元件，並且其中第二磁性接面的障壁元件包含限定在第二磁性接面的頂部鐵磁元件與底部鐵磁元件之間的洩漏路徑的缺陷。在一些實施例中，第一磁性接面的頂部鐵磁元件及底部鐵磁元件具有平行磁化。在一些實施例中，第一磁性接面的頂部鐵磁元件及底部鐵磁元件具有反向平行磁化。在一些實施例中，第三磁性接面的障壁元件電性分隔第三磁性接面的頂部鐵磁元件與底部鐵磁元件。在一些實施例中，第三磁性接面的障壁元件包含限定在第三磁性接面的頂部鐵磁元件與底部鐵磁元件之間的洩漏路徑的缺陷。在一些實施例中，所述方法更包含：對沿陣列的列延伸的字元線進行偏壓以選擇所述列，其中第二磁性接面處於所述列中；以及對沿陣列的行延伸的位元線進行偏壓以在沿所述行延伸的源極線處產生第二電流，其中第二磁性接面處於所述行中。
前文概述若干實施例的特徵，從而使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應理解，其可易於使用本揭露作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
100、400A、400B、400C、900B、1200、1200B、1200C、1200D、1300A、1300B、1300C、1300D:頂部佈局圖 102:磁性接面陣列 102a、502a:MTP部分 102b、502b:OTP部分 102c、502c:虛設部分 102d、502d:參考部分 104:磁性接面 104a、MTP:磁性接面 104b:OTP磁性接面 104c:虛設磁性接面 104d:參考磁性接面 200A、200B、300、800A、800B、1500、1600、1700、1800、1900:橫截面視圖 202:崩潰磁性接面 204、304:參考元件 206、306:自由元件 208、308:障壁元件 210:缺陷 212:洩漏路徑 302:未崩潰磁性接面 500、1400A、1400B:示意圖 502:記憶體陣列 504:記憶胞 504c:虛設記憶胞 504a:MTP記憶胞 504b:OTP記憶胞 506:存取電晶體 508:字元線 510:位元線 512:源極線 600A、600B、700:展開示意圖 702:間隙 802:基底 804:源極/汲極區 806:閘極介電層 808:閘極電極 810:導線 812:通孔 814:第一省略號 816:第二省略號 818:第三省略號 900A、1200A:展開頂部佈局圖 902:感測放大器 1000:曲線圖 1002:讀取電路分佈 1002a:反向平行讀取電流分佈 1002b:平行讀取電流分佈 1002c:崩潰讀取電流分佈 1004:讀取電流 1004a:第一參考電流 1004b:第二參考電流 1004c:第三參考電流 1006:MTP讀取裕度 1008:第一OTP讀取裕度 1010:第二OTP讀取裕度 1100、2000:方塊圖 1102、1104a、1104b、1106、2002、2004、2006、2008、2010:動作 1402:列解碼器/驅動器 1404:行解碼器/驅動器 1406:參考電路 1602:內連線結構 1604:下部內連線介電層 1606:虛線橢圓 1802:上部內連線介電層 C1、Cm、Cm'、Cm+1、Cm'+1、Cm+2、CM-1、CM-2、CM-3:列 MJmt、MJot:磁性接面 MJr,ap:反向平行參考磁性接面 MJr,bd:崩潰參考磁性接面 MJr,p:平行參考磁性接面 Iread:讀取電流 Iref:參考電流 Pr:逐列間距 Pc:逐行間距 Rn、Rn+1、Rn+2、RN-1、RN-2、RN-3:列 W、Wmt、Wot:寬度
結合隨附圖式閱讀以下詳細描述會最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵並未按比例繪製。事實上，可出於論述清楚起見而任意地增大或減小各種特徵的尺寸。 圖1示出積體晶片的一些實施例的頂部佈局圖，所述積體晶片包括具有多次可程式化（multi-time-programmable；MTP）部分及一次可程式化（OTP）部分的磁性接面陣列。 圖2A及圖2B示出圖1的OTP部分中的崩潰磁性接面的各種實施例的橫截面視圖。 圖3示出圖1的MTP部分或OTP部分中的未崩潰（unbroken-down）磁性接面的一些實施例的橫截面視圖。 圖4A至圖4C示出其中OTP部分的位置改變的圖1的積體晶片的各種替代實施例的頂部佈局圖。 圖5示出包括具有圖1的磁性接面陣列的記憶體陣列的積體晶片的一些實施例的示意圖。 圖6A及圖6B示出其中每一記憶胞包括多個存取電晶體的圖5的積體晶片的各種替代實施例的展開示意圖。 圖7示出其中記憶體陣列的OTP部分處於記憶體陣列的邊緣處且與記憶體陣列的虛設部分鄰接的圖5的積體晶片的一些實施例的展開示意圖。 圖8A及圖8B示出圖5中的記憶胞的一些實施例的各種橫截面視圖。 圖9A及圖9B示出其中磁性接面陣列進一步具有參考部分的圖1的積體晶片的各種實施例的展開頂部佈局圖。 圖10示出圖9A及圖9B的磁性接面陣列的讀取電流分佈及用於圖9A及圖9B中的參考電流的一些實施例的曲線圖。 圖11示出由圖9A及圖9B的積體晶片執行以讀取磁性接面的狀態的製程的一些實施例的方塊圖。 圖12A至圖12D示出圖9A的積體晶片的各種替代實施例的展開頂部佈局圖。 圖13A至圖13D示出圖9B的積體晶片的各種替代實施例的展開頂部佈局圖。 圖14A及圖14B示出包括圖12A及圖13A的分別具有磁性接面陣列的記憶體陣列的積體晶片的各種實施例的示意圖。 圖15至圖19示出用於形成包括具有MTP部分、OTP部分、虛設部分以及參考部分的記憶體陣列的積體晶片的方法的一些實施例的一系列橫截面視圖。 圖20示出圖15至圖19的方法的一些實施例的方塊圖。
100:頂部佈局圖
102:磁性接面陣列
102a:MTP部分
102b:OTP部分
104:磁性接面
104a:MTP磁性接面
104b:OTP磁性接面
Cm、Cm+1、Cm+2:行
MJmt、MJot:磁性接面
Pr:逐列間距
Pc:逐行間距
Rn、Rn+1、Rn+2:列
Wmt、Wot:寬度

Claims (20)

  1. 一種積體晶片，包括： 陣列，包括多個行及多個列中的多個磁性接面，其中所述多個磁性接面包括第一磁性接面及第二磁性接面，且其中所述第一磁性接面及所述第二磁性接面包括單獨的頂部鐵磁元件及單獨的底部鐵磁元件，且更包括在所述頂部鐵磁元件與所述底部鐵磁元件之間的單獨的障壁元件； 其中所述第一磁性接面的第一障壁元件電性分隔所述第一磁性接面的第一頂部鐵磁元件與第一底部鐵磁元件，且其中所述第二磁性接面的第二障壁元件包括限定在所述第二磁性接面的第二頂部鐵磁元件與第二底部鐵磁元件之間的洩漏路徑的缺陷。
  2. 如申請專利範圍第1項所述的積體晶片，其中所述第一磁性接面偏離所述陣列的邊緣，且所述第二磁性接面處於所述陣列的邊緣處。
  3. 如申請專利範圍第1項所述的積體晶片，更包括： 存取電晶體，具有電性耦合至所述第二磁性接面的所述第二底部鐵磁元件的第一源極/汲極；以及 一對導線，沿所述第二磁性接面所定位的所述陣列的行延伸，其中所述導線分別且電性耦合至所述存取電晶體的第二源極/汲極及所述第二磁性接面的所述第二頂部鐵磁元件。
  4. 如申請專利範圍第3項所述的積體晶片，更包括： 第二存取電晶體，與所述存取電晶體以並聯方式電性耦合。
  5. 如申請專利範圍第1項所述的積體晶片，其中所述第一磁性接面及所述第二磁性接面具有相同寬度。
  6. 如申請專利範圍第1項所述的積體晶片，其中所述第一磁性接面的所述第一障壁元件具有平坦的頂部表面，且其中所述第二磁性接面的所述第二障壁元件具有彎曲的頂部表面。
  7. 如申請專利範圍第1項所述的積體晶片，其中所述多個磁性接面包括第三磁性接面，其與所述第二磁性接面處於所述陣列的同一行中，且其中所述積體晶片更包括： 存取電晶體，位於所述第三磁性接面正下方且與所述第三磁性接面電性分隔。
  8. 如申請專利範圍第1項所述的積體晶片，其中所述多個磁性接面更包括第三磁性接面，且其中所述積體晶片更包括： 參考電路，經組態以藉由對流經所述第一磁性接面及所述第二磁性接面的單獨電流進行平均來產生參考電流；以及 感測放大器，經組態以將所述參考電流與流經所述第三磁性接面的讀取電流進行比較。
  9. 如申請專利範圍第8項所述的積體晶片，其中所述第三磁性接面包括第三頂部鐵磁元件及第三底部鐵磁元件，且更包括所述第三頂部鐵磁元件與所述第三底部鐵磁元件之間的第三障壁元件，且其中所述第三頂部鐵磁元件包括限定在所述第三頂部鐵磁元件與所述第三底部鐵磁元件之間的洩漏路徑的缺陷。
  10. 如申請專利範圍第8項所述的積體晶片，其中所述第三磁性接面包括第三頂部鐵磁元件及第三底部鐵磁元件，且更包括所述第三頂部鐵磁元件與所述第三底部鐵磁元件之間的第三障壁元件，且其中所述第三障壁元件將所述第三頂部鐵磁元件與所述第三底部鐵磁元件電性分隔。
  11. 一種形成積體晶片的方法，所述方法包括： 形成包括多個列及多個行中的多個磁性接面的陣列，其中所述磁性接面包括單獨的頂部鐵磁元件及單獨的底部鐵磁元件，且更包括將所述頂部鐵磁元件與所述底部鐵磁元件隔開的單獨的障壁元件；以及 將崩潰電壓單獨地施加在所述陣列的第一部分中的第一磁性接面上而非所述陣列的第二部分，其中所述崩潰電壓損壞所述第一磁性接面的障壁元件以限定所述第一磁性接面的頂部鐵磁元件與底部鐵磁元件之間的洩漏路徑。
  12. 如申請專利範圍第11項所述的形成積體晶片的方法，其中所述施加在超過約100攝氏度的溫度下執行。
  13. 如申請專利範圍第11項所述的形成積體晶片的方法，其中所述形成所述陣列包括： 沈積底部鐵磁層； 將障壁層沈積於所述底部鐵磁層上； 將頂部鐵磁層沈積於所述障壁層上；以及 將所述底部鐵磁層、所述障壁層以及所述頂部鐵磁層圖案化成所述陣列。
  14. 如申請專利範圍第11項所述的形成積體晶片的方法，其中所述陣列的所述第一部分位於所述陣列的邊緣處，且所述陣列的所述第二部分完全偏離所述陣列的每一邊緣。
  15. 一種讀取記憶體陣列的方法，所述方法包括： 提供包括多個列及多個行的多個磁性接面的陣列，其中所述磁性接面包括單獨的頂部鐵磁元件及單獨的底部鐵磁元件，且更包括所述頂部鐵磁元件與所述底部鐵磁元件之間的單獨的障壁元件； 藉由對穿過所述陣列的第一磁性接面的第一電流及穿過所述陣列的第二磁性接面的第二電流進行平均來產生參考電流；以及 將穿過所述陣列中的第三磁性接面的讀取電流與所述參考電流進行比較以感測所述第三磁性接面的狀態， 其中所述第一磁性接面的障壁元件電性分隔所述第一磁性接面的頂部鐵磁元件與底部鐵磁元件，且其中所述第二磁性接面的障壁元件包括限定在所述第二磁性接面的頂部鐵磁元件與底部鐵磁元件之間的洩漏路徑的缺陷。
  16. 如申請專利範圍第15項所述的讀取記憶體陣列的方法，其中所述第一磁性接面的所述頂部鐵磁元件及所述底部鐵磁元件具有平行磁化。
  17. 如申請專利範圍第15項所述的讀取記憶體陣列的方法，其中所述第一磁性接面的所述頂部鐵磁元件及所述底部鐵磁元件具有反向平行磁化。
  18. 如申請專利範圍第15項所述的讀取記憶體陣列的方法，其中所述第三磁性接面的障壁元件電性分隔所述第三磁性接面的頂部鐵磁元件與底部鐵磁元件。
  19. 如申請專利範圍第15項所述的讀取記憶體陣列的方法，其中所述第三磁性接面的障壁元件包括限定在所述第三磁性接面的頂部鐵磁元件與底部鐵磁元件之間的洩漏路徑的缺陷。
  20. 如申請專利範圍第15項所述的讀取記憶體陣列的方法，更包括： 對沿所述陣列的列延伸的字元線進行偏壓以選擇所述列，其中所述第二磁性接面處於所述列中；以及 對沿所述陣列的行延伸的位元線進行偏壓以在沿所述行延伸的源極線處產生所述第二電流，其中所述第二磁性接面處於所述行中。
TW108130864A 2018-09-21 2019-08-28 積體晶片、其形成方法以及使用其的讀取方法 TWI719611B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862734620P 2018-09-21 2018-09-21
US62/734,620 2018-09-21
US16/410,308 US10878928B2 (en) 2018-09-21 2019-05-13 One-time-programmable (OTP) implementation using magnetic junctions
US16/410,308 2019-05-13

Publications (2)

Publication Number Publication Date
TW202015219A true TW202015219A (zh) 2020-04-16
TWI719611B TWI719611B (zh) 2021-02-21

Family

ID=69725218

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108130864A TWI719611B (zh) 2018-09-21 2019-08-28 積體晶片、其形成方法以及使用其的讀取方法

Country Status (5)

Country Link
US (1) US10878928B2 (zh)
KR (1) KR102290154B1 (zh)
CN (1) CN110943101B (zh)
DE (1) DE102019114219A1 (zh)
TW (1) TWI719611B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI769894B (zh) * 2021-02-12 2022-07-01 台灣積體電路製造股份有限公司 非揮發性記憶體電路與執行編程運作的方法
TWI801885B (zh) * 2020-05-29 2023-05-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11594269B2 (en) 2020-06-19 2023-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. One time programmable (OTP) magnetoresistive random-access memory (MRAM)
JP2022050253A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置
CN112199041B (zh) * 2020-09-24 2022-05-17 浙江驰拓科技有限公司 存储元件、存储电路、数据存取方法及数据存取装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7173846B2 (en) * 2003-02-13 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic RAM and array architecture using a two transistor, one MTJ cell
US8509003B2 (en) * 2011-09-20 2013-08-13 Taiwan Semiconductor Manufacturing Co., Ltd. Read architecture for MRAM
US9245610B2 (en) * 2012-09-13 2016-01-26 Qualcomm Incorporated OTP cell with reversed MTJ connection
US9165631B2 (en) * 2012-09-13 2015-10-20 Qualcomm Incorporated OTP scheme with multiple magnetic tunnel junction devices in a cell
US9805816B2 (en) 2015-04-03 2017-10-31 Headway Technologies, Inc. Implementation of a one time programmable memory using a MRAM stack design
KR102398177B1 (ko) 2015-10-15 2022-05-18 삼성전자주식회사 자기 메모리 장치
US10311928B2 (en) * 2015-10-15 2019-06-04 Samsung Electronics Co., Ltd. Semiconductor devices including reversible and one-time programmable magnetic tunnel junctions
US9614144B1 (en) * 2015-12-21 2017-04-04 International Business Machines Corporation Otp mram
US10210920B1 (en) * 2018-03-27 2019-02-19 Qualcomm Incorporated Magnetic tunnel junction (MTJ) devices with varied breakdown voltages in different memory arrays fabricated in a same semiconductor die to facilitate different memory applications

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI801885B (zh) * 2020-05-29 2023-05-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US11665977B2 (en) 2020-05-29 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction device and method
TWI769894B (zh) * 2021-02-12 2022-07-01 台灣積體電路製造股份有限公司 非揮發性記憶體電路與執行編程運作的方法
US11450395B2 (en) 2021-02-12 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory circuit and method
US11791006B2 (en) 2021-02-12 2023-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory circuit

Also Published As

Publication number Publication date
CN110943101B (zh) 2022-05-10
US10878928B2 (en) 2020-12-29
US20200098440A1 (en) 2020-03-26
KR102290154B1 (ko) 2021-08-19
KR20200034925A (ko) 2020-04-01
DE102019114219A1 (de) 2020-03-26
CN110943101A (zh) 2020-03-31
TWI719611B (zh) 2021-02-21

Similar Documents

Publication Publication Date Title
TWI719611B (zh) 積體晶片、其形成方法以及使用其的讀取方法
US10923648B2 (en) Memory cell, memory array, method of forming and operating memory cell
US7176065B2 (en) Magnetic tunneling junction antifuse device
US7372722B2 (en) Methods of operating magnetic random access memory devices including heat-generating structures
US6980468B1 (en) High density MRAM using thermal writing
TWI749377B (zh) 積體晶片、記憶體單元及其操作方法
US20100118589A1 (en) Non-Volatile Memory Cell with Multiple Resistive Sense Elements Sharing a Common Switching Device
KR20030074459A (ko) 데이터 저장 디바이스 및 그 제조 프로세스
US7755153B2 (en) Structure and method for a magnetic memory device with proximity writing
JP5085073B2 (ja) 磁気記憶素子及びその形成方法
US20210366529A1 (en) Transistorless memory cell
US10651235B1 (en) 2-transistor 2-magnetic tunnel junction (2T2MTJ) MRAM structure
US20060278908A1 (en) Write line design in MRAM
US10374152B2 (en) Magnetic tunnel junction based anti-fuses with cascoded transistors
US8035145B2 (en) Magnetic memory device
JP2008283145A (ja) 磁気ランダムアクセスメモリおよびその製造方法
KR100979350B1 (ko) 마그네틱 램 및 그 제조 방법
TWI698866B (zh) 寫入磁性隨機存取記憶體的方法
US11056535B2 (en) Non-volatile memory element arrays in a wheatstone bridge arrangement