KR20200034925A - 자기 접합부를 사용한 1회 프로그램 가능(otp) 구현 - Google Patents

자기 접합부를 사용한 1회 프로그램 가능(otp) 구현 Download PDF

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Abstract

본 출원의 다양한 실시예는 자기 접합부를 사용한 1회 프로그램 가능한(OTP) 구현예에 관한 것이다. 일부 실시예에서, 어레이는 복수의 열 및 복수의 행 내의 복수의 자기 접합부를 포함하고, 상기 복수의 자기 접합부는 제1 자기 접합부 및 제2 자기 접합부를 포함한다. 상기 제1 자기 접합부 및 제2 자기 접합부는 개별 상부 강자성 엘리먼트 및 개별 하부 강자성 엘리먼트를 포함하고, 상기 상부 강자성 엘리먼트와 하부 강자성 엘리먼트 사이에 개별 배리어 엘리먼트를 더 포함한다. 상기 제1 자기 접합부의 제1 배리어 엘리먼트는 상기 제1 자기 접합부의 제1 상부 강자성 엘리먼트와 제1 하부 강자성 엘리먼트를 전기적으로 분리한다. 상기 제2 자기 접합부의 제2 배리어 엘리먼트는 파괴됨으로써, 상기 제2 자기 접합부의 제2 상부 강자성 엘리먼트와 제2 하부 강자성 엘리먼트 사이에 누설 경로를 규정하는 결함을 갖는다. 파괴 상태는 1회 프로그래밍된 상태에 대응하며, 작은 크기에도 고온 변화에 영향을 받지 않는다.

Description

자기 접합부를 사용한 1회 프로그램 가능(OTP) 구현{ONE-TIME PROGRAMMABLE(OTP) IMPLEMENTATION USING MAGNETIC JUNCTIONS}
본 출원은 2018년 9월 21일자로 출원된 미국 가출원 제62/734,620호의 이익을 주장하며, 그 내용은 전체가 본원에 참고로 인용되어 있다.
많은 현대의 전자 장치는 비휘발성 메모리를 포함한다. 비휘발성 메모리는 전원이 공급되지 않아도 데이터를 유지하는 메모리이다. 비휘발성 메모리는 1회 프로그램 가능(one-time-programmable; OTP) 메모리 및 자기 저항 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM)를 포함한다. OTP 메모리는 한 번만 프로그래밍 가능한 읽기 전용 메모리이다. MRAM은 차세대 비휘발성 메모리의 유망한 후보이다. MRAM 셀은 2개의 강자성 소자 사이에 배리어층(barrier layer)을 포함하는 자기 접합부(magnetic junction)를 사용하여 데이터를 저장한다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 복수 회 프로그램 가능(multi-time-programmable; MTP) 부분 및 1회 프로그래밍 가능(OTP) 부분을 갖는 자기 접합 어레이를 포함하는 집적 칩의 일부 실시예의 상부 레이아웃을 예시한다.
도 2a 및 도 2b는 도 1의 OTP 부분에서의 파단된 자기 접합부의 다양한 실시예의 단면도를 예시한다.
도 3은 도 1의 MTP 또는 OTP 부분에서의 파손되지 않은 자기 접합부의 일부 실시예의 단면도를 예시한다.
도 4a~4c는 OTP 부분의 위치가 변화되는 도 1의 집적 칩의 다양한 대안적인 실시예의 상부 레이아웃을 예시한다.
도 5는 도 1의 자기 접합 어레이를 갖는 메모리 어레이를 포함하는 집적 칩의 일부 실시예의 개략도이다.
도 6a 및 도 6b는 각각의 메모리 셀이 다중 액세스 트랜지스터를 포함하는 도 5의 집적 칩의 다양한 대안적인 실시예의 확대된 개략도를 예시한다.
도 7은 메모리 어레이의 OTP 부분이 메모리 어레이의 에지에 있고 메모리 어레이의 더미 부분에 인접하는 도 5의 집적 칩의 일부 실시예의 확대된 개략도를 예시한다.
도 8a 및 도 8b는 도 5의 메모리 셀의 일부 실시예의 다양한 단면도를 예시한다.
도 9a 및 도 9b는 자기 접합 어레이가 추가로 기준부를 갖는 도 1의 집적 칩의 다양한 실시예의 확대된 상부 레이아웃을 예시한다.
도 10은 도 9a 및 도 9b의 자기 접합 어레이에 대한 판독 전류 분포 및 도 9a 및 도 9b에 사용되는 기준 전류의 일부 실시예의 그래프를 예시한다.
도 11은 자기 접합부의 상태를 판독하기 위해 도 9a 및 도 9b의 집적 칩에 의해 수행되는 프로세스의 일부 실시예의 블록도를 예시한다.
도 12a~12d는 도 9a의 집적 칩의 다양한 대안적인 실시예의 확대된 상부 레이아웃을 예시한다.
도 13a~13d는 도 9b의 집적 칩의 다양한 대안적인 실시예의 확장된 상부 레이아웃을 예시한다.
도 14a 및 도 14b는 도 12a 및 도 13a의 자기 접합 어레이를 갖는 메모리 어레이를 포함하는 집적 칩의 다양한 실시예의 개략도이다.
도 15~19는 MTP 부분, OTP 부분, 더미 부분 및 기준 부분을 갖는 메모리 어레이를 포함하는 집적 칩을 형성하기 위한 방법의 일부 실시예의 일련의 단면도를 예시한다.
도 20은 도 15~19의 방법의 일부 실시예의 블록도를 예시한다.
본 개시 내용은 본 개시 내용의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 엘리먼트(들) 또는 특징부(들)에 대한 하나의 엘리먼트 또는 특징부의 관계를 기술하는 설명의 용이함을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
집적 회로(integrated circuit; IC)는 자기 저항 랜덤 액세스 메모리(MRAM) 어레이 및 1회 프로그래밍 가능(OTP) 메모리 어레이를 포함할 수 있다. 일부 실시예에서, OTP 메모리 어레이는 MRAM 어레이와 별개로 형성된다. 그러나, 이것은 높은 비용을 초래하고 공정의 복잡성을 증가시킨다. 다른 실시예에서, OTP 메모리 어레이는 퓨즈, 안티퓨즈(antifuse), 기록 회로 또는 이들의 임의의 조합에 의해 기록-잠금되는 MRAM 어레이의 OTP 부분으로서 형성된다.
OTP 메모리 어레이가 MRAM 어레이의 OTP 부분으로서 형성되는 경우, MRAM 어레이의 OTP 부분 또는 MRAM 어레이의 복수 회 프로그래밍 가능(MTP) 부분에 관계없이, MRAM 어레이의 자기 접합부는 전형적으로 동일한 크기를 갖는다. 또한, MRAM 어레이의 OTP 부분 또는 MRAM 어레이의 MTP 부분에 관계없이, MRAM 어레이의 자기 접합부는 전형적으로 MRAM 어레이 전체에 걸쳐 균일하거나 실질적으로 균일 한 피치를 갖는다. 상이한 크기 및/또는 피치를 갖는 자기 접합부를 형성하는 것은 공정의 복잡성을 초래하고 공정 윈도우를 감소시켜 수율이 감소된다. 그러나, MRAM 어레이의 자기 접합부가 동일한 크기 및 피치로 구속되는 경우, 위와 같이 도전이 발생한다.
크기가 작은 자기 접합부는 저장된 데이터를 고온에서 유지할 수 없다. 작은 자기 접합부는, 예를 들어, 약 75 나노미터 이하의 폭을 가질 수 있다. 고온은 약 100℃를 초과하는 온도를 포함하며, 예를 들어 IC를 인쇄 회로 기판(printed circuit board; PCB)에 본딩하는데 사용되는 리플로우(reflow)(즉, 고온 베이킹) 중에 발생할 수 있다. 또한, 크기가 큰 자기 접합부는 저장된 데이터를 고온에서 유지할 수 있지만, 크기가 큰 자기 접합부는 확장 가능하지 않으므로 높은 전류 소모로 인해 큰 액세스 트랜지스터를 유도한다. 예를 들어, 큰 자기 접합부는 약 75 나노미터보다 큰 폭을 가질 수 있다. 큰 자기 접합부 및 큰 액세스 트랜지스터는 결국 MRAM 어레이 전체에 걸쳐 큰 셀 피치를 유도한다.
본 출원의 다양한 실시예들은 자기 접합부를 사용한 OTP 구현에 관한 것이다. 일부 실시예에서, 어레이는 복수의 열 및 복수의 행 내의 복수의 자기 접합부를 포함하고, 복수의 자기 접합부는 제1 자기 접합부 및 제2 자기 접합부를 포함한다. 제1 및 제2 자기 접합부는 개별적인 상부 강자성 엘리먼트 및 개별 하부 강자성 엘리먼트를 포함하고, 상부 강자성 엘리먼트와 하부 강자성 엘리먼트 사이에 개별 배리어 엘리먼트를 더 포함한다. 제1 자기 접합부의 제1 배리어 엘리먼트는 제1 자기 접합부의 제1 상부 강자성 엘리먼트와 제1 하부 강자성 엘리먼트를 전기적으로 분리한다. 제1 상부 강자성 엘리먼트 및 하부 강자성 엘리먼트가 병렬 상태 또는 역-병렬 상태에 있는지 여부에 따라, 제1 자기 접합부는 제1 데이터 상태 또는 제2 데이터 상태에 있다. 제2 자기 접합부의 제2 배리어 엘리먼트는 파괴(breakdown)를 경험한 상태가 되므로, 제2 자기 접합부의 제2 상부 강자성 엘리먼트와 제2 하부 강자성 엘리먼트 사이에 누설 경로를 규정하는 결함을 갖는다. 결함은 예를 들어, 제2 배리어 엘리먼트의 강력한 및/또는 영구적인 파괴에 대응할 수 있다.
제2 자기 접합부가 파괴 상태(여기에서의 경우) 또는 비파괴 상태에 있는지 여부에 따라, 제2 자기 접합부는 제1 데이터 상태 또는 제2 데이터 상태에 있다. 또한, 파괴가 영구적일 때, 제2 자기 접합부는 OTP이며, 심지어 작은 크기에서도 고온(예를 들어, 리플로우 시의 온도)에서 상태 변화되지 않는다. 따라서, 자기 접합부의 파괴된 상태는 작은 크기로 크기 조정 가능하고 고온에 민감하지 않은 OTP 메모리 셀을 형성하는데 사용될 수 있다. 또한, 자기 접합부의 파괴 상태를 사용하면 OTP 메모리 셀이 불균일성에 덜 민감하도록 큰 판독 윈도우가 유도된다. 이것은 결국 OTP 메모리 셀을 더미 셀과 함께 및/또는 더미 셀 대신에 어레이의 에지에 배치되게 할 수 있다. 더미 셀은, 표준 메모리 셀의 신뢰성있는 동작에 불리한 에지에서 불균일도가 높기 때문에, 전형적으로 에지로부터 표준 메모리 셀을 오프셋시키도록 어레이의 에지에 배치되는 사용되지 않는 메모리 셀이다.
도 1을 참조하면, 자기 접합 어레이(102)를 포함하는 집적 칩의 일부 실시예의 상부 레이아웃(100)이 제공된다. 일부 실시예에서, 상부 레이아웃(100)에는 자기 접합 어레이(102)의 일부만이 예시된다. 자기 접합 어레이(102)는 자기 접합 어레이(102)의 MTP 부분(102a)과 자기 접합 어레이(102)의 OTP 부분(102b) 사이에 분포된 다수의 자기 접합부(104)를 포함한다. 예시의 용이함을 위해, 자기 접합부(104)의 일부만이 부호 104로 표시되어 있다. 일부 실시예에서, OTP 부분(102b)은 자기 접합 어레이(102)의 에지에 있다.
자기 접합부(104)는 복수의 열 및 복수의 행으로 제공된다. 복수의 열은 열(Cm), 열(Cm+1), 열(Cm+2)을 포함하며, 여기서 m은 열 번호를 나타내는 정수 변수이다. 복수의 행은 행(Rn), 행(Rn+1), 행(Rn+2)을 포함하며, 여기서 n은 행 번호를 나타내는 정수 변수이다. 자기 접합부(104)는 개별 기준 엘리먼트(미도시) 및 개별 자유 엘리먼트(미도시)를 포함하고, 개별 기준 엘리먼트와 개별 자유 엘리먼트 사이에 개재된 개별 배리어 엘리먼트(미도시)를 더 포함한다. 자기 접합부(104)는 예를 들어, 자기 터널 접합부(magnetic tunnel junction; MTJ), 스핀 밸브 또는 일부 다른 적절한 자기 접합부이거나 이를 포함할 수 있다.
MTP 부분(102a)의 자기 접합부(104a)(즉, MTP 자기 접합부(104a))는 각각의 기준 엘리먼트 및 자유 엘리먼트의 자화에 따라 그 상태가 변하는 다소의 데이터를 저장한다. 예를 들어, MTP 자기 접합부는 개별 기준 엘리먼트 및 자유 엘리먼트의 자화가 병렬일 때 낮은 저항(제1 데이터 상태에 대응)을 가질 수 있고, 개별 기준 및 자유 엘리먼트의 자화가 역병렬(anti-parallel)일 때 높은 저항(제2 데이터 상태에 대응)을 가질 수 있다. 또한, MTP 자기 접합부(104a)는 개별 기준 엘리먼트에 대해 개별 자유 엘리먼트의 자화를 변화시킴으로써 여러 번 프로그래밍되고 소거될 수 있다. 따라서, MTP 자기 접합부(104a)는 MRAM에 사용될 수 있다. 용이한 예시를 위해, MTP 자가 접합부(104a)의 일부만이 104a로 지시되어 있다.
OTP 부분(102b) 내의 자기 접합부(104b)(즉, OTP 자기 접합부(104b))는 개별 배리어 엘리먼트가 파괴되었는지 여부에 따라 그 상태가 변화되는 다소의 데이터를 각각 저장한다. 예를 들어, OTP 자기 접합부는 개별 배리어 엘리먼트가 파괴되었을 때 제1 데이터 상태를 가지며 그렇지 않으면 제2 데이터 상태를 가질 수 있다. 파괴는 개별 배리어 엘리먼트에 결함을 유발하여 개별 기준 엘리먼트와 개별 자유 엘리먼트 사이에서 누설 전류가 흐를 수 있다. 따라서, OTP 자기 접합부는 제1 데이터 상태에서 낮은 저항을, 제2 데이터 상태에서는 높은 저항을 갖는다. 또한, OTP 자기 접합부(104b)는 각각 개별 배리어 엘리먼트의 파괴에 의해 오직 한 번만 프로그래밍될 수 있다. 파괴는 예를 들어, 영구적 및/또는 비가역적일 수 있다. 따라서, OTP 자기 접합부(104b)는 일단 프로그래밍되면 낮은 저항을 가지며, 따라서 안티퓨즈(anti-fuse)로서 사용될 수 있다. 예시의 용이함을 위해, 일부 OTP 자기 접합부(104b)만이 104b로 표시되어 있다.
파괴에 의해 OTP 자기 접합부(104b)를 프로그래밍함으로써, OTP 자기 접합부(104b)의 프로그래밍된 상태는 OTP 자기 접합부(104b)가 작은 크기를 가질 때에도 고온에서 지속될 수 있다. 따라서, 자기 접합 어레이(102)는 작은 크기로 축소될 수 있고, OTP 자기 접합부(104b)는 여전히 고온에서 사용될 수 있다. 예를 들어, 고온은 다른 온도이거나 약 100℃ 또는 125℃ 이상의 온도를 포함할 수 있고 및/또는 예를 들어, 집적 칩을 PCB에 접합하는 데 적용되는 리플로우(예를 들어, 고온 베이킹) 중에 발생할 수 있다. 그러나, 다른 온도도 허용된다. 예를 들어, OTP 자기 접합부(104b)는 OTP 자기 접합부(104b)의 폭(Wot)이 약 75 나노미터, 70 나노미터, 60 나노미터 또는 일부 다른 적절한 값 이하일 때 작은 크기일 수 있다. 또한, 파괴에 의해 OTP 자기 접합부(104b)를 프로그래밍함으로써, 프로그래밍된 OTP 자기 접합부의 판독 전류와 프로그래밍되지 않은 OTP 자기 접합부의 판독 전류 간의 차이가 크다. 위에서의 큰 차이로 인해 OTP 자기 접합부(104b)의 상태가 신뢰성 있게 감지될 수 있고, 예를 들어 약 8 마이크로 암페어 이상이거나 및/또는 예를 들어 약 8~18 마이크로 암페어 일 수 있다. 그러나, 다른 값도 허용 가능하다.
자기 접합 어레이(102)를 MTP 부분(102a) 및 OTP 부분(102b) 모두로 형성함으로써, OTP 부분(102b)은 상이한 칩 구성에 대해 용이하게 팽창되거나 수축될 수 있다. 예를 들어, OTP 부분(102b)은 전기적 및/또는 동적으로 확장되거나 축소될 수 있다. 또한, 자기 접합 어레이(102)를 MTP 부분(102a) 및 OTP 부분(102b)의 모두로 형성함으로써, MTP 어레이와 OTP 어레이를 동시에 형성할 수 있다. 이것은 결국, MTP 어레이와 OTP 어레이를 분리적으로 형성하는 것에 비해 제조 비용과 공정 복잡성을 감소시킨다. 또한, 자기 접합 어레이(102)를 MTP 부분(102a) 및 OTP 부분(102b) 모두로 형성함으로써, MTP 어레이 및 OTP 어레이를 분리적으로 형성하는 것에 비해 칩 면적이 감소된다.
일부 실시예에서, 자기 접합부(104)는 MTP 부분(102a) 또는 OTP 부분(102b)에 관계없이 공통 크기를 공유한다. 예를 들어, OTP 자기 접합부(104b)의 폭(Wot)은 MTP 자기 접합부(104a)의 폭(Wmt)과 동일할 수 있다. 일부 실시예에서, 자기 접합 어레이(102)의 행방향 피치(Pr)는 MTP 부분(102a)과 OTP 부분(102b) 및/또는 그 사이에 관계없이 자기 접합 어레이(102) 전체에 걸쳐 균일하다. 유사하게, 일부 실시예에서, 자기 접합 어레이(102)의 열방향 피치(Pc)는 MTP 부분(102a)과 OTP 부분(102b) 및/또는 그 사이에 관계없이 자기 접합 어레이(102) 전체에 걸쳐 균일하다.
OTP 자기 접합부(104b)의 폭(Wot)이 축소함에 따라, OTP 자기 접합부(104b)의 개별 배리어 엘리먼트는 더 적은 전류로 파괴될 수 있다. 감소된 전류로 인해, 자기 접합부(104)와 관련된 액세스 트랜지스터(미도시)는 크기가 감소될 수 있다. 자기 접합부(104)의 크기 감소 및 액세스 트랜지스터의 크기 감소로 인해, 행방향 피치(Pr) 및 열방향 피치(Pc)는 감소될 수 있다. 또한, 자기 접합 어레이(102)의 칩 면적이 감소될 수 있다. 감소된 칩 면적으로 인해, 웨이퍼 당 더 많은 단위의 집적 칩이 제조될 수 있고 및/또는 집적 칩이 단위 면적당 더 많은 회로 엘리먼트를 포함할 수 있다.
일부 실시예에서, 행(Rn) 및 행(Rn+2)에서의 OTP 자기 접합부는 파괴된 상태에 있고, 행(Rn+1)에서의 OTP 자기 접합부는 비파괴 상태에 있거나, 그 반대의 경우일 수 있다. 일부 실시예에서, 행(Rn) 및 행(Rn+1)에서의 OTP 자기 접합부는 파괴된 상태에 있고, 행(Rn+2)에서의 OTP 자기 접합부는 비파괴 상태에 있거나, 그 반대의 경우일 수 있다. 일부 실시예에서, 행(Rn+1) 및 행(Rn+2)에서의 OTP 자기 접합부는 파괴된 상태에 있고, 행(Rn)에서의 OTP 자기 접합부는 비파괴 상태에 있거나, 그 반대의 경우일 수 있다. 일부 실시예에서, 행(Rn) 내지 행(Rn+2)에서의 OTP 자기 접합부는 동일한 상태(예, 파괴 상태 또는 비파괴 상태)를 갖는다.
도 2a 및 도 2b를 참조하면, 도 1의 파괴된 자기 접합부(202)의 다양한 실시예의 단면도(200A, 200B)가 제공된다. 파괴된 자기 접합부(202)는 예를 들어 도 1의 각각의 프로그래밍된 OTP 자기 접합부를 나타낼 수 있고 및/또는 예를 들어, MTJ, 스핀 밸브 또는 일부 다른 적절한 자기 접합부일 수 있다. 파괴된 자기 접합부(202)는 기준 엘리먼트(204), 자유 엘리먼트(206), 및 배리어 엘리먼트(208)를 포함한다. 배리어 엘리먼트(208)는 비자성이고, 기준 엘리먼트(204)와 자유 엘리먼트(206) 사이에 개재된다. 기준 엘리먼트(204)와 자유 엘리먼트(206)는 강자성이다. 또한, 기준 엘리먼트(204)는 고정된 자화를 갖는 반면, 자유 엘리먼트(206)는 변경이 "자유로운" 자화를 갖는다.
파괴된 자기 접합부(202)는 파괴되지 않은 자기 접합부와 비교하여 비정상적인 구조를 갖는다. 비정상적인 구조의 일부로서, 배리어 엘리먼트(208)는 기준 엘리먼트(204)로부터 자유 엘리먼트(206)까지 하나 이상의 누설 경로(212)를 규정하는 하나 이상의 결함(210)을 포함한다. 결함(들)(212)은 배리어 엘리먼트(208)에 예를 들어, 캐리어 트랩, 도전 필라멘트, 일부 다른 적절한 결함(들) 또는 이들의 조합이거나 이들을 포함할 수 있다.
도 2a의 횡단면도(200A)에 의해 예시된 바와 같이, 배리어 엘리먼트(208)는 기준 엘리먼트(204)가 위로 돌출하는 위치에서 재료가 소실되어 있다. 또한, 누설 경로(212)는 돌출부에서 기준 엘리먼트(204)와 자유 엘리먼트(206) 사이에서 연장된다. 배리어 엘리먼트(208)는, 예를 들어, 소실된 재료일 수 있고 및/또는 강력한 파괴(hard breakdown)로 인해 누설 경로(212)를 가질 수 있다. 이와 같이, 누설 경로(212)를 규정하는 결함(210)은, 예를 들어, 배리어 엘리먼트(208) 내의 도전 필라멘트일 수 있거나 배리어 엘리먼트에 도전 필라멘트를 포함할 수 있다.
도 2b의 횡단면도(200B)에 의해 예시된 바와 같이, 배리어 엘리먼트(208)는 비틀려서 불균일한 두께가 된다. 또한, 누설 경로(212)는 배리어 엘리먼트(208)의 얇은 영역에서 기준 엘리먼트(204)와 자유 엘리먼트(206) 사이에서 연장된다. 예를 들어, 배리어 엘리먼트(208)는 비틀려질 수 있고 및/또는 소프트한 파괴로 인해 누설 경로(212)를 가질 수 있다. 이와 같이, 누설 경로(212)를 규정하는 결함(210)은 예를 들어, 배리어 엘리먼트(208) 내의 캐리어 트랩일 수 있거나 배리어 엘리먼트에 캐리어 트랩을 포함할 수 있다.
일부 실시예에서, 배리어 엘리먼트(208)는 배리어 엘리먼트(208)를 통한 전자의 양자 기계적 터널링을 선택적으로 허용하는 터널 배리어이다. 예를 들어, 양자 기계적 터널링은 기준 엘리먼트(204)와 자유 엘리먼트(204, 206)가 병렬 자화를 가질 때 허용될 수 있고, 기준 엘리먼트(204)와 자유 엘리먼트(206)가 역병렬 자화를 가질 때 차단될 수 있다. 배리어 엘리먼트(208)는 예를 들어, 비정질 배리어, 결정질 배리어 또는 일부 다른 적절한 절연 및/또는 터널 배리어 물질일 수 있거나 이를 포함할 수 있다. 비정질 배리어는 예를 들어, 알루미늄 산화물(예, AlOx), 티타늄 산화물(예, TiOx) 또는 일부 다른 적합한 비정질 배리어이거나 이를 포함할 수 있다. 결정질 배리어는 망간 산화물(예, MgO), 스피넬(예, MgAl2O4), 또는 다른 적절한 결정질 배리어이거나 이를 포함할 수 있다. 대안적으로(예를 들어, 파괴된 자기 접합부(202)가 스핀 밸브인 경우), 배리어 엘리먼트(208)는 예를 들어, 비자성 금속 또는 다른 적절한 배리어이거나 이를 포함할 수 있다. 비자성 금속의 예로는 구리, 금, 은, 알루미늄, 납, 주석, 티타늄, 아연, 황동, 청동 또는 기타 적절한 비자성 금속(들)을 포함한다.
일부 실시예에서, 기준 엘리먼트(204)는 코발트 철(예, CoFe), 코발트 철 붕소(예, CoFeB) 또는 일부 다른 적절한 강자성 재료(들) 또는 이들의 임의의 조합이거나 이들을 포함한다. 일부 실시예에서, 기준 엘리먼트(204)는 반 강자성 엘리먼트(미도시)에 인접하고 및/또는 합성 반 강자성(SAF) 엘리먼트(미도시)의 일부이거나 이에 인접한다. 일부 실시예에서, 자유 엘리먼트(206)는 코발트 철(예, CoFe), 코발트 철 붕소(예, CoFeB) 또는 일부 다른 적절한 강자성 재료(들) 또는 이들의 임의의 조합이거나 이들을 포함한다.
도 3을 참조하면, 도 1의 비파괴 자기 접합부(302)의 일부 실시예의 단면도(300)가 제공된다. 파괴되지 않은 자기 접합부(302)는 예를 들어 도 1의 MTP 자기 접합부(104a) 각각 및/또는 도 1의 프로그래밍되지 않은 OTP 자기 접합부 각각을 나타낼 수 있다. 또한, 비파괴 자기 접합부(302)는 예컨대, MTJ, 스핀 밸브, 또는 일부 다른 적절한 자기 접합부일 수 있다. 비파괴 자기 접합부(302)는 기준 엘리먼트(304), 자유 엘리먼트(306) 및 배리어 엘리먼트(308)를 포함한다. 배리어 엘리먼트(308)는 비자성이며, 기준 엘리먼트(304)와 자유 엘리먼트(306) 사이에 개재된다. 도 2a 및 도 2b에서의 배리어 엘리먼트(208)에 비해, 배리어 엘리먼트(308)는 결함이 없거나 실질적으로 없으며, 균일하거나 실질적으로 균일한 두께를 갖는다. 기준 엘리먼트(304)와 자유 엘리먼트(306)는 강자성이다. 또한, 기준 엘리먼트(304)는 고정된 자화를 갖지만, 자유 엘리먼트(306)는 변경이 "자유로운" 자화를 갖는다.
일부 실시예에서, 배리어 엘리먼트(308)는 배리어 엘리먼트(308)를 통한 전자의 양자 기계적 터널링을 선택적으로 허용하는 터널 배리어이다. 일부 실시예에서, 배리어 엘리먼트(308)는 도 2a 및 도 2b의 배리어 엘리먼트(208)와 동일한 또는 실질적으로 동일한 재료 조성을 갖는다.
일부 실시예에서, 기준 엘리먼트(304)는 반 강자성 엘리먼트(미도시)에 인접한다. 일부 실시예에서, 기준 엘리먼트(304)는 SAF 엘리먼트(미도시)의 일부이거나 그엇에 인접한다. 일부 실시예에서, 기준 엘리먼트(304)는 도 2a 및 도 2b의 기준 엘리먼트(204)와 동일하거나 실질적으로 동일한 재료 구성을 가지며, 및/또는 자유 엘리먼트(306)는 도 2a 및 도 2b의 자유 엘리먼트(306)와 동일하거나 실질적으로 동일한 재료 조성을 갖는다.
한편, 도 2a 및 도 2b는 기준 엘리먼트(204) 및 자유 엘리먼트(206)가 각각 배리어 엘리먼트(208)의 아래 및 위에 있는 것으로 예시하고 있지만, 기준 엘리먼트(204) 및 자유 엘리먼트(206)는 대안적으로 각각 배리어 엘리먼트(208)의 위 및 아래에 있을 수 있다. 유사하게, 도 3은 기준 엘리먼트(304) 및 자유 엘리먼트(306)가 각각 배리어 엘리먼트(308)의 아래 및 위에 있는 것으로 예시하고 있지만, 기준 엘리먼트(304) 및 자유 엘리먼트(306)는 대안적으로 각각 배리어 엘리먼트(308)의 위 및 아래에 있을 수 있다.
도 4a~4c를 참조하면, 자기 접합 어레이(102)의 OTP 부분(102b)의 위치가 변화되는 도 1의 집적 칩의 다양한 대안적인 실시예의 상부 레이아웃(400A~400F)이 제공된다. 도 4a의 상부 레이아웃(400A)에 의해 예시된 바와 같이, OTP 부분(102b)은 MTP 부분(102a)의 우측에 있다. 도 4b의 상부 레이아웃(400B)에 의해 예시된 바와 같이, OTP 부분(102b)은 MTP 부분(102a) 위에 있다. 도 4c의 상부 레이아웃(400C)에 의해 예시된 바와 같이, OTP 부분(102b)은 MTP 부분(102a) 아래에 있다.
도 5를 참조하면, 도 1의 자기 접합 어레이(102)를 갖는 메모리 어레이(502)를 포함하는 집적 칩의 일부 실시예에 대한 개략도(500)가 제공된다. 일부 실시예에서, 메모리 어레이(502)의 일부만이 예시되어 있다. 메모리 어레이(502)는 메모리 어레이(502)의 MTP 부분(502a)과 메모리 어레이(502)의 OTP 부분(502b) 사이에 분포된 다수의 메모리 셀(504)을 포함한다. 예시의 용이함을 위해, 메모리 셀(504)의 일부만이 504로 지시된다.
메모리 셀(504)은 복수의 열 및 복수의 행으로 제공된다. 복수의 열은 열(Cm), 열(Cm+1), 열(Cm+2)을 포함하며, 여기서 m은 열 번호를 나타내는 정수 변수이다. 복수의 행은 행(Rn), 행(Rn+1), 행(Rn+2)을 포함하며, 여기서 n은 행 번호를 나타내는 정수 변수이다. 메모리 셀(504)은 개별 액세스 트랜지스터(506) 및 개별 자기 접합부(104)를 포함한다. 예시의 용이함을 위해, 액세스 트랜지스터(506)의 일부만이 506으로 지시되고, 자기 접합부(104)의 일부만이 104로 지시된다. 자기 접합부(104)는 여러 데이터를 나타내는 가변 저항을 갖는다. 자기 접합부(104)는 예를 들어, MTJ, 스핀 밸브 또는 일부 다른 적절한 자기 접합부일 수 있다. 액세스 트랜지스터(506)은 예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET), 일부 다른 적절한 절연 게이트 전계 효과 트랜지스터(insulated-gate field-effect transistor; IGFET), 또는 일부 다른 적절한 트랜지스터일 수 있다.
MTP 부분(502a)의 메모리 셀(504a)(즉, MTP 메모리 셀(504a))은 각각 개별 자기 접합부(MJmt)의 자화에 따라 그 상태가 변하는 데이터를 저장한다. 예시의 용이함을 위해, MTP 메모리 셀(504a) 중 단지 하나만이 개별적으로 504a로 지시된다. MTP 메모리 셀(504a)의 개별 자기 접합부(MJmt)는 예를 들어, 도 1과 관련하여 설명된 MTP 자기 접합부(104a) 및/또는 도 3에 예시되고 설명된 비파괴 자기 접합부(302)와 같을 수 있다. 일부 실시예에서, 메모리 어레이(502)의 MTP 부분(502a)은 도 1의 자기 접합 어레이(102)의 MTP 부분(102a)을 포함한다.
OTP 부분(502b)의 메모리 셀(504b)(즉, OTP 메모리 셀(504b)) 각각은 개별 자기 접합부(MJot)의 파괴 여부에 따라 그 상태가 변하는 데이터를 저장한다. 예시의 용이함을 위해, OTP 메모리 셀(504b) 중 오직 하나만이 개별적으로 504b로 지시된다. OTP 메모리 셀(504b)의 개별 자기 접합부(MJot)는 예컨대 도 1과 관련하여 설명된 OTP 자기 접합부(104b)와 같을 수 있다. 제1 데이터 상태의 OTP 메모리 셀(504b)의 개별 자기 접합부는 예컨대 도 2a 및 도 2b 중 어느 하나에 예시되고 기술된 파괴된 자기 접합부(202)와 같을 수 있는 반면, 제2 데이터 상태의 OTP 메모리 셀(504b)의 개별 자기 접합부는 도 3에 예시되고 기술된 파괴되지 않은 자기 접합부(302)와 같을 수 있다. 일부 실시예에서, 메모리 어레이(502)의 OTP 부분(502b)은 도 1의 자기 접합 어레이(102)의 OTP 부분(102b)을 포함한다.
워드 라인(508)의 세트는 행 단위 기준으로 메모리 셀(504)의 선택을 용이하게 하는 반면, 비트 라인(510)의 세트 및 소스 라인(512)의 세트는 열 단위 기준으로 선택된 메모리 셀에 대한 판독 및 기록을 용이하게 한다. 설명의 용이함을 위해, 비트 라인(510) 중 일부만이 510으로 표시되고 소스 라인(512) 중 일부만이 512로 표시된다. 워드 라인(508)은 메모리 어레이(502)의 대응하는 행을 따라 측방향으로 연장되고, 대응하는 열의 자기 접합부와 전기적으로 결합된다. 비트 라인(510)은 메모리 어레이(502)의 대응하는 열을 따라 측방향으로 연장되고, 대응하는 열의 자기 접합부와 전기적으로 결합된다. 소스 라인(512)은 메모리 어레이(502)의 대응하는 열을 따라 측방향으로 연장되고, 대응하는 열의 액세스 트랜지스터의 소스와 전기적으로 결합된다.
일부 실시예에서, OTP 메모리 셀은 대응하는 비트 라인 및 대응하는 소스 라인을 각각 약 3.5V 및 0V로 바이어싱하고, 추가로 대응하는 워드 라인을 약 2.4V로 바이어싱하는 것에 의해 프로그래밍된다. 일부 실시예에서, MTP 메모리 셀은 대응하는 비트 라인 및 대응하는 소스 라인을 각각 약 1.8V 및 0V로 바이어싱하고, 추가로 대응하는 워드 라인을 약 2.0V로 바이어싱하는 것에 의해 병렬 상태로 설정된다. 일부 실시예에서, MTP 메모리 셀은 대응하는 비트 라인 및 대응하는 소스 라인을 각각 약 0V 및 약 1.4V로 바이어싱하고 추가로 대응하는 워드 라인을 약 2.4V로 바이어싱하는 것에 의해 역병렬 상태로 설정된다. 그러나, OTP 메모리 셀을 프로그램하고 및/또는 MTP 메모리 셀을 병렬 또는 역병렬 상태로 설정하는 데 다른 전압이 사용될 수 있다.
일부 실시예에서, 메모리 셀(504)은 MTP 부분(502a) 또는 OTP 부분(502b)에 관계없이 공통 크기를 공유한다. 일부 실시예에서, 메모리 어레이(502)의 행방향 피치(Pr)는 MTP 부분(502a)과 OTP 부분(502b) 및/또는 그 사이에 관계없이 메모리 어레이(502) 전체에 걸쳐 균일하다. 유사하게, 일부 실시예에서, 메모리 어레이(502)의 열방향 피치(Pc)는 MTP 부분(502a)과 OTP 부분(502b) 및/또는 그 사이에 관계없이 메모리 어레이(502) 전체에 걸쳐 균일하다. 예를 들어, 행방향 피치(Pr)는 260 nm 이하이며, 및/또는 열방향 피치(Pc)는 예를 들어 220 nm 이하이거나, 그 반대의 경우일 수 있다. 그러나, 행방향 피치(Pr) 및/또는 열방향 피치(Pc)에 대해 다른 값들이 허용 가능하다.
OTP 자기 접합부(Mot)의 폭이 축소함에 따라(예, 도 1의 Wot), OTP 자기 접합부(Mot)의 개별 배리어 엘리먼트는 더 적은 전류로 파괴될 수 있다. 감소된 전류로 인해, 자기 접합부(104)와 관련된 액세스 트랜지스터(506)는 크기가 감소될 수 있다. 자기 접합부(104)의 크기 감소 및 액세스 트랜지스터(506)의 크기 감소로 인해, 행방향 피치(Pr) 및 열방향 피치(Pc)는 감소될 수 있다. 또한, 메모리 어레이(502)의 칩 면적이 감소될 수 있다. 감소된 칩 면적으로 인해, 웨이퍼 당 더 많은 단위의 집적 칩이 제조될 수 있고 및/또는 집적 칩이 단위 면적당 더 많은 회로 엘리먼트를 포함할 수 있다.
도 6a 및 도 6b를 참조하면, OTP 메모리 셀(504b) 각각이 다수의 액세스 트랜지스터(506)을 포함하는 도 5의 집적 칩의 다양한 대안적인 실시예의 확대된 개략도(600A, 600B)가 제공된다. 도 6a의 개략도(600A)에 예시된 바와 같이, OTP 메모리 셀(504b)은 각각 3개의 액세스 트랜지스터를 가질 수 있다. 다른 예로서, 도 6b의 개략도(600B)에 의해 예시된 바와 같이, OTP 메모리 셀(504b)은 각각 2개의 액세스 트랜지스터를 가질 수 있다. 또 다른 예로서, OTP 메모리 셀(504b)은 각각 4개 이상의 액세스 트랜지스터를 가질 수 있다.
OTP 메모리 셀의 다수의 액세스 트랜지스터는 병렬로 전기적으로 연결되고 다수의 행을 가로지른다. OTP 메모리 셀의 다수의 액세스 트랜지스터는 OTP 메모리 셀이 오직 하나의 액세스 트랜지스터를 갖는 경우보다 더 많은 전류가 OTP 메모리 셀의 자기 접합부를 통해 구동될 수 있게 한다. OTP 메모리 셀의 자기 접합부를 프로그래밍하는 것은 프로그래밍이 자기 접합부의 파괴에 의해 달성되고 그러한 파괴가 고전류에 의존하기 때문에, 증가된 전류에 의존할 수 있다.
도 7을 참조하면, OTP 부분(502b)이 메모리 어레이(502)의 에지에 있고 메모리 어레이(502)의 더미 부분(502c)에 인접하는 도 5의 집적 칩의 일부 대안적인 실시예의 확대된 개략도(700)가 제공된다. 예를 들어, OTP 부분(502b) 및 더미 부분(502c)은 모두 메모리 어레이(502)의 열(C1)에 있을 수 있다. 더미 부분(502c)의 메모리 셀(504c)(즉, 더미 메모리 셀(504c))은 전형적으로 균일도가 낮은 미사용 메모리 셀이다. 일부 실시예에서, 더미 메모리 셀(504c)은 MTP 메모리 셀(504a)과 동일한 구조를 갖는다. 다른 실시예에서, 더미 메모리 셀(504c)은 갭(702)에 의해 표시된 바와 같이 전기적으로 분리된 자기 접합부 및 액세스 트랜지스터를 갖는다. 설명의 용이함을 위해, 더미 메모리 셀(504c) 중 하나만이 504c로 표시되고, 갭(702) 중 하나만이 702로 표시된다.
메모리 어레이(502)의 에지에서의 메모리 셀은 메모리 어레이(502)의 에지에서의 피처 밀도(feature density)의 큰 변화로 인해 불균일하게 된다. 피처 밀도의 큰 변화는 메모리 어레이(502)의 에지에 메모리 셀을 형성하는 데 사용되는 공정에 불균일성을 야기하며, 이는 메모리 셀의 불균일성을 야기한다. 예를 들어, 피처 밀도의 큰 변화는 재료 퇴적에 있어서의 두께 불균일, 불균일한 화학적 기계적 평탄화(chemical-mechanical planarization; CMP), 불균일한 포토리소그래피 및 제조 공정에 있어서의 다른 불균일을 초래할 수 있다. 따라서, 더미 부분(502c)은 예를 들어 MTP 메모리 셀(504a)과 같은, 메모리 어레이(502)의 에지로부터 오프셋된 메모리 셀에 대한 불균일을 방지하기 위한 버퍼로서 기능한다.
MTP 메모리 셀(504a)에 대한 판독 및 기록 윈도우는 OTP 메모리 셀(504b)에 대한 판독 및 기록 윈도우에 비해 상대적으로 작다. 따라서, MTP 메모리 셀(504a)은 OTP 메모리 셀(504b)보다 불균일에 더 민감하고, 메모리 어레이(502)의 에지에 MTP 메모리 셀(504a)을 배치하면 열악한 수율을 초래할 수 있다. 그러나, OTP 메모리 셀(504b)은 MTP 메모리 셀(504a)보다 불균일에 덜 민감하기 때문에, 메모리 어레이(502)의 에지의 OTP 메모리 셀(504b)에 의해 양호한 수율이 여전히 얻어질 수 있다. 따라서, OTP 메모리 셀(504b)을 메모리 어레이(502)의 에지에 배치하는 것은 이전에 사용되지 않은 메모리 셀이 사용될 수 있도록 하고 집적 칩의 기능 밀도가 증가되게 한다. 이는 결국 제조 비용을 감소시킬 수 있다.
도 5는 도 1의 자기 접합 어레이(102)의 실시예를 사용하여 예시되었지만, 도 4a~4c 중 어느 하나의 자기 접합 어레이(102)의 실시예가 대안적으로 사용될 수 있음을 알아야 한다. 또한, 도 5, 도 6a, 도 6b 및 도 7은 OTP 부분(502b)을 MTP 부분(502a)의 좌측으로 예시하고 있지만, OTP 부분(502b)은 다른 실시예에서 MTP 부분(502a)의 위, 아래 또는 우측일 수 있다.
도 8a를 참조하면, 도 5의 메모리 셀의 일부 실시예의 단면도(800A)가 제공된다. 메모리 셀은 액세스 트랜지스터(506) 및 자기 접합부(104)를 포함한다. 예를 들어, 메모리 셀은 MTP 메모리 셀, OTP 메모리 셀 또는 일부 다른 적절한 메모리 셀 여부에 무관하게 도 5의 메모리 셀(504) 각각을 나타낼 수 있다.
액세스 트랜지스터(506)는 기판(802) 상에 있고, 한 쌍의 소스/드레인 영역(804), 게이트 유전체 층(806), 및 게이트 전극(808)을 포함한다. 소스/드레인 영역(804)은 기판(802)에 제공되고, 기판(802)의 인접부로서 반대인 도핑형을 갖는다. 게이트 유전체 층(806)은 기판(802) 위에 제공되고, 게이트 전극(808)은 게이트 전극 층(806) 위에 제공된다. 또한, 게이트 유전체 층(806) 및 게이트 전극(808)은 소스/드레인 영역(804) 사이에 개재된다. 기판(802)은 예를 들어, 벌크형 실리콘 기판, 일부 다른 적절한 벌크형 반도체 기판, 실리콘-온-인슐레이터(SOI) 기판 또는 일부 다른 적합한 기판일 수 있다. 액세스 트랜지스터(506)는 예를 들어 MOSFET, IGFET, 또는 일부 다른 적절한 트랜지스터일 수 있다.
다수의 배선(810) 및 다수의 비아(812)가 액세스 트랜지스터(506) 위에 교대로 적층되어 도전 경로를 규정한다. 설명의 용이함을 위해, 배선(810) 중 일부만 810으로 표시되고, 비아(812) 중 일부만이 812로 표시된다. 배선(810) 및 비아(812)는 소스/드레인 영역(804) 중 제1의 하나로부터 소스 라인(512)까지의 제1 도전 경로와 게이트 전극(808)으로부터 워드 라인(508)까지의 제2 도전 경로를 규정한다. 제2 도전 경로를 따른 제1 생략 부호(814)는 예를 들어 0개 이상의 비아 및 0개 이상의 배선을 나타낼 수 있다. 또한, 배선(810) 및 비아(812)는 소스/드레인 영역(804) 중 제2의 하나로부터 자기 접합부(104)의 하부까지의 제3 도전 경로 및 자기 접합부(104)의 최상부로부터 비트 라인(510)까지의 제4 도전 경로를 규정한다. 제3 도전 경로를 따른 제2 생략 부호(816)은 예를 들어 하나 이상의 비아 및 0개 이상의 배선을 나타낼 수 있다. 유사하게, 제4 도전 경로를 따르는 제3 생략 부호(818)는 예를 들어 0개 이상의 비아 및 0개 이상의 배선을 나타낼 수 있다.
일부 실시예에서, 자기 접합부(104)는 MTJ, 스핀 밸브, 또는 다른 적절한 자기 접합부이다. 일부 실시예에서, 자기 접합부(104)는 도 2a 또는 도 2b 중 어느 하나에 예시되고 설명된 자기 접합부(202)와 같다. 예를 들어, 메모리 셀이 프로그래밍된 OTP 메모리 셀인 경우, 자기 접합부(104)는 도 2a 또는 도 2b 중 어느 하나에 예시되고 설명된 자기 접합부(202)와 같을 수 있다. 일부 실시예에서, 자기 접합부(104)는 도 3에 예시되고 설명된 자기 접합부(302)와 같다. 예를 들어, 메모리 셀이 프로그래밍되지 않은 OTP 메모리 셀인 경우, 자기 접합부(104)는 도 3에 예시되고 설명된 자기 접합부(302)와 같을 수 있다. 다른 예로서, 메모리 셀이 MTP 메모리 셀인 경우, 프로그램되거나 프로그램되지 않은 것에 관계없이, 자기 접합부(104)는 도 3에 예시ㄷ외고 설명된 자기 접합부(302)와 같을 수 있다.
도 8b를 참조하면, 제1, 제2 및 제3 생략 부호(814, 816, 818)이 대체된 도 8a의 메모리 셀의 일부 더 구체적인 실시예의 단면도(800B)가 제공된다. 제1 생략 부호는 배선과 비아로 대체되었다. 제2 생략 부호는 비아로 대체되었다. 제3 생략 부호는 배선 및 비아로 대체되었다. 따라서, 소스 라인(512)은 예를 들어 제1 배선층에 있을 수 있고, 및/또는 워드 라인(508)은 예를 들어 제3 배선층에 있을 수 있다. 또한, 자기 접합부(104)는 예를 들어 제3 배선층과 제4 배선층 사이에 있을 수 있고, 및/또는 비트 라인(510)은 예를 들어 제5 배선층에 있을 수 있다.
도 9a를 참조하면, 자기 접합 어레이(102)가 더미 부분(102c) 및 기준 부분(102d)을 더 포함하는 도 1의 집적 칩의 일부 실시예의 확대된 상부 레이아웃(900A)이 제공된다. 더미 부분(102c)은 열(Cm'+1)에서 기준 부분 (102d) 위에 있고, Cm 내지 Cm' 열의 기준 부분(102d)의 측면에 있다. Cm 및 Cm'은 열 번호를 나타내는 정수 변수이다. 더미 부분(102c)의 자기 접합부(104c)(즉, 더미 자기 접합부(104c))는 사용되지 않는다. 설명의 용이함을 위해, 더미 자기 접합부(104c)의 일부만이 104c로 표시되어 있다. 이하에서 알 수 있는 바와 같이, 더미 자기 접합부(104c)는 예컨대 메모리 어레이 내의 자기 접합부(104)를 상호 연결하는 워드 라인 및 비트 라인의 레이아웃으로 인해 사용되지 않을 수 있다. 기준 부분(102d) 내의 자기 접합부(104d)(즉, 기준 자기 접합부(104d))는 MTP 및 OTP 자기 접합부(104a, 104b)의 다양한 상태에 대응한다. 설명의 용이함을 위해, 기준 자기 접합부(104d)의 일부만이 104d로 표시되어 있다.
기준 자기 접합부(104d)는 병렬 상태의 개별 자유 및 기준 엘리먼트(미도시)를 갖는 기준 자기 접합부(MJr,p)를 포함하고, 역병렬 상태의 개별 자유 및 기준 엘리먼트를 갖는 기준 자기 접합부(MJr,ap)를 더 포함한다. 병렬 상태는 예컨대, MTP 자기 접합부(104a)의 제1 데이터 상태에 대응할 수 있는 반면, 역병렬 상태는 예컨대, MTP 자기 접합부(104a)의 제2 데이터 상태에 대응할 수 있다. 기준 자기 접합부(104d)는 개별 배리어 엘리먼트가 파괴된(예, 강력하고 및/또는 비가역적인 파괴된) 파괴 상태의 기준 자기 접합부(MJr,bd)를 더 포함한다. 파괴 상태는 예를 들어, OTP 자기 접합부(104b)의 제1 데이터 상태에 대응할 수 있는 반면, 병렬 상태 및/또는 역병렬 상태는 예를 들어 OTP 자기 접합부(104b)의 제2 데이터 상태에 대응할 수 있다.
자기 접합부(104)의 데이터 상태에 따라, 자기 접합부의 저항이 변한다. 예를 들어, MTP 자기 접합부는 병렬 상태에서의 제1 저항과 역병렬 상태에서의 제2 저항을 갖는다. 다른 예로서, OTP 자기 접합부는 파괴 상태에서의 제1 저항과 비파괴 상태에서의 제2 저항을 갖는다. 따라서, OTP 자기 접합부 또는 MTP 자기 접합부의 여부에 관계없이 개별 자기 접합부의 데이터 상태를 판독하기 위해서는 자기 접합부에 판독 전압을 인가하여 판독 전류(Iread)를 생성한다. 판독 전류(Iread)는 감지 증폭기(902)에 의해 기준 전류(Iref)와 비교되어 자기 접합부의 데이터 상태를 결정한다. 기준 전류(Iref)는 판독되는 자기 접합부의 2가지 상이한 상태에서 판독 전류(Iread) 사이에 있도록 선택된다. 따라서, 자기 접합부는 판독 전류(Iread)가 기준 전류(Iref)보다 작으면 제1 데이터 상태에 있고 판독 전류(Iread)가 기준 전류(Iref)보다 크면 제2 데이터 상태에 있는 것으로 결정된다.
일부 실시예에서, 기준 전류(Iref)는 MTP 및 OTP 자기 접합부(104a, 104b) 사이에서 동일하다. 예를 들어, 기준 전류(Iref)는 병렬 기준 자기 접합부(MJr,p)를 통과하는 전류 및 역병렬 기준 자기 접합부(MJr,ap)를 통과하는 전류의 평균일 수 있다. 또한, 일부 실시예에서, 파괴된 기준 자기 접합부(MJr,bd)는 생략되고 및/또는 사용되지 않는다.
OTP 자기 접합부(104b)와 MTP 자기 접합부(104a) 사이의 동일한 기준 전류(Iref)의 사용은 OTP 자기 접합부(104b)의 판독 윈도우와 겹치는 MTP 자기 접합부(104a)의 판독 윈도우에 의존한다. 판독 윈도우는 자기 접합부(104)의 2가지 상이한 상태(예, 병렬 및 역병렬 상태)에서의 판독 전류 간의 차이이다. 판독 윈도우와 중첩되지 않으면, MTP 및 OTP 자기 접합부(104a, 104b) 모두를 판독하는데 사용될 수 있는 기준 전류(Iref)에 대한 값이 존재하지 않을 수 있다.
판독 윈도우의 중첩을 보장하도록, OTP 자기 접합부(104b)는 파괴된 상태 및 역병렬 상태(비파괴 상태)로 제한된다. 예를 들어, 자기 접합 어레이(102)의 형성 중에, OTP 자기 접합부(104b)의 일부는 역병렬 상태로 설정될 수 있고, OTP 자기 접합부(104b)의 나머지는 파괴될 수 있다. 이후 알 수 있는 바와 같이, 제한은 파괴 상태에서의 판독 전류가 병렬 상태에서의 판독 전류보다 높고 병렬 상태에서의 판독 전류는 역병렬 상태에서의 판독 전류보다 높기 때문이다. 그러나 이러한 제한은 시행하기가 어렵다.
집적 칩이 계속 작아짐에 따라, 자기 접합부(104)도 더 작아진다. 그러나, 작은 자기 접합부는 저장된 데이터를 고온에서 유지할 수 없다. 작은 자기 접합부는, 예를 들어, 약 75 나노미터, 70 나노미터, 60 나노미터 또는 일부 다른 적절한 값 이하의 폭(예, 폭(W))을 갖는 자기 접합부일 수 있다. 따라서, 고온으로 인해 파괴되지 않은 OTP 자기 접합부의 초기 상태가 역병렬 상태에서 병렬 상태로 전환되어 파괴되지 않은 OTP 자기 접합부의 판독 오류가 발생할 수 있다. 예를 들어, 고온은 약 100℃보다 높은 온도를 포함할 수 있고, 및/또는 예를 들어, 집적 칩을 PCB에 본딩하는 데 사용되는 리플로우(즉, 고온 베이킹) 중에 발생할 수 있다. 그러나, 다른 온도도 허용 가능하다.
또한, 기준 전류(Iref)는 병렬 기준 자기 접합부(MJr,p) 및 역병렬 기준 자기 접합부(MJr,ap)로부터 생성되므로, 기준 전류(Iref)는 병렬 기준 자기 접합부(MJr,p) 및 역병렬 기준 자기 접합부(MJr,ap)가 부정확한 상태를 갖는 경우 부정확할 수 있다. 또한, 병렬 및 역병렬 기준 자기 접합부(MJr,p, MJr,ap)는 파괴되지 않은 OTP 자기 접합부에 대해 전술한 바와 동일한 방식으로 고온에서 상태의 변화를 겪는다. 따라서, 고온은 기준 전류(Iref)를 변화시킬 수 있고 판독 실패를 초래할 수 있다.
다른 실시예에서, 기준 전류(Iref)는 판독되는 자기 접합부가 OTP 자기 접합부인지 또는 MTP 자기 접합부인지 여부에 따라 변한다. 예를 들어, 기준 전류(Iref)는 MTP 자기 접합부를 판독시 병렬 기준 자기 접합부(MJr,p)를 통과하는 전류와 역병렬 기준 자기 접합부(MJr,ap)를 통과하는 전류의 평균일 수 있다. 다른 예로서, 기준 전류(Iref)는 OTP 자기 접합부를 판독시 역병렬 또는 병렬 기준 자기 접합부(MJr,ap, MJr,p)를 통과하는 전류의 평균일 수 있다.
OTP 자기 접합부를 판독할 때 역병렬 또는 병렬 기준 자기 접합부(MJr,ap, MJr,p)를 통한 전류와 파괴된 기준 자기 접합부(MJr,bd)를 통한 전류의 평균을 이용하는 것에 의해, OTP 자기 접합부(104b)의 고온 판독 실패가 회피될 수 있다. 파괴된 기준 자기 접합부(MJr,bd)는 고온에 의해 영향을 받지 않는다. 또한, 역병렬 또는 병렬 기준 자기 접합부(MJr,ap, MJr,p)의 상태가 고온에서 변화하고 및/또는 파괴되지 않은 OTP 자기 접합부가 병렬 상태와 역병렬 상태 사이에서 변화하더라도, 기준 전류(Iref)는 파괴되지 않은 OTP 자기 접합부의 판독 윈도우에 유지되어 판독이 성공된다.
도 9b를 참조하면, 자기 접합 어레이(102)의 각 행이 3개의 개별 기준 자기 접합부(104d): 1) 병렬 기준 자기 접합부(MJr,p); 2) 역병렬 기준 자기 접합부(MJr,ap); 3) 파괴 기준 자기 접합부(MJr,bd);를 포함하는 도 9a의 집적 칩의 일부 대안적인 실시예의 상부 레이아웃(900B)이 제공된다. 설명의 용이함을 위해, 기준 자기 접합부(104d)의 일부만이 104d로 표시되어 있다. MTP 및 OTP 부분(102a, 102b)의 자기 접합부의 판독 중에, 자기 접합부의 대응하는 행에 있는 개별 기준 자기 접합부는 기준 전류(Iref)를 생성하는 데 사용된다.
도 9a 및 도 9b는 도 1의 자기 접합 어레이(102)의 실시예에 확장되지만, 도 9a 및 도 9b는 도 4a~4c의 자기 접합 어레이(102)의 실시예에 대안적으로 확장될 수 있음을 이해해야 한다. 예를 들어, OTP 부분(102b)은 MTP 부분(102a)의 우측으로 시프트될 수 있다. 다른 예로서, OTP 부분(102b)은 MTP 부분(102a)의 위 또는 아래로 시프트될 수 있다.
도 10을 참조하면, 도 9a 및 도 9b의 자기 접합 어레이(102)에 대한 판독 전류 분포(1002) 및 도 9a 및 도 9b에 사용되는 판독 전류(1004)의 일부 실시예의 그래프(1000)가 제공된다. 그래프(1000)의 수평축은 판독 전류에 대응하고, 그래프(1000)의 수직축은 주어진 판독 전류를 갖는 샘플의 수(즉, 상이한 메모리 셀)에 대응한다.
판독 전류 분포(1002)는 역병렬 판독 전류 분포(1002a), 병렬 판독 전류 분포(1002b) 및 파괴 판독 전류 분포(1002c)를 포함한다. 역병렬 판독 전류 분포(1002a)는 역병렬 상태(즉, 고저항 상태)에 있을 때 도 9a 및 도 9b의 MTP 자기 접합부(104a) 중 어느 하나에 대한 판독 전류를 나타낸다. 병렬 판독 전류 분포(1002b)는 병렬 상태(즉, 저 저항 상태)에 있을 때 도 9a 및 도 9b의 MTP 자기 접합부(104a) 중 어느 하나에 대한 판독 전류를 나타낸다. 도 9a 및 도 9b의 OTP 작 접합부(104b) 중 어느 하나가 프로그램되지 않은 경우, OTP 메모리 셀은 역병렬 또는 병렬 상태일 수 있다. 따라서, 역병렬 또는 병렬 판독 전류 분포(1002a, 1002b)는 비파괴 상태(즉, 고 저항 상태)에 있을 때 도 9a 및 도 9b의 OTP 자기 접합부(104b) 중 어느 하나에 대한 판독 전류를 나타낼 수 있다. 파괴 판독 전류 분포(1002c)는 파괴된 상태(즉, 저 저항 상태)에 있을 때 도 9a 및 도 9b의 OTP 자기 접합부(104b) 중 어느 하나에 대한 판독 전류를 나타낸다.
제1 기준 전류(1004a)는 MTP 자기 접합부(104a)에 대한 MTP 판독 윈도우(1006)의 중심에 있으며, 도 9a 및 도 9b의 감지 증폭기(902)에 의해 사용되어 MTP 자기 접합부가 병렬 상태에 있는지 역병렬 상태에 있는지 여부를 결정한다. 제1 기준 전류(1004a)는 예를 들어, 도 9a 및 도 9b의 역병렬 기준 자기 접합부(MJr,ap)를 통한 전류 및 도 9a 및 도 9b의 병렬 기준 자기 접합부(MJr,p)를 통한 전류의 평균에 대응할 수 있다.
일부 실시예에서, 제1 기준 전류(1004a)는 또한 도 9a 및 도 9b의 감지 증폭기(902)에 의해 사용되어, 프로그래밍된 OTP 자기 접합부가 역병렬 상태로 제한되는 한, OTP 자기 접합부(104b)에 대한 제1 OTP 판독 윈도우(1008)와 겹치기 때문에, OTP 자기 접합부가 파괴된 상태인지 또는 비파괴 상태인지 여부를 결정한다. 그러나, 제1 기준 전류(1004a)는 역병렬 판독 전류 분포(1002a) 및 파괴된 판독 전류 분포(1002c)로부터 등거리가 아니다. 오히려, 제1 기준 전류(1004a)는 파괴된 판독 전류 분포(1002c)보다 역병렬 판독 전류 분포(1002a)에 훨씬 더 가깝기 때문에 OTP 자기 접합부(104b)가 파괴된 상태에 있을 때보다 비파괴 상태에 있을 때 판독 오류가 더 일어나기 쉽다. 또한, 프로그래밍되지 않은 OTP 자기 접합부가 역병렬 상태로 제한되지 않으면, OTP 자기 접합부(104a)는 제2 OTP 판독 윈도우(1010)로 쉬프트되며, 제2 OTP 윈도우는 제1 기준 전류(1004)와 중첩하지 않아서 판독 오류를 초래한다. 전술한 바와 같이, 제한은 고온에서 시행하기가 어렵다.
다른 실시예에서, 제2 기준 전류(1004b) 또는 제3 기준 전류(1004c)가 도 9a 및 도 9b의 감지 증폭기(902)에 의해 사용되어 OTP 자기 접합부가 파괴된 상태인지 또는 비파괴 상태인지 여부를 결정한다. 제2 기준 전류(1004b)는 제1 OTP 판독 윈도우(1008)의 중심에 있으며, 예를 들어, 도 9a 및 도 9b의 역병렬 기준 자기 접합부(MJr,ap)를 통한 전류 및 도 9a 및 도 9b의 파괴 기준 자기 접합부(MJr,bd)를 통한 전류의 평균에 대응할 수 있다. 제3 기준 전류(1004c)는 제2 OTP 판독 윈도우(1010)의 중심에 있으며, 예를 들어, 도 9a 및 도 9b의 병렬 기준 자기 접합부(MJr,p)를 통한 전류 및 도 9a 및 도 9b의 파괴 기준 자기 접합부(MJr,bd)를 통한 전류의 평균에 대응할 수 있다. 제2 기준 전류(1004b) 및 제3 기준 전류(1004c)는 모두 제1 및 제2 OTP 판독 윈도우(1008, 1010)와 중첩되어, 도 9a 및 도 9b의 OTP 자기 접합부(104b)는 고온(예, 리플로우로부터)에서도 판독을 성공한다.
파괴된 자기 접합부의 상태는 고온에 의해 영향을 받지 않으므로, 제1 및 제2 OTP 판독 윈도우(1008, 1010)의 상한은 고정된 것으로 가정될 수 있다. 또한, 파괴되지 않은 자기 접합부의 상태는 고온에 의해 영향을 받을 수 있고, 따라서 역병렬 상태와 병렬 상태 사이에서 변할 수 있다. 그러므로, 제1 및 제2 OTP 판독 윈도우(1008, 1010)의 하한은 역병렬 판독 전류 분포(1002a)와 병렬 판독 전류 분포(1002b) 사이에서 변할 수 있다. 그러나, 이러한 변화에도 불구하고, 제2 및 제3 기준 전류(1004b, 1004c)는 여전히 제1 및 제2 OTP 판독 윈도우(1008, 1010)와 중첩되어, 판독은 여전히 고온에서 성공할 수 있다. 또한, 고온은 제2 및 제3 기준 전류(1004b, 1004c)의 위치를 변화시킬 수 있지만, 제2 및 제3 기준 전류(1004b, 1004c)는 제1 및 제2 OTP 판독 윈도우(1008, 1010)와 계속 중첩됨으로써 고온에서 여전히 판독을 성공할 수 있다.
제2 및 제3 기준 전류(1004b, 1004c)의 위치는 도 9a 및 도 9b의 파괴된 기준 자기 접합부(MJr,bd)를 통한 전류 및 도 9a 및 도 9b의 역병렬 또는 병렬 기준 자기 접합부(MJr,ap, MJr,p)를 통한 전류의 평균이다. 전술한 바와 같이, 파괴된 기준 자기 접합부(MJr,bd)의 상태는 고정된 것으로 가정될 수 있으므로, 파괴된 기준 자기 접합부(MJr,bd)를 통한 전류는 고정된 것으로 가정될 수 있다. 따라서 높은 온도에 따라 변할 수 있는 역병렬 또는 병렬 기준 자기 접합부(MJr,ap, MJr,p)를 통한 전류이다. 그러나, 전류는 역병렬 판독 전류 분포(1002a)와 병렬 판독 전류 분포(1002b) 사이에서 변하며, 역병렬 판독 전류 분포(1002a)에서의 전류 및 병렬 판독 전류 분포(1002b)에서의 전류는 제1 및 제2 OTP 판독 윈도우(1008, 1010)와 중첩하는 기준 전류를 유도한다.
도 11을 참조하면, 자기 접합부의 상태를 판독하기 위해 도 9a 및 도 9b의 집적 칩에 의해 수행되는 프로세스의 일부 실시예의 블록도(1100)가 제공된다. 이 프로세스는 예를 들어 자기 접합부가 OTP 자기 접합부 또는 MTP 자기 접합부인지 여부에 관계없이 수행될 수 있다.
1102 단계에서, 자기 접합부가 OTP 또는 MTP인지 여부에 대해 결정된다. 예를 들어, 결정은 자기 접합부의 제공된 메모리 어드레스 및/또는 OTP 및 MTP 메모리 셀의 알려진 위치를 기초로 행해질 수 있다.
1104a 단계에서, 자기 접합부가 MTP인 것으로 결정한 것에 응답하여, 병렬 상태의 기준 자기 접합부를 통한 전류 및 역병렬 상태의 기준 자기 접합부를 통한 전류를 평균하여 기준 전류가 생성된다. 병렬 상태의 기준 자기 접합부를 통한 전류는 예를 들어 기준 자기 접합부에 판독 전압을 인가함으로써 생성될 수 있다. 마찬가지로, 역병렬 상태의 기준 자기 접합부를 통한 전류는 예를 들어, 기준 자기 접합부에 판독 전압을 인가함으로써 생성될 수 있다.
1104b 단계에서, 자기 접합부가 MTP인 것으로 결정한 것에 응답하여, 기준 전류는 병렬 또는 역병렬 상태의 기준 자기 접합부를 통한 전류와, 파괴된 상태의 기준 자기 접합부를 통한 전류를 평균함으로써 생성된다. 병렬 또는 역병렬 상태의 기준 자기 접합부를 통한 전류는 예를 들어, 기준 자기 접합부에 판독 전압을 인가함으로써 생성될 수 있다. 유사하게, 파괴된 상태의 기준 자기 접합부를 통한 전류는, 예를 들어 기준 자기 접합부에 판독 전압을 인가함으로써 생성될 수 있다.
1106 단계에서, 1104a 또는 1104b 단계에서 기준 전류의 생성 여부에 관계없이, 자기 접합부를 통한 판독 전류가 기준 전류보다 작은 지의 여부에 대한 결정이 이루어진다. 판독 전류는 예를 들어 자기 접합부에 판독 전압을 인가함으로써 생성될 수 있다. 판독 전류가 기준 전류보다 작은 것으로 결정한 것에 응답하여, 자기 접합부는 제1 데이터 상태(예, 로직 "0")를 갖는다. 판독 전류가 기준 전류보다 큰 것으로 결정한 것에 응답하여, 자기 접합부는 제2 데이터 상태(예, 로직 "1")를 갖는다.
블록도(1100)는 본 명세서에서 일련의 동작 또는 이벤트로서 예시되고 설명되었지만, 이러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로 해석돼서는 안된다는 것을 이해할 것이다. 예를 들어, 일부 동작은 본 명세서에 예시 및/또는 설명된 것과는 다른 순서로 발생할 수 있고 및/또는 다른 동작 또는 이벤트와 동시에 발생할 수 있다. 또한, 예시된 모든 동작이 본 명세서의 설명의 하나 이상의 양태 또는 실시예를 구현하는 데 필요한 것은 아닐 수 있고, 본 명세서에 예시된 하나 이상의 동작은 하나 이상의 분리된 동작 및/또는 단계로 수행될 수 있다.
도 12a를 참조하면, 도 9a의 집적 칩의 일부 실시예의 확장된 상부 레이아웃(1200A)이 제공된다. 확장된 상부 레이아웃(1200A)은 추가의 행 및 열을 예시한다는 점에서 확장된다. 예를 들어, 상부 레이아웃(1200)은 1~M개의 열 및 1~N개의 행을 예시하고, 여기서 M 및 N은 자기 접합 어레이(102)의 총 열의 수 및 총 행의 수를 각각 나타내는 정수이다.
더미 부분(102c)은 자기 접합 어레이(102)의 에지에 있고, 자기 접합 어레이(102)의 MTP 부분(102a), 자기 접합 어레이(102)의 OTP 부분(102b) 및 자기 접합 어레이(102)의 기준 부분(102d)를 둘러싸는 폐쇄 경로로 연장된다. 또한, 일부 실시예에서, 더미 부분(102c)은 기준 부분(102d)과 동일한 열(예, CM-1) 및 동일한 행(예, RN-3 내지 RN-1)에 있다. 자기 접합 어레이(102)의 에지에서의 자기 접합부는 자기 접합 어레이(102)의 에지에서 피처 밀도의 큰 변화로 인해 불균일하게 된다. 큰 변화는 자기 접합 어레이(102)의 에지에 자기 접합부를 형성하는 데 사용되는 공정에 불균일성을 초래하며, 이는 불균일성을 야기한다. 따라서, 더미 부분(102c)은 자기 접합 어레이(102)의 에지로부터 오프셋된 자기 접합부(104)와의 불균일성을 방지하는 버퍼로서 기능한다.
도 12b를 참조하면, OTP 부분(102b)이 자기 접합 어레이(102)의 에지에 있는 도 12a의 집적 칩의 일부 대안적인 실시예의 상부 레이아웃(1200B)이 제공된다. OTP 자기 접합부(104b)를 위한 판독 및 기록 윈도우는 MTP 자기 접합부(104a)를 위한 판독 및 기록 윈도우에 비해 상대적으로 크다. 따라서, OTP 자기 접합부(104b)에 의한 판독 및 기록 동작은 자기 접합 어레이(102)의 에지에 불균일성을 허용할 수 있어서, 이전에 사용되지 않은 자기 접합부를 사용할 수 있게 한다. 이것은 결국 집적 칩의 기능 밀도를 증가시키고 제조 비용을 감소시킬 수 있다.
도 12c를 참조하면, OTP 부분(102b)이 자기 접합 어레이(102)의 에지에 있고, MTP 부분(102a), 기준 부분(102d) 및 더미 부분(102c)를 둘러싸는 폐쇄 경로로 연장되는 도 12a의 집적 칩의 일부 대안적인 실시예의 상부 레이아웃(1200C)이 제공된다. 예를 들어, OTP 부분(102b)은 정사각형 링 또는 다른 적절한 형상일 수 있다.
도 12d를 참조하면, MTP 부분(102a), OTP 부분(102b) 및 기준 부분(102d)이 자기 접합 어레이(102)의 에지에 인접하는 도 12a의 집적 칩의 일부 대안적인 실시예의 상부 레이아웃(1200D)이 제공된다. 이와 같이, 더미 부분(102c)을 제외하고는 자기 접합 어레이(102)의 에지에서의 시야 내외에 더미 자기 접합부가 존재하지 않는다.
도 13a 내지 도 13d를 참조하면, 도 9b의 집적 칩의 일부 대안적인 실시예의 상부 레이아웃(1300A~1300D)이 제공된다. 도 13a 내지 도 13d는 각각 도 9a의 레이아웃이 도 9b의 레이아웃 대신에 사용되는 도 12a~12d의 변형례이다. 예를 들어, 도 13a는 도 9a의 레이아웃이 도 9b의 레이아웃으로 대체된 도 12a의 변형례이다.
도 14a를 참조하면, 도 12a의 자기 접합 어레이(102)를 갖는 메모리 어레이(502)를 포함하는 집적 칩의 일부 실시예의 개략도(1400A)가 제공된다. 메모리 어레이(502)는 MTP 부분(502a), OTP 부분(502b), 더미 부분(502c) 및 기준 부분(502d) 사이에 분포된 다수의 메모리 셀(504)을 포함한다. 메모리 셀(504)은 M개의 열 및 N개의 행으로 구성되며, 여기서 M 및 N은 각각 총 열의 수 및 총 행의 수를 나타내는 정수이다. 메모리 셀(504)은 개별 액세스 트랜지스터(506) 및 개별 자기 접합부(104)를 포함한다. 설명의 용이함을 위해, 액세스 트랜지스터(506)의 일부만이 506으로 표시되고 자기 접합부(104)의 일부만이 104로 표시된다.
MTP 부분(502a) 내의 메모리 셀(504a)(즉, MTP 메모리 셀(504a)) 각각은 개별 자기 접합부(MJmt)의 자화에 따라 그 상태가 변하는 데이터를 저장한다. 도시의 용이함을 위해, MTP 메모리 셀(504a) 중 단지 하나만이 개별적으로 504a로 표시된다. OTP 부분(502b) 내의 메모리 셀(504b)(즉, OTP 메모리 셀(504b)) 각각은 개별 자기 접합부(MJot)가 파괴되었는지 여부에 따라 그 상태가 변하는 데이터를 저장한다. 설명의 용이함을 위해, OTP 메모리 셀(504b) 중 오직 하나만이 개별적으로 504b로 표시된다. 더미 부분(502c) 내의 메모리 셀(504c)(즉, 더미 메모리 셀(504c))은 사용되지 않으며, MTP 및 OTP 메모리 셀(504a, 504b)과 비교하여 일반적으로 불량한 균일성을 갖는다. 일부 실시예에서, 더미 메모리 셀(504c)은 갭(702)에 의해 표시된 바와 같이 전기적으로 분리된 자기 접합부 및 액세스 트랜지스터를 갖는다. 설명의 용이함을 위해, 더미 메모리 셀(504c) 중 단지 하나만이 504c로 표시되고, 갭(702) 중 하나만 702호 표시된다. 기준 부분(502d) 내의 메모리 셀(504d)(즉, 기준 메모리 셀(504d))은 MTP 및 OTP 메모리 셀(504a, 504b)의 상이한 상태에 대응하고, MTP 및 OTP 메모리 셀(504a, 504b) 중 하나의 (후술하는) 판독 중에 기준 전류(Iref)를 생성하는 데 사용된다. 설명의 용이함을 위해, 기준 메모리 셀(504d) 중 단지 하나만이 504d로 표시되어 있다.
일부 실시예에서, 메모리 셀(504)은 MTP 부분(502a), OTP 부분(502b), 더미 부분(502c) 또는 기준 부분(502d)에 관계없이 공통 크기를 공유한다. 일부 실시예에서, 메모리 어레이(502)의 행방향 피치(Pr)는 MTP 부분(502a), OTP 부분(502b), 더미 부분(502c) 및 기준 부분(502d)에 및/또는 그 사이에 관계없이 메모리 어레이(502) 전체에 걸쳐 균일하다. 유사하게, 일부 실시예에서, 메모리 어레이(502)의 열방향 피치(Pc)는 MTP 부분(502a), OTP 부분(502b), 더미 부분(502c) 및 기준 부분(502d)에 및/또는 그 사이에 관계없이 메모리 어레이(502) 전체에 걸쳐 균일하다. 예를 들어, 행방향 피치(Pr)는 260 nm 이하이며, 및/또는 열방향 피치(Pc)는 예를 들어 220 nm 이하이거나, 그 반대의 경우일 수 있다. 그러나, 행방향 피치(Pr) 및/또는 열방향 피치(Pc)에 대해 다른 값들이 허용 가능하다.
한 세트의 워드 라인(508) 및 행 디코더/드라이버(1402)는 행 단위로 메모리 셀(504)의 선택을 용이하게 한다. 설명의 용이함을 위해, 웨드 라인(508) 중 일부만이 508로 표시된다. 워드 라인(508)은 메모리 어레이(502)의 대응하는 행을 따라 측방향으로 연장되고, 대응하는 행 내의 액세스 트랜지스터의 게이트와 전기적으로 결합된다. 행 디코더/드라이버(1402)는 메모리 어드레스(미도시)에 따라 워드 라인(508)을 통해 행을 선택한다. 예를 들어, 행 디코더/드라이버(1402)는 액세스 트랜지스터(506)의 임계 전압을 초과하는 전압으로 해당 행에 있는 워드 라인을 바이어싱함으로써 메모리 어드레스의 행을 선택할 수 있다. 또한, 일부 실시예에서, 행 디코더/드라이버(1402)는 판독 동작 중에 기준 부분(502d)의 행을 선택한다. 예를 들어, 행 디코더/드라이버(1402)는 MTP 메모리 셀에 대한 판독 동작 중에 행(RN-1)이 아닌 행(RN-3)과 행(RN-2)을 선택할 수 있다. 다른 예로서, 행 디코더/드라이버(1402)는 OTP 메모리 셀에 대한 판독 동작 중에 행(RN-2)이 아닌 행(RN-1)과 행(RN-3)을 선택할 수 있다. 또 다른 예로서, 행 디코더/드라이버(1402)는 OTP 메모리 셀에 대한 판독 동작 중에 행(RN-3)이 아닌 행(RN-1)과 행(RN-2)을 선택할 수 있다.
한 세트의 비트 라인(510), 한 세트의 소스 라인(512) 및 열 디코더/드라이버(1404)는 선택된 메모리 셀에 대한 열 단위의 판독 및/또는 기록을 용이하게 한다. 비트 라인(510)은 메모리 어레이(502)의 대응하는 열을 따라 측방향으로 연장되고, 대응하는 열의 자기 접합부와 전기적으로 결합된다. 소스 라인(512)은 메모리 어레이(502)의 대응하는 열을 따라 측방향으로 연장되고, 대응하는 열 내의 액세스 트랜지스터의 소스와 전기적으로 결합된다.
선택된 메모리 셀에 기록을 행하기 위해, 열 디코더/드라이버(1404)는 선택된 메모리 셀의 열 내의 비트 라인 및 해당 열 내의 소스 라인에 의해 선택된 메모리 셀에 기록 전압을 인가한다. 선택된 메모리 셀로부터 판독을 행하기 위해, 열 디코더/드라이버(1404)는 선택된 메모리 셀의 열의 비트 라인 및 소스 라인 중 하나를 이용하여 선택된 메모리 셀의 단자에 판독 전압을 인가한다. 열 내의 비트 및 소스 라인 중 다른 하나에서의 판독 전류(Iread)는 감지 증폭기(902)에 공급되고, 여기에서 기준 전류(Iref)와 비교되어 선택된 메모리 셀의 데이터 상태를 결정한다.
기준 회로(1406)는 기준 메모리 셀(504d)로부터 기준 전류(Iref)를 생성한다. 예를 들어, 행 디코더/드라이버(1402)가 전술한 바와 같이 기준 부분(502d)의 2개의 행을 적절히 선택한다고 가정하면, CM-1 열의 비트 및 소스 라인 중 하나에 판독 전압을 인가하면, CM-1 열의 비트 및 소스 라인 중 다른 하나에 합성 전류가 생성된다. 합성 전류는 선택된 기준 메모리 셀을 가로질러 흐르는 전류의 합이며, 이에 의해 기준 전류(Iref)는 합성 전류를 절반으로 하는 기준 회로(1406)에 의해 생성될 수 있다. 일부 실시 예에서, 기준 회로(1406)는 열 디코더/드라이버(1404)의 일부이다. 다른 실시예에서, 기준 회로(1406)는 열 디코더/드라이버(1404)와 독립적이다.
도 14b를 참조하면, 도 13a의 자기 접합 어레이(102)를 갖는 메모리 어레이(502)를 포함하는 집적 칩의 일부 실시예의 개략도(1400B)가 제공된다. 도 14b는 예를 들어, 도 13a의 자기 접합 어레이(102)가 도 12a의 자기 접합 어레이(102) 대신에 사용되는 도 14a의 변형례로 간주될 수 있으며, 도 14b는 예를 들어 도 14a가 기준 전류(Iref)의 생성에 관계되는 것을 제외하고는 설명되는 바와 가을 수 있다.
각각의 행은 완전한 기준 셀 세트(즉, MTP 및 OTP 메모리 셀(504a, 504b)의 각각의 상태에 대한 하나의 기준 셀)를 갖기 때문에, 행 디코더(1402)는 판독을 위한 메모리 셀의 행을 선택시 완번한 세트의 기준 셀을 선택한다. 또한, 판독 중에, 열 디코더/드라이버(1404)는 판독되는 메모리 셀의 유형에 따라 선택된 기준 셀 중 2개에 대한 비트 라인을 바이어싱한다. 예를 들어, 열 디코더/드라이버(1404)는 MTP 메모리 셀의 판독 중에 열(CM-1)이 아닌 열(CM-3)과 열(CM-2)을 선택할 수 있다. 다른 예로서, 열 디코더/드라이버(1404)는 OTP 메모리 셀의 판독 중에 열(CM-2)이 아닌 열(CM-1)과 열(CM-3)을 선택할 수 있다. 또 다른 예로서, 열 디코더/드라이버(1404)는 OTP 메모리 셀의 판독 중에 열(CM-3)이 아닌 열(CM-1)과 열(CM-2)을 선택할 수 있다. 2개의 선택된 기준 셀에 대한 비트 라인을 바이어싱하면 대응하는 소스 라인에 판독 전류가 발생한다. 그 후, 기준 회로(1406)는 판독 전류를 평균화하여 기준 전류(Iref)를 생성한다.
도 14a는 도 12a의 자기 접합 어레이(102)의 실시예로 예시되어 있지만, 도 12a 내지 12d 중 임의의 하나의 자기 접합 어레이(102)의 실시예가 대안적으로 사용될 수 있다. 도 14b는 도 13a의 자기 접합 어레이(102)의 실시예로 예시되지만, 도 13b~13d 중 임의의 하나의 자기 접합 어레이(102)의 실시예가 대안적으로 사용될 수 있다.
도 15~19를 참조하면, MTP 부분(502a), OTP 부분(502b), 더미 부분(502c) 및 기준 부분(502d)을 갖는 메모리 어레이(502)를 포함하는 집적 칩을 형성하기 위한 방법의 일부 실시예의 일련의 단면도(1500~1900)가 제공된다. 설명의 용이함을 위해, 단지 하나의 메모리 셀이 각 부분에 예시된다. 그러나, 실제로는, 각각의 부분에 다수의 메모리 셀이 존재할 것이다. 또한, 부분들의 상대적인 배치는 예시적인 목적을 위한 것이며 제한하는 것으로 해석되어서는 안된다는 것을 알아야 한다. 부분들의 상대적 배치의 다수의 예가 위에 설명된다. 예를 들어, 도 12a~12d 및 도 13a~13d를 참조하라.
도 15의 단면도(1500)에 의해 예시된 바와 같이, 액세스 트랜지스터(506)는 기판(802) 상에 각각 MTP 부분(502a), OTP 부분(502b), 더미 부분(502c) 및 기준 부분(502d)에 형성된다. 설명의 용이함을 위해, 기판(802)의 예시된 세그먼트의 일부만이 802로 표시된다. 도 15의 단면도(1500) 내에서 볼 수는 없지만, 액세스 트랜지스터(506)는 예를 들어 상측에서 아래로 볼 때 복수의 행 및 복수의 열로 형성되어 액세스 트랜지스터 어레이를 규정할 수 있다. 액세스 트랜지스터(506)는 예를 들어, 액세스 트랜지스터 어레이 전체에 걸쳐 균일한 크기를 가질 수 있고 및/또는 액세스 트랜지스터 어레이는 예를 들어 액세스 트랜지스터 어레이 전체에 걸쳐 균일한 행방향 피치 및/또는 균일한 열방향 피치를 가질 수 있다.
액세스 트랜지스터(506)는 개별 쌍의 소스/드레인 영역(804), 개별 게이트 유전체 층(806) 및 개별 게이트 전극(808)을 포함한다. 설명의 용이함을 위해, 소스/드레인 영역(804) 중 일부만이 804로 표시되고, 게이트 유전체 층(806)의 일부만이 806으로 표시되고, 게이트 전극(808)의 일부만이 808로 표시된다. 소스/드레인 영역(804)은 기판(802) 내에 있고, 기판(802)의 인접한 부분으로서 반대되는 도핑형을 갖는다. 게이트 유전체 층(806)은 기판(802) 위에 제공되며, 각각 2개의 소스/드레인 영역(804) 사이에 개재된다. 게이트 전극(808)은 각각 게이트 유전체 층(806) 위에 제공된다. 액세스 트랜지스터(506)는 예를 들어 MOSFET, IGFET 또는 일부 다른 적절한 트랜지스터일 수 있다.
일부 실시예에서, 액세스 트랜지스터(506)를 형성하는 공정은: 1) 기판(802) 상에 유전체 층을 퇴적하는 단계; 2) 유전체 층 상에 도전층을 퇴적하는 단계; 3) 유전체 층 및 도전층 각각을 게이트 유전체 층(806) 및 게이트 전극(808)으로 패터닝하는 단계; 및 4) 소스/드레인 영역(804)을 형성하도록 기판(802)에 도펀트를 주입하는 단계를 포함한다. 그러나, 액세스 트랜지스터(506)를 형성하는 다른 공정이 가능하다. 유전체 층의 퇴적은 예를 들어, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 열 산화, 일부 다른 적절한 퇴적 공정(들) 또는 이들의 임의의 조합에 의해 수행될 수 있다. 도전층의 퇴적은 예를 들어 CVD, PVD, 무전해 도금, 전기 도금, 몇몇 다른 적합한 퇴적 공정(들) 또는 이들의 임의의 조합에 의해 수행될 수 있다. 패터닝은 예를 들어, 포토리소그래피/에칭 공정 및/또는 일부 다른 적절한 패터닝 공정(들)에 의해 수행될 수 있다. 주입은 예를 들어, 이온 주입 및/또는 일부 다른 적절한 주입 공정(들)에 의해 수행될 수 있다.
도 16의 단면도(1600)에 의해 예시된 바와 같이, 상호 접속 구조체(1602)가 기판(802) 및 액세스 트랜지스터(506) 위에 부분적으로 형성된다. 상호 접속 구조체(1602)는 하부 상호 접속 유전체 층(1604), 다중 배선(810) 및 다중 비아(812)를 포함한다. 설명의 용이함을 위해, 배선(810)의 일부만이 810으로 표시되고, 비아(812)의 일부만이 812로 표시된다. 또한, 하부 상호 접속 유전체 층(1604)의 예시된 세그먼트 중 일부만이 1604로 표시되어 있다.
하부 상호 접속 유전체 층(1604)은 베선(810) 및 비아(812)를 수용하고, 예를 들어 실리콘 산화물, 로우-k 유전체, 일부 다른 적절한 유전체(들) 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다. 본 명세서에서 사용된 바와 같이, 로우-k 유전체는 예를 들어, 약 3.9, 3, 2 또는 1보다 작은 유전율(k)을 갖는 유전체일 수 있다. 배선(810) 및 비아(812)은 하부 상호 접속 유전체 층(1604)에 교대로 적층되어 액세스 트랜지스터(506)로부터 연장되는 도전 경로를 규정한다. 또한, 배선(810) 및 비아(812)는, 일부(전부가 아님) 실시예에서 비아가 더미 부분(502c)(점선 타원(1606)으로 지시됨)에 없는 경우를 제외하고, MTP 부분(502a), OTP 부분(502b), 더미 부분(502c) 및 기준 부분(502d)에서 동일한 레이아웃을 갖는다. 후술되는 바와 같이, 누락 비아는 더미 부분(502c)의 메모리 셀을 작동되지 않게 한다.
배선(810) 및 비아(812)는 제1 소스/드레인 영역으로부터 개별 소스 라인(512)까지의 제1 도전 경로를 규정하고, 게이트 전극(808)으로부터 개별 워드 라인(508)까지의 제2 도전 경로를 추가로 규정한다. 설명의 용이함을 위해, 워드 라인(508)의 일부만이 508로 표시되고, 소스 라인(512)의 일부만이 512로 표시되어 있다. 또한, 배선(810) 및 비아(812)는 제 2 소스/드레인 영역으로부터 하부 상호 접속 구조체(1604)의 상부까지의 제3 도전 경로를 규정한다. 일부 실시예에서, 더미 부분(502c)에서의 제3 도전 경로는 누락 비아(점선 타원(1606)으로 표시됨)로 인해 불연속적이다. 다른 실시예에서, 더미 부분(502c)에서의 제3 도전 경로는 연속적이다.
일부 실시예에서, 상호 접속 구조체(1602)를 부분적으로 형성하는 공정은: 1) 단일 다마신 공정에 의해 비아(812)의 최하부층을 형성하는 단계; 2) 단일 다마신 공정에 의해 배선(810)의 최하부층을 형성하는 단계; 3) 이중 다마신 공정을 반복적으로 수행함으로써 배선(810)의 최하부층 위에 배선 및 비아를 형성하는 단계; 및 4) 단일 다마신 공정에 의해 비아(812)의 하부 전극 비아(BEVA)를 형성하는 단계를 포함한다. 그러나, 상호 접속 구조체(1602)를 부분적으로 형성하는 다른 공정이 적용될 수 있다. 일부 실시예에서, 단일 다마신 공정은: 1) 유전체 층을 퇴적하는 단계; 2) 도전부들의 단일층(예, 비아들의 층 또는 배선들의 층)을 위한 개구부를 갖는 유전체 층을 패터닝하는 단계; 및 3) 도전부들의 단일층을 형성하도록 개구부를 도전 재료로 충전하는 단계를 포함한다. 일부 실시예에서, 이중 다마신 공정은: 1) 유전체 층을 퇴적하는 단계; 2) 도전부들의 2개의 층(예, 비아들의 층 및 배선들의 층)에 대한 개구부를 갖는 유전체 층을 패터닝하는 단계; 및 3) 도전부들의 2개의 층을 형성하도록 개구부를 도전 재료로 충전하는 단계를 포함한다. 단일 및 이중 다마신 공정 모두에서, 유전체 층은 하부 상호 접속 유전체 층(1604)의 일부이다.
도 17의 횡단면도(1700)에 의해 예시된 바와 같이, 자기 접합부(104)는 상호 접속 구조체(1602 상에서 MTP 부분(502a), OTP 부분(502b), 더미 부분(502c) 및 기준 부분(502d)에 각각 형성된다. 또한, 자기 접합부(104)는 최상부 비아에 각각 형성된다. 도 17의 횡단면도(1700) 내에서 볼 수는 없지만, 자기 접합부(104)는 예를 들어 자기 접합 어레이를 규정하도록 상측에서 아래로 볼 때 복수의 열 및 복수의 열로 형성될 수 있다. 자기 접합부(104)는 예를 들어 자기 접합 어레이 전체에 걸쳐 균일한 크기를 가질 수 있고 및/또는 자기 접합 어레이는 예를 들어 액세스 트랜지스터 전체에 걸쳐 균일한 행방향 피치 및/또는 균일한 열방향 피치를 가질 수 있다. 자기 접합 어레이의 예는 도 1, 도 4a~4c, 도 9a, 도 9b, 도 12a~12d, 및 도 13a~13d에 제공된다. 자기 접합부(104)는 개별 기준 엘리먼트(204), 개별 배리어 엘리먼트(208) 및 개별 자유 엘리먼트(206)를 포함한다. 일부 실시예에서, 배리어 엘리먼트(208)는 각각 기준 엘리먼트(204) 위에 제공되고, 자유 엘리먼트(206)는 각각 배리어 엘리먼트(208) 위에 제공된다. 다른 실시예에서, 배리어 엘리먼트(208)는 각각 자유 엘리먼트(206) 위에 제공되고, 기준 엘리먼트(204)는 각각 배리어 엘리먼트(208) 위에 제공된다. 자기 접합부(104)는 예를 들어 MTJ, 스핀 밸브 또는 일부 다른 적절한 자기 접합부일 수 있다. 또한, 자기 접합부(104)는 예를 들어 각각 도 3에 기술된 파괴되지 않은 자기 접합부(302)와 같을 수 있다.
일부 실시예에서, 자기 접합부(104)를 형성하는 공정은: 1) 상호 접속 구조체(1602) 상에 기준층을 퇴적하는 단계; 2) 기준층 상에 배리어층을 퇴적하는 단계; 3) 배리어층 상에 자유층을 퇴적하는 단계; 및 4) 기준층, 배리어층 및 자유층을 자기 접합부(104)로 패터닝하는 단계를 포함한다. 그러나, 다른 공정이 가능하다. 예를 들어, 자유층은 1) 단계에서 퇴적될 수 있고, 기준층은 3) 단계에서 퇴적될 수 있다. 퇴적은 예를 들어 CVD, PVD, 무전해 도금, 전기 도금, 일부 다른 적절한 퇴적 공정(들) 또는 이들의 임의의 조합에 의해 수행될 수 있다. 패터닝은 예를 들어, 포토리소그래피/에칭 공정 및/또는 일부 다른 적절한 패터닝 공정(들)에 의해 수행될 수 있다.
도 18의 횡단면도(1800)에 의해 예시된 바와 같이, 상호 접속 구조체(1602)는 자기 접합부(104) 주위에 완성되어, 자기 접합부(104) 위에 상부 상호 접속 유전체 층(1802)이 형성된다. 또한, 상부 상호 접속 유전체 층(1802)에 추가의 배선(810) 및 추가의 비아(812)가 형성된다. 설명의 용이함을 위해, 추가의 배선(810)의 일부만이 810으로 표시되고, 추가 비아(812) 중 일부만이 812로 표시되어 있다. 또한, 상부 상호 접속 유전체 층(1802)의 예시된 세그먼트 중 일부만이 1802로 표시되어 있다.
상부 상호 접속 유전체 층(1802)은 추가의 배선(810) 및 추가의 비아(812)를 수용하고, 예를 들어, 실리콘 산화물, 로우-k 유전체, 일부 다른 적절한 유전체 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다. 추가의 배선(810) 및 추가의 비아(812)는 자기 접합부(104)로부터 비트 라인(510)까지 이르는 도전 경로를 규정하도록 상부 상호 접속 유전체 층(1802)에 교대로 적층된다. 설명의 용이함을 위해, 비트 라인(510) 중 일부만이 510으로 표시되어 있다. 또한, 추가의 배선(810) 및 추가의 비아(812)는 MTP 부분(502a), OTP 부분(502b), 더미 부분(502c) 및 기준 부분(502d)에서 동일한 레이아웃을 갖는다.
일부 실시예에서, 상호 접속 구조체(1602)를 완성하는 공정은: 1) 단일 다마신 공정에 의해 추가의 비아(812)의 상부 전극 비아(top electrode via; TEVA)를 형성하는 단계; 2) 이중 다마신 공정을 반복적으로 수행하여 TEVA 위에 추가의 배선 및 추가의 비아를 형성하는 단계; 및 3) 추가의 배선 및 추가의 비아 위에 패시베이션 층을 퇴적하는 단계를 포함한다. 그러나, 상호 접속 구조체(1602)를 완성하는 다른 공정이 적용될 수 있다. 단일 및 이중 다마신 공정은 예를 들어 도 16과 관련하여 설명된 바와 같이 수행될 수 있다.
도 19의 횡단면도(1900)에 의해 예시된 바와 같이, OTP 부분(502b)에 있는 자기 접합부는 파괴되어 배리어 엘리먼트(208) 내에 결함(210)을 형성한다. 결함은 예를 들어 도전 필라멘트 또는 다른 적절한 결함이거나 이를 포함할 수 있다. 일부 실시예에서, 파괴는 OTP 부분(502b)에 있는 자기 접합부에 고전압을 인가함으로써 수행된다. 일부 실시예에서, 파괴 전압은 배리어 엘리먼트(208)의 강력한 파괴 및/또는 비가역적 파괴를 야기하여, 배리어 엘리먼트(208)의 파괴된 상태는 리플로우 공정 중의 온도와 같은 고온에 의해 영향을 받지 않는다. 일부 실시예에서, OTP 부분(502b)의 다른 메모리 셀(미도시)은 파괴되지 않고, 따라서 비파괴 상태로 남는다.
도 15~19에 의해 예시된 방법은 예를 들어, 도 1, 도 4a~4c, 도 5, 도 6a, 도 6b, 도 7, 도 9a, 도 9b, 도 12a~12d, 도 13a~13d, 도 14a, 도 14b 중 어느 하나의 집적 칩을 형성하는 데 적용될 수 있다. 도 15~19에 예시된 횡단면도(1500~1900)는 방법과 관련하여 설명되고 있지만, 도 15~19에 예시된 구조체는 방법에 제한되지 않고 해당 방법 없이 독립적일 수 있다.
도 20을 참조하면, 도 15~19의 방법의 일부 실시예의 블록도(2000)가 제공된다.
2002 단계에서, 액세스 트랜지스터가 기판 상에서 MTP 부분, OTP 부분, 더미 부분 및 기준 부분에 각각 형성된다. 예를 들어 도 15를 참조할 수 있다.
2004 단계에서, 상호 접속 구조체가 액세스 트랜지스터 및 기판 위에 부분적으로 형성된다. 예를 들어 도 16을 참조할 수 있다.
2006 단계에서, 자기 접합부가 상호 접속 구조체 상에서 MTP 부분, OTP 부분, 더미 부분 및 기준 부분에 각각 형성된다. 예를 들어 도 17을 참조할 수 있다.
2008 단계에서, 상호 접속 구조체가 자기 접합부 주위에 완성된다. 예를 들어 도 18을 참조할 수 있다.
2010 단계에서, 자기 접합부의 배리어 엘리먼트를 파괴하도록 OTP 부분에 있는 자기 접합부에 파괴 전압이 인가된다. 예를 들어 도 19를 참조할 수 있다.
도 20의 블록도(2000)는 본 명세서에서 일련의 동작 또는 이벤트로서 예시되고 설명되었지만, 이러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로 해석돼서는 안됨을 이해할 것이다. 예를 들어, 일부 동작은 본 명세서에 예시 및/또는 설명된 것과는 다른 순서로 발생할 수 있고 및/또는 다른 동작 또는 이벤트와 동시에 발생할 수 있다. 또한, 예시된 모든 동작이 본 명세서의 설명의 하나 이상의 양태 또는 실시예를 구현하는 데 필요한 것은 아닐 수 있고, 본 명세서에 예시된 하나 이상의 동작은 하나 이상의 분리된 동작 및/또는 단계로 수행될 수 있다.
일부 실시예에서, 본원이 제공하는 집적 칩은: 복수의 열 및 복수의 행 내의 복수의 자기 접합부를 포함하는 어레이를 포함하고, 복수의 자기 접합부는 제1 자기 접합부 및 제2 자기 접합부를 포함하고, 제1 자기 접합부 및 제2 자기 접합부는 개별 상부 강자성 엘리먼트 및 개별 하부 강자성 엘리먼트를 포함하고, 상부 강자성 엘리먼트와 하부 강자성 엘리먼트 사이에 개별 배리어 엘리먼트를 더 포함하고, 제1 자기 접합부의 제1 배리어 엘리먼트는 제1 자기 접합부의 제1 상부 강자성 엘리먼트와 제1 하부 강자성 엘리먼트를 전기적으로 분리하며, 제2 자기 접합부의 제2 배리어 엘리먼트는 제2 자기 접합부의 제2 상부 강자성 엘리먼트와 제2 하부 강자성 엘리먼트 사이에 누설 경로를 규정하는 결함을 포함하는 것을 특징으로 한다. 일부 실시예에서, 제1 자기 접합부는 어레이의 에지로부터 오프셋되고, 제2 자기 접합부는 어레이의 에지에 있다. 일부 실시예에서, 집적 칩은: 제2 자기 접합부의 제2 하부 강자성 엘리먼트에 전기적으로 결합된 제1 소스/드레인을 갖는 액세스 트랜지스터; 및 제2 자기 접합부가 위치된 어레이의 열을 따라 연장되는 한 쌍의 도전 라인을 더 포함하고, 도전 라인은 액세스 트랜지스터의 제2 소스/드레인 및 제2 자기 접합부의 제2 상부 강자성 엘리먼트에 각각 전기적으로 결합된다. 일부 실시예에서, 집적 칩은 액세스 트랜지스터와 병렬로 전기적으로 연결된 제2 액세스 트랜지스터를 더 포함한다. 일부 실시예에서, 제1 및 제2 자기 접합부는 동일한 폭을 갖는다. 일부 실시예에서, 제1 자기 접합부의 제1 배리어 엘리먼트는 평탄한(flat) 상부면을 가지며, 제2 자기 접합부의 제2 배리어 엘리먼트는 만곡된(curved) 상부면을 갖는다. 일부 실시예에서, 복수의 자기 접합부는 제2 자기 접합부와 동일한 어레이의 열 내의 제3 자기 접합부를 포함하며, 집적 칩은 제3 자기 접합부 바로 아래에 있고 제3 자기 접합부로부터 전기적으로 분리된 액세스 트랜지스터를 더 포함한다. 일부 실시예에서, 복수의 자기 접합부는 제3 자기 접합부를 더 포함하고, 집적 칩은: 제1 및 제2 자기 접합부를 가로질러 흐르는 개별 전류를 평균화함으로써 기준 전류를 생성하도록 구성된 기준 회로; 및 기준 전류를 제3 자기 접합부를 가로질러 흐르는 판독 전류와 비교하도록 구성된 감지 증폭기를 더 포함한다. 일부 실시예에서, 제3 자기 접합부는 제3 상부 강자성 엘리먼트 및 제3 하부 강자성 엘리먼트를 포함하고, 제3 상부 강자성 엘리먼트와 제3 하부 강자성 엘리먼트 사이에 제3 배리어 엘리먼트를 더 포함하며, 제3 상부 강자성 엘리먼트는 제3 상부 강자성 엘리먼트와 제3 하부 강자성 엘리먼트 사이에 누설 경로를 규정하는 결함을 포함한다. 일부 실시예에서, 제3 자기 접합부는 제3 상부 강자성 엘리먼트 및 제3 하부 강자성 엘리먼트를 포함하고, 제3 상부 강자성 엘리먼트와 제3 하부 강자성 엘리먼트 사이에 제3 배리어 엘리먼트를 더 포함하며, 제3 상부 강자성 엘리먼트는 제3 상부 강자성 엘리먼트와 제3 하부 강자성 엘리먼트를 전기적으로 분리시킨다.
일부 실시예에서, 본원이 제공하는, 집적 칩을 형성하기 위한 방법은: 복수의 행 및 복수의 열 내의 다수의 자기 접합부를 포함하는 어레이를 형성하는 단계 - 자기 접합부는 개별 상부 강자성 엘리먼트 및 개별 하부 강자성 엘리먼트를 포함하고, 상부 강자성 엘리먼트와 하부 강자성 엘리먼트를 분리하는 개별 배리어 엘리먼트를 더 포함함 - ; 및 어레이의 제2 부분이 아닌, 어레이의 제1 부분 내의 제1 자기 접합부에 파괴 전압을 개별적으로 인가하는 단계 - 파괴 전압은 제1 자기 접합부의 배리어 엘리먼트를 손상시켜 제1 자기 접합부의 상부 강자성 엘리먼트와 하부 강자성 엘리먼트 사이에 누설 경로를 규정함 - 를 포함하는 것을 특징으로 한다. 일부 실시예에서, 인가하는 단계는 약 100℃를 초과하는 온도에서 수행된다. 일부 실시예에서, 어레이를 형성하는 단계는: 하부 강자성층을 퇴적하는 단계; 하부 강자성층 상에 배리어층을 퇴적하는 단계; 배리어층 상에 상부 강자성층을 퇴적하는 단계; 및 하부 강자성층, 배리어층, 및 상부 강자성층을 어레이로 패터닝하는 단계를 포함한다. 일부 실시예에서, 어레이의 제1 부분은 어레이의 에지에 있고, 어레이의 제2 부분은 어레이의 각 에지로부터 완전히 오프셋된다.
일부 실시예에서, 본원이 제공하는, 메모리 어레이를 판독하기 위한 방법은: 복수의 행 및 복수의 열 내의 다수의 자기 접합부를 포함하는 어레이를 제공하는 단계 - 자기 접합부는 개별 상부 강자성 엘리먼트 및 개별 하부 강자성 엘리먼트를 포함하고, 상부 강자성 엘리먼트와 하부 강자성 엘리먼트 사이에 개별 배리어 엘리먼트를 더 포함함 - ; 어레이의 제1 자기 접합부를 통하는 제1 전류 및 어레이의 제2 자기 접합부를 통하는 제2 전류를 평균화함으로써 기준 전류를 생성하는 단계; 및 어레이 내의 제3 자기 접합부를 통하는 판독 전류를 기준 전류와 비교하여 제3 자기 접합부의 상태를 감지하는 단계 - 제1 자기 접합부의 배리어 엘리먼트는 제1 자기 접합부의 상부 강자성 엘리먼트와 하부 강자성 엘리먼트를 전기적으로 분리하며, 제2 자기 접합부의 배리어 엘리먼트는 제2 자기 접합부의 상부 강자성 엘리먼트와 하부 강자성 엘리먼트 사이에 누설 경로를 규정하는 결함을 포함함 - 를 포함하는 것을 특징으로 한다. 일부 실시예에서, 제1 자기 접합부의 상부 강자성 엘리먼트 및 하부 강자성 엘리먼트는 병렬 자화를 갖는다. 일부 실시예에서, 제1 자기 접합부의 상부 강자성 엘리먼트 및 하부 강자성 엘리먼트는 역병렬 자화를 갖는다. 일부 실시예에서, 제3 자기 접합부의 배리어 엘리먼트는 제3 자기 접합부의 상부 강자성 엘리먼트와 하부 강자성 엘리먼트를 전기적으로 분리한다. 일부 실시예에서, 제3 자기 접합부의 배리어 엘리먼트는 제3 자기 접합부의 상부 강자성 엘리먼트와 하부 강자성 엘리먼트 사이에 누설 경로를 규정하는 결함을 포함한다. 일부 실시예에서, 방법은: 어레이의 행을 따라 연장되는 워드 라인을 바이어싱하여 어레이의 행을 선택하는 단계 - 제2 자기 접합부는 행 내에 있음 - ; 및 어레이의 열을 따라 연장되는 비트 라인을 바이어싱하여 열을 따라 연장되는 소스 라인에 제2 전류를 생성하는 단계 - 제2 자기 접합부는 열 내에 있음 - 를 더 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 집적 칩에 있어서,
복수의 열 및 복수의 행 내의 복수의 자기 접합부(magnetic junctions)를 포함하는 어레이를 포함하고, 상기 복수의 자기 접합부는 제1 자기 접합부 및 제2 자기 접합부를 포함하고, 상기 제1 자기 접합부 및 상기 제2 자기 접합부는 개별 상부 강자성 엘리먼트 및 개별 하부 강자성 엘리먼트를 포함하며, 상기 상부 강자성 엘리먼트와 상기 하부 강자성 엘리먼트 사이에 개별 배리어 엘리먼트(barrier element)를 더 포함하고,
상기 제1 자기 접합부의 제1 배리어 엘리먼트는 상기 제1 자기 접합부의 제1 상부 강자성 엘리먼트와 제1 하부 강자성 엘리먼트를 전기적으로 분리하며, 상기 제2 자기 접합부의 제2 배리어 엘리먼트는 상기 제2 자기 접합부의 제2 상부 강자성 엘리먼트와 제2 하부 강자성 엘리먼트 사이에 누설 경로를 규정하는 결함들을 포함하는 것인, 집적 칩.
실시예 2. 실시예 1에 있어서, 상기 제1 자기 접합부는 상기 어레이의 에지로부터 오프셋되고, 상기 제2 자기 접합부는 상기 어레이의 에지에 있는 것인, 집적 칩.
실시예 3. 실시예 1에 있어서,
상기 제2 자기 접합부의 제2 하부 강자성 엘리먼트에 전기적으로 결합된 제1 소스/드레인을 갖는 액세스 트랜지스터; 및
상기 제2 자기 접합부가 위치된 상기 어레이의 열을 따라 연장되는 한 쌍의 도전 라인을 더 포함하고, 상기 도전 라인은 상기 액세스 트랜지스터의 제2 소스/드레인 및 상기 제2 자기 접합부의 제2 상부 강자성 엘리먼트에 각각 전기적으로 결합되는 것인, 집적 칩.
실시예 4. 실시예 3에 있어서,
상기 액세스 트랜지스터와 병렬로 전기적으로 결합된 제2 액세스 트랜지스터를 더 포함하는, 집적 칩.
실시예 5. 실시예 1에 있어서, 상기 제1 자기 접합부 및 상기 제2 자기 접합부는 동일한 폭을 갖는 것인, 집적 칩.
실시예 6. 실시예 1에 있어서, 상기 제1 자기 접합부의 제1 배리어 엘리먼트는 평탄한(flat) 상부면을 가지며, 상기 제2 자기 접합부의 제2 배리어 엘리먼트는 굴곡진(curved) 상부면을 갖는 것인, 집적 칩.
실시예 7. 실시예 1에 있어서, 상기 복수의 자기 접합부는 상기 제2 자기 접합부와 동일한 상기 어레이의 열 내의 제3 자기 접합부를 포함하며, 상기 집적 칩은,
상기 제3 자기 접합부 바로 아래에 있고 상기 제3 자기 접합부로부터 전기적으로 분리된 액세스 트랜지스터를 더 포함하는 것인, 집적 칩.
실시예 8. 실시예 1에 있어서, 상기 복수의 자기 접합부는 제3 자기 접합부를 더 포함하고, 상기 집적 칩은,
상기 제1 자기 접합부 및 상기 제2 자기 접합부를 가로질러 흐르는 개별 전류들을 평균화함으로써 기준 전류를 생성하도록 구성된 기준 회로; 및
상기 기준 전류를 상기 제3 자기 접합부를 가로질러 흐르는 판독 전류와 비교하도록 구성된 감지 증폭기를 더 포함하는 것인 집적 칩.
실시예 9. 실시예 8에 있어서, 상기 제3 자기 접합부는 제3 상부 강자성 엘리먼트 및 제3 하부 강자성 엘리먼트를 포함하며, 상기 제3 상부 강자성 엘리먼트와 상기 제3 하부 강자성 엘리먼트 사이에 제3 배리어 엘리먼트를 더 포함하고, 상기 제3 상부 강자성 엘리먼트는 상기 제3 상부 강자성 엘리먼트와 상기 제3 하부 강자성 엘리먼트 사이에 누설 경로를 규정하는 결함들을 포함하는 것인, 집적 칩.
실시예 10. 실시예 8에 있어서, 상기 제3 자기 접합부는 제3 상부 강자성 엘리먼트 및 제3 하부 강자성 엘리먼트를 포함하며, 상기 제3 상부 강자성 엘리먼트와 상기 제3 하부 강자성 엘리먼트 사이에 제3 배리어 엘리먼트를 더 포함하고, 상기 제3 상부 강자성 엘리먼트는 상기 제3 상부 강자성 엘리먼트와 상기 제3 하부 강자성 엘리먼트를 전기적으로 분리하는 것인, 집적 칩.
실시예 11. 집적 칩을 형성하기 위한 방법에 있어서,
복수의 행 및 복수의 열 내의 다수의 자기 접합부를 포함하는 어레이를 형성하는 단계 - 상기 자기 접합부는 개별 상부 강자성 엘리먼트 및 개별 하부 강자성 엘리먼트를 포함하며, 상기 상부 강자성 엘리먼트와 상기 하부 강자성 엘리먼트를 분리하는 개별 배리어 엘리먼트를 더 포함함 - ; 및
상기 어레이의 제2 부분이 아닌, 상기 어레이의 제1 부분 내의 제1 자기 접합부에 파괴 전압(breakdown voltage)을 개별적으로 인가하는 단계 - 상기 파괴 전압은 상기 제1 자기 접합부의 배리어 엘리먼트를 손상시켜 상기 제1 자기 접합부의 상부 강자성 엘리먼트와 하부 강자성 엘리먼트 사이에 누설 경로를 규정함 - 를 포함하는, 집적 칩을 형성하기 위한 방법.
실시예 12. 실시예 11에 있어서, 상기 인가하는 단계는 약 100℃를 초과하는 온도에서 수행되는 것인, 집적 칩을 형성하기 위한 방법.
실시예 13. 실시예 11에 있어서, 상기 어레이를 형성하는 단계는,
하부 강자성층을 퇴적하는 단계;
상기 하부 강자성층 상에 배리어층을 퇴적하는 단계;
상기 배리어층 상에 상부 강자성층을 퇴적하는 단계; 및
상기 하부 강자성층, 상기 배리어층, 및 상기 상부 강자성층을 상기 어레이로 패터닝하는 단계를 포함하는 것인, 집적 칩을 형성하기 위한 방법.
실시예 14. 실시예 11에 있어서, 상기 어레이의 제1 부분은 상기 어레이의 에지에 있고, 상기 어레이의 제2 부분은 상기 어레이의 각 에지로부터 완전히 오프셋되는 것인, 집적 칩을 형성하기 위한 방법.
실시예 15. 메모리 어레이를 판독하기 위한 방법에 있어서,
복수의 행 및 복수의 열 내의 다수의 자기 접합부를 포함하는 어레이를 제공하는 단계 - 상기 자기 접합부는 개별 상부 강자성 엘리먼트 및 개별 하부 강자성 엘리먼트를 포함하며, 상기 상부 강자성 엘리먼트와 상기 하부 강자성 엘리먼트 사이에 개별 배리어 엘리먼트를 더 포함함 - ;
상기 어레이의 제1 자기 접합부를 통하는 제1 전류 및 상기 어레이의 제2 자기 접합부를 통하는 제2 전류를 평균화함으로써 기준 전류를 생성하는 단계; 및
상기 어레이 내의 제3 자기 접합부를 통하는 판독 전류를 상기 기준 전류와 비교하여 상기 제3 자기 접합부의 상태를 감지하는 단계 - 상기 제1 자기 접합부의 배리어 엘리먼트는 상기 제1 자기 접합부의 상부 강자성 엘리먼트와 하부 강자성 엘리먼트를 전기적으로 분리하며, 상기 제2 자기 접합부의 배리어 엘리먼트는 상기 제2 자기 접합부의 상부 강자성 엘리먼트와 하부 강자성 엘리먼트 사이에 누설 경로를 규정하는 결함들을 포함함 - 를 포함하는, 메모리 어레이를 판독하기 위한 방법.
실시예 16. 실시예 15에 있어서, 상기 제1 자기 접합부의 상부 강자성 엘리먼트 및 하부 강자성 엘리먼트는 병렬 자화(parallel magnetization)들을 갖는 것인, 메모리 어레이를 판독하기 위한 방법.
실시예 17. 실시예 15에 있어서, 상기 제1 자기 접합부의 상부 강자성 엘리먼트 및 하부 강자성 엘리먼트는 역병렬 자화(anti-parallel magnetization)들을 갖는 것인, 메모리 어레이를 판독하기 위한 방법.
실시예 18. 실시예 15에 있어서, 상기 제3 자기 접합부의 배리어 엘리먼트는 상기 제3 자기 접합부의 상부 강자성 엘리먼트와 하부 강자성 엘리먼트를 전기적으로 분리하는 것인, 메모리 어레이를 판독하기 위한 방법.
실시예 19. 실시예 15에 있어서, 상기 제3 자기 접합부의 배리어 엘리먼트는 상기 제3 자기 접합부의 상부 강자성 엘리먼트와 하부 강자성 엘리먼트 사이에 누설 경로를 규정하는 결함들을 포함하는 것인, 메모리 어레이를 판독하기 위한 방법.
실시예 20. 실시예 15에 있어서,
상기 어레이의 행을 따라 연장되는 워드 라인을 바이어싱하여 상기 어레이의 행을 선택하는 단계 - 상기 제2 자기 접합부는 상기 행 내에 있음 - ; 및
상기 어레이의 열을 따라 연장되는 비트 라인을 바이어싱하여 상기 열을 따라 연장되는 소스 라인에 상기 제2 전류를 생성하는 단계 - 상기 제2 자기 접합부는 상기 열 내에 있음 - 를 더 포함하는, 메모리 어레이를 판독하기 위한 방법.

Claims (10)

  1. 집적 칩에 있어서,
    복수의 열 및 복수의 행 내의 복수의 자기 접합부(magnetic junctions)를 포함하는 어레이를 포함하고, 상기 복수의 자기 접합부는 제1 자기 접합부 및 제2 자기 접합부를 포함하고, 상기 제1 자기 접합부 및 상기 제2 자기 접합부는 개별 상부 강자성 엘리먼트 및 개별 하부 강자성 엘리먼트를 포함하며, 상기 상부 강자성 엘리먼트와 상기 하부 강자성 엘리먼트 사이에 개별 배리어 엘리먼트(barrier element)를 더 포함하고,
    상기 제1 자기 접합부의 제1 배리어 엘리먼트는 상기 제1 자기 접합부의 제1 상부 강자성 엘리먼트와 제1 하부 강자성 엘리먼트를 전기적으로 분리하며, 상기 제2 자기 접합부의 제2 배리어 엘리먼트는 상기 제2 자기 접합부의 제2 상부 강자성 엘리먼트와 제2 하부 강자성 엘리먼트 사이에 누설 경로를 규정하는 결함들을 포함하는 것인, 집적 칩.
  2. 제1항에 있어서, 상기 제1 자기 접합부는 상기 어레이의 에지로부터 오프셋되고, 상기 제2 자기 접합부는 상기 어레이의 에지에 있는 것인, 집적 칩.
  3. 제1항에 있어서,
    상기 제2 자기 접합부의 제2 하부 강자성 엘리먼트에 전기적으로 결합된 제1 소스/드레인을 갖는 액세스 트랜지스터; 및
    상기 제2 자기 접합부가 위치된 상기 어레이의 열을 따라 연장되는 한 쌍의 도전 라인을 더 포함하고, 상기 도전 라인은 상기 액세스 트랜지스터의 제2 소스/드레인 및 상기 제2 자기 접합부의 제2 상부 강자성 엘리먼트에 각각 전기적으로 결합되는 것인, 집적 칩.
  4. 제3항에 있어서,
    상기 액세스 트랜지스터와 병렬로 전기적으로 결합된 제2 액세스 트랜지스터를 더 포함하는, 집적 칩.
  5. 제1항에 있어서, 상기 제1 자기 접합부 및 상기 제2 자기 접합부는 동일한 폭을 갖는 것인, 집적 칩.
  6. 제1항에 있어서, 상기 제1 자기 접합부의 제1 배리어 엘리먼트는 평탄한(flat) 상부면을 가지며, 상기 제2 자기 접합부의 제2 배리어 엘리먼트는 굴곡진(curved) 상부면을 갖는 것인, 집적 칩.
  7. 제1항에 있어서, 상기 복수의 자기 접합부는 상기 제2 자기 접합부와 동일한 상기 어레이의 열 내의 제3 자기 접합부를 포함하며, 상기 집적 칩은,
    상기 제3 자기 접합부 바로 아래에 있고 상기 제3 자기 접합부로부터 전기적으로 분리된 액세스 트랜지스터를 더 포함하는 것인, 집적 칩.
  8. 제1항에 있어서, 상기 복수의 자기 접합부는 제3 자기 접합부를 더 포함하고, 상기 집적 칩은,
    상기 제1 자기 접합부 및 상기 제2 자기 접합부를 가로질러 흐르는 개별 전류들을 평균화함으로써 기준 전류를 생성하도록 구성된 기준 회로; 및
    상기 기준 전류를 상기 제3 자기 접합부를 가로질러 흐르는 판독 전류와 비교하도록 구성된 감지 증폭기를 더 포함하는 것인 집적 칩.
  9. 집적 칩을 형성하기 위한 방법에 있어서,
    복수의 행 및 복수의 열 내의 다수의 자기 접합부를 포함하는 어레이를 형성하는 단계 - 상기 자기 접합부는 개별 상부 강자성 엘리먼트 및 개별 하부 강자성 엘리먼트를 포함하며, 상기 상부 강자성 엘리먼트와 상기 하부 강자성 엘리먼트를 분리하는 개별 배리어 엘리먼트를 더 포함함 - ; 및
    상기 어레이의 제2 부분이 아닌, 상기 어레이의 제1 부분 내의 제1 자기 접합부에 파괴 전압(breakdown voltage)을 개별적으로 인가하는 단계 - 상기 파괴 전압은 상기 제1 자기 접합부의 배리어 엘리먼트를 손상시켜 상기 제1 자기 접합부의 상부 강자성 엘리먼트와 하부 강자성 엘리먼트 사이에 누설 경로를 규정함 - 를 포함하는, 집적 칩을 형성하기 위한 방법.
  10. 메모리 어레이를 판독하기 위한 방법에 있어서,
    복수의 행 및 복수의 열 내의 다수의 자기 접합부를 포함하는 어레이를 제공하는 단계 - 상기 자기 접합부는 개별 상부 강자성 엘리먼트 및 개별 하부 강자성 엘리먼트를 포함하며, 상기 상부 강자성 엘리먼트와 상기 하부 강자성 엘리먼트 사이에 개별 배리어 엘리먼트를 더 포함함 - ;
    상기 어레이의 제1 자기 접합부를 통하는 제1 전류 및 상기 어레이의 제2 자기 접합부를 통하는 제2 전류를 평균화함으로써 기준 전류를 생성하는 단계; 및
    상기 어레이 내의 제3 자기 접합부를 통하는 판독 전류를 상기 기준 전류와 비교하여 상기 제3 자기 접합부의 상태를 감지하는 단계 - 상기 제1 자기 접합부의 배리어 엘리먼트는 상기 제1 자기 접합부의 상부 강자성 엘리먼트와 하부 강자성 엘리먼트를 전기적으로 분리하며, 상기 제2 자기 접합부의 배리어 엘리먼트는 상기 제2 자기 접합부의 상부 강자성 엘리먼트와 하부 강자성 엘리먼트 사이에 누설 경로를 규정하는 결함들을 포함함 - 를 포함하는, 메모리 어레이를 판독하기 위한 방법.
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