CN110943101B - 集成芯片及其形成方法、以及用于读取存取器阵列的方法 - Google Patents

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Abstract

本申请的各个实施例涉及使用磁性结的一次可编程(OTP)实施。在一些实施例中，阵列包括多列和多行的多个磁性结，磁性结包括第一磁性结和第二磁性结。第一和第二磁性结包括单独的顶部铁磁元件和单独的底部铁磁元件，还包括位于顶部铁磁元件和底部铁磁元件之间的单独的阻挡元件。第一磁性结的第一阻挡元件电分离第一磁性结的第一顶部铁磁元件和第一底部铁磁元件。第二磁性结的第二阻挡元件已经受击穿，使得该第二阻挡元件具有限定第二磁性结的第二顶部铁磁元件和第二底部铁磁元件之间的泄漏路径的缺陷。击穿状态对应于一次可编程状态，甚至在较小尺寸下也不易受高温变化的影响。本申请还涉及集成芯片及其形成方法以及用于读取存储器阵列的方法。

Description

集成芯片及其形成方法、以及用于读取存取器阵列的方法
技术领域
本申请的实施例涉及集成芯片、用于形成集成芯片的方法以及用于读取存储器阵列的方法。
背景技术
许多现代电子设备包括非易失性存储器。非易失性存储器是在没有电源的情况下保留数据的存储器。非易失性存储器包括一次性可编程(OTP)存储器和磁阻式随机存取存储器(MRAM)。OTP存储器是仅能进行一次编程的只读存储器。MRAM是下一代非易失性存储器的有希望的候选者。MRAM单元使用磁性结存储数据，该磁性结包括介于两个铁磁元件之间的阻挡层。
发明内容
本申请的实施例提供了一种集成芯片，包括：阵列，包括多列和多行中的多个磁性结，其中多个磁性结包括第一磁性结和第二磁性结，并且其中第一磁性结和第二磁性结包括单独的顶部铁磁元件和单独的底部铁磁元件，并且还包括顶部铁磁元件和底部铁磁元件之间的单独的阻挡元件；其中，第一磁性结的第一阻挡元件电分离第一磁性结的第一顶部铁磁元件和第一底部铁磁元件，并且其中第二磁性结的第二阻挡元件包括限定第二磁性结的第二顶部铁磁元件和第二底部铁磁元件之间的泄漏路径的缺陷。
本申请的另一实施例提供了一种用于形成集成芯片的方法，方法包括：形成包括多行和多列的多个磁性结的阵列，其中，磁性结包括单独的顶部铁磁元件和单独的底部铁磁元件，并且还包括分离顶部铁磁元件和底部铁磁元件的单独的阻挡元件；以及将击穿电压单独地施加在阵列的第一部分的第一磁性结上，但没有施加在阵列的第二部分上，其中击穿电压损坏第一磁性结的阻挡元件，以限定第一磁性结的顶部铁磁元件和底部铁磁元件之间的泄漏路径。
本申请的又了一实施例提供了一种用于读取存储器阵列的方法，方法包括：提供包括多行和多列的多个磁性结的阵列，其中，磁性结包括单独的顶部铁磁元件和单独的底部铁磁元件，并且还包括位于顶部铁磁元件和底部铁磁元件之间的单独的阻挡元件；通过平均流经阵列的第一磁性结的第一电流和流经阵列的第二磁性结的第二电流来生成参考电流；以及将流经阵列中的第三磁性结的读取电流与参考电流进行比较以感测第三磁性结的状态，其中第一磁性结的阻挡元件电分离第一磁性结的顶部铁磁元件和底部铁磁元件，并且其中第二磁性结的阻挡元件包括限定第二磁性结的顶部铁磁元件和底部铁磁元件之间的泄漏路径的缺陷。
附图说明
当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1示出了集成芯片的一些实施例的顶部布局，其中，该集成芯片包括具有多次可编程(MTP)部分和一次可编程(OTP)部分的磁性结阵列。
图2A和图2B示出了图1的OTP部分中的击穿磁性结(broken-down)的各种实施例的截面图。
图3示出了图1中的MTP或OTP部分中的非击穿磁性结(unbroken-down)的一些实施例的截面图。
图4A至图4C示出了图1的集成芯片的各种可选实施例的顶部布局，其中OTP部分的位置是变化的。
图5示出了包括具有图1的磁性结阵列的存储器阵列的集成芯片的一些实施例的示意图。
图6A和图6B示出了图5的集成芯片的各种可选实施例的扩展示意图，其中每个存储器单元包括多个存取晶体管。
图7示出了图5的集成芯片的一些实施例的扩展示意图，其中存储器阵列的OTP部分位于存储器阵列的边缘处且邻接存储器阵列的伪部分。
图8A和图8B示出了图5中的存储器单元的一些实施例的各种截面图。
图9A和图9B示出了图1的集成芯片的各种实施例的扩展顶部布局，其中磁性结阵列还具有参考部分。
图10示出了用于图9A和图9B的磁性结阵列的读取电流分布以及用于图9A和图9B的参考电流的一些实施例的曲线图。
图11示出了由图9A和图9B的集成芯片执行的过程以读取磁性结的状态的一些实施例的框图。
图12A至图12D示出了图9A的集成芯片的各种可选实施例的扩展顶部布局。
图13A至图13D示出了图9B的集成芯片的各种可选实施例的扩展顶部布局。
图14A和图14B示出了集成芯片的各种实施例的示意图，该集成芯片包括分别具有图12A和图13A的磁性结阵列的存储器阵列。
图15至图19示出了用于形成集成芯片的方法的一些实施例的一系列截面图，其中，该集成芯片包括具有提供的MTP部分、OTP部分、伪部分和参考部分的存储器阵列。
图20示出了图15至图19的方法的一些实施例的框图。
具体实施方式
本发明提供了许多用于实施所提供主题的不同特征的实施例或实例。以下描述部件和配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部件没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
集成电路(IC)可以包括磁阻式随机存取存储器(MRAM)阵列和一次可编程(OTP)存储器阵列。在一些实施例中，OTP存储器阵列形成为与MRAM阵列分离。然而，这导致高成本并增加了工艺复杂性。在其他实施例中，OTP存储器阵列形成为通过熔丝、反熔丝、写电路或前述的任何组合进行写锁定的MRAM阵列的OTP部分。
当OTP存储器阵列形成为MRAM阵列的OTP部分时，不管是在MRAM阵列的OTP部分中还是在MRAM阵列的多次可编程(MTP)部分中，MRAM阵列的磁性结通常具有相同尺寸。此外，不管是在MRAM阵列的OTP部分还是在MRAM阵列的MTP部分中，MRAM阵列的磁性结在整个MRAM阵列中通常具有均匀或基本均匀的间距。形成具有不同尺寸和/或间距的磁性结会导致工艺复杂性并减少工艺窗口，使得产量降低。然而，如上所述，在MRAM阵列的磁性结被限制为相同尺寸和间距的情况下，存在挑战。
小型磁性结不能在高温下保持存储的数据。例如，小型磁性结可以具有小于或等于约75纳米的宽度。高温包括大于约100摄氏度的温度，并且可以例如在用于将IC接合到印刷电路板(PCB)的回流(即，高温烘烤)期间产生该高温。此外，虽然大型磁性结能够在高温下保持存储的数据，但是大型磁性结不可扩展并且由于高电流消耗而导致大的存取晶体管。例如，大型磁性结可以具有大于约75纳米的宽度。大型磁性结和大型存取晶体管转而会导致整个MRAM阵列中的大单元间距。
本申请的各种实施例涉及使用磁性结的OTP实现。在一些实施例中，阵列包括多列和多行中的多个磁性结，并且多个磁性结包括第一磁性结和第二磁性结。第一磁性结和第二磁性结包括单独的顶部铁磁元件和单独的底部铁磁元件，并且还包括顶部铁磁元件和底部铁磁元件之间的单独的阻挡元件。第一磁性结的第一阻挡元件将第一磁性结的第一顶部铁磁元件和第一底部铁磁元件电分离。根据第一顶部铁磁元件和第一底部铁磁元件是处于平行状态还是反向平行状态，第一磁性结处于第一数据状态或第二数据状态。第二磁性结的第二阻挡元件经历击穿，因此具有限定第二磁性结的第二顶部铁磁元件和第二底部铁磁元件之间的泄漏路径的缺陷。例如，缺陷可以对应于第二阻挡元件的硬和/或永久性击穿。
取决于第二磁性结是处于击穿状态(如这里的情况)还是非击穿状态，第二磁性结处于第一数据状态或第二数据状态。此外，当击穿是永久性的时，第二磁性结是OTP并且即使在小尺寸下也不易受高温状态(例如回流温度)的变化的影响。因此，磁性结的击穿状态可以用于形成OTP存储器单元，其可以缩放到小尺寸并且不易受高温影响。此外，使用磁性结的击穿状态会导致大的读取窗口，使得OTP存储器单元不易受到不均匀性的影响。这转而允许OTP存储器单元与伪单元一起放置在阵列的边缘处和/或代替伪单元。由于在边缘处存在对常规存储器单元的可靠操作不利的高度的不均匀性，所以伪单元是通常放置在阵列的边缘处的未使用的存储器单元以使常规存储器单元偏离边缘。
参考图1，提供了包括磁性结阵列102的集成芯片的一些实施例的顶部布局100。在一些实施例中，在顶部布局100中仅示出了磁性结阵列102的一部分。磁性结阵列102包括分布在磁性结阵列102的MTP部分102a和OTP部分之间的多个磁性结104。为了便于说明，仅一些磁性结104被标记为104。在一些实施例中，OTP部分102b位于磁性结阵列102的边缘处。
磁性结104具有多列和多行。多列包括列Cm、列Cm+1、和列Cm+2，其中m是表示列编号的整数变量。多行包括行Rn、行Rn+1、和行Rn+2，其中n是表示行编号的整数变量。磁性结104包括单独的参考元件(未示出)和单独的自由元件(未示出)，并且还包括夹置于单独的参考元件和单独的自由元件之间的单独的阻挡元件(未示出)。例如，磁性结104可以是或包括磁隧道结(MTJ)、自旋阀或一些其他合适的磁性结。
MTP部分102a中的磁性结104a(即，MTP磁性结104a)均存储数据位，其状态根据单独的参考元件和自由元件的磁化而变化。例如，当单独的参考元件和单独的自由元件的磁化是平行的时，MTP磁性结可以具有低电阻(对应于第一数据状态)，并且当单独的参考元件和单独的自由元件的磁化是反向平行时，MTP磁性结可以具有高电阻(对应于第二数据状态)。此外，MTP磁性结104a可以通过相对于单独的参考元件的磁化改变单独的自由元件的磁化来进行多次编程和擦除。因此，MTP磁性结104a可以用于MRAM。为了便于说明，仅一些MTP磁性结104a标记为104a。
OTP部分102b中的磁性结104b(即，OTP磁性结104b)均存储数据位，其状态取决于单独的阻挡元件是否经历了击穿。例如，OTP磁性结可以在单独的阻挡元件经历击穿时而具有第一数据状态，否则可以具有第二数据状态。击穿导致单独的阻挡元件中的缺陷，由此泄漏电流可以在单独的参考元件和单独的自由元件之间流动。因此，OTP磁性结具有第一数据状态下的低电阻和第二数据状态下的高电阻。此外，均可以通过单独的阻挡元件的击穿对OTP磁性结104b进行仅一次编程。例如，击穿可能是永久性的和/或不可逆的。因此，OTP磁性结104b一旦编程就具有低电阻，因此可以用作反熔丝。为了便于说明，仅一些OTP磁性结104b标记为104b。
通过击穿对OTP磁性结104b进行编程，即使当OTP磁性结104b很小时，也可以在高温下保存OTP磁性结104b的编程状态。因此，磁性结阵列102可以按比例缩小到小尺寸，并且可以在高温下仍然使用该OTP磁性结104b。例如，高温可以是其他温度或者另外包括大于或等于约100或125摄氏度的温度和/或可以例如在用于将集成芯片接合到PCB的回流(即，高温烘烤)期间产生。然而，其他温度是可以接受的。例如，当OTP磁性结104b的宽度Wot小于或等于约75纳米、70纳米、60纳米或一些其他合适的值时，OTP磁性结104b可以是小的。此外，通过击穿对OTP磁性结104b进行编程，编程的OTP磁性结的读取电流与未编程的OTP磁性结的读取电流之间的差异很大。该大差异允许可靠地感测OTP磁性结104b的状态，并且可以例如大于或等于约8微安和/或可以例如在约8-18微安之间。然而，其他值是可以接受的。
通过利用MTP部分102a和OTP部分102b形成磁性结阵列102，OTP部分102b可以容易地扩展或收缩以用于不同的芯片配置。例如，OTP部分102b可以电和/或动态扩展或收缩。此外，通过用MTP部分102a和OTP部分102b形成磁性结阵列102，可以同时形成MTP阵列和OTP阵列。与独立地形成MTP阵列和OTP阵列相比，这转而降低了制造成本和工艺复杂性。此外，通过用MTP部分102a和OTP部分102b形成磁性结阵列102，与独立地形成MTP阵列和OTP阵列相比，减小了芯片面积。
在一些实施例中，不管是在MTP部分102a还是在OTP部分102b中，磁性结104都共享共同的尺寸。例如，OTP磁性结104b的宽度Wot可以与MTP磁性结104a的宽度Wmt相同。在一些实施例中，不管在MTP部分102a和OTP部分102b处和/或之间，磁性结阵列102的行间距Pr在整个磁性结阵列102中是均匀的。类似地，在一些实施例中，不管在MTP部分102a和OTP部分102b处和/或之间，磁性结阵列102的列间距Pc在整个磁性结阵列102中是均匀的。
随着OTP磁性结104b的宽度Wot收缩，OTP磁性结104b的单独的阻挡元件可以通过较小的电流被击穿。由于减小的电流，可以减小与磁性结104相关联的存取晶体管(未示出)的尺寸。由于磁性结104的尺寸减小和存取晶体管的尺寸减小，行间距Pr和列间距Pc可以减小。此外，可以减小磁性结阵列102的芯片面积。由于减小的芯片面积，每个晶圆可以产生更多的集成芯片单元和/或集成芯片可以包括每单位面积更多的电路部件。
在一些实施例中，行Rn和行Rn+2处的OTP磁性结处于击穿状态，并且行Rn+1处的OTP磁性结处于非击穿状态，或反之亦然。在一些实施例中，行Rn和行Rn+1处的OTP磁性结处于击穿状态，并且行Rn+2处的OTP磁性结处于非击穿状态，或反之亦然。在一些实施例中，行Rn+1和行Rn+2处的OTP磁性结处于击穿状态，并且行Rn处的OTP磁性结处于非击穿状态，或反之亦然。在一些实施例中，行Rn至Rn+2处的OTP磁性结具有相同的状态(例如，击穿状态或非击穿状态)。
参照图2A和图2B，提供了图1中的击穿磁性结202的各种实施例的截面图200A，200B。例如，击穿的磁性结202可以代表图1中的每个编程的OTP磁性结和/或可以是例如MTJ、自旋阀、或一些其他合适的磁性结。击穿磁性结202包括参考元件204、自由元件206、和阻挡元件208。阻挡元件208是非磁性的并且夹在参考元件204和自由元件206之间。参考元件204和自由元件206是铁磁的。此外，参考元件204具有固定的磁化，而自由元件206具有“自由”改变的磁化。
与非击穿磁性结相比较，击穿的磁性结202具有异常结构。作为异常结构的一部分，阻挡元件208包括一个或多个缺陷210，该缺陷210限定从参考元件204到自由元件206的一个或多个泄漏路径212。缺陷(多个缺陷)212可以例如是或包括在阻挡元件208中的载流子陷阱、导电细丝、一些其他合适的缺陷或前述材料的任何组合。
如图2A的截面图200A所示，阻挡元件208在参考元件204向上凸出的位置处缺少材料。此外，泄漏路径212在参考元件204和自由元件206之间的凸起处延伸。例如，阻挡元件208可能由于硬击穿而缺少材料和/或具有泄漏路径212。因此，限定泄漏路径212的缺陷210可以例如是或者包括阻挡元件208中的导电细丝。
如图2B的截面图200B所示，阻挡元件208被扭曲，从而导致不均匀的厚度。此外，泄漏路径212在参考元件204和自由元件206之间的阻挡元件208的薄区域处延伸。阻挡元件208可以例如由于软击穿而扭曲和/或具有泄漏路径212。这样，限定泄漏路径212的缺陷210可以例如是或包括阻挡元件208中的载流子陷阱。
在一些实施例中，阻挡元件208是隧道阻挡件，其选择性地允许电子量子力学隧穿通过阻挡元件208。例如，当参考元件204和自由元件206具有平行磁化时，可以允许量子力学遂穿，当参考元件204和自由元件206具有反向平行磁化时，可以阻挡该量子力学遂穿。阻挡元件208可以例如是或包括非晶阻挡材料、晶体阻挡材料或一些其他合适的绝缘和/或隧道阻挡材料。非晶阻挡件可以是或包括例如氧化铝(例如AlOx)、氧化钛(例如TiOx)或一些其他合适的非晶阻挡件。晶体阻挡件可以是或包含氧化锰(例如MgO)、尖晶石(例如MgAl2O4)或一些其他合适的晶体阻挡件。可选地(例如，在击穿磁性结202是自旋阀的情况下)，阻挡元件208可以是或包括例如非磁性金属或一些其他合适的阻挡件。非磁性金属的实例包括铜、金、银、铝、铅、锡、钛、锌、黄铜、青铜或其他合适的非磁性金属(一些)。
在一些实施例中，参考元件204是或包括钴铁(例如，CoFe)、钴铁硼(例如，CoFeB)、或一些其他合适的铁磁材料、或前述的任何组合。在一些实施例中，参考元件204邻接反铁磁元件(未示出)和/或是合成反铁磁(SAF)元件(未示出)的一部分或以其他方式邻接。在一些实施例中，自由元件206是或包括钴铁(例如，CoFe)、钴铁硼(例如，CoFeB)、或一些其他合适的铁磁材料、或者前述的任何组合。
参考图3，提供了图1中的非击穿磁性结302的一些实施例的截面图300。非击穿磁性结302可以例如代表图1中的每个MTP磁性结104a和/或图1中的每个未编程的OTP磁性结。此外，非击穿磁性结302可以是例如MTJ、自旋阀、或一些其他合适的磁性结。非击穿磁性结302包括参考元件304、自由元件306、和阻挡元件308。阻挡元件308是非磁性的并且夹在参考元件304和自由元件306之间。与图2A和图2B中所示的阻挡元件208相反，阻挡元件308没有或基本上没有缺陷并且具有均匀或基本均匀的厚度。参考元件304和自由元件306是铁磁的。此外，参考元件304具有固定的磁化，而自由元件306具有“自由”改变的磁化。
在一些实施例中，阻挡元件308是隧道阻挡件，其选择性地允许电子量子力学隧穿通过阻挡元件308。在一些实施例中，阻挡元件308具有与图2A和图2B的阻挡元件208相同或基本相同的材料成分。
在一些实施例中，参考元件304邻接反铁磁元件(未示出)。在一些实施例中，参考元件304是SAF元件(未示出)的一部分或以其他方式邻接该SAF元件。在一些实施例中，参考元件304具有与图2A和图2B的参考元件204相同或基本相同的材料成分，和/或自由元件306具有与图2A和图2B的自由元件206相同或基本相同的材料成分。
尽管图2A和图2B示出了参考元件204和自由元件206分别位于阻挡元件208下方和上方，但是参考元件204和自由元件206可以可选地分别位于阻挡元件208的上方和下方。类似地，尽管图3示出了参考元件304和自由元件306分别位于阻挡元件308下方和上方，但是参考元件304和自由元件306可以可选地分别位于阻挡元件308的上方和下方。
参考图4A至图4C，提供了图1的集成芯片的各种可选实施例的顶部布局400A-400C，其中改变了磁性结阵列102的OTP部分102b的位置。如图4A的顶部布局400A所示，OTP部分102b位于MTP部分102a的右侧。如图4B的顶部布局400B所示，OTP部分102b位于MTP部分102a上方。如图4C的顶部布局400C所示，OTP部分102b位于MTP部分102a下方。
参考图5，提供了包括具有图1的磁性结阵列102的存储器阵列502的集成芯片的一些实施例的示意图500。在一些实施例中，仅示出了存储器阵列502的一部分。存储器阵列502包括分布在存储器阵列502的MTP部分502a和存储器阵列502的OTP部分502b之间的多个存储器单元504。为了便于说明，仅一些存储器单元504被标记为504。
存储器单元504为多列和多行。多列包括列Cm、列Cm+1、和列Cm+2，其中m是表示列编号的整数变量。多行包括行Rn、行Rn+1、和行Rn+2，其中n是表示行编号的整数变量。存储器单元504包括单独的存取晶体管506和单独的磁性结104。为了便于说明，仅一些存取晶体管506被标记为506并且仅一些磁性结104被标记为104。磁性结104具有表示数据位的可变电阻。磁性结104可以是例如MTJ、自旋阀、或一些其他合适的磁性结。存取晶体管506可以是例如金属氧化物半导体场效应晶体管(MOSFET)、一些其他合适的绝缘栅场效应晶体管(IGFET)、或一些其他合适的晶体管。
MTP部分502a中的存储器单元504a(即，MTP存储器单元504a)均存储数据位，其状态根据单独的磁性结MJmt的磁化而变化。为了便于说明，仅MTP存储器单元504a中的一个被单独标记为504a。MTP存储器单元504a的单独的磁性结MJmt可以例如作为关于图1描述的MTP磁性结104a，和/或在图3中示出和描述的非击穿磁性结302。在一些实施例中，存储器阵列502的MTP部分502a包括图1中的磁性结阵列102的MTP部分102a。
OTP部分502b中的存储器单元504b(即，OTP存储器单元504b)均存储数据位，其状态根据单独的磁性结MJot是否经历了击穿而变化。为了便于说明，仅一个OTP存储器单元504b被单独标记为504b。例如，OTP存储器单元504b的单独的磁性结MJot可以作为关于图1描述的OTP磁性结104b。处于第一数据状态的OTP存储器单元504b的单独的磁性结可以是例如在图2A和图2B中的任何一个中示出和描述的击穿磁性结202，然而处于第二数据状态的OTP存储器单元504b的单独的磁性结可以例如在图3中示出和描述的非击穿磁性结302。在一些实施例中，存储器阵列502的OTP部分502b包括图1中的磁性结阵列102的OTP部分102b。
一组字线508便于逐行地选择存储器单元504，而一组位线510和一组源极线512便于逐列地从所选存储器单元读取和/或写入至所选存储器单元。为了便于说明，仅一些位线510被标记为510并且仅一些源极线512被标记为512。字线508沿着存储器阵列502的相应行横向延伸并且与相应行中的存取晶体管的栅极电耦合。位线510沿存储器阵列502的相应列横向延伸，并与相应列中的磁性结电耦合。源极线512沿存储器阵列502的相应列横向延伸，并与相应列中的存取晶体管的源极电耦合。
在一些实施例中，通过分别以大约3.5V和0V偏置相应的位线和相应的源极线，并通过以大约2.4伏进一步偏置的相应字线对OTP存储器单元进行编程。在一些实施例中，通过分别以大约1.8伏和0伏偏置相应的位线和相应的源极线，并通过以大约2.0伏进一步偏置相应字线，将MTP存储器单元设置为平行状态。在一些实施例中，通过分别以大约0伏特和大约1.4伏特分别偏置相应的位线和相应的源极线，并且通过以大约2.4伏特进一步偏置相应字线，将MTP存储器单元设置为反向平行状态。然而，其他电压可用于对OTP存储器单元编程和/或将MTP存储器单元设置为平行或反向平行状态。
在一些实施例中，无论是在MTP部分502a还是在OTP部分502b中，存储器单元504都共享共同尺寸。在一些实施例中，无论在MTP部分502a和OTP部分502b处和/或它们之间，存储器阵列502的行间距Pr在整个存储器阵列502中是均匀的。类似地，在一些实施例中，无论在MTP部分502a和OTP部分502b处和/或它们之间，存储器阵列502的列间距Pc在整个存储器阵列502中是均匀的。行间距Pr可以是例如260纳米或更小，和/或列间距Pc可以是例如220纳米或更小，或反之亦然。然而，行间距Pr和/或列间距Pc的其他值是可接受的。
随着OTP磁性结的宽度Wot收缩(参见例如图1中的Wot)，OTP磁性结Mot的单独的阻挡元件可以通过较小电流击穿。由于减小的电流，可以减小与磁性结104相关联的存取晶体管506的尺寸。由于磁性结104的尺寸减小和存取晶体管506的尺寸减小，可以减小行间距Pr和列间距Pc。此外，可以减小存储器阵列502的芯片面积。由于减小了芯片面积，每个晶圆可以产生更多的集成芯片单元和/或集成芯片可以包括每单位面积的更多电路元件。
参考图6A和图6B，提供了图5的集成芯片的各种可选实施例的扩展示意图600A、600B，其中OTP存储器单元504b均包括多个存取晶体管506。例如，如图6A的示意图600A所示，OTP存储器单元504b均可以具有三个存取晶体管。作为另一示例，如图6B的示意图600B所示，OTP存储器单元504b均可以具有两个存取晶体管。作为又一示例，OTP存储器单元504b均可以具有四个或更多个存取晶体管。
OTP存储器单元的多个存取晶体管并联电耦合并跨越多行。与OTP存储器单元仅具有一个存取晶体管相比，OTP存储器单元的多个存取晶体管使得能够驱动更多电流通过(又称流经)OTP存储器单元的磁性结。由于通过磁性结的击穿来实现编程并且这种击穿取决于高电流，所以对OTP存储器单元的磁性结编程可取决于该增加的电流。
参考图7，提供了图5的集成芯片的一些可选实施例的扩展示意图700，其中OTP部分502b位于存储器阵列502的边缘并且邻接存储器阵列502的伪部分502c。例如，OTP部分502b和伪部分502c可以都位于存储器阵列502的列C1处。伪部分502c中的存储器单元504c(即，伪存储器单元504c)是通常具有不良均匀性的未使用的存储器单元。在一些实施例中，伪存储器单元504c具有与MTP存储器单元504a相同的结构。在其他实施例中，伪存储器单元504c具有电分离的磁性结和存取晶体管，如通过间隙702所示。为了便于说明，仅伪存储器单元504c中的一个标记为504c，并且仅间隙702中的一个标记为702。
由于存储器阵列502的边缘处的部件密度变化大，存储器阵列502的边缘处的存储器单元遭受不均匀性。部件密度变化大导致用于存储器阵列502边缘处形成存储器单元的工艺的不均匀性，从而导致存储器单元的不均匀性。例如，部件密度变化大可能导致材料沉积过程中的厚度不均匀性、不均匀的化学机械平坦化(CMP)、不均匀的光刻以及制造过程中的其他不均匀性。因此，伪部分502c用作缓冲器以防止偏离存储器阵列502的边缘的存储器单元(例如，MTP存储器单元504a)的不均匀性。
与用于OTP存储器单元504b的读取和写入窗口相比较，MTP存储器单元504a的读取和写入窗口相对较小。因此，MTP存储器单元504a比OTP存储器单元504b对非均匀性更敏感，并且将MTP存储器单元504a放置在存储器阵列502的边缘处可能导致低产量。然而，由于与MTP存储器单元504a相比较，OTP存储器单元504b对非均匀性的具有更低敏感性，因此通过位于存储器阵列502的边缘处的OTP存储器单元504b仍然可以获得良好的产量。因此，将OTP存储器单元504b放置在存储器阵列502的边缘处允许使用先前未使用的存储器单元并且允许增加集成芯片的功能密度。这可以转而降低制造成本。
尽管使用图1中的磁性结阵列102的实施例示出了图5，但是应当理解，可以可选地使用图4A至图4C中的任何一个的磁性结阵列102的实施例。此外，尽管图5、图6A、图6B和图7将OTP部分502b示出为位于MTP部分502a的左侧，但是在其他实施例中，OTP部分502b可以位于MTP部分502a的上方、下方、或右侧。
参考图8A，提供了图5的存储器单元的一些实施例的截面图800A。存储器单元包括存取晶体管506和磁性结104。不管MTP存储器单元、OTP存储器单元、还是一些其他合适的存储器单元，存储器单元可以代表例如图5的每个存储器单元504。
存取晶体管506位于衬底802上并包括一对源极/漏极区域804、栅极电介质层806和栅电极808。源极/漏极区域804位于衬底802中并具有与衬底802的相邻部分具有相反的掺杂类型。栅极电介质层806覆盖在衬底802上方，并且栅极808覆盖在栅极电介质层806上方。此外，栅极电介质层806和栅极808夹置在源极/漏极区域804之间。例如，衬底802可以是体硅衬底、一些其他合适的体半导体衬底、绝缘体上硅(SOI)衬底或一些其他合适的衬底。存取晶体管506可以例如是MOSFET、IGFET、或一些其他合适的晶体管。
多条布线810和多个通孔812交替地堆叠在存取晶体管506上以限定导电路径。为了便于说明，仅一些布线810标记为810，并且仅一些通孔812标记为812。布线810和通孔812限定从源极/漏极区域804中的第一源极/漏极区域到源极线512的第一导电路径；和从栅电极808到字线508的第二导电路径。沿第二导电路径的第一省略号814可以例如表示零个或多个通孔和零个或多条布线。此外，布线810和通孔812限定从源极/漏极区域804中的第二源极/漏极区域到磁性结104的底部的第三导电路径，以及从磁性结104的顶部到位线510的第四导电路径。沿着第三导电路径的第二省略号816可以例如表示一个或多个通孔以及零条或多条布线。类似地，沿着第四导电路径的第三省略号818可以例如表示零个或更多个通孔以及零条或多条布线。
在一些实施例中，磁性结104是MTJ、自旋阀、或一些其他合适的磁性结。在一些实施例中，磁性结104作为图2A或图2B的任一个中示出和描述的磁性结202。例如，在存储器单元是被编程的OTP存储器单元的情况下，磁性结104可以作为图2A或图2B的任一个中示出和描述的磁性结202被。在一些实施例中，磁性结104作为图3中示出和描述的磁性结302。例如，在存储器单元是未编程的OTP存储器单元的情况下，磁性结104可以作为图3中示出和描述的磁性结302。作为另一示例，在存储器单元是MTP存储器单元的情况下，无论是编程还是未编程，磁性结104可以作为图3中示出和描述的磁性结302。
参考图8B，提供了其中第一椭圆814、第二椭圆816、和第三椭圆818已被替换的图8A的存储器单元的一些更详细实施例的截面图800B。第一个省略号已被布线和通孔取代。第二个省略号已被通孔取代。第三个省略号已被布线和通孔取代。因此，源极线512可以例如位于第一金属化层处，和/或字线508可以例如位于第三金属化层处。此外，磁性结104可以例如位于第三金属化层和第四金属化层之间，和/或位线510可以例如位于第五金属化层处。
参考图9A，提供图1的集成芯片的一些实施例的扩展顶部布局900A，其中磁性结阵列102还包括伪部分102c和参考部分102d。伪部分102c位于列Cm'+1中位于参考部分102d的上方，并且位于列Cm至Cm'的参考部分102d的侧面。Cm和Cm'是表示列编号的整数变量。伪部分102c中的磁性结104c(即，伪磁性结104c)是未使用的。为了便于说明，仅一些伪磁性结104c标记为104c。如下所示，由于互连存储器阵列中的磁性结104的字线和位线的布局，例如伪磁性结104c可以是未使用的。参考部分102d中的磁性结104d(即，参考磁性结104d)对应于MTP磁性结104a和OTP磁性结104b的各种状态。为了便于说明，仅一些参考磁性结104d标记为104d。
参考磁性结104d包括参考磁性结MJr,p，其具有处于平行状态的单独的自由元件和参考元件(未示出)，并且还包括参考磁性结MJr,ap，其具有处于反向平行状态的单独的自由元件和参考元件。平行状态可以例如对应于MTP磁性结104a的第一数据状态，而反向平行状态可以例如对应于MTP磁性结104a的第二数据状态。参考磁性结104d还包括处于击穿状态的参考磁性结MJr,bd，其中单独的阻挡元件经历了击穿(例如，硬和/或不可逆击穿)。例如，击穿状态可以对应于OTP磁性结104b的第一数据状态，而平行和/或反向平行状态可以例如对应于OTP磁性结104b的第二数据状态。
根据磁性结104的数据状态，磁性结的电阻变化。例如，MTP磁性结具有在平行状态下的第一电阻和反向平行状态下的第二电阻。作为另一个示例，OTP磁性结具有在击穿状态下的第一电阻和未击穿状态下的第二电阻。因此，为了读取单独磁性结的数据状态，无论是OTP磁性结还是MTP磁性结，读取电压都施加在磁性结上以产生读取电流Iread。然后通过感测放大器902将读取电流Iread与参考电流Iref进行比较，以确定磁性结的数据状态。选择参考电流Iref，使得参考电流Iref位于磁性结的两个不同状态条件下所读取的读取电流Iread之间。因此，如果读取电流Iread小于参考电流Iref，则确定磁性结处于第一数据状态，并且如果读取电流Iread大于参考电流Iref，则确定磁性结处于第二数据状态。
在一些实施例中，参考电流Iref在MTP磁性结104a和OTP磁性结104b之间是相同的。例如，参考电流Iref可以是流经平行参考磁性结MJr,p的电流和流经反向平行参考磁性结MJr,ap的电流的平均值。此外，在一些实施例中，省略和/或不使用击穿参考磁性结MJr，bd。
在OTP磁性结104b和MTP磁性结104a之间相同的参考电流Iref的使用取决于MTP磁性结104a的读取窗口与OTP磁性结104b的读取窗口重叠。读取窗口是分别处于磁性结104的两个不同状态(例如，平行和反向平行状态)的读取电流之间的差值。在没有与读取窗口重叠的情况下，没有可用于读取MTP磁性结104a和OTP磁性结104b的参考电流Iref的值。
为了确保读取窗口重叠，OTP磁性结104b被限制在击穿状态和反向平行状态(非击穿状态)。例如，在形成磁性结阵列102期间，一些OTP磁性结104b可以设置为反向平行状态，并且OTP磁性结104b的其余部分可以被击穿。如下所述，限制是因为击穿状态下的读取电流大于平行状态下的读取电流，平行状态下的读取电流大于反向平行状态下的读取电流。但是，限制难以强制执行。
随着集成芯片继续变得越来越小，磁性结104变得越来越小。然而，小型磁性结不能在高温下保留存储的数据。例如，小型磁性结可以是宽度小于或等于约75纳米、70纳米、60纳米或一些其它合适值的(例如，宽度W)的磁性结。因此，高温可能导致非击穿OTP磁性结的初始状态从反向平行切换到平行，从而将导致非击穿OTP磁性结的读取失败。高温可以例如包括大于约100摄氏度的温度和/或可以例如在用于将集成芯片接合到PCB的回流(即，高温烘烤)期间产生。然而，其他温度是可以接受的。
另外，参考电流Iref是由平行参考磁性结MJr,p和反向平行参考磁性结MJr,ap产生的，使得如果平行和反向平行参考磁性结MJr,p、MJr,ap具有不正确状态则参考电流Iref将是不正确的。此外，平行和反向平行参考磁性结MJr,p、MJr,ap在高温下以与上述非击穿OTP磁性结相同的方式改变状态。因此，高温可能会改变参考电流Iref并导致读取失败。
在其他实施例中，参考电流Iref根据被读取的磁性结是OTP磁性结还是MTP磁性结而变化。例如，当读取MTP磁性结时，参考电流Iref可以是流经平行参考磁性结MJr,p的电流和流经反向平行参考磁性结MJr,ap的电流的平均值。作为另一示例，当读取OTP磁性结时，参考电流Iref可以是流经反向平行参考磁性结MJr.ap或平行参考磁性结MJr,p的电流和流经击穿参考磁性结MJr,bd的电流的平均值。
通过当读取OTP磁性结时使用流经反向平行参考磁性结MJr,ap或平行参考磁性结MJr,p的电流和流经击穿参考磁性结MJr,bd的电流的平均值，可以避免OTP磁性结104b的高温读取失败。击穿参考磁性结MJr,bd不受高温的影响。此外，即使反向平行参考磁性结MJr,ap或平行参考磁性结MJr,p的状态在高温下变化和/或非击穿OTP磁性结在平行和反向平行之间变化，参考电流Iref也保持在非击穿OTP磁性结的读取窗口中并且读取成功。
参考图9B，提供图9A的集成芯片的一些可选实施例的顶部布局900B，其中磁性结阵列102的每行包括三个单独的参考磁性结104d：1)平行参考磁性结MJr,p；2)反向平行参考磁性结MJr,ap；3)击穿参考磁性结MJr,bd。为了便于说明，仅一些参考磁性结104d标记为104d。在读出MTP部分102a和OTP部分102b中的磁性结期间，磁性结的相应行中的单独参考磁性结用于生成参考电流Iref。
通过图9A和图9B扩展图1的磁性结阵列102的实施例，应该理解，图9A和图9B的实施例可以可选地扩展图4A至图4C的磁性结阵列102的实施例。例如，OTP部分102b可以移位到MTP部分102a的右侧。作为另一示例，OTP部分102b可以移位到MTP部分102a的上方或下方。
参考图10，提供了图9A和图9B的磁性结阵列102的读取电流分布1002和图9A和图9B所使用的读取电流1004的一些实施例的曲线图1000。曲线图1000的水平轴对应于读取电流，曲线图1000的垂直轴对应于具有给定读取电流的样本(即，不同的存储器单元)的数量。
读取电流分布1002包括反向平行读取电流分布1002a、平行读取电流分布1002b和击穿读取电流分布1002c。反向平行读取电流分布1002a表示当处于反向平行状态(即，高电阻状态)时，图9A和图9B中MTP磁性结104a的任一个的读取电流。平行读取电流分布1002b表示当处于平行状态(即，低电阻状态)时，图9A和图9B的MTP磁性结104a中的任一个的读取电流。当图9A和图9B的OTP磁性结104b中的任一个未编程时，OTP存储器单元可以处于反向平行或平行状态。因此，反向平行或平行读取电流分布1002a、1002b可以代表当处于非击穿状态(即，高电阻状态)时，图9A和图9B的OTP磁性结104b中的任一个的读取电流。击穿读取电流分布1002c表示当处于击穿状态(即，低电阻状态)时，图9A和图9B的OTP磁性结104b中的任一个的读取电流。
第一参考电流1004a位于MTP磁性结104a的MTP读取窗口1006的中心处，并且由图9A和图9B的感测放大器902使用，以确定MTP磁性结是处于平行状态还是反向平行状态。例如，第一参考电流1004a可以对应于流经图9A和图9B的反向平行参考磁性结MJr,ap的电流和流经图9A和图9B的平行参考磁性结MJr,p的电流的平均值。
在一些实施例中，由于只要未编程的OTP磁性结被限制为反向平行状态，第一参考电流就与OTP磁性结104b的第一OTP读取窗口1008重叠，所以通过图9A和图9B的感测放大器902也使用第一参考电流1004a，以确定OTP磁性结处于击穿状态还是非击穿状态。然而，第一参考电流1004a与反向平行读取电流分布1002a和击穿读取电流分布1002c不等距。相反，第一参考电流1004a比击穿读取电流分布1002c更接近反向平行读取电流分布1002a，使得当OTP磁性结104b处于非击穿状态时比在击穿状态时更可能发生读取失败。此外，如果未编程的OTP磁性结不限于反向平行状态，则OTP磁性结104a移位到第二OTP读取窗口1010，该第二OTP读取窗口不与第一参考电流1004重叠并因此导致读取失败。如上所述，该限制在高温下难以强制执行。
在其他实施例中，第二参考电流1004b或第三参考电流1004c由图9A和图9B的感测放大器902使用，以确定OTP磁性结是处于击穿状态还是未击穿状态。第二参考电流1004b位于第一OTP读取窗口1008的中心处，并且可以例如对应于流经图9A和图9B的反向平行参考磁性结MJr,ap的电流和流经图9A和图9B的击穿参考磁性结MJr,bd的电流的平均值。第三参考电流1004c位于第二OTP读取窗口1010的中心处，并且可以例如对应于流经图9A和图9B的平行参考磁性结MJr,p的电流和流经图9A和图9B的击穿参考磁性结MJr,bd的电流的平均值。第二参考电流1004b和第三参考电流1004c都与第一OTP读取窗口1008和第二OTP读取窗口1010重叠，使得即使在高温下(例如，来自回流)也成功读出图9A和图9B的OTP磁性结104b。
击穿磁性结的状态不受高温的影响，由此可以假设第一OTP读取窗口1008和第二OTP读取窗口1010的上限是固定的。此外，非击穿磁性结的状态可能受到高温的影响，并且因此可能在反向平行状态和平行状态之间变化。因此，第一OTP读取窗口1008和第二OTP读取窗口1010的下限可以在反向平行读取电流分布1002a和平行读取电流分布1002b之间变化。然而，即使具有这种变化，第二参考电流1004b和第三参考电流1004c仍然与第一OTP读取窗口1008和第二OTP读取窗口1010重叠，由此在高温下仍然可以成功读出。此外，尽管高温可以改变第二参考电流1004b和第三参考电流1004c的位置，但是第二参考电流1004b和第三参考电流1004c继续与第一OTP读取窗口1008和第二OTP读取窗口1010重叠，由此在高温下仍然可以成功读出。
第二参考电流1004b和第三参考电流1004c的位置是流经图9A和图9B的击穿参考磁性结MJr,bd的电流和流经图9A和图9B的反向平行参考磁性结MJr,ap或平行参考磁性结MJr,p的电流的平均值。如上所述，可以假设击穿参考磁性结MJr,bd的状态是固定的，从而可以假设通过击穿参考磁性结MJr,bd的电流是固定的。因此，通过反向平行参考磁性结MJr,ap或平行参考磁性结MJr,p的电流可能随高温而变化。然而，电流在反向平行读取电流分布1002a和平行读取电流分布1002b之间变化，并且反向平行读取电流分布1002a处的电流和平行读取电流分布1002b处的电流都导致参考电流与第一OTP读取窗口1008和第二OTP读取窗口1010重叠。
参考图11，提供了由图9A和图9B的集成芯片执行的过程以读取磁性结的状态的一些实施例的框图1100。例如，无论磁性结是OTP磁性结还是MTP磁性结，都可以执行该过程。
在1102处，确定磁性结是OTP还是MTP。例如，可以基于所提供的磁性结的存储器地址和/或OTP和MTP存储器单元的已知位置来进行确定。
在1104a处，响应于确定磁性结是MTP，通过平均流经平行状态下的参考磁性结的电流和流经反向平行状态下的参考磁性结的电流来生成参考电流。例如，可以通过横跨参考磁性结施加读取电压来生成流经平行状态下的参考磁性结的电流。类似地，例如，可以通过横跨参考磁性结施加读取电压来生成流经反向平行状态下的参考磁性结的电流。
在1104b处，响应于确定磁性结是MTP，通过平均流经平行或反向平行状态下的参考磁性结的电流和流经击穿状态下的参考磁性结的电流来生成参考电流。例如，可以通过横跨参考磁性结施加读取电压来生成流经平行或反向平行状态下的参考磁性结的电流。类似地，例如，可以通过横跨参考磁性结施加读取电压来生成流经击穿状态下的参考磁性结的电流。
在1106处，不管参考电流是在1104a还是在1104b处生成的，确定流经磁性结的读取电流是否小于参考电流。例如，可以通过横跨磁性结施加读取电压来生成读取电流。响应于确定读取电流小于参考电流，磁性结具有第一数据状态(例如，逻辑“0”)。响应于确定读取电流大于参考电流，磁性结具有第二数据状态(例如，逻辑“1”)。
虽然框图1100在本文中示出和描述为一系列动作或事件，但是应当理解，这些动作或事件的所示顺序不应被解释为限制意义。例如，一些动作可以以不同的顺序发生和/或与除了这里示出和/或描述的动作或事件之外的其他动作或事件同时发生。此外，可能不需要所有示出的动作来实现本文描述的一个或多个方面或实施例，并且本文描绘的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
参考图12A，提供了图9A的集成芯片的一些实施例的扩展顶部布局1200A。扩展顶部布局1200A得到扩展，因为其示出了附加的行和列。例如，顶部布局1200示出了列1至M和行1至N，其中M和N是分别表示磁性结阵列102中的总列数和总行数的整数。
伪部分102c位于磁性结阵列102的边缘处并且在闭合路径中延伸以围绕磁性结阵列102的MTP部分102a、磁性结阵列102的OTP部分102b、和磁性结阵列102的参考部分102d。此外，在一些实施例中，伪部分102c位于相同列(例如，列CM-1)和相同行(例如，行RN-3到行RN)中作为参考部分102d。由于磁性结阵列102的边缘处的部件密度的大变化，磁性结阵列102的边缘处的磁性结受到不均匀性的影响。大变化会导致用于在磁性结阵列102的边缘处形成磁性结的工艺的不均匀性，这导致不均匀性。因此，伪部分102c用作缓冲器以防止具有偏离于磁性结阵列102的边缘的磁性结104的不均匀性。
参考图12B，提供图12A的集成芯片的一些可选实施例的顶部布局1200B，其中OTP部分102b位于磁性结阵列102的边缘处。与用于MTP磁性结104a的读取和写入窗口相比，OTP磁性结104b的读取和写入窗口相对较大。因此，利用OTP磁性结104b的读取和写入操作可以忍受磁性结阵列102的边缘处的不均匀性，从而允许使用先前未使用的磁性结。这转而可以增加集成芯片的功能密度并且可以降低制造成本。
参考图12C，提供图12A的集成芯片的一些可选实施例的顶部布局1200C，其中OTP部分102b位于磁性结阵列102的边缘处并且在闭合路径中延伸以包围MTP部分102a、参考部分102d、和伪部分102c。例如，OTP部分102b可以是方环形或一些其他合适的形状。
参考图12D，提供图12A的集成芯片的一些可选实施例的顶部布局1200D，其中MTP部分102a、OTP部分102b、和参考部分102d邻接磁性结阵列102的边缘。因此，除了伪部分102c之外，在视图内和视图外不存在位于磁性结阵列102的边缘处的伪磁性结。
参照图13A至图13D，提供了图9B的集成芯片的一些可选实施例的顶部布局1300A至1300D。图13A至图13D分别是图12A至图12D的变型，其中代替图9A的布局使用图9B的布局。例如，图13A是其中图9A的布局已经替换为图9B的布局的图12A的变型。
参考图14A，提供了包括具有图12A的磁性结阵列102的存储器阵列502的集成芯片的一些实施例的示意图1400A。存储器阵列502包括分布在MTP部分502a、OTP部分502b、伪部分502c、和参考部分502d之间的多个存储器单元504。为了便于说明，仅一些存储器单元504被标记为504。存储器单元504位于M列和N行中，其中M和N是分别表示列的总数和总行数的整数。存储器单元504包括单独的存取晶体管506和单独的磁性结104。为了便于说明，仅一些存取晶体管506被标记为506，并且仅一些磁性结104被标记为104。
MTP部分502a中的存储器单元504a(即，MTP存储器单元504a)均存储数据位，其状态根据单独的磁性结MJmt的磁化而变化。为了便于说明，仅MTP存储器单元504a中的一个被单独标记为504a。OTP部分502b中的存储器单元504b(即，OTP存储器单元504b)均存储数据位，其状态根据单独磁性结MJot是否经历了击穿而变化。为了便于说明，仅一个OTP存储器单元504b被单独标记为504b。伪部分502c中的存储器单元504c(即，伪存储器单元504c)未使用，并且与MTP存储器单元504a和OTP存储器单元504b相比较，通常具有不良均匀性。在一些实施例中，伪存储器单元504c具有电分离的磁性结和存取晶体管(如间隙702所示)。为了便于说明，仅伪存储器单元504c中的一个标记为504c，并且仅一个间隙702为标记702。参考部分502d中的存储器单元504d(即，参考存储器单元504d)对应于MTP存储器单元504a和OTP存储器单元504b的不同状态，并且用于在读出(下文讨论)MTP存储器单元504a和OTP存储器单元504b之一期间生成参考电流Iref。为了便于说明，仅一个参考存储器单元504d标记为504d。
在一些实施例中，不管是否位于MTP部分502a、OTP部分502b、伪部分502c或参考部分502d中，存储器单元504都共享共同尺寸。在一些实施例中，不管是否位于MTP部分502a、OTP部分502b、伪部分502c、和参考部分502d处和/或之间，存储器阵列502的行间距Pr在整个存储器阵列502中是均匀的。类似地，在一些实施例中，不管是否位于MTP部分502a、OTP部分502b、伪部分502c或参考部分502d处和/或之间，存储器阵列502的列间距Pc在整个存储器阵列502中是均匀的。行间距Pr可以是例如260纳米或更小，和/或列间距Pc可以是例如220纳米或更小，或反之亦然。然而，行间距Pr和/或列间距Pc的其他值是可接受的。
一组字线508和行解码器/驱动器1402便于逐行地选择存储器单元504。为了便于说明，仅字线508中的一些被标记为508。字线508沿着存储器阵列502的相应行横向延伸并且与相应行中的存取晶体管的栅极电耦合。行解码器/驱动器1402根据存储器地址(未示出)经由字线508选择行。例如，行解码器/驱动器1402可以通过以超过存取晶体管506的阈值电压的电压偏置该行的字线来选择存储器地址的行。此外，在一些实施例中，行解码器/驱动器1402在读取操作期间选择参考部分502d的多行。例如，行解码器/驱动器1402可以在MTP存储器单元的读取操作期间选择行RN-3和行RN-2，但不选择行RN-1。作为另一示例，行解码器/驱动器1402可以在OTP存储器单元的读取操作期间选择行RN-1和行RN-3，而不选择行RN-2。作为又一示例，行解码器/驱动器1402可以在OTP存储器单元的读取操作期间选择行RN-1和行RN-2，但不选择行RN-3。
一组位线510、一组源极线512、和列解码器/驱动器1404有助于逐列地从所选存储器单元读取和/或写入所选存储器单元。位线510沿存储器阵列502的相应列横向延伸，并与相应列中的磁性结电耦合。源极线512沿存储器阵列502的相应列横向延伸，并与相应列中的存取晶体管的源极电耦合。
为了写入所选存储器单元，列解码器/驱动器1404通过所选存储器单元的列的位线和该列的源极线在所选存储器单元上施加写入电压。为了从所选存储器单元读取，列解码器/驱动器1404通过所选存储器单元的列的位线和源极线中的一条将读取电压施加到所选存储器单元的端子。然后在列的位线和源极线中的另一条处将读取电流Iread提供给感测放大器902，在感测放大器902中将读取电流与参考电流Iref进行比较以确定所选存储器单元的数据状态。
参考电路1406生成来自于参考存储器单元504d的参考电流Iref。例如，假设行解码器/驱动器1402适当地选择参考部分502d中的两行，如上所述，将读取电压施加到列CM-1的位线和源极线之一导致在列CM-1的位线和源极线中的另一条处合成电流。复合电流是流经所选参考存储器单元的电流之和，由此参考电流Iref可以由等分复合电流的参考电路1406产生。在一些实施例中，参考电路1406是列解码器/驱动器1404的一部分。在其他实施例中，参考电路1406独立于列解码器/驱动器1404。
参考图14B，提供了包括具有图13A的磁性结阵列102的存储器阵列502的集成芯片的一些实施例的示意图1400B。例如，图14B可以被视为图14A的变型，其中代替图12A的磁性结阵列102使用图13A的磁性结阵列102，由此除了涉及生成参考电流Iref之外，图14B可以与例如如图14A所示的一样。
由于每行具有一组完整的参考单元(即，用于MTP和OTP存储器单元504a，504b的每个状态的一个参考单元)，行解码器1402在选择用于读出的一行存储器单元时选择一组完整的参考单元。此外，在读出期间，列解码器/驱动器1404根据正被读取的存储器单元的类型来偏置所选择的两个参考单元的位线。例如，列解码器/驱动器1404可以在读出MTP存储器单元期间选择列CM-3和列CM-2，但不选择列CM-1。作为另一示例，列解码器/驱动器1404可以在读出OTP存储器单元期间选择列CM-1和列CM-3，但不选择列CM-2。作为又一示例，列解码器/驱动器1404可以在读出OTP存储器单元期间选择列CM-1和列CN-2，但不选择列CM-3。偏置两个所选参考单元的位线导致在相应源极线处的读取电流。然后，参考电路1406对读取电流求平均以生成参考电流Iref。
尽管用图12A中的磁性结阵列102的实施例示出图14A，但是可以可选地使用图12B至图12D的任一个中的磁性结阵列102的实施例。尽管用图13A中的磁性结阵列102的实施例示出图14B，但是可以可选地使用图13B至图13D的任一个中的磁性结阵列102的实施例。
参照图15至图19，提供了用于形成集成芯片的方法的一些实施例的一系列截面图1500至1900，其中，集成芯片包括具有MTP部分502a、OTP部分502b、伪部分502c、和参考部分502d的存储器阵列502。为了便于说明，在每个部分中仅示出了一个存储器单元。然而，实际上，每个部分中将存在多个存储器单元。此外，应该理解，这些部分的相对定位是出于说明的目的，而不应被解释为限制。例如，参见图12A至图12D和图13A至图13D，以上描述了这些部分的相对定位的多个示例。
如图15的截面图1500所示，存取晶体管506分别在MTP部分502a、OTP部分502b、伪部分502c、和参考部分502d处形成在衬底802上。为了便于说明，仅将衬底802的一些所示部分标记为802。虽然在图15的截面图1500内不可见，但是当从上到下观看时，存取晶体管506可以例如形成为多行和多列，以便限定存取晶体管阵列。例如，存取晶体管506可以在整个存取晶体管阵列中具有均匀的尺寸和/或存取晶体管阵列可以例如在整个存取晶体管阵列中具有均匀的行间距和/或均匀的列间距。
存取晶体管506包括单独的成对源极/漏极区域804、单独的栅极电介质层806和单独的栅电极808。为了便于说明，仅一些源极/漏极区域804标记为804，仅一些栅极电介质层806标记为806，并且仅一些栅电极808标记为808。源极/漏极区域804位于衬底802中并且具有与衬底802的邻接部分相反的掺杂类型。栅极电介质层806覆盖在衬底802上并且都夹置于两个源极/漏极区域804之间。栅电极808分别覆盖在栅极电介质层806上。存取晶体管506可以例如是MOSFET、IGFET、或一些其他合适的晶体管。
在一些实施例中，用于形成存取晶体管506的工艺包括：1)在衬底802上沉积电介质层；2)在电介质层上沉积导电层；3)将电介质层和导电层分别图案化成栅极电介质层806和栅电极808；4)将掺杂剂注入到衬底802中以形成源极/漏极区域804。然而，用于形成存取晶体管506的其它工艺也是适合的。例如，可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、热氧化、一些其他合适的沉积工艺或前述的任何组合来执行电介质层的沉积。可以例如通过CVD、PVD、非电镀、电镀、一些其他合适的沉积工艺或前述工艺的任何组合来执行导电层的沉积。例如，可以通过光刻/蚀刻工艺和/或一些其他合适的图案化工艺来执行图案化。例如，可以通过离子注入和/或一些其他合适的注入工艺来执行注入。
如图16的截面图1600所示，互连结构1602部分地形成在衬底802和存取晶体管506上方。互连结构1602包括下部互连电介质层1604、多条布线810、和多个通孔812。为了便于说明，仅一些布线810标记为810，并且仅一些通孔812标记为812。此外，仅下部互连电介质层1604的一些示出的区段标记为1604。
下部互连电介质层1604容纳布线810和通孔812，并且可以例如是或包括氧化硅、低k电介质、一些其他合适的电介质或上述材料的任何组合。如本文所用，低k电介质可以是例如介电常数k小于约3.9、3、2、或1的电介质。布线810和通孔812交替地堆叠在下部互连电介质层1604中以限定从存取晶体管506引导的导电路径。另外，除了在一些(不是所有)实施例中，在伪部分502c处缺少通孔(由虚线椭圆1606表示)之外，布线810和通孔812在MTP部分502a、OTP部分502b、伪部分502c、和参考部分502d处具有相同的布局。如下所示，缺少通孔使得伪部分502c处的存储器单元不起作用。
布线810和通孔812限定从第一源极/漏极区域到单独的源极线512的第一导电路径，并进一步限定从栅电极808到单独的字线508的第二导电路径。为了便于说明，仅一些字线508的标记为508，并且仅一些源极线512标记为512。此外，布线810和通孔812限定从第二源极/漏极区域到下部互连电介质层1604的顶部的第三导电路径。在一些实施例中，伪部分502c处的第三导电路径由于缺少通孔而是不连续(由虚线椭圆1606表示)。在其他实施例中，伪部分502c处的第三导电路径是连续的。
在一些实施例中，用于部分地形成互连结构1602的工艺包括：1)通过单镶嵌工艺形成通孔812的最底层；2)通过单镶嵌工艺形成布线810的最底层；3)通过重复执行双镶嵌工艺在布线810的最底层上方形成布线和通孔；4)通过单镶嵌工艺形成通孔812的底部电极通孔(BEVA)。然而，用于部分地形成互连结构1602的其他工艺是可接受的。在一些实施例中，单镶嵌工艺包括：1)沉积电介质层；2)将电介质层图案化为具有单层导电部件(例如，通孔层或布线层)的开口；3)并用导电材料填充开口以形成单层导电部件。在一些实施例中，双镶嵌工艺包括：1)沉积电介质层；2)将电介质层图案化为具有两层导电部件(例如，通孔层和布线层)的开口；3)并用导电材料填充开口以形成两层导电部件。在单镶嵌和双镶嵌工艺中，电介质层是下部互连电介质层1604的一部分。
如图17的截面图1700所示，磁性结104分别在MTP部分502a、OTP部分502b、伪部分502c、和参考部分502d处形成在互连结构1602上。此外，磁性结104分别形成在最顶部的通孔上。尽管在图17的截面图1700内不可见，但是当从顶部向下观察时，磁性结104可以例如形成为多行和多列，以便限定磁性结阵列。例如，磁性结104可以在整个磁性结阵列中具有均匀的尺寸和/或磁性结阵列可以例如在整个存取晶体管中具有均匀的行间距和/或均匀的列间距。在图1、图4A至图4C、图9A、图9B、图12A至图12D和图13A至图13D是示出了磁性结阵列的示例。磁性结104包括单独的参考元件204、单独的阻挡元件208、和单独的自由元件206。在一些实施例中，阻挡元件208分别覆盖参考元件204，并且自由元件206分别覆盖阻挡元件208。在其他实施例中，阻挡元件208分别覆盖自由元件206，并且参考元件204分别覆盖阻挡元件208。磁性结104可以例如是MTJ、自旋阀、或一些其他合适的磁性结。此外，磁性结104可以例如均与图3所述的非击穿磁性结302一样。
在一些实施例中，用于形成磁性结104的工艺包括：1)在互连结构1602上沉积参考层；2)在参考层上沉积阻挡层；3)在阻挡层上沉积自由层；4)将参考层、阻挡层和自由层图案化为磁性结104。然而，其它工艺是可接受的。例如，可以在1)处沉积自由层，并且可以在3)处沉积参考层。可以例如通过CVD、PVD、非电镀、电镀、一些其他合适的沉积工艺或前述工艺的任何组合来执行沉积。例如可以通过光刻/蚀刻工艺和/或一些其他合适的图案化工艺来执行图案化。
如图18的截面图1800所示，完成围绕磁性结104的互连结构1602，由此在磁性结104上方形成上部互连电介质层1802。此外，在上部互连电介质层1802中形成附加布线810和附加通孔812。为了便于说明，仅一些附加布线810标记为810，并且仅一些附加通孔812标记为812。此外，上部互连电介质层1802的仅一些所示区段标记为1802。
上部互连电介质层1802容纳附加布线810和附加通孔812，并且可以例如是或包括氧化硅、低κ电介质、一些其他合适的电介质，或者前述材料的任何组合。附加布线810和附加通孔812交替地堆叠在上部互连电介质层1802中，以限定从磁性结104引导到位线510的导电路径。为了便于说明，仅一条位线510标记为510。此外，附加布线810和附加通孔812在MTP部分502a、OTP部分502b、伪部分502c、和参考部分502d处具有相同的布局。
在一些实施例中，用于完成互连结构1602的工艺包括：1)通过单镶嵌工艺形成附加通孔812的顶部电极通孔(TEVA)；2)通过重复执行双镶嵌工艺在TEVA上方形成附加布线和附加通孔；3)在附加布线和附加通孔上方沉积钝化层。然而，用于完成互连结构1602的其他工艺是可接受的。例如如关于图16所述的，可以执行单镶嵌和双镶嵌工艺。
如图19的截面图1900所示，OTP部分502b处的磁性结被击穿以在阻挡元件208中形成缺陷210。例如，缺陷可以是或包括导电细丝或一些其他合适的缺陷。在一些实施例中，通过横跨OTP部分502b处的磁性结施加高电压来执行击穿。在一些实施例中，击穿电压引起阻挡元件208的硬击穿和/或不可逆击穿，使得阻挡元件208的击穿状态不受高温影响，例如回流工艺期间的那些温度。在一些实施例中，OTP部分502b处的其他存储器单元(未示出)不会被击穿，并且因此保持在未击穿状态。
例如，可以采用图15至图19所示方法以形成图1、图4A至图4C、图5、图6A、图6B，图7、图9A、图9B、图12A至图12D、图13A至图13D、图14A和图14B的任一个中的集成芯片。尽管可以参考图15至图19中的横截面视图1500-1900描述该方法，但是可以理解，图15至图19所示的结构不限于该方法，并且可以在没有该方法的情况下独立存在。
参考图20，提供了图15至图19的方法的一些实施例的框图2000。
在2002处，例如，参见图15，存取晶体管分别在MTP部分、OTP部分、伪部分、和参考部分处形成在衬底上。
在2004处，例如，参见图16，在存取晶体管和衬底上方部分地形成互连结构。
在2006处，例如，参见图17，磁性结分别在MTP部分、OTP部分、伪部分、和参考部分处形成在互连结构上。
在2008处，例如，参见图18，完成围绕磁性结的互连结构。
在2010处，例如，参见图19，将击穿电压施加到OTP部分处的磁性结以击穿磁性结的阻挡元件。
尽管图20的框图2000在本文中被示出并描述为一系列动作或事件，但是应当理解，这些动作或事件的所示顺序不应被解释为限制意义。例如，一些动作可以以不同的顺序发生和/或与除了这里示出和/或描述的动作或事件之外的其他动作或事件同时发生。此外，可能不需要所有示出的动作来实现本文描述的一个或多个方面或实施例，并且可以在一个或多个单独的动作和/或阶段中执行本文描绘的一个或多个动作。
在一些实施例中，本申请提供了集成芯片，包括：阵列，包括多列和多行中的多个磁性结，其中多个磁性结包括第一磁性结和第二磁性结，并且其中第一磁性结和第二磁性结包括单独的顶部铁磁元件和单独的底部铁磁元件，并且还包括顶部铁磁元件和底部铁磁元件之间的单独的阻挡元件；其中，第一磁性结的第一阻挡元件电分离第一磁性结的第一顶部铁磁元件和第一底部铁磁元件，并且其中第二磁性结的第二阻挡元件包括限定第二磁性结的第二顶部铁磁元件和第二底部铁磁元件之间的泄漏路径的缺陷。在一些实施例中，第一磁性结偏离阵列的边缘，并且第二磁性结位于阵列的边缘处。在一些实施例中，集成芯片还包括：存取晶体管，具有电耦合到第二磁性结的第二底部铁磁元件的第一源极/漏极；以及一对导线，沿着阵列的定位有第二磁性结的列延伸，其中导线分别电连接耦合到存取晶体管的第二源极/漏极和第二磁性结的第二顶部铁磁元件。在一些实施例中，集成芯片还包括：第二存取晶体管，与存取晶体管并联电耦合。在一些实施例中，第一磁性结和第二磁性结具有相同宽度。在一些实施例中，第一磁性结的第一阻挡元件具有平坦的顶面，并且其中第二磁性结的第二阻挡元件具有弯曲的顶面。在一些实施例中，多个磁性结包括与第二磁性结位于阵列的相同列中的第三磁性结，并且其中集成芯片还包括：存取晶体管，直接位于第三磁性结下方并与第三磁性结电分离。在一些实施例中，多个磁性结还包括第三磁性结，并且其中集成芯片还包括：参考电路，配置为通过平均流经第一磁性结和第二磁性结的单独的电流来生成参考电流；以及感测放大器，配置为将参考电流与流经第三磁性结的读取电流进行比较。在一些实施例中，第三磁性结包括第三顶部铁磁元件和第三底部铁磁元件，并且还包括位于第三顶部铁磁元件和第三底部铁磁元件之间的第三阻挡元件，并且其中第三顶部铁磁元件元件包括限定第三顶部铁磁元件和第三底部铁磁元件之间的泄漏路径的缺陷。在一些实施例中，第三磁性结包括第三顶部铁磁元件和第三底部铁磁元件，并且还包括位于第三顶部铁磁元件和第三底部铁磁元件之间的第三阻挡元件，并且其中第三阻挡元件电分离第三顶部铁磁元件和第三底部铁磁元件。
在一些实施例中，本申请提供了一种用于形成集成芯片的方法，方法包括：形成包括多行和多列的多个磁性结的阵列，其中，磁性结包括单独的顶部铁磁元件和单独的底部铁磁元件，并且还包括分离顶部铁磁元件和底部铁磁元件的单独的阻挡元件；以及将击穿电压单独地施加在阵列的第一部分的第一磁性结上，但没有施加在阵列的第二部分上，其中击穿电压损坏第一磁性结的阻挡元件，以限定第一磁性结的顶部铁磁元件和底部铁磁元件之间的泄漏路径。在一些实施例中，在超过100摄氏度的温度下执行施加。在一些实施例中，形成阵列包括：沉积底部铁磁层；在底部铁磁层上沉积阻挡层；在阻挡层上沉积顶部铁磁层；以及将底部铁磁层、阻挡层和顶部铁磁层图案化为阵列。在一些实施例中，阵列的第一部分位于阵列的边缘处，并且阵列的第二部分完全偏离阵列的每个边缘。
在一些实施例中，本申请涉及用于读取存储器阵列的方法，方法包括：提供包括多行和多列的多个磁性结的阵列，其中，磁性结包括单独的顶部铁磁元件和单独的底部铁磁元件，并且还包括位于顶部铁磁元件和底部铁磁元件之间的单独的阻挡元件；通过平均流经阵列的第一磁性结的第一电流和流经阵列的第二磁性结的第二电流来生成参考电流；以及将流经阵列中的第三磁性结的读取电流与参考电流进行比较以感测第三磁性结的状态，其中第一磁性结的阻挡元件电分离第一磁性结的顶部铁磁元件和底部铁磁元件，并且其中第二磁性结的阻挡元件包括限定第二磁性结的顶部铁磁元件和底部铁磁元件之间的泄漏路径的缺陷。在一些实施例中，第一磁性结的顶部铁磁元件和底部铁磁元件具有平行磁化。在一些实施例中，第一磁性结的顶部铁磁元件和底部铁磁元件具有反向平行磁化。在一些实施例中，第三磁性结的阻挡元件电分离第三磁性结的顶部铁磁元件和底部铁磁元件。在一些实施例中，第三磁性结的阻挡元件包括限定第三磁性结的顶部铁磁元件和底部铁磁元件之间的泄漏路径的缺陷。在一些实施例中，方法还包括：偏置沿着阵列的行延伸的字线以选择行，其中，第二磁性结位于行中；以及偏置沿着阵列的列延伸的位线以在沿着列延伸的源极线处生成第二电流，其中第二磁性结位于列中。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (20)

1.一种集成芯片，包括：
阵列，包括多列和多行中的多个磁性结，其中所述多个磁性结包括第一磁性结和第二磁性结，并且其中所述第一磁性结和所述第二磁性结包括单独的顶部铁磁元件和单独的底部铁磁元件，并且还包括所述顶部铁磁元件和所述底部铁磁元件之间的单独的阻挡元件；
其中，所述第一磁性结的第一阻挡元件电分离所述第一磁性结的第一顶部铁磁元件和第一底部铁磁元件，并且其中所述第二磁性结的第二阻挡元件包括限定所述第二磁性结的第二顶部铁磁元件和第二底部铁磁元件之间的泄漏路径的缺陷，
其中，所述多个磁性结包括与所述第二磁性结位于所述阵列的相同列中的第三磁性结，并且其中所述集成芯片还包括：
存取晶体管，直接位于所述第三磁性结下方并与所述第三磁性结电分离。
2.根据权利要求1所述的集成芯片，其中，所述第一磁性结偏离所述阵列的边缘，并且所述第二磁性结位于所述阵列的边缘处。
3.根据权利要求1所述的集成芯片，还包括：
存取晶体管，具有电耦合到所述第二磁性结的第二底部铁磁元件的第一源极/漏极；以及
一对导线，沿着所述阵列的定位有所述第二磁性结的列延伸，其中所述导线分别电连接耦合到所述存取晶体管的第二源极/漏极和所述第二磁性结的第二顶部铁磁元件。
4.根据权利要求3所述的集成芯片，还包括：
第二存取晶体管，与所述存取晶体管并联电耦合。
5.根据权利要求1所述的集成芯片，其中，所述第一磁性结和所述第二磁性结具有相同宽度。
6.根据权利要求1所述的集成芯片，其中，所述第一磁性结的所述第一阻挡元件具有平坦的顶面，并且其中所述第二磁性结的所述第二阻挡元件具有弯曲的顶面。
7.根据权利要求1所述的集成芯片，其中，所述泄漏路径在所述第一顶部铁磁元件与所述第一底部铁磁元件之间的凸起处延伸。
8.根据权利要求1所述的集成芯片，其中，所述多个磁性结还包括第四磁性结，并且其中所述集成芯片还包括：
参考电路，配置为通过平均流经所述第一磁性结和所述第二磁性结的单独的电流来生成参考电流；以及
感测放大器，配置为将所述参考电流与流经所述第四磁性结的读取电流进行比较。
9.根据权利要求8所述的集成芯片，其中，所述第四磁性结包括第四顶部铁磁元件和第四底部铁磁元件，并且还包括位于所述第四顶部铁磁元件和所述第四底部铁磁元件之间的第四阻挡元件，并且其中所述第四顶部铁磁元件元件包括限定所述第四顶部铁磁元件和所述第四底部铁磁元件之间的泄漏路径的缺陷。
10.根据权利要求8所述的集成芯片，其中，所述第四磁性结包括第四顶部铁磁元件和第四底部铁磁元件，并且还包括位于所述第四顶部铁磁元件和所述第四底部铁磁元件之间的第四阻挡元件，并且其中所述第四阻挡元件电分离所述第四顶部铁磁元件和所述第四底部铁磁元件。
11.一种用于形成集成芯片的方法，所述方法包括：
形成包括多行和多列的多个磁性结的阵列，其中，所述磁性结包括单独的顶部铁磁元件和单独的底部铁磁元件，并且还包括分离所述顶部铁磁元件和所述底部铁磁元件的单独的阻挡元件；以及
将击穿电压单独地施加在所述阵列的第一部分的第一磁性结上，但没有施加在所述阵列的第二部分的第二磁性结上，其中所述击穿电压损坏所述第一磁性结的阻挡元件，以限定所述第一磁性结的顶部铁磁元件和底部铁磁元件之间的泄漏路径，
通过平均流经所述第一磁性结的第一电流和流经所述第二磁性结的第二电流来生成参考电流；以及
将流经所述阵列中的第三部分的第三磁性结的读取电流与所述参考电流进行比较以感测所述第三磁性结的状态。
12.根据权利要求11所述的方法，其中，在超过100摄氏度的温度下执行所述施加。
13.根据权利要求11所述的方法，其中，形成所述阵列包括：
沉积底部铁磁层；
在所述底部铁磁层上沉积阻挡层；
在所述阻挡层上沉积顶部铁磁层；以及
将所述底部铁磁层、所述阻挡层和所述顶部铁磁层图案化为所述阵列。
14.根据权利要求11所述的方法，其中，所述阵列的所述第一部分位于所述阵列的边缘处，并且所述阵列的所述第二部分完全偏离所述阵列的每个边缘。
15.一种用于读取存储器阵列的方法，所述方法包括：
提供包括多行和多列的多个磁性结的阵列，其中，所述磁性结包括单独的顶部铁磁元件和单独的底部铁磁元件，并且还包括位于所述顶部铁磁元件和所述底部铁磁元件之间的单独的阻挡元件；
通过平均流经所述阵列的第一磁性结的第一电流和流经所述阵列的第二磁性结的第二电流来生成参考电流；以及
将流经所述阵列中的第三磁性结的读取电流与所述参考电流进行比较以感测所述第三磁性结的状态，
其中所述第一磁性结的阻挡元件电分离所述第一磁性结的顶部铁磁元件和底部铁磁元件，并且其中所述第二磁性结的阻挡元件包括限定所述第二磁性结的顶部铁磁元件和底部铁磁元件之间的泄漏路径的缺陷。
16.根据权利要求15所述的方法，其中，所述第一磁性结的所述顶部铁磁元件和所述底部铁磁元件具有平行磁化。
17.根据权利要求15所述的方法，其中，所述第一磁性结的所述顶部铁磁元件和所述底部铁磁元件具有反向平行磁化。
18.根据权利要求15所述的方法，其中，所述第三磁性结的阻挡元件电分离所述第三磁性结的顶部铁磁元件和底部铁磁元件。
19.根据权利要求15所述的方法，其中，所述第三磁性结的阻挡元件包括限定所述第三磁性结的顶部铁磁元件和底部铁磁元件之间的泄漏路径的缺陷。
20.根据权利要求15所述的方法，还包括：
偏置沿着所述阵列的行延伸的字线以选择所述行，其中，所述第二磁性结位于所述行中；以及
偏置沿着所述阵列的列延伸的位线以在沿着所述列延伸的源极线处生成所述第二电流，其中所述第二磁性结位于所述列中。
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