CN110556396B - 集成电路及其形成方法 - Google Patents

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Abstract

在一些实施例中，本发明的实施例涉及集成电路及其形成方法。集成电路包括布置在衬底上方的第一存储器件和第二存储器件。第一存储器件连接至第一位线。第二存储器件连接至第二位线。共享控制元件布置在衬底内并且被配置为对第一存储器件提供访问并且单独地对第二存储器件提供访问。共享控制元件包括共享一个或多个组件的一个或多个控制器件。

Description

集成电路及其形成方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及集成电路及其形成方法。
背景技术
许多现代电子器件包含配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器在导通时存储数据，而非易失性存储器能够在断开电源时存储数据。磁阻式随机存取存储器(MRAM)是用于下一代非易失性存储器技术的一种有前景的候选。
发明内容
根据本发明的一个方面，提供了一种集成电路，包括：第一存储器件，布置在衬底上方并且连接至第一位线；第二存储器件，布置在所述衬底上方并且连接至第二位线；以及共享控制元件，布置在所述衬底内并且被配置为对所述第一存储器件提供访问并且单独地对所述第二存储器件提供访问，其中，所述共享控制元件包括共享一个或多个组件的一个或多个控制器件。
根据本发明的另一个方面，提供了一种集成电路，包括：存储器阵列，包括以行和列布置的多个磁阻式随机存取存储器(MRAM)器件，其中，所述多个磁阻式随机存取存储器器件包括：第一磁阻式随机存取存储器器件，连接至第一位线，所述第一位线又连接至所述存储器阵列的一行内的第一多个磁阻式随机存取存储器器件；第二磁阻式随机存取存储器器件，连接至第二位线，所述第二位线又连接至所述存储器阵列的一列内的第二多个磁阻式随机存取存储器器件；以及驱动晶体管，具有栅极结构，所述栅极结构连接至字线并且布置在源极区域和连接至所述第一磁阻式随机存取存储器器件和所述第二磁阻式随机存取存储器器件的漏极区域之间。
根据本发明的又一个方面，提供了一种形成集成芯片的方法，包括：形成共享控制元件，所述共享控制元件包括布置在衬底内的漏极区域和一个或多个源极区域之间的一个或多个栅极结构；在所述衬底上方的层间介电(ILD)结构内形成一个或多个互连层，其中，所述一个或多个互连层限定连接至所述一个或多个栅极结构的第一字线和第二字线；在所述层间介电结构内形成第一存储器件和第二存储器件，其中，所述第一存储器件和所述第二存储器件连接至所述漏极区域；以及形成限定连接至所述第一存储器件的第一位线和连接至所述第二存储器件的第二位线的一个或多个附加互连层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了具有被配置为分别对多个存储器件提供访问的共享控制元件的存储器电路的一些实施例的示意图。
图2示出了具有共享控制元件的存储器电路的一些额外实施例的示意图，共享控制元件包括被配置为分别对多个磁阻式随机存取存储器(MRAM)器件提供访问的驱动晶体管。
图3A至图3C示出了具有被配置为分别对多个MRAM器件提供访问的共享控制元件的集成芯片的一些实施例。
图4至图5示出了具有被配置为分别对多个MRAM器件提供访问的共享控制元件的集成芯片的一些可选实施例的截面图。
图6示出了具有被配置为分别对三个MRAM器件提供访问的共享控制元件的存储器电路的一些额外实施例的示意图。
图7至图8示出了示出具有被配置为分别对多个MRAM器件提供访问的共享控制元件的存储器电路的操作的一些实施例的示意图。
图9A至图9B示出了具有被配置为分别对多个MRAM器件提供访问的共享控制元件的集成芯片的一些可选实施例。
图10示出了具有被配置为分别对三个MRAM器件提供访问的共享控制元件的存储器电路的一些额外实施例的示意图。
图11A至图11C示出了具有被配置为分别对多个MRAM器件提供访问的共享控制元件的集成芯片的一些可选实施例。
图12示出了具有被配置为分别对三个MRAM器件提供访问的共享控制元件的存储器电路的一些额外实施例的示意图。
图13至图17示出了形成具有存储器电路的集成芯片的方法的一些实施例的截面图，存储器电路包括被配置为分别对多个MRAM器件提供访问的共享控制元件。
图18示出了形成具有存储器电路的集成芯片的方法的一些实施例的流程图，存储器电路包括被配置为分别对多个存储器件提供访问的共享控制元件。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地做出相应的解释。
磁阻式随机存取存储器(MRAM)器件包括垂直布置在导电电极之间的集成芯片后段制程(BEOL)内的磁隧道结(MTJ)。MTJ包括通过隧道阻挡层与自由层分隔开的固定层。固定层的磁取向是静态的(即，固定的)，而自由层的磁取向能够在相对于固定磁层的磁取向的平行配置和反平行配置之间切换。平行配置提供低电阻状态，低电阻状态数字化地存储作为第一位值的数据(例如，逻辑“0”)。反平行配置提供高电阻状态，高电阻状态数字化地存储作为第二位值的数据(例如，逻辑“1”)。
随着集成芯片的功能增加，对更多的存储器的需求也增加，从而使得集成芯片设计者和制造商必须增加可用的存储器的量，同时减小集成芯片的尺寸和功耗。为了实现这个目标，在过去的几十年间，存储单元组件的尺寸已经不断缩小。MRAM器件超越其它存储器类型的一个优势是MRAM器件的MTJ可以制成非常小的尺寸。然而，在MRAM单元中，驱动晶体管(即，存取晶体管)用于在写入操作期间对相关MRAM器件提供电压。因为MRAM单元通常对写入操作使用相对高的电压和/或电流，所以驱动晶体管的尺寸可能相对较大。虽然可以使MRAM的MTJ制成为具有小尺寸，但是驱动晶体管的相对较大的尺寸限制了存储器阵列内的MRAM器件的密度。
在一些实施例中，本发明涉及包括存储器阵列的集成芯片，存储器阵列具有被配置为分别对多个不同MRAM器件提供访问的共享控制元件。共享控制元件包括共享一个或多个组件(例如，源极、漏极等)的一个或多个控制器件(例如，驱动晶体管)。通过使用共享控制元件来提供对多个MRAM器件的访问，由于单元不受控制器件(例如，驱动晶体管)的尺寸的限制，因此可以减小MRAM单元的尺寸。
图1示出了具有被配置为分别对多个存储器件提供访问的共享控制元件的存储器电路100的一些实施例的示意图。
存储器电路100包括具有多个存储器件104a,1至104f,3(例如，MRAM器件)的存储器阵列102。多个存储器件104a,1至104f,3以行和列布置在存储器阵列102内。例如，第一行存储器件包括存储器件104a,1至104a,3，而第一列存储器件包括存储器件104a,1、104c,1和104e,1。
存储器阵列102还包括多个共享控制元件106a至106i，其被配置为对多个存储器件104a,1至104f,3提供访问(例如，以使数据能够写入多个存储器件104a,1至104f,3中选择的一个和/或从多个存储器件104a,1至104f,3中选择的一个读取数据)。相应的多个共享控制元件106a至106i被配置为分别对对应的存储区域108a至108b内的多个存储器件104a,1至104f,3中的两个或多个提供访问。例如，第一共享控制元件106a被配置为分别对第一存储区域108a内的第一存储器件104a,1和第二存储器件104b,1提供访问，第二共享控制元件106b被配置为分别对第二存储区域108b内的第三存储器件104a,2和第四存储器件104b,2等提供访问。
多个共享控制元件106a至106i分别包括共享一个或多个组件的一个或多个单独控制器件。在各个实施例中，多个共享控制元件106a至106i可以包括共享源极区域、漏极区域和/或栅极结构的一个或多个晶体管。例如，在一些实施例中，多个共享控制元件106a至106i可以分别包括具有连接至第一存储器件和第二存储器件的漏极区域的单个晶体管。在其它实施例中，多个共享控制元件106a至106i可以包括共享连接至第一存储器件和第二存储器件的漏极区域的第一晶体管和第二晶体管。
存储器阵列102通过多根位线BL0x至BL2x和BL0y至BL2y以及多根字线WL0x至WL2x和WL0y至WL2y连接至控制电路109。在一些实施例中，控制电路109包括连接至控制单元114的位线解码器110和字线解码器112。多根位线BL0x至BL2x和BL0y至BL2y将相应的多个存储器件104a,1至104f,3连接至位线解码器110，而多个共享控制元件106a至106i通过多根字线WL0x至WL2x和WL0y至WL2y中的两根或多根连接至字线解码器112。
在一些实施例中，多个共享控制元件106a至106i分别连接至在不同方向上延伸的多根字线WL0x至WL2x和WL0y至WL2y中的两根或多根，而相应的多个存储区域108a至108b内的存储器件连接至在不同方向上延伸的位线。例如，第一存储区域108a内的共享控制元件106a与沿着共享控制元件106a至106c的行延伸的第一字线WL0y和沿着共享控制元件106a、106d和106g的列延伸的第二字线WL0x连接。类似地，第一存储区域108a内的第一存储器件104a,1连接至沿着存储器件的行延伸的位线BL0y，并且第一存储区域108a内的第二存储器件104b,1连接至沿着存储器件的列延伸的位线BL0x。
为了访问存储器件(例如，从存储器件读取数据或将数据写入存储器件)，位线解码器110被配置为基于从控制单元114接收的地址SADDR1选择性地将信号提供给多根位线BL0x至BL2x和BL0y至BL2y中的一根或多根，而字线解码器112被配置为基于从控制单元114接收的地址SADDR2选择性地将信号提供给多根字线WL0x至WL2x和WL0y至WL2y中的一根或多根。在一些实施例中，有效的位线和字线组合可以包括在第一方向(例如，水平或垂直)上延伸的位线和在第二方向(例如，垂直或水平)上延伸的字线。例如，可以通过激活垂直延伸的位线BLnx(n＝1,2,...)和水平延伸的字线WLmy(m＝1,2,...)或通过激活水平延伸的位线BLny和垂直延伸的字线WLmx来选择存储器件(例如，为了激活存储器件104a,1，激活位线BL0y和字线WL0x)。通过激活在不同方向上延伸的位线和字线的组合，共享控制元件106a至106i可以以互相排斥的方式(即，独立地)访问多个存储器件104a,1至104f,3中的不同的存储器件。
使用共享控制元件106a至106i以分别对多个存储器件104a,1至104f,3中的不止一个存储器件提供访问允许减小由存储器阵列102内的控制器件占据的尺寸。通过减小由存储器阵列102内的控制器件占据的尺寸，可以减小存储器阵列102的尺寸。此外，在一些实施例中，可以增加控制器件的尺寸而不增加存储器阵列102的尺寸。通过增加控制器件的尺寸，可以增加由控制器件输送的电流并且可以改进存储器阵列102的性能(例如，增加多个存储器件104a,1至104f,3的‘读取窗口’(从存储器件读出信号“1”和“0”之间的差))，而不增加存储器阵列102的尺寸。
图2示出了具有共享控制元件的存储器阵列200的一些额外实施例，共享控制元件包括被配置为分别对多个MRAM器件提供访问的共享驱动晶体管。
存储器阵列200包括以行和列布置的多个MRAM器件202。多个MRAM器件202分别包括磁隧道结(MTJ)，磁隧道结(MTJ)具有由隧道介电层206分隔开的固定(pinned)层204和自由层208。固定层204的磁取向是静态的(即，固定的)，而自由层208的磁取向能够在相对于固定层204的磁取向的平行配置和反平行配置之间切换。平行配置提供低电阻状态，低电阻状态数字化地存储作为第一位值的数据(例如，逻辑“0”)。反平行配置提供高电阻状态，高电阻状态数字化地存储作为第二位值的数据(例如，逻辑“1”)。在操作期间，MTJ可以通过隧道磁阻(TMR)效应在低电阻状态和高电阻状态之间变化。
多个MRAM器件202中的两个或多个连接在包括共享驱动晶体管210(即，共享存取晶体管)的共享控制元件212和在不同方向上延伸的单独的位线之间。例如，在存储区域108a内，第一MRAM器件202a连接在共享驱动晶体管210a和沿着多个MRAM器件202的行延伸的第一位线BL0x之间，而第二MRAM器件202b连接在共享驱动晶体管210a和沿着多个MRAM器件202的列延伸的第二位线BL0y之间。
共享驱动晶体管210包括源极端子(S)、漏极端子(D)和栅极端子(G)。源极端子连接至源极线SL1或SL2，漏极端子连接至多个MRAM器件202中的两个或多个，并且栅极端子连接至在不同方向上延伸的两根或多根字线WLmy和WLnx(m,n＝0或1)。例如，第一驱动晶体管210a具有连接至第一源极线SL1的源极端子、连接至第一MRAM器件202a和第二MRAM器件202b的漏极端子以及连接至沿着共享驱动晶体管的行延伸的第一字线WL0x和沿着共享驱动晶体管的列延伸的第二字线WL0y的栅极端子。
因为共享驱动晶体管210在多个MRAM器件202之间共享，所以可以减小存储器阵列200的尺寸。此外，可以增加共享驱动晶体管210的尺寸(例如，栅极宽度)，从而增加共享驱动晶体管210的电流能力。共享驱动晶体管210的较大电流容量允许更高的隧道磁阻(TMR)，从而产生更大的读取裕度和更快的读取操作。
图3A示出了具有连接至共享控制元件的多个存储器件的集成芯片300的一些实施例的截面图。
集成芯片300包括布置在衬底302内的共享控制元件212。在一些实施例中，共享控制元件212可以包括单个控制器件，该单个控制器件包括具有布置在衬底302上方且在源极区域304s和漏极区域304d之间的栅极结构304g的MOSFET。栅极结构304g包括通过栅极电介质306与衬底302分隔开的栅电极308。在一些实施例中，包括介电材料(例如，氧化物、氮化物、碳化物等)的侧壁间隔件(未示出)可以布置在栅极结构304g的相对侧上。在其它实施例中，共享控制元件212可以包括双极结晶体管(BJT)、高电子迁移率晶体管(HEMT)或类似器件。在一些实施例中，共享控制元件212可以包括具有在源极和漏极区域之间延伸的多个半导体鳍上方延伸的栅极结构304g的FinFET器件。通过使栅极结构304g在多个半导体鳍上方延伸，FinFET器件的驱动电流可以增加至超过具有单个鳍的FinFET器件。
在一些实施例中，栅电极308可以包括多晶硅。在这种实施例中，栅极电介质306可以包括介电材料，诸如氧化物(例如，二氧化硅)、氮化物(例如，氮化硅)等。在其它实施例中，栅电极308可以包括金属，诸如铝、铜、钛、钽、钨、钼、钴等。在这种实施例中，栅极电介质306可以包括高k介电材料，诸如氧化铪、氧化铪硅、氧化铪钽、氧化铝、氧化锆等。
介电结构312布置在衬底302上方。在一些实施例中，介电结构312可以包括预金属介电层314，预金属(pre-metal)介电层314围绕布置在源极区域304s和漏极区域304d上的中段制程(MEOL)结构310a至310b，并且还围绕布置在MEOL结构310a至310b和栅电极308上的导电接触件318。介电结构312也包括布置在预金属介电层314上方的多个堆叠ILD层316。多个堆叠ILD层316围绕包括互连线320和通孔322的交替层的多个互连层321。多个互连层321将源极区域304s连接至源极线SL，将栅极结构304g连接至两根或多根字线WL0x和WL0y并且将漏极区域304d连接至介电结构312内的第一MRAM器件202a和第二MRAM器件202b。在一些实施例中，互连线324从第一MRAM器件202a正下方连续地延伸至第二MRAM器件202b正下方。在一些实施例中，第一MRAM器件202a和第二MRAM器件202b直接布置在共享控制元件212之上，由此提供较小的覆盖区。在一些实施例中，互连线320和通孔322可以包括铜、铝、钨、碳纳米管等中的一种或多种。
第一MRAM器件202a包括垂直布置在底电极通孔326和顶电极通孔328之间的第一磁隧道结(MTJ)。第一MTJ包括通过第一介电隧道阻挡206a与第一自由层208a垂直分隔开的第一固定层204a。第一固定层204a具有固定的磁化，而第一自由层208a具有可以被改变为相对于第一固定层204a的磁化平行(即，“P”状态)或者反平行(即，“AP”状态)的磁化。在一些实施例中，第一MRAM器件202a可以包括附加层(例如，底电极通孔326和第一固定层204a之间的反铁磁层)。第一固定层204a通过包括多个互连层321的第一导电路径连接至共享控制元件212，而第一自由层208a通过位于第一MRAM器件202a上方的一个或多个附加互连层330连接至第一位线BL0x。在一些实施例中，第一固定层204a和第一自由层208a的位置可以相反(例如，第一自由层208a可以位于第一固定层204a和底电极通孔326之间)。
第二MRAM器件202b包括垂直布置在底电极通孔326和顶电极通孔328之间的第二磁隧道结(MTJ)。第二MTJ包括通过第二介电隧道阻挡206b与第二自由层208b垂直分隔开的第二固定层204b。第二固定层204b通过包括多个互连层321的第二导电路径连接至共享控制元件212，而第二自由层208b通过位于第二MRAM器件202b上方一个或多个附加互连层330连接至第二位线BL0y。在一些实施例中，第二固定层204b和第二自由层208b的位置可以相反。
在一些实施例中，底电极通孔326和顶电极通孔328可以包括诸如氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、钽(Ta)等的金属。在一些实施例中，第一固定层204a和第二固定层204b可以包括钴(Co)、铁(Fe)、硼(B)、钌(Ru)等。在一些实施例中，第一介电隧道阻挡206a和第二介电隧道阻挡206b可以包括氧化镁(MgO)、氧化铝(Al2O3)等。在一些实施例中，第一自由层208a和第二自由层208b可以包括钴(Co)、铁(Fe)、硼(B)等。
图3B示出了图3A的集成芯片300的一些实施例的截面图332。
如截面图332所示，第一字线WL0x通过设置在栅电极308的上表面上的第一导电接触件318a连接至栅电极308，并且第二字线WL0y通过设置在栅电极308的上表面上的第二导电接触件318b连接至栅电极308。第一导电接触件318a和第二导电接触件318b通过预金属介电层314彼此分隔开。在一些实施例中，栅极结构304g可以延伸至衬底302内的隔离区域334(例如，浅沟槽隔离区域)上方。
图3C示出了图3A的集成芯片300的一些实施例的顶视图336。图3A的截面图示出为沿着顶视图336所示的线A-A`，并且图3B的截面图示出为沿着顶视图336所示的线B-B`。
如顶视图336所示，栅极结构304g布置在具有多个驱动晶体管210a至210d的存储器阵列内。栅极结构304g沿着第一方向338在源极区域304s和漏极区域304d之间延伸。在一些实施例中，第一字线WL0x包括分别沿着第二方向340在栅极结构304g上方延伸并且沿着第一方向338分隔开非零距离的多根离散互连线342。多根离散互连线342通过离散互连线342上方的互连线320连接在一起，使得第一字线WL0x连接至布置在第一方向上(例如，沿着存储器阵列的行)的驱动晶体管210a和210b。第二字线WL0y包括沿着第二方向340在多个栅极结构304g上方连续地延伸的完整互连线344，使得第二字线WL0y连接至布置在第二方向上(例如，沿着存储器阵列的列)的驱动晶体管210a和210c。
图4示出了具有连接至共享控制元件的多个MRAM器件的集成芯片400的一些可选实施例的截面图。
集成芯片400包括共享控制元件212，共享控制元件212包括布置在衬底302内并且具有源极区域304s、栅极结构304g和漏极区域304d的MOSFET。位于衬底302上方的介电结构312围绕包括互连线320和通孔322的多个互连层321。多个互连层321将源极区域304s连接至源极线SL、将栅极结构304g连接至两根或多根字线WL0x和WL0y并且将漏极区域304d连接至第一MRAM器件202a和第二MRAM器件202b。
第一MRAM器件202a和第二MRAM器件202b布置在相对于衬底302的不同高度处。例如，第一MRAM器件202a的最底表面比第二MRAM器件202b的最底表面更靠近衬底302。在一些实施例中，第一MRAM器件202a和第二MRAM器件202b可以直接布置在共享控制元件212之上。在一些实施例中，第二MRAM器件202b可以直接布置在第一MRAM器件202a之上。在其它实施例中，第二MRAM器件202b和第一MRAM器件202a可以彼此横向偏移。使第一MRAM器件202a和第二MRAM器件202b处于不同的垂直位置允许存储器阵列实现较小的覆盖区。
在一些实施例中，多个互连层321包括垂直布置在第一MRAM器件202a和第二MRAM器件202b之间的互连线324。在一些这种实施例中，第一MRAM器件202a包括沿着互连线324的下表面布置的第一固定层204a。第一介电隧道阻挡206a将第一固定层204a与连接至第一位线BL0x的第一自由层208a分隔开。第二MRAM器件202b包括沿着互连线324的上表面布置的第二固定层204b。第二介电隧道阻挡206b将第二固定层204b与连接至第二位线BL0y的第二自由层208b分隔开。在一些实施例中，固定层和自由层的位置可以相反。
图5示出了具有连接至共享控制元件的多个MRAM器件的集成芯片500的一些额外可选实施例的截面图。
集成芯片500包括共享控制元件212，共享控制元件212包括布置在衬底302内并且具有源极区域304s、栅极结构304g和漏极区域304d的MOSFET。位于衬底302上方的介电结构312围绕包括互连线320和通孔322的多个互连层321。多个互连层321将源极区域304s连接至源极线SL、将栅极结构304g连接至两根或多根字线WL0x和WL0y并且将漏极区域304d连接至第一MRAM器件202a和第二MRAM器件202b。
多个互连层321包括通过至少一根互连线与第一MRAM器件202a和第二MRAM器件202b垂直分隔开的互连线324。例如，集成芯片500包括具有从互连线324延伸至第一MRAM器件202a的一个或多个互连线和通孔的第一导电路径。包括一个或多个互连线和通孔的第二导电路径也从互连线324延伸至第二MRAM器件202b。
虽然图1至5描述了包括连接至两个存储器件的共享控制元件的存储器阵列，但是应该理解，所公开的存储器电路不限于这种实施例。而且，在一些额外实施例中，所公开的存储器电路可以具有连接至更大数量的存储器件的共享控制元件。例如，在各个实施例中，存储器阵列可以包括连接至共享控制元件的三个、四个或更个存储器件。在一些实施例中，可以通过基于MTJ节距、鳍节距和/或金属栅极节距来选择连接至共享控制元件的存储器件的数量来优化存储器阵列的尺寸。
图6示出了具有分别被配置为分别对三个MRAM器件提供访问的共享控制元件的存储器阵列600的一些额外实施例。
存储器阵列600包括以行和列布置的多个MRAM器件202。多个MRAM器件202中的三个连接至共享控制元件212，共享控制元件212包括被配置为对MRAM器件202提供访问的共享驱动晶体管210。共享驱动晶体管210具有连接至源极线的源极端子、连接至三根字线的栅极端子以及连接至三个MRAM器件(分别连接至单独的位线)的漏极端子。例如，第一存储区域108a包括第一驱动晶体管210a，第一驱动晶体管210a具有连接至第一源极线SL1的源极端子、连接至第一字线WL0x、第二字线WL0y和第三字线WL0z的栅极端子以及连接至第一MRAM器件202a、第二MRAM器件202b和第三MRAM器件202c的漏极端子。
为了访问存储器阵列600内的多个MRAM器件202中的一个，使位线和字线的组合有效。位线和字线的组合包括在第一方向上(例如，水平或垂直)延伸的位线和在第二方向上(例如，垂直或水平)延伸的字线。例如，可以通过激活位线BLnx(n＝1,2,3...)和字线WLmy(m＝1,2,3...)、位线BLny(n＝1,2,3...)和字线WLmx(m＝1,2,3...)、位线BLnz(n＝1,2,3...)和字线WLmz(m＝1,2,3...)等来访问MRAM器件。
图7示出了示出将数据状态写入MRAM器件的写入操作的一些实施例的示意图700。应该理解，示意图700中所示的写入操作是实施写入操作的方法的一个非限制性实例，并且可以可选地使用实施写入操作的其它方法。
如示意图700所示，对第二MRAM器件202b实施写入操作。为了将数据写入MRAM器件，通过MRAM器件提供的电流必须大于切换电流(即，临界切换电流)。不大于切换电流的电流将不会产生状态间的切换，因此不会将数据写入MRAM器件。
通过将第一非零偏置电压V1施加至字线WL0x、将第二非零偏置电压V2施加至位线BL0y以及将第三非零偏置电压V3施加至源极线SL1来实施写入操作。第一非零偏置电压V1导通共享驱动晶体管210a以在源极线SL1和第二MRAM器件202b之间形成导电路径。第二非零电压V2和第三非零电压V3形成第一电势差，其使得大于切换电流的电流流过第二MRAM器件202b。
如果第二非零偏置电压V2低于第三非零偏置电压V3，则电流将从源极线SL1行进至位线BL0y。电流将被第二MRAM器件202b的固定层极化，并且将使得第二MRAM器件202b的自由层具有平行磁化，该平行磁化使得第二MRAM器件202b具有低电阻状态，低电阻状态数字化地存储作为第一位值的数据(例如，逻辑“0”)。可选地，如果第二非零偏置电压V2高于第三非零偏置电压V3，则电流将从位线BL0y行进至源极线SL1。电流使得在自由层的方向上极化的电子穿过隧道介电层至固定层。在到达固定层时，允许通过在固定层的方向上自旋极化的电子，而没有自旋极化的电子被反射回来，使得自由层具有反平行磁化，这使得第二MRAM器件202b具有高电阻状态，高电阻状态数字化地存储作为第二位值的数据(例如，逻辑“1”)。
为了防止将不期望的数据写入未访问的MRAM器件，也可以偏置其它位线和/或字线。例如，导通共享驱动晶体管210a也在源极线SL1和与第二MRAM器件202b相邻的第一MRAM器件202a之间形成导电路径。为了防止不期望的泄漏电流流过第一MRAM器件202a，位线BL0x设置为第四非零偏置电压V4，第四非零偏置电压V4在第二非零偏置电压V2和第三非零偏置电压V3之间(即，V2<V4<V3)。通过将第四非零偏置电压V4和第三非零偏置电压V3之间的差选择为足够小，提供给第一MRAM器件202a的电流将小于切换电流，并且不将数据写入第一MRAM器件202a。类似地，其它选择线和位线可以如图7所示的偏置，以避免将不期望的数据写入未访问的MRAM器件(例如，第四非零偏置电压V4和第二非零偏置电压V2之间的差可以选择为足够小以向MRAM器件202c提供小于切换电流的电流)。
图8示出了示出从MRAM器件读取数据状态的读取操作的一些实施例的示意图800。
如示意图800所示，通过将第一非零偏置电压V1施加至字线WL0x并且将第二非零偏置电压V2施加至位线BL0y来对第二MRAM器件202b实施读取操作。第一非零偏置电压V1导通驱动晶体管210a，并且第二非零偏置电压V2将使电流IR通过第二MRAM器件202b。通过第二MRAM器件202b的电流IR具有取决于第二MRAM器件202b的电阻状态的值。例如，如果第二MRAM器件202b处于低电阻状态(例如，存储逻辑‘0’)，则电流IR将大于如果第二MRAM器件202b处于高电阻状态(例如，存储逻辑‘1’)的电流。
多路复用器802可以用于确定存储器阵列的期望输出。多路复用器802被配置为选择性地将来自第二MRAM器件202b的电流IR提供给感测放大器804，感测放大器804被配置为比较电流IR与参考电流IREF以确定存储在第二MRAM器件202b中的数据状态。
图9A至图9B示出了具有被配置为分别对多个MRAM器件提供访问的共享控制元件的集成芯片的一些可选实施例。
如图9A的示意图900所示，集成芯片包括分别被配置为对第一MRAM器件202a和第二MRAM器件202b提供访问的多个共享控制元件902。共享控制元件902包括共享一个或多个组件的两个单独控制器件。例如，共享控制元件902分别包括单独控制器件，单独控制器件包括具有共享漏极区域的第一驱动晶体管904a和第二驱动晶体管904b。
在一些实施例中，如图9B的截面图906所示，第一驱动晶体管904a包括设置在衬底302上方且在第一源极区域304s,1和漏极区域304d之间的第一栅极结构304g,1。第一栅极结构304g,1连接至第一字线WL0x，并且第一源极区域304s,1连接至第一源极线SL0x。第二驱动晶体管904b包括设置在衬底302上方且在第二源极区域304s,2和漏极区域304d之间的第二栅极结构304g,2。第二栅极结构304g,2连接至第二字线WL0y，并且第二源极区域304s,2连接至第二源极线SL0y。漏极区域304d通过包括由介电结构312围绕的互连线320和通孔322的多个互连层321连接至第一MRAM器件202a和第二MRAM器件202b。第一MRAM器件202a进一步通过位于第一MRAM器件202a上方的一个或多个附加互连层330连接至第一位线BL0x。第二MRAM器件202b进一步通过位于第二MRAM器件202b上方的一个或多个附加互连层330连接至第二位线BL0y。
在操作期间，可以通过激活第一字线WL0x和偏置第一位线BL0x和/或第一源极线SL0x来访问第一MRAM器件202a。可以通过激活第二字线WL0y和偏置第二位线BL0y和/或第二源极线SL0y来访问第二MRAM器件202b。在一些实施例中，第一源极线SL0x和第二源极线SL0y可以包括共用源极线(即，电连接在一起)。通过在第一驱动晶体管904a和第二驱动晶体管904b之间共享漏极区域304d，由第一驱动晶体管904a和第二驱动晶体管904b两者消耗的衬底302的面积相对于具有单独组件的驱动晶体管的面积减小，从而允许减小存储器阵列的尺寸。
应该理解，在一些实施例中，包括共享漏极区域(例如，如图9A至图9B所示)的共享控制晶体管的共享控制元件可以连接至更大数量的存储器件(例如，三个，四个或更多存储器件可以连接至共享控制元件)。例如，图10示出了具有连接至包括共享漏极区域的共享驱动晶体管210a至210c的共享控制元件212的三个存储器件的存储器阵列100的一些实施例的示意图。
存储器阵列1000包括以行和列布置的多个MRAM器件202。在第一存储区域108a内，多个MRAM器件202的三个MRAM器件202a至202c连接至包括三个共享驱动晶体管210a至210c的共享控制元件212。三个共享驱动晶体管210a至210c分别被配置为选择性地对三个MRAM器件202a至202c提供访问。例如，第一共享驱动晶体管210a被配置为选择性地对第一MRAM器件202a提供访问，第二共享驱动晶体管210b被配置为选择性地对第二MRAM器件202b提供访问，并且第三共享驱动晶体管210c被配置以选择性地对第三MRAM器件202c提供访问。
三个共享驱动晶体管210a至210c具有连接至不同源极线SL0x至SL0z的源极端子，连接至不同字线WL0x至WL0z的栅极端子以及连接至三个MRAM器件202a至202c的共享漏极端子，三个MRAM器件202a至202c分别连接至单独的位线BL0x、BL0z和BL0y。例如，三个共享驱动晶体管210a至210c可以包括第一驱动晶体管210a、第二驱动晶体管210b和第三驱动晶体管210c。第一驱动晶体管210a具有连接至第一源极线SL0x的第一源极端子、连接至第一字线WL0x的第一栅极端子以及连接至第一MRAM器件202a(连接至第一位线BL0x)的第一漏极端子。第二驱动晶体管210b具有连接至第二源极线SL0y的第二源极端子、连接至第二字线WL0y的第二栅极端子以及连接至第一漏极端子(例如，与第一漏极端子共享漏极端子)和第二MRAM器件202b(连接至第二位线BL0y)的第二漏极端子。第三驱动晶体管210c具有连接至第三源极线SL0z的第三源极端子、连接至第三字线WL0z的第三栅极端子以及连接至第一漏极端子(例如，与第一漏极端子共享漏极端子)和第三MRAM器件202c(连接至第三位线BL0z)的第三漏极端子。应该理解，通过将三个共享驱动晶体管210a至210c连接至单独的源极线SL0x至SL0z，可以激活单个字线来访问MRAM器件202。
图11A至图11C示出了具有被配置为分别对多个MRAM器件提供访问的共享控制元件的集成芯片的一些可选实施例。
如图11A的示意图1100所示，集成芯片包括分别被配置为对第一MRAM器件202a和第二MRAM器件202b提供访问的多个共享控制元件1102。共享控制元件1102包括共享一个或多个组件的两个单独控制器件。例如，共享控制元件1102分别包括单独控制器件，该单独控制器件包括共享源极区域和漏极区域的第一驱动晶体管1104a和第二驱动晶体管1104b。
在一些实施例中，如图11B的顶视图1106所示，第一驱动晶体管1104a包括设置在源极区域304s和漏极区域304d之间的第一栅极结构304g,1。第一栅极结构304g,1连接至第一字线WL0x。第二驱动晶体管1104b包括设置在源极区域304s和漏极区域304d之间的第二栅极结构304g,2。第二栅极结构304g,2连接至第二字线WL0y。源极区域304s连接至源极线SL0，并且漏极区域340d连接至第一MRAM器件和第二MRAM器件(未示出)。图11C示出了截面图1108，截面图1108示出了沿着图11B的截面图B-B`的连接至第一字线WL0x的第一栅极结构304g,1和连接至第二字线WL0y的第二栅极结构304g,2。
在操作期间，可以通过激活第一字线WL0x并且偏置第一位线BL0x和/或源极线SL0来访问第一MRAM器件202a。也可以通过激活第二字线WL0y并且偏置第二位线BL0y和/或源极线SL0来访问第二MRAM器件202b。在一些实施例中，源极线SL0可以包括共用源极线(即，电连接至源极线SL1)。通过在第一驱动晶体管1104a和第二驱动晶体管1104b之间共享源极区域304s和漏极区域304d，由第一驱动晶体管1104a和第二驱动晶体管1104b两者消耗的衬底302的面积相对于具有单独组件的驱动晶体管减小，从而允许减小存储器阵列的尺寸。
应该理解，在一些实施例中，包括共享源极区域和漏极区域的共享控制晶体管的共享控制元件(例如，如图11A至图11C所示)可以连接至更大数量的存储器件(例如，三个、四个或更多存储器件可以连接至共享控制元件)。例如，在图12所示的一些实施例中，存储器阵列1200可以包括三个存储器件，三个存储器件连接至包括共享源极区域和漏极区域的共享驱动晶体管210a至210c的共享控制元件212。
存储器阵列1200包括以行和列布置的多个MRAM器件202。在第一存储区域108a内，多个MRAM器件202的三个MRAM器件202a至202c连接至包括三个共享驱动晶体管210a至210c的共享控制元件212。三个共享驱动晶体管210a至210c分别被配置为选择性地对三个MRAM器件202a至202c提供访问。例如，第一共享驱动晶体管210a被配置为选择性地对第一MRAM器件202a提供访问，第二共享驱动晶体管210b被配置为选择性地对第二MRAM器件202b提供访问，并且第三共享驱动晶体管210c被配置为选择性地对第三MRAM器件202c提供访问。
三个共享驱动晶体管210a至210c分别具有连接至源极线SL1的源极端子、连接至不同字线WL0x至WL0z的栅极端子以及连接至三个MRAM器件202a至202c的共享漏极端子，三个MRAM器件202a至202c分别连接至单独的位线BL0x、BL0z和BL0y。例如，三个共享驱动晶体管210a至210c可以包括第一驱动晶体管210a、第二驱动晶体管210b和第三驱动晶体管210c。第一驱动晶体管210a具有连接至第一源极线SL1的第一源极端子、连接至第一字线WL0x的第一栅极端子以及连接至第一MRAM器件202a(连接至第一位线BL0x)的第一漏极端子。第二驱动晶体管210b具有连接至第一源极端子(例如，与第一源极端子共享源极端子)和第一源极线SL1的第二源极端子、连接至第二字线WL0y的第二栅极端子以及连接至第一漏极端子(例如，与第一漏极端子共享漏极端子)和第二MRAM器件202b的第二漏极端子。第三驱动晶体管210c具有连接至第一源极端子和第一源极线SL1的第三源极端子、连接至第三字线WL0z的第三栅极端子以及连接至第一漏极端子和第三MRAM器件202c的第三漏极端子。在一些实施例中，可以同时激活三个共享驱动晶体管210a至210c来访问三个MRAM器件202a至202c中的一个。
图13至图17示出了形成包括存储器电路的集成芯片的方法的一些实施例的截面图1300至1700，存储器电路具有被配置为分别对多个MRAM器件提供访问的共享控制元件。虽然描述的图13至图17与方法有关，但是应该理解，图13至图17公开的结构不限于这种方法，而是可以作为单独的结构独立于该方法。
如图13的截面图1300所示，在衬底302内形成共享控制元件212。在各个实施例中，衬底302可以是诸如半导体晶圆和/或位于晶圆上的一个或多个管芯的任何类型的半导体主体(例如，硅、SiGe、SOI等)，以及与其相关的任何其它类型的半导体和/或外延层。在一些实施例中，共享控制元件212可以包括MOSFET。在这样的实施例中，可以通过在衬底302上方沉积栅极介电膜和栅电极膜来形成共享控制元件212。随后图案化栅极介电膜和栅电极膜以形成具有栅极电介质306和栅电极308的栅极结构304g。随后可以注入衬底302以在衬底302内且在栅极结构304g的相对侧上形成源极区域304s和漏极区域304d。在可选实施例中，共享控制元件212可以包括双极结晶体管(BJT)、高电子迁移率晶体管(HEMT)或类似器件。
如图14的截面图1400所示，分别在源极区域304s和漏极区域304d上方形成中段制程(MEOL)结构310a至310b。MEOL结构310a至310b垂直设置在衬底302和沿着栅极结构304g的顶部延伸的水平面之间。在一些实施例中，MEOL结构310a至310b可以直接接触源极区域304s和漏极区域304d。在一些实施例中，可以通过在衬底302上方沉积导电材料并且随后图案化导电材料以限定MEOL结构310a至310b来形成MEOL结构310a至310b。在其它实施例中(未示出)，可以通过镶嵌工艺形成MEOL结构310a至310b(例如，通过选择性地蚀刻预金属介电层314以形成开口，在开口内沉积导电材料，以及实施CMP工艺以限定MEOL结构310a至310b来形成MEOL结构310a至310b)。
在衬底302上方形成围绕MEOL结构310a至310b的预金属介电层314。在一些实施例中，预金属介电层314可以通过沉积技术形成。在各个实施例中，预金属介电层314可以包括氮氧化硅、氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、低k材料、多孔介电材料等。
在衬底302上方形成预金属介电层314之后，图案化预金属介电层314以限定MEOL结构310a至310b和栅极结构304g上方的接触开口1402。在一些实施例中，可以通过在预金属介电层314上方形成图案化的掩模层(例如，光刻胶层)并且实施蚀刻工艺以去除预金属介电层314的未由图案化的掩模层覆盖的部分来图案化预金属介电层314。用导电材料填充接触开口1402以形成从MEOL结构310a至310b和栅极结构304g延伸至预金属介电层314的上表面的导电接触件318。在一些实施例中，导电材料可以包括通过沉积工艺(例如，CVD、PVD、PE-CVD、ALD等)和/或镀工艺(例如，电镀工艺、化学镀工艺等)形成的金属(例如，钨、铝等)。
如图15A的截面图1500所示，在预金属介电层314上方的第一ILD结构1502内形成多个互连层321。在一些实施例中，第一ILD结构1502包括多个堆叠的层间介电(ILD)层1502a至1502e以及包括互连线320和通孔322的交替层的多个互连层321。在一些实施例中，多个堆叠的ILD层1502a至1502e可以分别包括电介质(例如，氧化物、低k电介质、超低k电介质等)。在一些实施例中，互连线320和通孔322可以包括金属(例如，铜、铝等)。
多个互连层321将源极区域304s连接至源极线SL并且将栅极结构304g连接至第一字线WLnx(n＝1,2,3，...)和第二字线WLmy(m＝1,2,3，...)。可以通过分别在预金属介电层314上方沉积多个堆叠的ILD层1502a至1502e，选择性地蚀刻多个堆叠的ILD层1502a至1502e以限定ILD层内的导通孔和/或沟槽，在导通孔和/或沟槽内形成导电材料以填充开口，以及实施平坦化工艺(例如，化学机械平坦化工艺)来形成多个互连层321。
如图15B的截面图1504所示(沿着进入图15A的页面的截面所示)，互连线320通过第一导电接触件318a和第二导电接触件318b连接至栅电极308，第一导电接触件318a和第二导电接触件318b通过预金属介电层314横向分隔开。第一导电接触件318a将栅电极308连接至第一字线WLnx，并且第二导电接触件318b将栅电极308连接至第二字线WLmy。虽然第一字线WLnx和第二字线WLmy在截面图1504中示出为位于第一互连线层上，但是应该理解，在其它实施例中，第一字线WLnx和第二字线WLmy可以位于更高的互连线层上(例如，位于第二互连线层、第三互连线层等上)。
如图16的截面图1600所示，在第一ILD结构1502内的互连线324上方形成第一MRAM器件202a和第二MRAM器件202b。第一MRAM器件202a包括第一MTJ，第一MTJ具有通过第一介电隧道阻挡206a与第一自由层208a分隔开的第一固定层204a。第二MRAM器件202b包括第二MTJ，第二MTJ具有通过第二介电隧道阻挡206b与第二自由层208b分隔开的第二固定层204b。在一些实施例中，第一固定层204a和第二固定层204b可以形成在接触互连线324的底电极通孔326上。底电极通孔326由介电层1402围绕。
在一些实施例中，第一MRAM器件202a和第二MRAM器件202b可以同时形成。在其它实施例中，第一MRAM器件202a可以与第二MRAM器件202b在不同的时间形成。在一些实施例中，可以通过在第一ILD结构1502上方沉积磁性固定膜，在磁性固定膜上方形成介电阻挡膜，以及在介电阻挡膜上方形成磁性自由膜来形成第一MRAM器件202a和第二MRAM器件202b。对磁性固定模、介电阻挡层和磁性自由膜实施一个或多个图案化工艺以限定第一MRAM器件202a和第二MRAM器件202b。在一些实施例中，一个或多个图案化工艺可以使用具有包含氟物质(例如，CF4、CHF3、C4F8等)的蚀刻化学物质的干蚀刻剂或湿蚀刻剂(例如，HF、KOH等)。
如图17的截面图1700所示，在第一MRAM器件202a和第二MRAM器件202b上方形成第二ILD结构1702。第二ILD结构1702可以通过一个或多个沉积工艺(例如，PVD、CVD、PE-CVD等)形成。在第二ILD结构1702内形成一个或多个附加互连层330。一个或多个附加互连层330将第一MRAM器件202a连接至第一位线BLnx并且将第二MRAM器件202b连接至第二位线BLmy。在一些实施例中，可以通过选择性地蚀刻第二ILD结构1702以在第二ILD结构1702内形成开口来形成一个或多个附加互连层330。之后在开口内沉积导电材料(例如，铜和/或铝)。
图18示出了形成包括存储器电路的集成芯片的方法1800的一些实施例的流程图，存储器电路具有被配置为分别对多个存储器件提供访问的共享驱动晶体管。
虽然方法1800在以下示出和描述为一系列步骤或事件，但是应该理解，这些步骤或事件的示出的顺序不被解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了此处示出的和/或描述的一些的其它步骤或事件同时发生。此外，可能不是所有示出的步骤对于实施此处描述的一个或多个方面或实施例都是需要的，并且此处描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。
在步骤1802中，在衬底内形成共享控制元件。共享控制元件具有布置在衬底内的漏极区域和一个或多个源极区域之间的一个或多个栅极结构。在一些实施例中，共享控制元件可以包括具有布置在衬底内的源极区域和漏极区域之间的栅极结构的驱动晶体管。在其它实施例中，共享控制元件可以包括共享一个或多个组件(例如，源极区域、漏极区域等)的多个驱动晶体管。图13示出了对应于步骤1802的一些实施例的截面图1300。
在步骤1804中，在衬底上方的第一ILD结构内形成多个互连层。多个互连层将源极区域连接至源极线并且将一个或多个栅极结构连接至第一字线和第二字线。图14至图15B示出了对应于步骤1804的一些实施例的截面图1400至1504。
在步骤1806中，形成连接至漏极区域的第一MRAM器件。在一些实施例中，第一MRAM器件形成为具有连接至漏极区域的第一固定层。第一固定层通过第一介电阻挡层与第一自由层分隔开。图16示出了对应于步骤1806的一些实施例的截面图1600。
在步骤1808中，形成连接至漏极区域的第二MRAM器件。在一些实施例中，第二MRAM器件形成为具有连接至漏极区域的第二固定层。第二固定层通过第二介电阻挡层与第二自由层分隔开。图16示出了对应于步骤1808的一些实施例的截面图1600。
在步骤1810中，一个或多个附加互连层形成为将第一MRAM器件连接至第一位线并且还将第二MRAM器件连接至第二位线。在一些实施例中，附加互连层形成为将第一MRAM器件的第一自由层连接至第一位线并且将第二MRAM器件的第二自由层连接至第二位线。图17示出了对应于步骤1810的一些实施例的截面图1700。
因此，在一些实施例中，本发明涉及包括具有在多个存储器件(例如，MRAM器件)之间共享的共享控制元件的存储器阵列的集成芯片。
在一些实施例中，本发明涉及集成芯片。集成芯片包括布置在衬底上方并且连接至第一位线的第一存储器件；布置在衬底上方并且连接至第二位线的第二存储器件；以及布置在衬底内并且被配置为对第一存储器件提供访问并且单独地对第二存储器件提供访问的共享控制元件，共享控制元件包括共享一个或多个组件的一个或多个控制器件。在一些实施例中，共享控制元件包括驱动晶体管，该驱动晶体管具有连接至源极线的源极区域、连接至第一存储器件和第二存储器件的漏极区域以及连接至第一字线和第二字线的栅极结构。在一些实施例中，栅极结构包括通过栅极电介质与衬底分隔开的栅电极；第一字线通过设置在栅电极上的第一导电接触件连接至栅电极，并且第二字线通过设置在栅电极上的第二导电接触件连接至栅电极。在一些实施例中，集成芯片还包括连接至栅极结构的第三字线和连接在栅极结构和第三位线之间的第三存储器件。在一些实施例中，第一存储器件包括第一磁阻式随机存取存储器(MRAM)器件，并且第二存储器件包括第二MRAM器件。在一些实施例中，共享控制元件包括第一驱动晶体管和第二驱动晶体管，第一驱动晶体管具有连接至第一字线并且布置在连接至第一源极线的第一源极区域和连接至第一存储器件和第二存储器件的漏极区域之间的衬底上方的第一栅极结构；以及第二驱动晶体管具有连接至第二字线并且布置在连接至第二源极线的第二源极区域和漏极区域之间的衬底上方的第二栅极结构。在一些实施例中，共享控制元件连接至第一字线和第二字线。在一些实施例中，集成芯片还包括：字线解码器，被配置为将第一非零电压施加至第一字线；以及位线解码器，被配置为同时将第二非零电压施加至第一位线并且将第三非零电压施加至第二位线。在一些实施例中，第一存储器件和第二存储器件设置在具有以行和列布置的多个存储器件的存储器阵列内；并且第一位线连接至一列内的第一多个存储器件，并且第二位线连接至一行内的第二多个存储器件。在一些实施例中，第一位线和第二位线在不同的方向上延伸。
在其它实施例中，本发明涉及集成芯片。集成芯片包括具有以行和列布置的多个磁阻式随机存取存储器(MRAM)器件的存储器阵列，多个MRAM器件包括连接至第一位线的第一MRAM器件，第一位线还连接至存储器阵列的一行内的第一多个MRAM器件；连接至第二位线的第二MRAM器件，第二位线还连接至存储器阵列的一列内的第二多个MRAM器件；以及驱动晶体管，具有连接至字线并且布置在源极区域和连接至第一MRAM器件和第二MRAM器件的漏极区域之间的栅极结构。在一些实施例中，栅极结构还连接至第二字线。在一些实施例中，字线包括沿着第一方向在多个栅极结构上方连续地延伸的完整互连线；并且第二字线包括分别在多个栅极结构中的一个上方延伸并且沿着第二方向分隔开非零间隔的多根离散互连线。在一些实施例中，集成芯片还包括第二驱动晶体管，该第二驱动晶体管具有连接至第二字线并且布置在第二源极区域和漏极区域之间的第二栅极结构。在一些实施例中，集成芯片还包括第二驱动晶体管，该第二驱动晶体管具有连接至第二字线并且布置在源极区域和漏极区域之间的第二栅极结构。在一些实施例中，第一MRAM器件包括第一固定层和电连接在第一固定层和驱动晶体管之间的第一自由层；并且第二MRAM器件包括第二固定层和电连接在第二固定层和驱动晶体管之间的第二自由层。在一些实施例中，第一固定层和第二固定层沿着在第一MRAM器件和第二MRAM器件之下连续地延伸的互连线的上表面布置。在一些实施例中，第一MRAM器件包括第一自由层和电连接在第一自由层和驱动晶体管之间的第一固定层；并且第二MRAM器件包括第二自由层和电连接在第二自由层和驱动晶体管之间的第二固定层。
在又其它实施例中，本发明涉及形成集成芯片的方法。该方法包括形成共享控制元件，该共享控制元件具有布置在衬底内的漏极区域和一个或多个源极区域之间的一个或多个栅极结构；在衬底上方的层间介电(ILD)结构内形成一个或多个互连层，其中，一个或多个互连层限定连接至一个或多个栅极结构的第一字线和第二字线；在ILD结构内形成第一存储器件和第二存储器件，其中，第一存储器件和第二存储器件连接至漏极区域；以及形成限定连接至第一存储器件的第一位线和连接至第二存储器件的第二位线的一个或多个附加互连层。在一些实施例中，第一位线连接至存储器阵列的列内的第一多个存储器件，并且第二位线连接至存储器阵列的行内的第二多个存储器件。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成电路，包括：
第一存储器件，布置在衬底上方并且连接至第一位线；
第二存储器件，布置在所述衬底上方并且连接至第二位线；以及
共享控制元件，布置在所述衬底内并且被配置为对所述第一存储器件提供访问并且单独地对所述第二存储器件提供访问，
其中，所述共享控制元件包括共享一个或多个组件的一个或多个控制器件，
其中，所述第一存储器件和所述第二存储器件设置在包括以行和列布置的多个存储器件的存储器阵列内；以及
其中，所述第一位线连接至一列内的第一多个存储器件，并且所述第二位线连接至一行内的第二多个存储器件。
2.根据权利要求1所述的集成电路，其中，所述共享控制元件包括驱动晶体管，所述驱动晶体管具有连接至源极线的源极区域、连接至所述第一存储器件和所述第二存储器件的漏极区域以及连接至第一字线和第二字线的栅极结构。
3.根据权利要求2所述的集成电路，
其中，所述栅极结构包括通过栅极电介质与所述衬底分隔开的栅电极；以及
其中，所述第一字线通过设置在所述栅电极上的第一导电接触件连接至所述栅电极，并且所述第二字线通过设置在所述栅电极上的第二导电接触件连接至所述栅电极。
4.根据权利要求2所述的集成电路，还包括：
第三字线，连接至所述栅极结构；以及
第三存储器件，连接在所述栅极结构和第三位线之间。
5.根据权利要求1所述的集成电路，其中，所述第一存储器件包括第一磁阻式随机存取存储器(MRAM)器件，并且所述第二存储器件包括第二磁阻式随机存取存储器器件。
6.根据权利要求1所述的集成电路，其中，所述共享控制元件包括：
第一驱动晶体管，包括第一栅极结构，所述第一栅极结构连接至第一字线并且布置在所述衬底上方且位于连接至第一源极线的第一源极区域和连接至所述第一存储器件和所述第二存储器件的漏极区域之间；以及
第二驱动晶体管，包括第二栅极结构，所述第二栅极结构连接至第二字线并且布置在所述衬底上方且位于连接至第二源极线的第二源极区域和所述漏极区域之间。
7.根据权利要求1所述的集成电路，其中，所述共享控制元件连接至第一字线和第二字线。
8.根据权利要求7所述的集成电路，还包括：
字线解码器，被配置为将第一非零电压施加至所述第一字线；以及
位线解码器，被配置为同时将第二非零电压施加至所述第一位线并且将第三非零电压施加至所述第二位线。
9.根据权利要求8所述的集成电路，其中，所述第一存储器件通过所述第一位线连接至所述位线解码器，
其中，所述第二存储器件通过所述第二位线连接至所述位线解码器。
10.根据权利要求1所述的集成电路，其中，所述第一位线和所述第二位线在不同的方向上延伸。
11.一种集成电路，包括：
存储器阵列，包括以行和列布置的多个磁阻式随机存取存储器(MRAM)器件，其中，所述多个磁阻式随机存取存储器器件包括：
第一磁阻式随机存取存储器器件，连接至第一位线，所述第一位线又连接至所述存储器阵列的一行内的第一多个磁阻式随机存取存储器器件；
第二磁阻式随机存取存储器器件，连接至第二位线，所述第二位线又连接至所述存储器阵列的一列内的第二多个磁阻式随机存取存储器器件；以及
驱动晶体管，具有栅极结构，所述栅极结构连接至字线并且布置在源极区域和连接至所述第一磁阻式随机存取存储器器件和所述第二磁阻式随机存取存储器器件的漏极区域之间。
12.根据权利要求11所述的集成电路，其中，所述栅极结构还连接至第二字线。
13.根据权利要求12所述的集成电路，
其中，所述字线包括沿着第一方向在多个栅极结构上方连续地延伸的完整互连线；以及
其中，所述第二字线包括分别在所述多个栅极结构中的一个上方延伸并且沿着第二方向分隔开非零间隔的多根离散互连线。
14.根据权利要求11所述的集成电路，还包括：
第二驱动晶体管，具有连接至第二字线并且布置在第二源极区域和所述漏极区域之间的第二栅极结构。
15.根据权利要求11所述的集成电路，还包括：
第二驱动晶体管，具有连接至第二字线并且布置在所述源极区域和所述漏极区域之间的第二栅极结构。
16.根据权利要求11所述的集成电路，
其中，所述第一磁阻式随机存取存储器器件包括第一固定层和电连接在所述第一固定层和所述驱动晶体管之间的第一自由层；以及
其中，所述第二磁阻式随机存取存储器器件包括第二固定层和电连接在所述第二固定层和所述驱动晶体管之间的第二自由层。
17.根据权利要求16所述的集成电路，其中，所述第一固定层和所述第二固定层沿着在所述第一磁阻式随机存取存储器器件和所述第二磁阻式随机存取存储器器件之下连续地延伸的互连线的上表面布置。
18.根据权利要求11所述的集成电路，
其中，所述第一磁阻式随机存取存储器器件包括第一自由层和电连接在所述第一自由层和所述驱动晶体管之间的第一固定层；以及
其中，所述第二磁阻式随机存取存储器器件包括第二自由层和电连接在所述第二自由层和所述驱动晶体管之间的第二固定层。
19.一种形成集成芯片的方法，包括：
形成共享控制元件，所述共享控制元件包括布置在衬底内的漏极区域和一个或多个源极区域之间的一个或多个栅极结构；
在所述衬底上方的层间介电(ILD)结构内形成一个或多个互连层，其中，所述一个或多个互连层限定连接至所述一个或多个栅极结构的第一字线和第二字线；
在所述层间介电结构内形成第一存储器件和第二存储器件，其中，所述第一存储器件和所述第二存储器件连接至所述漏极区域；以及
形成限定连接至所述第一存储器件的第一位线和连接至所述第二存储器件的第二位线的一个或多个附加互连层，
其中，所述第一位线连接至存储器阵列的一列内的第一多个存储器件，并且所述第二位线连接至所述存储器阵列的一行内的第二多个存储器件。
20.根据权利要求19所述的方法，其中，所述第一位线和所述第二位线在不同的方向上延伸。
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