TWI699912B - 積體電路與整合晶片之製造方法 - Google Patents

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TWI699912B
TWI699912B TW107130010A TW107130010A TWI699912B TW I699912 B TWI699912 B TW I699912B TW 107130010 A TW107130010 A TW 107130010A TW 107130010 A TW107130010 A TW 107130010A TW I699912 B TWI699912 B TW I699912B
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Abstract

在一些實施例中，本揭露關於一種積體電路。此積體電路包含第一記憶體元件與第二記憶體元件排列於基材上方。第一記憶體元件與第一位元線耦合。第二記憶體元件與第二位元線耦合。共享控制部件設於基材中，且配置以提供第一記憶體元件存取以及個別提供第二記憶體元件存取。共享控制部件包含一或多個控制元件分享一或多個構件。

Description

積體電路與整合晶片之製造方法
本揭露實施例是有關於一種布線技術，且特別是有關於一種積體電路與整合晶片之製造方法。
許多現代之電子元件包含配置以儲存資料的電子記憶體。電子記憶體可為揮發性記憶體或非揮發性記憶體。揮發性記憶體在被供電時儲存資料，而非揮發性記憶體在電力移除的情況下可儲存資料。磁阻式隨機存取記憶體(Magneto-resistive random-access memory，MRAM)為下一世代之非揮發性記憶體科技中被看好的一種選擇。
依照一實施例，本揭露揭示一種積體電路。此積體電路包含第一記憶體元件、第二記憶體元件、以及共享控制部件。第一記憶體元件設於基材上方且與第一位元線耦合。第二記憶體元件設於基材上方且與第二位元線耦合。共享控制部件設於基材中，且配置以提供第一記憶體元件存 取、以及個別提供第二記憶體元件存取，其中共享控制部件包含分享一或複數個構件之一或複數個控制元件。
依照另一實施例，本揭露揭示一種積體電路。此積體電路包含記憶體陣列。此記憶體陣列包含排成複數列與複數行之複數個磁阻式隨機存取記憶體(MRAM)元件。磁阻式隨機存取記憶體元件包含第一磁阻式隨機存取記憶體元件、第二磁阻式隨機存取記憶體元件、以及驅動電晶體。第一磁阻式隨機存取記憶體元件與第一位元線耦合，第一位元線進一步與記憶體陣列中之這些列中之一列中之第一複數個磁阻式隨機存取記憶體元件耦合。第二磁阻式隨機存取記憶體元件與第二位元線耦合，第二位元線進一步與記憶體陣列中之這些行中之一行中之第二複數個磁阻式隨機存取記憶體元件耦合。驅動電晶體具有閘極結構，此閘極結構與字元線耦合且設於源極區與汲極區之間，汲極區與第一磁阻式隨機存取記憶體元件及第二磁阻式隨機存取記憶體元件耦合。
依照又一實施例，本揭露揭示一種整合晶片之製造方法。在此方法中，形成共享控制部件，此共享控制部件包含一或複數個閘極結構，此或此些閘極結構設於基材中之一汲極區與一或複數個源極區之間。形成一或複數個內連線層於基材上方之內層介電(ILD)結構中，其中此或此些內連線層定義出與上述閘極結構耦合之第一字元線與第二字元線。形成第一記憶體元件與第二記憶體元件於內層介電結構中，其中第一記憶體元件及第二記憶體元件與汲極區耦 合。形成一或複數個額外內連線層，此或此些額外內連線層定義出與第一記憶體元件耦合之第一位元線、以及與第二記憶體元件耦合之第二位元線。
100:記憶體電路
102:記憶體陣列
104a,1~104f,3:記憶體元件
106a~106i:共享控制部件
108a~108b:記憶區
109:控制電路系統
110:位元線解碼器
112:字元線解碼器
114:控制單元
200:記憶體陣列
202:磁阻式隨機存取記憶體元件
202a~202c:磁阻式隨機存取記憶體元件
204:釘扎層
204a:第一釘扎層
204b:第二釘扎層
206:穿隧介電層
206a:第一介電穿隧阻障
206b:第二介電穿隧阻障
208:自由層
208a:第一自由層
208b:第二自由層
210:共享驅動電晶體
210a~210d:驅動電晶體
212:共享控制部件
300:整合晶片
302:基材
304d:汲極區
304g:閘極結構
304g,1:第一閘極結構
304g,2:第二閘極結構
304s:源極區
304s,1:第一源極區
304s,2:第二源極區
306:閘極介電質
308:閘極電極
310a~310b:中段製程結構
312:介電結構
314:前金屬介電層
316:堆疊內層介電層
318:導電接觸
318a:第一導電接觸
318b:第二導電接觸
320:內連線
321:內連層
322:介層窗
324:內連線
326:下電極介層窗
328:上電極介層窗
330:內連層
332:剖面圖
334:隔離區
336:上視圖
338:第一方向
340:第二方向
342:分離內連線
344:連續內連線
400:整合晶片
500:整合晶片
600:記憶體陣列
700:示意圖
702:源極線解碼器
800:示意圖
802:多工器
804:感測放大器
900:示意圖
902:共享控制部件
904a:第一驅動電晶體
904b:第二驅動電晶體
906:剖面圖
1000:記憶體陣列
1100:示意圖
1102:共享控制部件
1104a:第一驅動電晶體
1104b:第二驅動電晶體
1106:上視圖
1108:剖面圖
1200:記憶體陣列
1300:剖面圖
1400:剖面圖
1402:接觸開口
1500:剖面圖
1502:第一內層介電結構
1502a~1502e:內層介電層
1504:剖面圖
1600:剖面圖
1602:介電層
1700:剖面圖
1702:第二內層介電結構
1800:方法
1802:行動
1804:行動
1806:行動
1808:行動
1810:行動
BL 0x ~BL 2x :位元線
BL 0y ~BL 2y :位元線
BL 0z :位元線
BL nx (n=1,2,3...):位元線
BL ny (n=1,2,3...):位元線
BL nz (n=1,2,3...):位元線
BL my :位元線
D:汲極端
G:閘極端
I R :電流
I REF :參考電流
S:源極端
S ADDR1 :位址
S ADDR2 :位址
SL:源極線
SL 0 :源極線
SL 0x ~SL 0z :源極線
SL 1 ~SL 2 :源極線
SL 1x ~SL 1z :源極線
V 1 :第一非零偏壓
V 2 :第二非零偏壓
V 3 :第三非零偏壓
V 4 :第四非零偏壓
WL 0x ~WL 2x :字元線
WL 0y ~WL 2y :字元線
WL 0z :字元線
WL nx (n=0或1):字元線
WL ny (n=0或1):字元線
WL mx (m=1,2,3...):字元線
WL my (m=1,2,3...):字元線
WL mz (m=1,2,3...):字元線
從以下結合所附圖式所做的詳細描述，可對本揭露之態樣有更佳的了解。需注意的是，根據業界的標準實務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸都可任意地增加或減少。
〔圖1〕係繪示記憶體電路之一些實施例的示意圖，此記憶體電路具有共享控制部件，共享控制部件配置以對多個記憶體元件個別提供存取。
〔圖2〕係繪示記憶體電路之一些其它實施例的示意圖，此記憶體電路具有共享控制部件，共享控制部件包含驅動電晶體，驅動電晶體配置以對多個磁阻式隨機存取記憶體(MRAM)元件個別提供存取。
〔圖3A〕至〔圖3C〕係繪示整合晶片之一些實施例，此整合晶片具有共享控制部件，共享控制部件配置以對多個磁阻式隨機存取記憶體元件個別提供存取。
〔圖4〕與〔圖5〕係繪示整合晶片之一些替代實施例的剖面圖，整合晶片具有共享控制部件，共享控制部件配置以對多個磁阻式隨機存取記憶體元件個別提供存取。
〔圖6〕係繪示記憶體電路之一些其它實施例的示意圖，此記憶體電路具有共享控制部件，共享控制部件配置以對三個磁阻式隨機存取記憶體元件個別提供存取。
〔圖7〕與〔圖8〕係繪示記憶體電路之操作之一些實施例的示意圖，此記憶體電路具有共享控制部件，共享控制部件配置以對多個磁阻式隨機存取記憶體元件個別提供存取。
〔圖9A〕與〔圖9B〕係繪示整合晶片之一些替代實施例，此整合晶片具有共享控制部件，共享控制部件配置以對多個磁阻式隨機存取記憶體元件個別提供存取。
〔圖10〕係繪示記憶體電路之一些其它實施例的示意圖，此記憶體電路具有共享控制部件，共享控制部件配置以對三個磁阻式隨機存取記憶體元件個別提供存取。
〔圖11A〕至〔圖11C〕係繪示整合晶片之一些替代實施例，此整合晶片具有共享控制部件，共享控制部件配置以對多個磁阻式隨機存取記憶體元件個別提供存取。
〔圖12〕係繪示記憶體電路之一些其它實施例的示意圖，此記憶體電路具有共享控制部件，共享控制部件配置以對三個磁阻式隨機存取記憶體元件個別提供存取。
〔圖13〕至〔圖17〕係繪示整合晶片之製造方法的一些實施例的剖面圖，此整合晶片具有記憶體電路，記憶體電路包含共享控制部件，共享控制部件配置以對多個磁阻式隨機存取記憶體元件個別提供存取。
〔圖18〕係繪示整合晶片之製造方法的一些實施例的流程圖，此整合晶片具有記憶體電路，記憶體電路包含共享控制部件，共享控制部件配置以對多個記憶體元件個別提供存取。
以下的揭露提供了許多不同實施方式或實施例，以實施所提供之標的之不同特徵。以下所描述之構件與安排的特定實施例係用以簡化本揭露。當然這些僅為實施例，並非用以作為限制。舉例而言，於描述中，第一特徵形成於第二特徵之上方或之上，可能包含第一特徵與第二特徵以直接接觸的方式形成的實施方式，亦可能包含額外特徵可能形成在第一特徵與第二特徵之間的實施方式，如此第一特徵與第二特徵可能不會直接接觸。此外，本揭露可能會在各實施例中重複參考數字及/或文字。這樣的重複係基於簡化與清楚之目的，以其本身而言並非用以指定所討論之各實施方式及/或配置之間的關係。
另外，在此可能會使用空間相對用語，例如「在下(beneath)」、「下方(below)」、「較低(lower)」、「上方(above)」、「較高(upper)」與類似用語，以方便說明如圖式所繪示之一部件或一特徵與另一(另一些)部件或特徵之關係。除了在圖中所繪示之方向外，這些空間相對用詞意欲含括元件在使用或操作中的不同方位。設備可能以不同 方式定位(旋轉90度或在其它方位上)，因此可利用同樣的方式來解釋在此所使用之空間相對描述符號。
磁阻式隨機存取記憶體(MRAM)元件包含磁性穿隧接面(MTJ)直立設於導電電極之間之整合晶片的後段製程線路(BEOL)中。磁性穿隧接面包含釘扎層(pinned layer)，其與一自由層被穿隧阻障層隔開。釘扎層之磁性取向為靜態(即固定的)，而自由層之磁性取向可在相對於釘扎磁性層之磁性取向的平行方位與非平行方位上變換。平行方位提供低阻態，低阻態將資料數位化地儲存為第一位元值(例如，邏輯「0」)。非平行方位提供高阻態，高阻態將資料數位化地儲存為第二位元值(例如，邏輯「1」)。
隨著整合晶片之功能的增加，對於更多記憶體的需求也隨之增加，如此迫使整合晶片之設計者與製造者在減少整合晶片之尺寸與功率消耗下增加有效記憶體的數量。為了達到此目標，在近幾十年來，記憶晶胞之構件的尺寸已獲得大幅縮減。磁阻式隨機存取記憶體元件較其它記憶體種類的一個優點為磁阻式隨機存取記憶體元件之磁性穿隧接面可製成非常小的尺寸。然而，在磁阻式隨機存取記憶晶胞中，驅動電晶體(即存取電晶體)用以在寫入操作期間提供電壓給相關的磁阻式隨機存取記憶體元件。由於磁阻式隨機存取記憶晶胞對於寫入操作通常使用相對高的電壓及/或電流，因此驅動電晶體的尺寸可能較大。在磁阻式隨機存取記憶體元件之磁性穿隧接面可製作成具有小尺寸的情況 下，驅動電晶體的較大尺寸會限制記憶體陣列中之磁阻式隨機存取記憶體元件的密度。
本揭露在一些實施例中係有關於一種整合晶片，此整合晶片包含記憶體陣列，記憶體陣列具有共享控制部件，此共享控制部件配置以對多個不同的磁阻式隨機存取記憶體元件提供存取。共享控制部件包含共享一或多個構件(例如，源極、汲極等)的一或多個控制元件(例如，驅動電晶體)。利用共享控制部件對多個磁阻式隨機存取記憶體元件提供存取，可縮減磁阻式隨機存取記憶晶胞的尺寸，因為這些晶胞的尺寸並未受限於控制元件(例如，驅動電晶體)的尺寸。
圖1係繪示記憶體電路100之一些實施例的示意圖，此記憶體電路100具有共享控制部件，共享控制部件配置以對多個記憶體元件個別提供存取。
記憶體電路100包含記憶體陣列102，記憶體陣列102具有數個記憶體元件104a,1至104f,3(例如，磁阻式隨機存取記憶體元件)。這些記憶體元件104a,1至104f,3在記憶體陣列中排成數列與數行。舉例而言，第一列記憶體元件包含記憶體元件104a,1至104a,3，而第一行記憶體元件包含記憶體元件104a,1、104c,1、與104e,1。
記憶體陣列102更包含複數個共享控制部件106a至106i，這些共享控制部件106a至106i配置以對記憶體元件104a,1至104f,3提供存取(例如，可使資料被寫入這些記憶體元件104a,1至104f,3之被選取的一個中、及/或可從這 些記憶體元件104a,1至104f,3之被選取的一個中讀取資料)。這些共享控制部件106a至106i各自是配置以分別對對應記憶區108a與108b內之記憶體元件104a,1至104f,3中的其中二個或多個提供存取。舉例而言，第一共享控制部件106a配置以對第一記憶區108a中之第一記憶體元件104a,1與第二記憶體元件104b,1分別提供存取，第二共享控制部件106b配置以對第二記憶區108b中之第三記憶體元件104a,2與第四記憶體元件104b,2分別提供存取，等等。這些共享控制部件106a至106i分別包含共享一或多個構件的一或多個獨立的控制元件。在許多實施例中，這些共享控制部件106a至106i可包含共享一源極區、一汲極區、及/或一閘極結構的一或多個電晶體。舉例而言，在一些實施例中，這些共享控制部件106a至106i可分別包含單一電晶體，此電晶體具有與第一記憶體元件和第二記憶體元件耦合的汲極區。在其它實施例中，這些共享控制部件106a至106i可包含共享一汲極區之第一電晶體與第二電晶體，此汲極區與第一記憶體元件及第二記憶體元件耦合。
記憶體陣列102透過複數個位元線BL 0x 至BL 2x 與BL 0y 至BL 2y 及複數個字元線WL 0x 至WL 2x 與WL 0y 至WL 2y 耦合至控制電路系統109。在一些實施例中，控制電路系統109包含耦合至控制單元114之位元線解碼器110與字元線解碼器112。這些位元線BL 0x 至BL 2x 與BL 0y 至BL 2y 將記憶體元件104a,1至104f,3個別耦合至位元線解碼器110，這些 共享控制部件106a至106i透過字元線WL 0x 至WL 2x 與WL 0y 至WL 2y 之其中二個或多個而耦合至字元線解碼器112。
在一些實施例中，這些共享控制部件106a至106i分別與以不同方向延伸之字元線WL 0x 至WL 2x 與WL 0y 至WL 2y 之其中二個或多個耦合，而各別記憶區108a~108i(例如記憶區108b)中之記憶體元件與以不同方向延伸之字元線耦合。舉例而言，位於第一記憶區108a中的共享控制部件106a耦合至沿一列共享控制部件106a至106c延伸之第一字元線WL 0y 、以及沿一行共享控制部件106a、106d、與106g延伸之第二字元線WL 0x 。類似地，位於第一記憶區108a中的第一記憶體元件104a,1耦合至沿一列記憶體元件延伸之位元線BL 0y ，且位於第一記憶區108a中的第二記憶體元件104b,1耦合至沿一行記憶體元件延伸之位元線BL 0x 。
為了存取一記憶體元件(例如，從此記憶體元件讀取資料或將資料寫入此記憶體元件)，位元線解碼器110配置以根據接收自控制單元114的位址S ADDR1 ，選擇性地提供訊號給位元線BL 0x 至BL 2x 與BL 0y 至BL 2y 之其中一個或多個，字元線解碼器112則配置以根據接收自控制單元114的位址S ADDR2 ，選擇性地提供訊號給字元線WL 0x 至WL 2x 與WL 0y 至WL 2y 之其中一個或多個。在一些實施例中，一個致能之位元線與字元線的組合可包含沿第一方向(例如，水平或垂直)延伸之一位元線、以及沿第二方向(例如，垂直或水平)延伸之一字元線。舉例而言，可藉由啟動水平延伸之位 元線BL nx (n=1,2,...)與垂直延伸之字元線WL my (m=1,2,...)、或者藉由啟動水平延伸之位元線BL ny 與垂直延伸之字元線WL mx ，來選取一記憶體元件(例如，為啟動記憶體元件104a,1，而啟動位元線BL 0y 與字元線WL 0x )。藉由啟動沿不同方向延伸之位元線與字元線的組合，共享控制部件160a至106i可以互斥方式(即獨立地)存取記憶體元件104a,1至104f,3中不同的記憶體元件。
使用共享控制部件106a至106i來分別對記憶體元件104a,1至104f,3中超過一個記憶體元件提供存取，可使記憶體陣列102中之控制元件所占尺寸縮減。藉由縮減記憶體陣列102中控制元件所占尺寸，可縮減記憶體陣列102之尺寸。此外，在一些實施例中，可在不增加記憶體陣列102之尺寸的情況下，增加控制元件的尺寸。在不增加記憶體陣列102之尺寸的情況下，透過增加控制元件的尺寸，可增加控制元件所傳送的電流，並改善記憶體陣列102的效能[例如，增加記憶體元件104a,1至104f,3之「讀取窗(read window)」(從一記憶體元件讀出之訊號「0」與「1」之間的差值)]。
圖2係繪示記憶體陣列200之一些其它實施例的示意圖，此記憶體陣列200具有共享控制部件，共享控制部件包含共享驅動電晶體，共享驅動電晶體配置以對多個磁阻式隨機存取記憶體元件個別提供存取。
記憶體陣列200包含排成數列與數行之複數個磁阻式隨機存取記憶體元件202。這些磁阻式隨機存取記憶 體元件202分別包含磁性穿隧接面(MTJ)，此磁性穿隧接面具有被穿隧介電層206所隔開之釘扎層204與自由層208。釘扎層204之磁性取向為靜態(即固定的)，而自由層208之磁性取向可在相對於釘扎層204之磁性取向的平行方位與非平行方位之間變換。平行方位提供低阻態，低阻態將資料數位化地儲存為第一位元值(例如，邏輯「0」)。非平行方位提供高阻態，高阻態將資料數位化地儲存為第二位元值(例如，邏輯「1」)。在操作期間，透過穿隧磁阻(TMR)效應，磁性穿隧接面可在低阻態與高阻態之間變換。
磁阻式隨機存取記憶體元件202之其中二個或多個可耦合在包含共享驅動電晶體210(即共享存取電晶體)之共享控制部件212與沿不同方向延伸之不同位元線之間。舉例而言，在記憶區108a中，第一磁阻式隨機存取記憶體元件202a耦合在共享驅動電晶體210a與沿一列磁阻式隨機存取記憶體元件202延伸之第一位元線BL 0x 之間，而第二磁阻式隨機存取記憶體元件202b耦合在共享驅動電晶體210a與沿一行磁阻式隨機存取記憶體元件202延伸之第二位元線BL 0y 之間。
共享驅動電晶體210包含源極端(S)、汲極端(D)、以及閘極端(G)。源極端耦合至源極線SL 1 或SL 2 ，汲極端耦合至磁阻式隨機存取記憶體元件202之其中二個或多個，閘極端耦合至以不同方向延伸之二個或多個字元線WL ny 與WL nx (m,n=0或1)。舉例而言，第一驅動電晶體210a具有耦合至第一源極線SL 1 之源極端，耦合至第一磁阻式隨 機存取記憶體元件202a與第二磁阻式隨機存取記憶體元件202b之汲極端，以及耦合至沿一列共享驅動電晶體延伸之第一字元線WL 0x 與沿一行共享驅動電晶體延伸之第二字元線WL 0y 之閘極端。
由於共享驅動電晶體210分享在多個磁阻式隨機存取記憶體元件202之間，因此可縮減記憶體陣列200的尺寸。此外，可增加共享驅動電晶體210的尺寸(例如，閘極寬度)，藉此可增加共享驅動電晶體210之電流能力。共享驅動電晶體210之較大的電流容量可允許較高的穿隧磁阻(TMR)，而達到較大的讀取邊限(margin)與較快的讀取操作。
圖3A係繪示整合晶片300之一些實施例的剖面圖，整合晶片具有耦合至共享控制部件的多個記憶體元件。
整合晶片300包含共享控制部件212設於基材302中。在一些實施例中，共享控制部件212可包含單一控制元件，此單一控制元件包含金氧半場效電晶體(MOSFET)，金氧半場效電晶體具有設於源極區304s與汲極區304d之間之基材302上方的閘極結構304g。閘極結構304g包含閘極電極308，閘極電極308與基材302被閘極介電質306隔開。在一些實施例中，包含介電材料(例如，氧化物、氮化物、碳化物、或其類似物)之側壁間隙壁(未繪示)可設於閘極結構304g的相對側。在其它實施例中，共享控制部件212可包含雙極性接面電晶體(BJT)、高電子移動率晶體電晶體(HEMT)、或類似元件。在一些實施例中，共享 控制部件212可包含鰭式場效電晶體(FinFET)元件，此鰭式場效電晶體元件具有閘極結構304g，閘極結構304g延伸於多個半導體鰭之上方，這些半導體鰭延伸在源極區與汲極區之間。藉由使閘極結構304g延伸於多個半導體鰭之上方，可將鰭式場效電晶體元件之驅動電流增加到超過具有單一鰭之鰭式場效電晶體元件。
在一些實施例中，閘極電極308可包含多晶矽。在這樣的實施例中，閘極介電質306可包含介電材料，例如氧化物(例如，二氧化矽)、氮化物(例如，氮化矽)、或其類似物。在其它實施例中，閘極電極308可包含金屬，例如鋁、銅、鈦、鉭、鎢、鉬、鈷、或其類似物。在這樣的實施例中，閘極介電質306可包含高介電常數介電材料，例如氧化鉿、氧化矽鉿、氧化鉿鉭、氧化鋁、氧化鋯、或其類似物。
介電結構312設於基材302之上方。在一些實施例中，介電結構312可包含前金屬介電層314，前金屬介電層314包圍設於源極區304s與汲極區304d上之中段製程(MEOL)結構310a與310b，且更包圍設於中段製程結構310a與310b及閘極電極308上之導電接觸318。介電結構312亦包含複數個堆疊內層介電層316，這些堆疊內層介電層316設於前金屬介電層314上方。這些堆疊內層介電層316包圍複數個內連層321，內連層321包含內連線320與介層窗322的交錯層。這些內連層321將源極區304s耦合至源極線SL 1 或SL 2 ，且將閘極結構304g耦合至二個或多個字元 線WL 0x 與WL 0y ，並將汲極區304d耦合至介電結構312內之第一磁阻式隨機存取記憶體元件202a與第二磁阻式隨機存取記憶體元件202b。在一些實施例中，內連線324從第一磁阻式隨機存取記憶體元件202a之正下方一直延伸至第二磁阻式隨機存取記憶體元件202b之正下方。在一些實施例中，第一磁阻式隨機存取記憶體元件202a與第二磁阻式隨機存取記憶體元件202b設於共享控制部件212的正上方，藉以提供小占位面積(footprint)。在一些實施例中，內連線320與介層窗322可包含銅、鋁、鎢、奈米碳管、或其類似物。
第一磁阻式隨機存取記憶體元件202a包含第一磁性穿隧接面(MTJ)直立設於下電極介層窗326與上電極介層窗328之間。第一磁性穿隧接面包含第一釘扎層204a，第一釘扎層204a與第一自由層208a被第一介電穿隧阻障206a所垂直分隔。第一釘扎層204a具有固定的磁化向量(magnetization)，而第一自由層208a具有可變換為相對於第一釘扎層204a之磁化向量的平行(即「P」狀態)或非平行(即「AP」狀態)的磁化向量。在一些實施例中，第一磁阻式隨機存取記憶體元件202a可包含附加層(例如，介於下電極介層窗326與第一釘扎層204a之間的反鐵磁層)。第一釘扎層204a經由第一導電路徑與共享控制部件212耦合，第一導電路徑包含這些內連層321，而第一自由層208a經由第一磁阻式隨機存取記憶體元件202a上方之一或多個額外的內連層330與第一位元線BL 0x 耦合。在一些實施例中，第一 釘扎層204a與第一自由層208a的位置可相反(例如，第一自由層208a可位於第一釘扎層204a與下電極介電層326之間)。
第二磁阻式隨機存取記憶體元件202b包含第二磁性穿隧接面(MTJ)垂直設於下電極介層窗326與上電極介層窗328之間。第二磁性穿隧接面包含第二釘扎層204b，第二釘扎層204b藉由第二介電穿隧阻障206b而與第二自由層208b垂直分離。第二釘扎層204b經由第二導電路徑與共享控制部件212耦合，第二導電路徑包含這些內連層321，而第二自由層208b經由第二磁阻式隨機存取記憶體元件202b上方之一或多個額外的內連層330與第二位元線BL 0y 耦合。在一些實施例中，第二釘扎層204b與第二自由層208b的位置可相反。
在一些實施例中，下電極介層窗326與上電極介層窗328可包含金屬，例如氮化鈦(TiN)、氮化鉭(TaN)、鈦(Ti)、鉭(Ta)、或其類似物。在一些實施例中，第一釘扎層204a與第二釘扎層204b可包含鈷(Co)、鐵(Fe)、硼(B)、釕(Ru)、或其類似物。在一些實施例中，第一介電穿隧阻障206a與第二介電穿隧阻障206b可包含氧化鎂(MgO)、氧化鋁(Al2O3)、或其類似物。在一些實施例中，第一自由層208a與第二自由層208b可包含鈷(Co)、鐵(Fe)、硼(B)、或其類似物。
圖3B係繪示圖3A之整合晶片300之一些實施例的剖面圖。
如剖面圖332所示，第一字元線WL 0x 藉由設於閘極電極308之上表面上的第一導電接觸318a耦合至閘極電極308，第二字元線WL 0y 藉由設於閘極電極308之上表面上的第二導電接觸318b耦合至閘極電極308。前金屬介電層314將第一導電接觸318a與第二導電接觸318b彼此分隔。在一些實施例中，閘極結構304g可延伸至位於基材302中之隔離區334(例如，淺溝渠隔離區)的上方。
圖3C係繪示圖3A之整合晶片300之一些實施例的上視圖336。圖3A之剖面圖係沿上視圖336之線A-A’繪示，圖3B之剖面圖332係沿上視圖336之線B-B’繪示。
如上視圖336所示，閘極結構304g設於具有複數個驅動電晶體210a至210d的記憶體陣列中。閘極結構304g沿第一方向338而延伸在源極區304s與汲極區304d之間。在一些實施例中，第一字元線WL 0x 包含複數個分離內連線342，這些分離內連線342沿第二方向340而分別延伸在閘極結構304g上方且沿第一方向338分開一段非零距離。這些分離內連線342利用分離內連線342上方之內連線320耦合在一起，因此第一字元線WL 0x 與沿第一方向(例如，沿記憶體陣列之一列)排列之驅動電晶體210a及210b連接。第二字元線WL 0y 包含連續內連線344，連續內連線344沿第二方向340不斷地沿伸於複數個閘極結構304g上方，因此第二字元線WL 0y 與沿第二方向(例如，沿記憶體陣列之一行)排列之驅動電晶體210a及210c連接。
圖4係繪示整合晶片400之一些替代實施例的剖面圖，整合晶片400具有多個磁阻式隨機存取記憶體元件耦合至共享控制部件。
整合晶片400包含共享控制部件212，共享控制部件212包含金氧半場效電晶體，金氧半場效電晶體設於基材302中且具有源極區304s、閘極結構304g、以及汲極區304d。位於基材302之上方之介電結構312包圍複數個內連層321，內連層321包含內連線320與介層窗322。這些內連層321將源極區304s耦合至源極線SL，且將閘極結構304g耦合至二個或多個字元線WL 0x 與WL 0y ，並將汲極區304d耦合至第一磁阻式隨機存取記憶體元件202a與第二磁阻式隨機存取記憶體元件202b。
第一磁阻式隨機存取記憶體元件202a與第二磁阻式隨機存取記憶體元件202b設於相對於基材302之不同高度處。舉例而言，第一磁阻式隨機存取記憶體元件202a具有最底面比第二磁阻式隨機存取記憶體元件202b之最底面更接近基材302。在一些實施例中，第一磁阻式隨機存取記憶體元件202a與第二磁阻式隨機存取記憶體元件202b可設於共享控制部件212之正上方。在一些實施例中，第二磁阻式隨機存取記憶體元件202b可設於第一磁阻式隨機存取記憶體元件202a之正上方。在其它實施例中，第二磁阻式隨機存取記憶體元件202b與第一磁阻式隨機存取記憶體元件202a可橫向偏移彼此。將第一磁阻式隨機存取記憶體元 件202a與第二磁阻式隨機存取記憶體元件202b設於不同垂直位置可使記憶體陣列達到小占地面積。
在一些實施例中，這些內連層321包含內連線324，內連線324垂直設於第一磁阻式隨機存取記憶體元件202a與第二磁阻式隨機存取記憶體元件202b之間。在一些這樣的實施例中。第一磁阻式隨機存取記憶體元件202a包含第一釘扎層204a，第一釘扎層204a沿著內連線324之下表面設置。第一介電穿隧阻障206a將第一釘扎層204a與耦合至第一位元線BL 0x 之第一自由層208a分開。第二磁阻式隨機存取記憶體元件202b包含第二釘扎層204b，第二釘扎層204b沿著內連線324之上表面設置。第二介電穿隧阻障206b將第二釘扎層204b與耦合至第二位元線BL 0y 之第二自由層208b分開。在一些實施例中，釘扎層與自由層的位置可相反。
圖5係繪示整合晶片500之一些其它實施例的剖面圖，整合晶片500具有多個磁阻式隨機存取記憶體元件耦合至共享控制部件。
整合晶片500包含共享控制部件212，共享控制部件212包含金氧半場效電晶體，金氧半場效電晶體設於基材302中且具有源極區304s、閘極結構304g、以及汲極區304d。位於基材302之上方之介電結構312包圍複數個內連層321，內連層321包含內連線320與介層窗322。這些內連層321將源極區304s耦合至源極線SL，且將閘極結構304g耦合至二個或多個字元線WL 0x 與WL 0y ，並將汲極區304d 耦合至第一磁阻式隨機存取記憶體元件202a與第二磁阻式隨機存取記憶體元件202b。
這些內連層321包含內連線324，內連線324利用至少一內連線而與第一磁阻式隨機存取記憶體元件202a及第二磁阻式隨機存取記憶體元件202b垂直分離。舉例而言，整合晶片500包含第一導電路徑，第一導電路徑具有一或多個內連線與介層窗從內連線324延伸至第一磁阻式隨機存取記憶體元件202a。第二導電路徑包含一或多個內連線與介層窗亦從內連線324延伸至第二磁阻式隨機存取記憶體元件202b。
雖然圖1至圖5描述包含耦合至二記憶體元件之共享控制部件的記憶體陣列，可了解的是，所揭露之記憶體電路並不限於這樣的實施例。更確切的說，在一些其它實施例中，所揭露之記憶體電路可包含耦合於更多記憶體元件之多個共享控制部件。舉例而言，在許多實施例中，一記憶體陣列可包含三個、四個、或更多記憶體元件耦合於一共享控制部件。在一些實施例中，利用根據磁性穿隧接面之間距、鰭的間距、及/或金屬閘極間距來選擇耦合至一共享控制部件之記憶體元件的數量的方式，可較佳化記憶體陣列之尺寸。
圖6係繪示記憶體陣列600之一些其它實施例，此記憶體陣列600具有數個共享控制部件，這些共享控制部件分別配置以對三個磁阻式隨機存取記憶體元件個別提供存取。
記憶體陣列600包含排成數列與數行之複數個磁阻式隨機存取記憶體元件202。這些磁阻式隨機存取記憶體元件202之其中三個耦合至共享控制部件212，此共享控制部件212包含共享驅動電晶體210，共享驅動電晶體210配置以對磁阻式隨機存取記憶體元件202提供存取。共享驅動電晶體210具有耦合至源極線之源極端、耦合至三個字元線的閘極端、以及耦合至三個磁阻式隨機存取記憶體元件202的汲極端，這三個磁阻式隨機存取記憶體元件202分別耦合至個別位元線。舉例而言，第一記憶區108a包含第一驅動電晶體210a，第一驅動電晶體210a具有耦合至第一源極線SL 1 之源極端，耦合至第一字元線WL 0x 、第二字元線WL 0y 、與第三字元線WL 0z 的閘極端，以及耦合至第一磁阻式隨機存取記憶體元件202a、第二磁阻式隨機存取記憶體元件202b、與第三磁阻式隨機存取記憶體元件202c的汲極端。
為了存取記憶體陣列600中之磁阻式隨機存取記憶體元件202的其中之一，致能一位元線與字元線組合。此位元線與字元線組合包含沿第一方向(例如，水平或垂直)延伸之一位元線、以及沿第二方向(例如，垂直或水平)延伸之一字元線。舉例而言，可藉由啟動位元線BL nx (n=1,2,3...)與字元線WL my (m=1,2,3...)、位元線BL ny (n=1,2,3...)與字元線WL mx (m=1,2,3...)、位元線BL nz (n=1,2,3...)與字元線WL mz (m=1,2,3...)等等，來致能一磁阻式隨機存取記憶體元件。
圖7係繪示顯示寫入操作之示意圖700的一些實施例，寫入操作將資料狀態寫入磁阻式隨機存取記憶體元件。可了解的是，在示意圖700中所示的寫入操作為進行寫入操作之方法的一個非限制例子，亦可替代地使用進行寫入操作的其它方法。
如示意圖700所示，對第二磁阻式隨機存取記憶體元件202b進行寫入操作，第二磁阻式隨機存取記憶體元件202b可操作地利用位元線BL 0y 與位元線解碼器110耦合、利用字元線WL 0x 與字元線解碼器112耦合、以及利用源極線SL 1 與源極線解碼器702耦合。為了將資料寫入磁阻式隨機存取記憶體元件，所提供要通過磁阻式隨機存取記憶體元件的電流必須大於切換電流(即臨界切換電流)。沒有大於切換電流之電流將不會造成狀態之間的切換，因而無法將資料寫入磁阻式隨機存取記憶體元件。
透過操作字元線解碼器112來施加第一非零偏壓V 1 給字元線WL 0x ，操作位元線解碼器110來施加第二非零偏壓V 2 給位元線BL 0y ，以及操作源極線解碼器702來施加第三非零偏壓V 3 給源極線SL 1 ，來進行寫入操作。第一非零偏壓V 1 開啟共享驅動電晶體210a，以在源極線SL 1 與第二磁阻式隨機存取記憶體元件202b之間形成導電路徑。第二非零偏壓V 2 與第三非零偏壓V 3 形成第一電位差，而產生大於切換電流的電流流過第二磁阻式隨機存取記憶體元件202b。
若第二非零偏壓V 2 低於第三非零偏壓V 3 ，電流將從源極線SL 1 流至位元線BL 0y 。第二磁阻式隨機存取記憶體元件202b之釘扎層將極化此電流，而將使第二磁阻式隨機存取記憶體元件202b之自由層具有平行磁化向量，平行磁化向量使得第二磁阻式隨機存取記憶體元件202b具有低阻態，低阻態將資料數位化地儲存為第一位元值(例如，邏輯「0」)。替代地，若第二非零偏壓V 2 高於第三非零偏壓V 3 ，電流將從位元線BL 0y 流至源極線SL 1 。此電流造成電子以自由層經由穿隧介電層至釘扎層的方向被極化。當抵達釘扎層時，具有釘扎層方向之自旋極化的電子被允許通過，而不具自旋極化之電子則被反射回去，使得自由層具有非平行磁性取向，造成第二磁阻式隨機存取記憶體元件202b具有高阻態，高阻態將資料數位化地儲存為第二位元值(例如，邏輯「1」)。
為了防止對未致能之磁阻式隨機存取記憶體元件有不需要的資料寫入，亦可對其它位元線及/或字元線施加偏壓。舉例而言，共享驅動電晶體210a的開啟亦在源極線SL 1 與鄰近於第二磁阻式隨機存取記憶體元件202b之第一磁阻式隨機存取記憶體元件202a之間形成導電路徑。為防止不想要之漏電流流過第一磁阻式隨機存取記憶體元件202a，將位元線BL 0x 設為第四非零偏壓V 4 ，第四非零偏壓V 4 介於第二非零偏壓V 2 與第三非零偏壓V 3 之間(即V 2 <V 4 <V 3 )。藉由挑選第四非零偏壓V 4 與第三非零偏壓V 3 之間的差值使其具有足夠小的值，提供給第一磁阻式隨機存 取記憶體元件202a的電流將小於切換電流，資料不會被寫入第一磁阻式隨機存取記憶體元件202a。類似的，其它選擇線與位元線亦可如圖7般被偏壓，以避免對未致能之磁阻式隨機存取記憶體元件有不需要的資料寫入(例如，可挑選第四非零偏壓V 4 與第二非零偏壓V 2 之間的差值而使其足夠小，藉此可提供小於切換電流的電流給磁阻式隨機存取記憶體元件202c)。
圖8係繪示示意圖800的一些實施例，示意圖800顯示從磁阻式隨機存取記憶體元件讀取資料狀態之讀取操作。
如示意圖800所示，透過施加第一非零偏壓V 1 給字元線WL 0x ，以及施加第二非零偏壓V 2 給位元線BL 0y ，來對第二磁阻式隨機存取記憶體元件202b進行讀取操作。第一非零偏壓V 1 開啟共享驅動電晶體210a，且第二非零偏壓V 2 將產生電流I R 而通過第二磁阻式隨機存取記憶體元件202b。通過第二磁阻式隨機存取記憶體元件202b的電流I R 具有取決於第二磁阻式隨機存取記憶體元件202b之電阻狀態的值。舉例而言，若第二磁阻式隨機存取記憶體元件202b處於低電阻狀態(例如，儲存邏輯「0」)，電流I R 將大於若第二磁阻式隨機存取記憶體元件202b處於高電阻狀態(例如，儲存邏輯「1」)。
可使用多工器802來判斷記憶體陣列102所需之輸出。多工器802配置以選擇性地從第二磁阻式隨機存取記憶體元件202b提供電流I R 給感測放大器804，感測放大器 804配置以比較電流I R 與一參考電流I REF ，以判斷儲存在第二磁阻式隨機存取記憶體元件202b中之資料狀態。
圖9A與圖9B係繪示整合晶片之一些替代實施例，此整合晶片具有共享控制部件，共享控制部件配置以對多個磁阻式隨機存取記憶體元件個別提供存取。
如圖9A之示意圖900所示，整合晶片包含複數個共享控制部件902，這些共享控制部件902分別配置以對第一磁阻式隨機存取記憶體元件202a與第二磁阻式隨機存取記憶體元件202b提供存取。共享控制部件902包含分享一或多個構件的二個獨立的控制元件。舉例而言，共享控制部件902分別包含獨立的控制元件，這些控制元件包含具有共享一汲極區之第一驅動電晶體904a與第二驅動電晶體904b。
在一些實施例中，如圖9B之剖面圖906所示，第一驅動電晶體904a包含第一閘極結構304g,1設於第一源極區304s,1與汲極區304d之間的基材302上方。第一閘極結構304g,1與第一字元線WL 0x 耦合，第一源極區304s,1與第一源極線SL 0x 耦合。第二驅動電晶體904b包含第二閘極結構304g,2設於第二源極區304s,2與汲極區304d之間的基材302上方。第二閘極結構304g,2與第二字元線WL 0y 耦合，第二源極區304s,2與第二源極線SL 0y 耦合。汲極區304d透過複數個內連層321與第一磁阻式隨機存取記憶體元件202a及第二磁阻式隨機存取記憶體元件202b耦合，這些內連層321包含由介電結構312所包圍之內連線320與介層窗 322。第一磁阻式隨機存取記憶體元件202a透過第一磁阻式隨機存取記憶體元件202a上方之一或多個額外內連層330進一步與第一位元線BL 0x 耦合。第二磁阻式隨機存取記憶體元件202b透過第二磁阻式隨機存取記憶體元件202b上方之一或多個額外內連層330進一步與第二位元線BL 0y 耦合。
在操作期間，藉由啟動第一字元線WL 0x 、與對第一位元線BL 0x 及/或第一源極線SL 0x 施加偏壓，可存取第一磁阻式隨機存取記憶體元件202a。藉由啟動第二字元線WL 0y 、與對第二位元線BL 0y 及/或第二源極線SL 0y 施加偏壓，可存取第二磁阻式隨機存取記憶體元件202b。在一些實施例中，第一源極線SL 0x 與第二源極線SL 0y 可包含一共用源極線(即，彼此電性耦合)。透過在第一驅動電晶體904a與第二驅動電晶體904b之間分享一汲極區304d，相較於具有個別構件之驅動電晶體所消耗的基材302面積，基材302被第一驅動電晶體904a與第二驅動電晶體904b兩者所消耗的面積可獲得縮減，進而使記憶體陣列之尺寸可獲得縮減。
可了解的是，在一些實施例中，包含分享一汲極區之共享控制電晶體(例如，如圖9A與圖9B所示)的共享控制部件可與更多的記憶體元件耦合(例如，三個、四個、或更多記憶體元件可耦合至一共享控制部件)。舉例而言，圖10係繪示記憶體陣列1000之一些實施例的示意圖，記憶體陣列1000具有耦合至一共享控制部件212的三個記憶體 元件，共享控制部件212包含分享一汲極區之共享驅動電晶體210a至210c。
記憶體陣列1000包含排成數列與數行之複數個磁阻式隨機存取記憶體元件202。在第一記憶區108a中，這些磁阻式隨機存取記憶體元件202中的三個磁阻式隨機存取記憶體元件202a至202c與一共享控制部件212耦合，此共享控制部件212包含三個共享驅動電晶體210a至210c。這三個共享驅動電晶體210a至210c分別配置以對三個磁阻式隨機存取記憶體元件202a至202c選擇性地提供存取。舉例而言，第一共享驅動電晶體210a配置以對第一磁阻式隨機存取記憶體元件202a選擇性地提供存取，第二共享驅動電晶體210b配置以對第二磁阻式隨機存取記憶體元件202b選擇性地提供存取，第三共享驅動電晶體210c配置以對第三磁阻式隨機存取記憶體元件202c選擇性地提供存取。
這三個共享驅動電晶體210a至210c具有耦合至不同源極線SL 0x 至SL 0z 的源極端，耦合至不同字元線WL 0x 至WL 0z 的閘極端，以及耦合至三個磁阻式隨機存取記憶體元件202a至202c之一共享汲極端，這三個磁阻式隨機存取記憶體元件202a至202c分別耦合於個別之位元線BL 0x 、BL 0z 、與BL 0y 。舉例而言，這三個共享驅動電晶體210a至210c可包含第一驅動電晶體210a、第二驅動電晶體210b、以及第三驅動電晶體210c。第一驅動電晶體210a具有與第一源極線SL 0x 耦合之第一源極端，與第一字元線 WL 0x 耦合之第一閘極端，以及與第一磁阻式隨機存取記憶體元件202a耦合之第一汲極端，第一磁阻式隨機存取記憶體元件202a與第一位元線BL 0x 耦合。第二驅動電晶體210b具有耦合至第二源極線SL 0y 之第二源極端，耦合至第二字元線WL 0y 之第二閘極端，以及耦合至第一汲極端(例如與第一汲極端共享)及第二磁阻式隨機存取記憶體元件202b之第二汲極端，第二磁阻式隨機存取記憶體元件202b耦合至第二位元線BL 0y 。第三驅動電晶體210c具有耦合至第三源極線SL 0z 之第三源極端，耦合至第三字元線WL 0z 之第三閘極端，以及耦合至第一汲極端(例如，與第一汲極端共享)及第三磁阻式隨機存取記憶體元件202c之第三汲極端，第三磁阻式隨機存取記憶體元件202c耦合至第三位元線BL 0z 。可了解的是，藉由將這三個共享驅動電晶體210a至210c耦合至個別的源極線SL 0x 至SL 0z ，可啟動單一字元線來存取一磁阻式隨機存取記憶體元件202。
圖11A至圖11C係繪示整合晶片之一些替代實施例，此整合晶片具有共享控制部件，共享控制部件配置以對多個磁阻式隨機存取記憶體元件個別提供存取。
如圖11A之示意圖1100所示，整合晶片包含複數個共享控制部件1102，這些共享控制部件1102分別配置以對第一磁阻式隨機存取記憶體元件202a與第二磁阻式隨機存取記憶體元件202b提供存取。共享控制部件1102包含共享一或多個構件的二個個別的控制元件。舉例而言，共享控制部件1102分別包含個別的控制元件，控制元件包含共 享一源極區與一汲極區之第一驅動電晶體1104a與第二驅動電晶體1104b。
在一些實施例中，如圖11B之上視圖1106所示，第一驅動電晶體1104a包含第一閘極結構304g,1設於源極區304s與汲極區304d之間。第一閘極結構304g,1與第一字元線WL 0x 耦合。第二驅動電晶體1104b包含第二閘極結構304g,2設於源極區304s與汲極區304d之間。第二閘極結構304g,2與第二字元線WL 0y 耦合。源極區304s與源極線SL 0 耦合，汲極區304d與第一磁阻式隨機存取記憶體元件及第二磁阻式隨機存取記憶體元件(未示出)耦合。圖11C係繪示剖面圖1108，剖面圖1108顯示出沿圖11C之剖面B-B’之與第一字元線WL 0x 耦合的第一閘極結構304g,1、以及與第二字元線WL 0y 耦合的第二閘極結構304g,2。
在操作期間，藉由啟動第一字元線WL 0x 、與對第一位元線BL 0x 及/或源極線SL 0 施加偏壓，可存取第一磁阻式隨機存取記憶體元件202a。藉由啟動第二字元線WL 0y 、與對第二位元線BL 0y 及/或源極線SL 0 施加偏壓，可存取第二磁阻式隨機存取記憶體元件202b。在一些實施例中，源極線SL 0 可包含一共同源極線(即電性耦合至源極線SL 1 )。透過在第一驅動電晶體1104a與第二驅動電晶體1104b之間分享一源極區304s與一汲極區304d，相較於具有個別構件之驅動電晶體所消耗的基材302面積，基材302被第一驅動電晶體1104a與第二驅動電晶體1104b兩者所 消耗的面積可獲得縮減，進而使記憶體陣列之尺寸可獲得縮減。
可了解的是，在一些實施例中，包含分享一源極區與一汲極區之共享控制電晶體(例如，如圖11A至圖11C所示)的共享控制部件可與更多的記憶體元件耦合(例如，三個、四個、或更多記憶體元件可耦合至一共享控制部件)。舉例而言，在一些實施例中，如圖12所示，記憶體陣列1200可包含耦合至一共享控制部件212的三個記憶體元件，共享控制部件212包含分享一源極區與一汲極區之共享驅動電晶體210a至210c。
記憶體陣列1200包含排成數列與數行之複數個磁阻式隨機存取記憶體元件202。在第一記憶區108a中，這些磁阻式隨機存取記憶體元件202中的三個磁阻式隨機存取記憶體元件202a至202c與一共享控制部件212耦合，此共享控制部件212包含三個共享驅動電晶體210a至210c。這三個共享驅動電晶體210a至210c分別配置以對三個磁阻式隨機存取記憶體元件202a至202c選擇性地提供存取。舉例而言，第一共享驅動電晶體210a配置以對第一磁阻式隨機存取記憶體元件202a選擇性地提供存取，第二共享驅動電晶體210b配置以對第二磁阻式隨機存取記憶體元件202b選擇性地提供存取，第三共享驅動電晶體210c配置以對第三磁阻式隨機存取記憶體元件202c選擇性地提供存取。
這三個共享驅動電晶體210a至210c分別具有耦合至源極線SL 1 的共享源極端，耦合至不同字元線WL 0x 至WL 0z 的閘極端，以及耦合至三個磁阻式隨機存取記憶體元件202a至202c之一共享汲極端，這三個磁阻式隨機存取記憶體元件202a至202c分別耦合於個別之位元線BL 0x 、BL 0z 、與BL 0y 。舉例而言，這三個共享驅動電晶體210a至210c可包含第一驅動電晶體210a、第二驅動電晶體210b、以及第三驅動電晶體210c。第一驅動電晶體210a具有與第一源極線SL 1 耦合之第一源極端，與第一字元線WL 0x 耦合之第一閘極端，以及與第一磁阻式隨機存取記憶體元件202a耦合之第一汲極端，第一磁阻式隨機存取記憶體元件202a與第一位元線BL 0x 耦合。第二驅動電晶體210b具有耦合至第一源極端(例如，與第一源極端共享)及第一源極線SL 1 之第二源極端，耦合至第二字元線WL 0y 之第二閘極端，以及耦合至第一汲極端(例如與第一汲極端共享)及第二磁阻式隨機存取記憶體元件202b之第二汲極端。第三驅動電晶體210c具有耦合至第一源極端與第一源極線SL 1 之第三源極端，耦合至第三字元線WL 0z 之第三閘極端，以及耦合至第一汲極端及第三磁阻式隨機存取記憶體元件202c之第三汲極端。在一些實施例中，可同時啟動這三個共享驅動電晶體210a至210c，以存取這三個磁阻式隨機存取記憶體元件202a至202c其中之一。
圖13至圖17係繪示整合晶片之製造方法的一些實施例的剖面圖，此整合晶片具有記憶體電路，記憶體電 路包含共享控制部件，共享控制部件配置以對多個磁阻式隨機存取記憶體元件個別提供存取。雖然圖13至圖17係就方法來描述，可了解的是，圖13至圖17所揭露之結構並不限於這樣的方法，相反的，這些結構可獨立視為不受此方法限制的結構。
如圖13之剖面圖1300所示，形成共享控制部件212於基材302中。在許多實施例中，基材可為任何一種形式的半導體主體(例如，矽、矽鍺、絕緣層上矽(SOI)、或其類似物)，例如半導體晶圓及/或晶圓上之一或多個晶粒，以及任何其它形式的半導體及/或磊晶層，和與其相關者。在一些實施例中，共享控制部件212可包含金氧半場效電晶體。在這樣的實施例中，可利用沉積閘極介電膜與閘極電極膜於基材302上方的方式來製作共享控制部件212。接下來，圖案化閘極介電膜與閘極電極膜於基材302，以形成具有閘極介電質306與閘極電極308之閘極結構304g。接著，可對基材302植入，以形成源極區304s與汲極區304d於閘極結構304g之相對二側的基材302中。在替代實施例中，共享控制部件212可包含雙極性接面電晶體(BJT)、高電子移動率晶體電晶體(HEMT)、或類似元件。
如圖14之剖面圖1400所示，中段製程(MEOL)結構310a與310b分別形成於源極區304s與汲極區304d上方。中段製程結構310a與310b直立地設於基材302與沿閘極結構304g之頂部延伸之水平面之間。在一些實施例中，中段製程結構310a與310b可直接接觸源極區304s與汲極 區304d。在一些實施例中，可利用沉積導電材料於基材302上方、接著圖案化此導電材料以定義出中段製程結構310a與310b的方式，來製作中段製程結構310a與310b。在其它實施例中(圖未示)，中段製程結構310a與310b的製作可利用鑲嵌製程(例如，利用選擇性蝕刻前金屬介電層314以形成開口、沉積導電材料於開口中、以及進行化學機械研磨製程以定義出中段製程結構310a與310b的方式，來製作中段製程結構310a與310b)。
形成前金屬介電層314於基材302上方並圍繞中段製程結構310a與310b。在一些實施例中，前金屬介電層314可利用沉積技術來製作。在許多實施例中，前金屬介電層314可包含氮氧化矽、氧化矽、硼矽玻璃(BSG)、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、氟矽玻璃(FSG)、低介電常數材料、多孔介電材料、或其類似物。
前金屬介電層314形成於基材302上方之後，圖案化前金屬介電層314，以在中段製程結構310a與310b及閘極結構304g上方定義出接觸開口1402。在一些實施例中，可利用形成圖案化之遮罩層(例如，光阻層)於前金屬介電層314上方、以及進行蝕刻製程以移除前金屬介電層314未被圖案化之遮罩層覆蓋的部分的方式，來圖案化前金屬介電層314。以導電材料填充接觸開口1402，而形成從中段製程結構310a與310b及閘極結構304g延伸至前金屬介電層314之上表面的導電接觸318。在一些實施例中，導電材料可包含利用沉積製程(例如，化學氣相沉積、物理氣相沉積、 電漿增益化學氣相沉積、原子層沉積、或其類似製程)及/或電鍍製程(例如，電鍍製程、無電電鍍製程、或其類似製程)，所形成之金屬(例如，鎢、鋁、或其類似物)。
如圖15A所示之剖面圖1500，形成複數個內連層321於前金屬介電層314上方之第一內層介電結構1502中。在一些實施例中，第一內層介電結構1502包含複數個堆疊之內層介電層1502a至1502e，且這些內連層321包含內連線320與介層窗322的交錯層。在一些實施例中，這些堆疊之內層介電層1502a至1502e可分別包含介電質(例如，氧化物、低介電常數介電質、超低介電常數介電質、或其類似物)。在一些實施例中，內連線320與介層窗322可包含金屬(例如，銅、鋁、或其類似物)。
這些內連層321將源極區304s耦合至源極線SL，且將閘極結構304g耦合至第一字元線WL nx (n=1,2,3,...)與第二字元線WL my (m=1,2,3,...)。可利用個別沉積堆疊之內層介電層1502a至1502e於前金屬介電層314上方、選擇性蝕刻這些堆疊之內層介電層1502a至1502e以定義出介層窗孔及/或溝渠於內層介電層中、形成導電材料於介層窗孔及/或溝渠中以填充開口、以及進行平坦化製程(例如，化學機械平坦化製程)的方式，來製作這些內連層321。
如圖15B之剖面圖1504(顯示沿進入圖15A之頁面的剖面)所示，內連線320經由第一導電接觸318a與第二導電接觸318b耦合至閘極電極308，第二導電接觸318b與第一導電接觸318a被前金屬介電層314橫向隔開。第一導 電接觸318a將閘極電極308耦合至第一字元線WL nx ，且第二導電接觸318b將閘極電極308耦合至第二字元線WL my 。雖然第一字元線WL nx 與第二字元線WL my 顯示在剖面圖1504中是位於第一內連線層上，可了解的是，在其它實施例中，第一字元線WL nx 與第二字元線WL my 可位於更高之內連線層上(例如，在第二內連線層、第三內連線層上等等)。
如圖16之剖面圖1600所示，形成第一磁阻式隨機存取記憶體元件202a與第二磁阻式隨機存取記憶體元件202b於位在第一內層介電結構1502中的內連線324上方。第一磁阻式隨機存取記憶體元件202a包含第一磁性穿隧接面，第一磁性穿隧接面具有第一釘扎層204a，第一釘扎層204a與第一自由層208a被第一介電穿隧阻障206a所隔開。第二磁阻式隨機存取記憶體元件202b包含第二磁性穿隧接面，第二磁性穿隧接面具有第二釘扎層204b，第二釘扎層204b與第二自由層208b被第二介電穿隧阻障206b所隔開。在一些實施例中，第一釘扎層204a與第二釘扎層204b可形成於下電極介層窗326上，下電極介層窗326與內連線324接觸。下電極介層窗326被介電層1602所包圍。
在一些實施例中，第一磁阻式隨機存取記憶體元件202a與第二磁阻式隨機存取記憶體元件202b可同時形成。在其它實施例中，第一磁阻式隨機存取記憶體元件202a可在不同於第二磁阻式隨機存取記憶體元件202b的時間形成。在一些實施例中，可利用沉積磁性釘扎膜於第一內層介電結構1502上方、形成介電阻障膜於磁性釘扎膜上方、以 及形成磁性自由膜於介電阻障膜上方的方式，來製作第一磁阻式隨機存取記憶體元件202a與第二磁阻式隨機存取記憶體元件202b。對磁性釘扎膜、介電阻障膜、以及磁性自由膜進行一次或多次的圖案化製程，以定義出第一磁阻式隨機存取記憶體元件202a與第二磁阻式隨機存取記憶體元件202b。在一些實施例中，上述一次或多次的圖案化製程可使用具有包含氟物種(例如，四氟甲烷、三氟甲烷、八氟環丁烷等等)之蝕刻化學物的乾蝕刻劑，或濕蝕刻劑(例如，氟化氫、氫氧化鉀、或其類似物)。
如圖17之剖面圖1700所示，形成第二內層介電結構1702於第一磁阻式隨機存取記憶體元件202a與第二磁阻式隨機存取記憶體元件202b上方。可利用一道或多道沉積製程(例如，物理氣相沉積、化學氣相沉積、電漿增益化學氣相沉積等等)，來製作第二內層介電結構1702。可形成一或多個額外的內連層330於第二內層介電結構1702中。此一或多個額外的內連層330將第一磁阻式隨機存取記憶體元件202a耦合至第一位元線BL nx ，且將第二磁阻式隨機存取記憶體元件202b耦合至第二位元線BL my 。在一些實施例中，可利用選擇性蝕刻第二內層介電結構1702以在第二內層介電結構1702中形成多個開口的方式，來形成此一或多個額外的內連層330。接著，沉積導電材料(例如，銅及/或鋁)於這些開口中。
圖18係繪示整合晶片之製造方法1800的一些實施例的流程圖，此整合晶片包含記憶體電路，記憶體電路 具有共享驅動電晶體，共享驅動電晶體配置以對多個記憶體元件個別提供存取。
雖然以下將方法1800圖示且描述為一連串的行動或項目，但可了解的是，這樣的行動或項目的次序不能以限制的意義來加以解釋。舉例而言，一些行動可脫離在此所圖示及/或描述的次序，而以不同次序發生及/或與其它行動或項目同時發生。此外，可能不需要所有例示的行動來執行在此說明中的一或多個態樣或實施例。再者，於此所描述之一或多個行動可以一或多個個別行動及/或階段實行。
在行動1802中，形成共享控制部件於基材中。共享控制部件具有一或多個閘極結構設於基材中之汲極區與一或多個源極區之間。在一些實施例中，共享控制部件可包含一個驅動電晶體，此驅動電晶體具有閘極結構設於基材中之一源極區與一汲極區之間。在其它實施例中，共享控制部件可包含共享一或多個構件(例如，一個源極區、一個汲極區等等)的多個驅動電晶體。圖13繪示對應於行動1802之一些實施例的剖面圖1300。
在行動1804中，形成複數個內連層於基材上方之第一內層介電結構中。這些內連層將一源極區耦合至一源極線，且將一或多個閘極結構耦合至一第一字元線與一第二字元線。圖14與圖15繪示對應於行動1804之一些實施例的剖面圖1400與1500。
在行動1806中，形成欲耦合於汲極區之第一磁阻式隨機存取記憶體元件。在一些實施例中，第一磁阻式隨 機存取記憶體元件形成以具有耦合至汲極區之第一釘扎層。第一釘扎層與第一自由層被第一介電阻障層所隔開。圖16繪示對應於行動1806之一些實施例的剖面圖1600。
在行動1808中，形成欲耦合於汲極區之第二磁阻式隨機存取記憶體元件。在一些實施例中，第二磁阻式隨機存取記憶體元件形成以具有耦合至汲極區之第二釘扎層。第二釘扎層與第二自由層被第二介電阻障層所隔開。圖16繪示對應於行動1808之一些實施例的剖面圖1600。
在行動1810中，形成一或多個額外內連層，以將第一磁阻式隨機存取記憶體元件耦合至第一位元線，且進一步地將第二磁阻式隨機存取記憶體元件耦合至第二位元線。在一些實施例中，額外之內連層形成以將第一磁阻式隨機存取記憶體元件之第一自由層耦合至第一位元線、以及將第二磁阻式隨機存取記憶體元件之第二自由層耦合至第二位元線。圖17繪示對應於行動1810之一些實施例的剖面圖1700。
因此，在一些實施例中，本揭露係有關於一種整合晶片，此整合晶片包含記憶體陣列，記憶體陣列具有在多個記憶體元件(例如，磁阻式隨機存取記憶體元件)之間共享的共享控制部件。
在一些實施例中，本揭露係關於一種整合晶片。此整合晶片包含第一記憶體元件設於基材上方且與第一位元線耦合；第二記憶體元件設於基材上方且與第二位元線耦合；以及共享控制部件設於基材中，且配置以提供第一記 憶體元件存取、以及個別提供第二記憶體元件存取，共享控制部件包含分享一或多個構件之一或多個控制元件。在一些實施例中，共享控制部件包含驅動電晶體，驅動電晶體具有源極區與源極線耦合、汲極區與第一記憶體元件及第二記憶體元件耦合、以及閘極結構與第一字元線及第二字元線耦合。在一些實施例中，閘極結構包含閘極電極，閘極電極與基材被閘極介電質隔開；第一字元線利用位於閘極電極上之第一導電接觸與閘極電極耦合，第二字元線利用位於閘極電極上之第二導電接觸與閘極電極耦合。在一些實施例中，整合晶片更包含第三字元線與該閘極結構耦合、以及第三記憶體元件耦合在閘極結構與第三位元線之間。在一些實施例中，第一記憶體元件包含第一磁阻式隨機存取記憶體(MRAM)元件，第二記憶體元件包含第二磁阻式隨機存取記憶體元件。在一些實施例中，共享控制部件包含第一驅動電晶體，第一驅動電晶體具有第一閘極結構，第一閘極結構與第一字元線耦合且設於第一源極區與汲極區之間之基材上方，第一源極區與第一源極線耦合，汲極區與第一記憶體元件及第二記憶體元件耦合；以及第二驅動電晶體，第二驅動電晶體具有第二閘極結構，第二閘極結構與第二字元線耦合且設於第二源極區與汲極區之間之基材上方，第二源極區與第二源極線耦合。在一些實施例中，共享控制部件與第一字元線及第二字元線耦合。在一些實施例中，整合晶片更包含字元線解碼器配置以對第一字元線施加第一非零電壓；以及位元線解碼器配置以同時對第一位元線施加第二非零電 壓、以及對第二位元線施加第三非零電壓。在一些實施例中，第一記憶體元件與第二記憶體元件設於一記憶體陣列中，記憶體陣列包含排成複數列與複數行之複數個記憶體元件；以及第一位元線與這些行中之一行中的第一複數個記憶體元件耦合，且第二位元線與這些列中之一列中的第二複數個記憶體元件耦合。在一些實施例中，第一位元線與第二位元線沿不同方向延伸。
在其它實施例中，本揭露係關於一種整合晶片。此整合晶片包含記憶體陣列，記憶體陣列具有排成複數列與複數行之複數個磁阻式隨機存取記憶體(MRAM)元件，這些磁阻式隨機存取記憶體元件包含第一磁阻式隨機存取記憶體元件與第一位元線耦合，第一位元線進一步與記憶體陣列中之這些列中之一列中之第一複數個磁阻式隨機存取記憶體元件耦合；第二磁阻式隨機存取記憶體元件與第二位元線耦合，第二位元線進一步與記憶體陣列中之這該些行中之一行中之第二複數個磁阻式隨機存取記憶體元件耦合；以及驅動電晶體具有閘極結構，閘極結構與字元線耦合且設於源極區與汲極區之間，汲極區與第一磁阻式隨機存取記憶體元件及第二磁阻式隨機存取記憶體元件耦合。在一些實施例中，閘極結構更與第二字元線耦合。在一些實施例中，字元線包含連續內連線，連續內連線沿第一方向不斷地沿伸於這些閘極結構上方；以及第二字元線包含複數個分離內連線，這些分離內連線分別延伸於這些閘極結構之一者上方且沿第二方向分開一非零空間。在一些實施例中，整合晶 片更包含第二驅動電晶體，第二驅動電晶體具有第二閘極結構，第二閘極結構與第二字元線耦合且設於第二源極區與汲極區之間。在一些實施例中，整合晶片更包含第二驅動電晶體，第二驅動電晶體具有第二閘極結構，第二閘極結構與第二字元線耦合且設於源極區與汲極區之間。在一些實施例中，第一磁阻式隨機存取記憶體元件包含第一釘扎層以及第一自由層，第一自由層電性連接於第一釘扎層與驅動電晶體之間；以及第二磁阻式隨機存取記憶體元件包含第二釘扎層以及第二自由層，第二自由層電性連接於第二釘扎層與驅動電晶體之間。在一些實施例中，第一釘扎層與第二釘扎層沿內連線之上表面排列，內連線連續地延伸於磁阻式隨機存取記憶體元件與第二磁阻式隨機存取記憶體元件下方。在一些實施例中，第一磁阻式隨機存取記憶體元件包含第一自由層與第一釘扎層，第一釘扎層電性連接於第一自由層與驅動電晶體之間；以及第二磁阻式隨機存取記憶體元件包含第二自由層與第二釘扎層，第二釘扎層電性連接於第二自由層與驅動電晶體之間。
在又一些其它實施例中，本揭露係有關於一種整合晶片之製造方法。此方法包含形成共享控制部件，共享控制部件具有一或多個閘極結構設於基材中之汲極區與一或多個源極區之間；形成一或多個內連線層於基材上方之內層介電(ILD)結構中，其中上述一或多個內連線層定義出與一或多個閘極結構耦合之第一字元線與第二字元線；形成第一記憶體元件與第二記憶體元件於內層介電結構中，其中第 一記憶體元件及第二記憶體元件與汲極區耦合；以及形成一或多個額外內連線層，上述之一或多個額外內連線層定義出與第一記憶體元件耦合之第一位元線、以及與第二記憶體元件耦合之第二位元線。在一些實施例中，第一位元線與記憶體陣列之一行中之第一複數個記憶體元件耦合，且第二位元線與記憶體陣列之一列中之第二複數個記憶體元件耦合。
上述已概述數個實施例的特徵，因此熟習此技藝者可更了解本揭露之態樣。熟習此技藝者應了解到，其可輕易地利用本揭露作為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施方式相同之目的及/或達到相同的優點。熟習此技藝者也應了解到，這類對等架構並未脫離本揭露之精神和範圍，且熟習此技藝者可在不脫離本揭露之精神和範圍下，在此進行各種之更動、取代與修改。
100:記憶體電路
102:記憶體陣列
104a,1~104f,3:記憶體元件
106a~106i:共享控制部件
108a~108b:記憶區
109:控制電路系統
110:位元線解碼器
112:字元線解碼器
114:控制單元
BL 0x ~BL 2x :位元線
BL 0y ~BL 2y :位元線
WL 0x ~WL 2x :字元線
WL 0y ~WL 2y :字元線

Claims (10)

  1. 一種積體電路，包含：一第一記憶體元件，設於一基材上方且與一第一位元線耦合；一第二記憶體元件，設於該基材上方且與一第二位元線耦合；以及一共享控制部件，設於該基材中，且配置以提供該第一記憶體元件存取、以及個別提供該第二記憶體元件存取，其中該共享控制部件包含分享一或複數個構件之一或複數個控制元件，其中：該第一記憶體元件與該第二記憶體元件設於一記憶體陣列中，該記憶體陣列包含排成複數列與複數行之複數個記憶體元件；以及該第一位元線與該些行中之一行中的第一複數個記憶體元件耦合，且該第二位元線與該些列中之一列中的第二複數個記憶體元件耦合。
  2. 如申請專利範圍第1項之積體電路，其中該共享控制部件包含一驅動電晶體，該驅動電晶體具有一源極區與一源極線耦合、一汲極區與該第一記憶體元件及該第二記憶體元件耦合、以及一閘極結構與一第一字元線及一第二字元線耦合。
  3. 如申請專利範圍第1項之積體電路，其中該共享控制部件包含： 一第一驅動電晶體，包含一第一閘極結構，該第一閘極結構與一第一字元線耦合且設於一第一源極區與一汲極區之間之該基材上方，該第一源極區與一第一源極線耦合，該第一汲極區與該第一記憶體元件及該第二記憶體元件耦合；以及一第二驅動電晶體，包含一第二閘極結構，該第二閘極結構與一第二字元線耦合且設於一第二源極區與該汲極區之間之該基材上方，該第二源極區與一第二源極線耦合。
  4. 如申請專利範圍第1項之積體電路，其中該共享控制部件與一第一字元線及一第二字元線耦合。
  5. 如申請專利範圍第4項之積體電路，更包含：一字元線解碼器，配置以對該第一字元線施加一第一非零電壓；以及一位元線解碼器，配置以同時對該第一位元線施加一第二非零電壓、以及對該第二位元線施加一第三非零電壓。
  6. 如申請專利範圍第1項之積體電路，其中該第一記憶體元件包含一第一磁阻式隨機存取記憶體(MRAM)元件，該第二記憶體元件包含一第二磁阻式隨機存取記憶體元件。
  7. 如申請專利範圍第1項之積體電路，其中該第一位元線與該第二位元線沿不同方向延伸。
  8. 一種積體電路，包含：一記憶體陣列，包含排成複數列與複數行之複數個磁阻式隨機存取記憶體(MRAM)元件，其中該些磁阻式隨機存取記憶體元件包含：一第一磁阻式隨機存取記憶體元件，與一第一位元線耦合，該第一位元線進一步與該記憶體陣列中之該些列中之一列中之第一複數個磁阻式隨機存取記憶體元件耦合；一第二磁阻式隨機存取記憶體元件，與一第二位元線耦合，該第二位元線進一步與該記憶體陣列中之該些行中之一行中之第二複數個磁阻式隨機存取記憶體元件耦合；以及一驅動電晶體，具有一閘極結構，該閘極結構與一字元線耦合且設於一源極區與一汲極區之間，該汲極區與該第一磁阻式隨機存取記憶體元件及該第二磁阻式隨機存取記憶體元件耦合。
  9. 如申請專利範圍第8項之積體電路，更包含：一第二驅動電晶體，具有一第二閘極結構，該第二閘極結構與一第二字元線耦合且設於一第二源極區與該汲極區之間。
  10. 一種整合晶片之製造方法，包含：形成一共享控制部件，該共享控制部件包含一或複數個閘極結構，該一或該複數個閘極結構設於一基材中之一汲極區與一或複數個源極區之間，該一或複數個源極區與一源極線耦合；形成一或複數個內連線層於該基材上方之一內層介電(ILD)結構中，其中該一或該複數個內連線層定義出與該一或該複數個閘極結構耦合之一第一字元線與一第二字元線；形成一第一記憶體元件與一第二記憶體元件於該內層介電結構中，其中該第一記憶體元件及該第二記憶體元件與該汲極區耦合；以及形成一或複數個額外內連線層，該一或該複數個額外內連線層定義出與該第一記憶體元件耦合之一第一位元線、以及與該第二記憶體元件耦合之一第二位元線。
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