CN108713261A - 用于将自旋霍尔mtj器件嵌入逻辑处理器中的方法和所得到的结构 - Google Patents

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Abstract

描述了将自旋霍尔MTJ器件嵌入逻辑处理器中的方法，以及所得到的结构。在示例中，逻辑处理器包括逻辑区域，该逻辑区域包括设置在电介质层中的fin‑FET晶体管，电介质层设置在衬底上方。逻辑处理器还包括存储器阵列，该存储器阵列包括多个双晶体管单磁隧道结(MTJ)自旋霍尔电极(2T1MTJ SHE)位单元。2T1MTJ SHE位单元的晶体管是设置在电介质层中的fin‑FET晶体管。

Description

用于将自旋霍尔MTJ器件嵌入逻辑处理器中的方法和所得到 的结构
技术领域
本发明的实施例属于存储器器件领域，并且具体而言是用于将自旋霍尔MTJ器件嵌入逻辑处理器中的方法以及所得到的结构。
背景技术
对于过去的几十年，集成电路中的特征缩放已经成为日益增长的半导体产业背后的驱动力。缩放到越来越小的特征实现了功能单元在半导体芯片的有限基板面上增大的密度。例如，缩小晶体管尺寸允许在芯片上包含增大数量的存储器器件，从而制造出具有增大容量的产品。然而，对于不断增大的容量的驱动并非没有问题。优化每个器件的性能的必要性变得越来越重要。
非易失性嵌入式存储器(例如，具有非易失性的片上嵌入式存储器)可以实现能量和计算效率。然而，诸如自旋扭矩转移磁阻式随机存取存储器(STT-MRAM)之类的主要嵌入式存储器选项可能在单元的编程(写入)期间遭受高电压和高电流密度问题。此外，由于大的写入开关电流和选择晶体管要求，可能存在STT-MRAM的密度限制。具体地，传统的STT-MRAM由于用于提供足够的自旋电流的驱动晶体管需要而具有单元尺寸限制。此外，这种存储器与基于常规磁隧道结(MTJ)的器件的大的写入电流(>100μA)和电压(>0.7V)要求相关联。
如此，在基于MTJ的非易失性存储器阵列领域中仍然需要显著的改进。
附图说明
图1示出了根据现有技术的巨型自旋霍尔效应磁隧道结(GSHE-MTJ)器件的工作机制，其具有(a)用于GSHE-MTJ的图示的典型材料叠置体，(b)(a)的器件的图示的顶视图，以及(c)描绘如由金属中的自旋霍尔效应确定的自旋电流和充电电流的方向的图示。
图2A示出了根据本发明的实施例的2T-1MTJ SHE STT-MRAM位单元突出显示晶体管和扩散接触部特征的自上而下的示意图。
图2B示出了根据本发明的实施例的2T-1MTJ SHE STT-MRAM位单元突出显示晶体管、扩散接触部和金属1特征的自上而下的示意图。
图2C示出了根据本发明的实施例的2T-1MTJ SHE STT-MRAM位单元突出显示晶体管、扩散接触部、金属1、MTJ和自旋霍尔金属特征的自上而下的示意图。
图2D示出了根据本发明的实施例的2T-1MTJ SHE STT-MRAM位单元突出显示金属3和过孔2特征的自上而下的示意图。
图3示出了根据本发明的实施例的相互平行并且平行于晶体管栅极方向(例如，沿着图2D的方向399)的两个2T-1MTJ SHE STT-MRAM位单元的截面视图。
图4示出了根据本发明的实施例的相互平行并且与晶体管栅极方向正交(例如，沿着图2D的方向499)的三个2T-1MTJ SHE STT-MRAM位单元的截面视图。
图5示出了根据本发明的实施例的逻辑器件以及平行于晶体管栅极方向(例如，沿着图2D的方向399)的2T-1MTJ SHE STT-MRAM位单元的截面视图。
图6A-6N示出了根据本发明的实施例的表示在公共衬底上与2T-1MTJ SHE STT-MRAM位单元阵列一起制造逻辑区域的方法中的各种处理操作的截面视图，其中：
图6A示出了在公共衬底上与2T-1MTJ SHE STT-MRAM位单元阵列一起制造逻辑区域的方法中的起始结构；
图6B示出了在形成蚀刻停止层之后的图6A的结构；
图6C示出了在形成和图案化光致抗蚀剂层之后的图6B的结构；
图6D示出了在用于将抗蚀剂图案转移到蚀刻停止层中的各向异性干法蚀刻工艺之后的图6C的结构；
图6E示出了在形成导电金属层之后的图6D的结构；
图6F示出了在平坦化以去除导电金属层的导电金属覆盖层之后的图6E的结构；
图6G示出了在形成自旋霍尔效应金属层、(多个)MTJ自由层膜、隧道阻挡材料、(多个)MTJ固定层膜和MTJ硬掩模金属化膜之后的图6F的结构；
图6H示出了在形成和图案化光致抗蚀剂层之后的图6G的结构；
图6I示出了在图案化以形成MTJ叠置体之后的图6H的结构；
图6J示出了在形成和图案化光致抗蚀剂层之后的图6I的结构；
图6K示出了在用于将抗蚀剂图案转移到抛光停止材料层中并然后转移到SHE金属层中以形成图案化的抛光停止材料层和图案化SHE金属层的各向异性干法蚀刻工艺之后的图6J的结构；
图6L示出了在形成层间电介质(ILD)层之后的图6K的结构；
图6M示出了在平坦化之后的图6L的结构；以及
图6N示出了在结构的逻辑区域中制造M2/V1铜互连结构之后的图6M的结构。
图7示出了根据本发明的实施例的电子系统的方框图。
图8示出了根据本发明的一个实施例的计算设备。
图9示出了包括本发明的一个或多个实施例的内插件。
具体实施方式
描述了将自旋霍尔MTJ器件嵌入逻辑处理器中的方法，以及所得到的结构。在以下描述中，阐述了许多具体细节，例如特定磁隧道结(MTJ)层方案，以便提供对本发明的实施例的透彻理解。对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实践本发明的实施例。在其它实例中，没有详细描述众所周知的特征，例如与嵌入式存储器相关联的操作，以免不必要地使本发明的实施例难以理解。此外，要理解的是，图中所示的各种实施例是说明性表示，并且不一定按比例绘制。
本发明的一个或多个实施例涉及用于将双晶体管单MTJ(2T-1MTJ)自旋霍尔效应(SHE)自旋扭矩转移磁阻式随机存取存储器(STT-MRAM)位单元阵列嵌入到逻辑处理器中的制造方法。在一个实施例中，一种方法涉及使用器件第一工艺流程和消减性蚀刻的SHE金属线。
更具体地，公开了用于连同逻辑处理技术一起制造2T-1MTJ自旋霍尔效应STT-MRAM位单元阵列的制造方法。下面结合图2A-2D和图3-5描述了所得到的2T-1MTJ SHE STT-MRAM位单元结构和最终截面图的示例性实施例。以下结合图6A-6N描述了示例性处理流程序列。一个或多个实施例可以包括将SHE金属连接到下面的金属化的薄过孔的存在。一个或多个实施例可以包括使用消减性蚀刻工艺来图案化SHE。一个或多个实施例可以包括在逻辑区域中的相邻金属化之前制造SHE器件的工艺流程的实施方式。
根据本文所述的一个或多个实施例，SHE STT-MRAM器件相对于传统STT-MRAM的优点是它们能够在较低的开关电压和能量下实现高速写入。为了提供背景，目前，最先进的SHE STT-MRAM仍处于研究阶段，其重点在于单个器件的性能。相比之下，本文所述的实施例涉及对嵌入(例如，以与逻辑处理器相同的处理方案制造)到逻辑处理器中的区域高效的SHE STT-MRAM位单元阵列的制造。
要意识到的是，SHE STT-MRAM位单元使用巨型自旋霍尔效应(SHE)MTJ器件以实现低能量和低延迟写入操作。为了例示这种效应，图1示出了三端子磁隧道结(MTJ)存储器器件，其中SHE电极位于MTJ的底部。为了提供背景，提供了图1以帮助说明巨型自旋霍尔MRAM的操作原理。具体地，图1示出了根据现有技术的GSHE-MTJ的工作机制，其具有(a)用于GSHE-MTJ的图示的典型材料叠置体，(b)(a)的器件的图示的顶视图，以及(c)描绘如由金属中的自旋霍尔效应确定的自旋电流和充电电流的方向的图示。
再次参考图1，示出了具有自旋霍尔效应诱导的写入机制和基于MTJ的读出的3端子存储器单元的标称几何形状。标称材料叠置体100A包括与GSHE金属104直接接触的自由层纳米磁体102。标称MTJ叠置体由自由层102(FM1)、氧化镁(MgO)隧穿氧化物106、具有基于CoFe/Ru的合成反铁磁体(SAF)110的固定磁体108(FM2)和反铁磁体(AFM)112组成。SAF层110允许消除自由层102周围的偶极场。已经针对这种材料叠置研究了材料的广泛组合。例如，写入电极114包括由β-钽(β-Ta)、β-钨(β-W)、铂(Pt)、掺杂Bi的Cu、铱(Ir)、钨(W)、Ag/Bi双层、BiSe或MoS2组成的GSHE金属。写入电极114转变为正常的高导电率金属(例如，铜(Cu))以使写入电极电阻最小化。该器件的顶视图100B显示磁体沿着GSHE电极的宽度取向，以进行适当的自旋注入。
再次参考图1，通过经由GSHE电极施加充电电流来写入磁性单元。磁性写入的方向由施加的充电电流的方向确定。正电流(沿+y)产生自旋注入电流，其具有传输方向(沿+z)并且指向(+x)方向自旋。注入的自旋电流进而产生自旋扭矩以使磁体在+x或-x方向上对准。写入电极中的充电电流的横贯自旋电流在方程式(1)中得到：
其中PSHE是自旋霍尔注入效率，即横贯自旋电流与横向充电电流的大小之比，w是磁体的宽度，t是GSHE金属电极的厚度，λsf是GSHE金属中的自旋翻转长度，θGSHE是GSHE金属到FM1接口的自旋霍尔角。可以通过首先求解方程式1来确定引起自旋扭矩的注入的自旋角动量。
根据本发明的各种实施例，制造2T-1MTJ SHE位单元，其不同层的示例结合图2A-2D来描述。图2A示出了根据本发明的实施例的2T-1MTJ SHE STT-MRAM位单元突出显示晶体管和扩散接触部特征的自上而下的示意图。参考图2A，结构200A包括2T-1MTJ SHE STT-MRAM位单元202。结构200A基于栅极线204(也被称为多晶硅线)。2T-1MTJ SHE STT-MRAM位单元202包括在宽度(W)为栅极线204的间距的2倍的区域中。示出了第一晶体管206和第二晶体管208，其中栅极部分210突出显示在2T-1MTJ SHE STT-MRAM位单元202的区域中。图2A中还示出了扩散区域212和扩散接触部区域214。
图2B示出了根据本发明的实施例的2T-1MTJ SHE STT-MRAM位单元突出显示晶体管、扩散接触部和金属1特征的自上而下的示意图。参考图2B，结构200B包括2T-1MTJ SHESTT-MRAM位单元202。金属1层216(也被称为M1)包括第一源极线A 218、源极线B 220和第二源极线A 222。金属1层216形成在图2A的结构200A上方。
图2C示出了根据本发明的实施例的2T-1MTJ SHE STT-MRAM位单元突出显示晶体管、扩散接触部、金属1、MTJ和自旋霍尔金属特征的自上而下的示意图。参考图2C，结构200C包括2T-1MTJ SHE STT-MRAM位单元202。自旋霍尔金属层224形成在2T-1MTJ SHE STT-MRAM位单元202之上。MTJ结构226形成在自旋霍尔金属层224之上。自旋霍尔金属层224和MTJ结构226形成在图2B的结构200B上方。在实施例中，MTJ结构226形成在与金属2(M2)层相同的层中，如下面结合图3和图4更详细地描述的。
图2D示出了根据本发明的实施例的2T-1MTJ SHE STT-MRAM位单元突出显示金属3和过孔2特征的自上而下的示意图。参考图2D，结构200D包括2T-1MTJ SHE STT-MRAM位单元202。金属3层228(也被称为M3)形成在图2C的结构200C之上。如图所示，金属3层228包括位线230、232和234，其中位线232形成在MTJ结构226之上。在一个这样的实施例中，位线232通过过孔2层236耦合到MTJ结构226，如图2D中所描绘的。
要意识到的是，可以使用诸如fin-FET或三栅极晶体管之类的非平面晶体管来制造2T-1MTJ SHE STT-MRAM位单元。作为示例，图3示出了根据本发明的实施例的相互平行并且平行于晶体管栅极方向(例如，沿着图2D的方向399)的两个2T-1MTJ SHE STT-MRAM位单元的截面视图。参考图3，结构300包括逻辑区域302、第一2T-1MTJ SHE STT-MRAM位单元区域304、以及第二2T-1MTJ SHE STT-MRAM位单元区域306。尽管如图所示在逻辑区域302未描绘任何器件，但是示出了栅极层308、金属1(M1)层310、金属2(M2)层312和金属3(M3)层314。对于2T-1MTJ SHE STT-MRAM位单元区域304和306中的每一个，示出了半导体鳍状物316的鳍状物扩散区的端部。扩散接触部318被示出在半导体鳍状物316的鳍扩散区之上。要意识到的是，栅极层308在扩散接触部318后方继续，如图3中所描绘的。
再次参考图3，源极线A320和源极线B 322位于扩散接触部318上方。自旋霍尔金属层324形成在源极线A320、源极线B 322和扩散接触部318上方，并且具体而言在源极线B322之上。MTJ叠置体326形成在自旋霍尔金属层324之上。位线328在MTJ叠置体326之上，并且通过过孔2层330耦合到MTJ叠置体326。在实施例中，位线328形成在金属3层中，MTJ叠置体形成在金属2层中，并且源极线320和322形成在金属1层中，如图3中所描绘的。
图4示出了根据本发明的实施例的相互平行并且与晶体管栅极方向正交(例如，沿图2D的方向499)的三个2T-1MTJ SHE STT-MRAM位单元的截面视图。参考图4，结构400包括逻辑区域402、第一2T-1MTJ SHE STT-MRAM位单元区域404、第二2T-1MTJ SHE STT-MRAM位单元区域406以及第三2T-1MTJ SHE STT-MRAM位单元区域408。尽管如图所示在逻辑区域402中没有描绘器件，但是示出了金属1(M1)层410、金属2(M2)层412和金属3(M3)层414。对于2T-1MTJ SHE STT-MRAM位单元区域404、406和408中的每一个，W是栅极间距的两倍，并且示出了选择晶体管的两个栅极电极叠置体416。
再次参考图4，扩散区域418位于每个栅极电极叠置体416的任一侧上。源极线420位于栅极电极叠置体416之上并且形成在金属1层410中。源极线420通过过孔层422和扩散接触部424耦合到扩散区域418。自旋霍尔金属层426、MTJ结构428和过孔2层430形成在源极线420上方。位线432在自旋霍尔金属层426、MTJ结构428和过孔2层430之上。位线432形成在金属3层414中。
共同参考图2A-2D、图3和图4，在实施例中，每个位单元的源极线和位线分别在MTJ下方和上方实施金属1和金属3。自旋霍尔金属电极使用浅过孔连接下面的两个短金属1(M1)短截线。每个MTJ落在SHE电极上并且在SHE电极下方的两个浅过孔之间相等地间隔开。SHE电极的尺寸和厚度被优化以实现高自旋注入。MTJ使用过孔2层连接到M3位线。每个位单元使用三个金属层。MTJ和SHE电极替代SHE STT-MRAM阵列中的M2。每个位单元中的两条源极线都在SHE电极下方。
在实施例中，逻辑器件与用于位单元的选择晶体管一起被制造在同一层中，提供嵌入逻辑芯片中的2T-1MTJ SHE MRAM阵列。作为示例，图5示出了根据本发明的实施例的逻辑器件以及与晶体管栅极方向(例如，沿着图2D的方向399)平行的2T-1MTJ SHE STT-MRAM位单元的截面视图。参考图5，结构500包括逻辑区域502和2T-1MTJ SHE STT-MRAM位单元区域504。
参考图5的逻辑区域502，两个晶体管508和510设置在衬底506上方。晶体管508和510中的每一个包括两个半导体鳍状物512，其源极或漏极(扩散)端部被示出在图5的截面视图中。如所描绘的，扩散接触部514设置在每个晶体管的两个半导体鳍状物512上并将两个半导体鳍状物512耦合。然而，要意识到的是，可以使用多于或少于两个的鳍状物来制造逻辑区域502的晶体管。晶体管508和510形成在层间电介质层516中，并且蚀刻停止层518设置在层间电介质层516和扩散接触部514上。金属1(M1)520和过孔0(V0)522结构形成在层间电介质层524中，层间电介质层524设置在蚀刻停止层518之上。蚀刻停止层526设置在层间电介质层524上。金属2(M2)528和过孔1(VI)530结构形成在层间电介质层532中，层间电介质层532设置在蚀刻停止层526之上。蚀刻停止层534设置在层间电介质层532上。金属3(M3)536和过孔2(V2)538结构形成在层间电介质层540中，层间电介质层540设置在蚀刻停止层534之上。
参考图5的2T-1MTJ SHE STT-MRAM位单元区域504，两个晶体管558和560设置在衬底506上方。晶体管558和560中的每一个包括两个半导体鳍状物562，其源极或漏极(扩散)端部被示出在图5的截面视图中。如所描绘的，扩散接触部564设置在每个晶体管的两个半导体鳍状物562上并将两个半导体鳍状物562耦合。然而，要意识到的是，可以使用多于或少于两个的鳍状物来制造2T-1MTJ SHE STT-MRAM位单元区域504的晶体管。晶体管558和560形成在层间电介质中层516中，并且蚀刻停止层518设置在层间电介质层516和扩散接触部564上。金属1(M1)570和过孔0(V0)572结构形成在层间电介质层524中，层间电介质层524设置在蚀刻停止层518之上。源极线571也形成在层间电介质层524中。蚀刻停止层526设置在层间电介质层524上。
再次参考图5的2T-1MTJ SHE STT-MRAM位单元区域504，自旋霍尔金属层590和MTJ叠置体591形成在层间电介质层532中，层间电介质层532设置在蚀刻停止层526之上。自旋霍尔金属层590可以通过导电层592(例如氮化钽(TaN)层)耦合到金属1(M1)570结构，如图5中所描绘的。蚀刻停止层593可以形成在自旋霍尔金属层590上，同样如图5中所描绘的。MTJ叠置体591可以包括一个或多个自由层MTJ膜594、电介质层或隧穿层595、一个或多个固定层MTJ膜596以及顶部电极597，如图5中所描绘的。另外，可以沿着MTJ叠置体591的侧壁包括电介质间隔体层598，同样如图5中所描绘的。在实施例中，第一蚀刻停止层的开口中的导电层592用作防止下面的导电层570的扩散的阻挡层。
再次参考图5的2T-1MTJ SHE STT-MRAM位单元区域504，蚀刻停止层534设置在层间电介质层532上。金属3(M3)586和过孔2(V2)588结构(其可以形成位线的部分)形成在层间电介质层540中，层间电介质层540设置在蚀刻停止层534之上。要意识到的是，(多个)附加的互连层可以形成在图5的M3/V2层的顶部上，例如使用本领域公知的标准双镶嵌工艺技术。
再次参考图5，在实施例中，自旋霍尔金属层590由以下金属组成，例如但不限于β-钽(β-Ta)、β-钨(β-W)、铂(Pt)、掺杂Bi的Cu、铱(Ir)、钨(W)、Ag/Bi双层、BiSe或MoS2，其中自旋霍尔金属层590与对应的MTJ叠置体591接触。在一个实施例中，自旋霍尔金属层590是均匀组成的层。在另一实施例中，自旋霍尔金属层590在层590的任一端上转变为正常的高导电率金属(例如，铜(Cu))。
再次参考图5，在实施例中，根据应用，一个或多个自由层MTJ膜594由适于在多数自旋和少数自旋之间转变的材料组成。因此，自由磁性层(或存储器层)可以被称为铁磁存储层。在一个实施例中，自由磁性层由钴铁(CoFe)或钴铁硼(CoFeB)的层组成。
再次参考图5，在实施例中，电介质层或隧穿层595由适于允许多数自旋的电流穿过该层同时至少在某种程度上阻碍少数自旋的电流穿过这层的材料组成。因此，电介质层或隧穿层595(或自旋过滤层)可以被称为隧穿层。在一个实施例中，电介质层由诸如但不限于氧化镁(MgO)或氧化铝(Al2O3)之类的材料组成。在一个实施例中，电介质层具有大约1纳米的厚度。
再次参考图5，在实施例中，一个或多个固定层MTJ膜596由适于保持固定多数自旋的材料或材料叠置体组成。因此，固定磁性层(或参考层)可以被称为铁磁层。在一个实施例中，固定磁性层由单层钴铁硼(CoFeB)组成。然而，在另一实施例中，固定磁性层由钴铁硼(CoFeB)层、钌(Ru)层、钴铁硼(CoFeB)层叠置体组成。在实施例中，尽管未描绘，但合成反铁磁体(SAF)设置在一个或多个固定层MTJ膜596上或邻近于一个或多个固定层MTJ膜596。
再次参考图5，在实施例中，顶部电极597由适于电接触一个或多个固定层MTJ膜596的材料或材料叠置体组成。在实施例中，顶部电极597是形貌上光滑的电极。在一个这样的实施例中，顶部电极597具有适合于良好导电率的厚度，但几乎没有柱状结构形成，否则将导致粗糙的顶表面。这种形貌上光滑的电极在结构上可以被称为非晶态。在特定实施例中，顶部电极597由与Ta层交错的Ru层组成。有效地，根据本发明的实施例，顶部电极597可以不是常规的厚的单金属电极(例如Ru电极)，而是Ru/Ta交错材料叠置体。然而，在替代实施例中，顶部电极597是常规的厚的单金属电极，例如Ru电极。
再次参考图5，在实施例中，衬底506是半导体衬底。在一个实施方式中，半导体衬底可以是使用体硅或绝缘体上硅子结构形成的晶体衬底。在其它实施方式中，半导体衬底可以使用替代材料形成，替代材料可以与硅结合或不与硅结合，替代材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓或III-V族或IV族材料的其它组合。尽管这里描述了可以形成衬底的材料的一些示例，但是可以用作可以在其上构建半导体器件的基础的任何材料都落入本发明的精神和范围内。
再次参照图5，在实施例中，晶体管508，510，558和560是制造在衬底506上的金属氧化物半导体场效应晶体管(MOSFET或简称MOS晶体管)。在本发明的各种实施方式中，MOS晶体管可以是平面晶体管、非平面晶体管或两者的组合。非平面晶体管包括：诸如双栅极晶体管和三栅极晶体管之类的FinFET晶体管、以及诸如纳米带和纳米线晶体管之类的环绕式或全绕式栅极晶体管。尽管本文描述的实施方式可以仅示出fin-FET晶体管，但应注意的是，本发明也可以使用平面晶体管来实现。
尽管未在图5中描绘，但是从图4的截面视图可以看出，在实施例中，每个MOS晶体管包括由至少两层形成的栅极叠置体，至少两层为栅极电介质层和栅极电极层。栅极电介质层可以包括一层或层的叠置体。一个或多个层可以包括氧化硅、二氧化硅(SiO2)和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌等元素。可以用于栅极电介质层的高k材料的实施例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。在一些实施例中，可以在栅极电介质层上执行退火工艺，以在使用高k材料时改进其质量。
栅极电极层形成在栅极电介质层上，并且可以由至少一种P型功函数金属或N型功函数金属组成，这取决于晶体管是PMOS晶体管还是NMOS晶体管。在一些实施方式中，栅极电极层可以由两个或更多金属层的叠置体组成，其中一个或多个金属层为功函数金属层并且至少一个金属层为填充金属层。
对于PMOS晶体管，可以用于栅极电极的金属包括但不限于：钌、钯、铂、钴、镍、以及导电金属氧化物(例如，氧化钌)。P型金属层将实现具有介于约4.9eV与约5.2eV之间的功函数的PMOS栅极电极的形成。对于NMOS晶体管，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物(例如碳化铪、碳化锆、碳化钛、碳化钽、以及碳化铝)。N型金属层将实现具有介于约3.9eV与约4.2eV之间的功函数的NMOS栅极电极的形成。
在一些实施方式中，栅极电极可以由“U”形结构组成，该结构包括大体上平行于衬底的表面的底部部分和大体上垂直于衬底的顶表面的两个侧壁部分。在另一个实施方式中，形成栅极电极的金属层中的至少一个金属层可以仅仅是平面层，该平面层大体上平行于衬底的顶表面，并且不包括大体上垂直于衬底的顶表面的侧壁部分。在本发明的另外实施方式中，栅极电极可以由U形结构和平面的、非U形结构的组合组成。例如，栅极电极可以由形成在一个或多个平面的、非U形层顶部的一个或多个U形金属层组成。
在本发明的一些实施方式中，可以在栅极叠置体的围住(bracket)栅极叠置体的相对侧上形成一对侧壁间隔体。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺杂碳的氮化硅、以及氮氧化硅之类的材料形成。用于形成侧壁间隔体的工艺在本领域中是公知的并且通常包括沉积和蚀刻工艺步骤。在替代的实施方式中，可以使用多个间隔体对，例如，可以在栅极叠置体的相对侧上形成两对、三对、或者四对的侧壁间隔体。
如本领域中公知的，在与每个MOS晶体管的栅极叠置体邻近的衬底内形成源极区和漏极区。通常使用注入/扩散工艺或者蚀刻/沉积工艺来形成源极区和漏极区。在前面的工艺中，诸如硼、铝、锑、磷或砷之类的掺杂剂可以被离子注入到衬底中以形成源极区和漏极区。激活掺杂剂并且使得它们进一步扩散到衬底中的退火工艺典型地在离子注入工艺之后。在后面的工艺中，可以首先蚀刻衬底以在源极区和漏极区的位置处形成凹陷部。随后可以执行外延沉积工艺以利用用于制造源极区和漏极区的材料来填充凹陷部。在一些实施方式中，可以使用诸如硅锗或碳化硅之类的硅合金来制造源极区和漏极区。在一些实施方式中，可以利用诸如硼、砷、或磷之类的掺杂剂来对外延沉积的硅合金进行原位掺杂。在另外的实施例中，可以使用诸如锗或Ⅲ-Ⅴ族材料或合金之类的一种或多种替代的半导体材料来形成源极区和漏极区。并且在另外的实施例中，一个或多个金属层和/或金属合金可以用于形成源极区和漏极区。
再次参考图5，在实施例中，在MOS晶体管508、510、558和560之上沉积一个或多个层间电介质(ILD)，例如层间电介质材料层516。ILD层可以是使用已知适用于集成电路结构的电介质材料形成，例如低k电介质材料。可以使用的电介质材料的实施例包括但不限于：二氧化硅(SiO2)、碳掺杂的氧化物(CDO)、氮化硅、有机聚合物(例如八氟环丁烷或聚四氟乙烯、硼硅酸盐玻璃(FSG))和有机硅酸盐(例如倍半硅氧烷、硅氧烷、或者有机硅酸盐玻璃)。ILD层可以包括气孔或气隙以进一步降低其电介质常数。
再次参考图5，在实施例中，金属线(例如M1、M2和M3)和过孔(例如V0、VI、V2)由一个或多个金属或其它导电结构组成。常见的示例是使用铜线和可以包括或不包括铜和周围ILD材料之间的阻挡层的结构。如本文所使用的，术语金属包括合金、叠置体和多种金属的其它组合。例如，金属互连线可以包括阻挡层、不同金属或合金的叠置体等。互连线在本领域中有时也被称为迹线、电线、线、金属或简称为互连。
再次参考图5，在实施例中，蚀刻停止材料由不同于层间电介质材料的电介质材料组成。在一些实施例中，蚀刻停止层包括硅的氮化物(例如，氮化硅)层或硅的氧化物层、或两者、或其组合。其它合适的材料可以包括基于碳的材料，例如碳化硅。替代地，根据特定实施方式，可以使用本领域中已知的其它蚀刻停止层。蚀刻停止层可以通过CVD、PVD或其它沉积方法形成。
可以实施共享制造方案以将2T-1MTJ自旋霍尔效应(SHE)STT-MRAM位单元阵列嵌入到逻辑处理技术中。作为示例性处理方案，图6A-6N示出了根据本发明的实施例的表示在公共衬底上与2T-1MTJ SHE STT-MRAM位单元阵列一起制造逻辑区域的方法中的各种处理操作的截面视图。
参考图6A，制造方法以衬底602开始，衬底602已完成晶体管鳍状物604和附接到晶体管鳍状物604的源极区和漏极区的扩散接触部606(栅极结构制造也完成，但未被描绘，因为栅极结构将形成到相对于图6A的页面。Ml/V0金属化608形成在蚀刻停止层612上方的层间电介质层610中。晶体管鳍状物604、扩散接触部606和M1/V0金属化608使用本领域公知的方法和技术来制造。然后通过结合图6B-6N描述的以下操作来处理部分完成的器件晶片。始终指定逻辑区域和存储器阵列区域。
参考图6B，蚀刻停止层614形成在图6A的结构之上。在实施例中，蚀刻停止层614由氮化硅、碳化硅或氮氧化硅组成。
参考图6C，在图6B的结构之上形成并图案化光致抗蚀剂层616。在实施例中，在图案化之后，在光致抗蚀剂层616中在薄过孔将最终将SHE金属连接到下面的M1金属化608的位置处存在孔618。除了光致抗蚀剂材料之外或代替光致抗蚀剂材料，光致抗蚀剂层616可以包括其它图案化材料，例如抗反射涂层(ARC)和间隙填充和平面化材料。
参考图6D，然后使用各向异性干法蚀刻工艺将图6C的结构的抗蚀剂图案转移到蚀刻停止层612中以形成图案化蚀刻停止层620。在实施例中，使用等离子体灰化工艺来去除任何剩余的抗蚀剂616，并且可以使用清洁工艺来去除任何灰化后残留物。
参考图6E，导电金属层622形成在图6D的结构之上。在实施例中，导电金属层622沉积到整个晶片表面上，填充到薄的过孔开口中并覆盖整个晶片表面。用于导电金属层622的合适材料可以包括钛、钽、氮化钛、氮化钽、钌、钛-锆氮化物、钴等。
参考图6F，使用化学机械平坦化(CMP)工艺平坦化图6E的结构以去除导电金属层622的导电金属覆盖层，图6E的结构停止在下面的蚀刻停止材料620上，并且在图案化蚀刻停止层620的开口中留下金属层624。因此，在完成CMP工艺之后，导电金属保留在薄的过孔开口中，但是从晶片的剩余表面完全去除。在实施例中，金属层624接触存储器阵列区域上的下面的M1金属化608，如图6F中所描绘的。
参考图6G，自旋霍尔效应金属层626、(多个)MTJ自由层膜628、隧道阻挡材料630、(多个)MTJ固定层膜632和MTJ硬掩模金属化膜634形成在图6F的结构之上。在实施例中，使用PVD、ALD或CVD沉积技术将这样的层沉积到晶片上。合适的自旋霍尔效应金属可以由β-钽(β-Ta)、Ta、β-钨(β-W)、W、Pt、掺杂诸如铱、铋以及周期表中3d、4d、5d和4f、5f周期基团的可以表现出高自旋轨道耦合的任何元素等元素的铜(Cu)、掺杂Bi的Cu、铱(Ir)、钨(W)、Ag/Bi双层、BiSe或MoS2中的一种或多种组成。(多个)MTJ自由层膜、隧道阻挡材料、(多个)MTJ固定层膜和MTJ硬掩模金属化膜(例如，上电极材料)可以由诸如上述那些的材料组成。
参考图6H，光致抗蚀剂层636被施加到晶片表面并在图6G的结构之上被图案化。在实施例中，在图案化之后，光致抗蚀剂层636保留在MTJ叠置体将位于的位置。除了光致抗蚀剂材料之外或代替光致抗蚀剂材料，光致抗蚀剂层636可以包括其它图案化材料，例如抗反射涂层(ARC)和间隙填充和平坦化材料。
参考图6I，MTJ硬掩模(上电极)634、(多个)MTJ固定层膜632、隧道阻挡材料630和(多个)MTJ自由层膜628的未被图6H的结构的抗蚀剂636覆盖的部分被图案化以形成MTJ叠置体638。在实施例中，使用本领域已知的RIE干法蚀刻技术蚀刻这些层，在SHE金属层626上停止。在一个实施例中，在破坏蚀刻室中的真空之前，晶片表面用抛光停止材料层640(例如氮化硅层或碳化硅层)覆盖。抛光停止材料层640可以起两种功能：(1)保护(多个)MTJ固定层膜的蚀刻侧壁、隧道阻挡材料和(多个)MTJ自由层膜免受氧化/腐蚀，以及(2)在下述的随后的ILD抛光操作期间起抛光停止的功能。
参考图6J，光致抗蚀剂层642被施加到晶片表面并被图案化。在实施例中，在图案化之后，光致抗蚀剂642仅保留在最终将形成图案化SHE金属线的位置。除了光致抗蚀剂材料之外或代替光致抗蚀剂材料，光致抗蚀剂层642可以包括其它图案化材料，例如抗反射涂层(ARC)和间隙填充和平坦化材料。
参考图6K，然后使用各向异性干蚀刻工艺以将图6J的结构的抗蚀剂图案642转移到抛光停止材料层640中，并且然后转移到SHE金属层626中以形成图案化抛光停止材料层644和图案化SHE金属层646，停止在下面的蚀刻停止层624上。在实施例中，使用等离子体灰化工艺来去除任何剩余的抗蚀剂，并且可以使用清洁工艺来去除任何灰化后残留物。
参考图6L，在图6K的结构之上沉积层间电介质(ILD)层648。在实施例中，ILD层648被形成为适合于在逻辑电路区域中形成规则互连结构的厚度值。随后，形成抛光停止层650和另外的ILD材料652。合适的ILD材料可以包括本领域已知的ILD材料，并且具有适用于附近的互连层中的逻辑电路的特性，例如氧化硅、SiOF和碳掺杂的氧化物。合适的抛光停止材料包括氮化硅、碳化硅、氮氧化硅和碳掺杂的氮氧化硅。在一个实施例中，使用CVD工艺沉积ILD和抛光停止材料。
参考图6M，使用CMP技术来平面化在结合图6L描述的操作中形成的材料层。在一个实施例中，CMP工艺最初停止在抛光停止层650上和图案化抛光停止材料层644上，其上部然后在CMP处理的最后部分期间被去除以形成侧壁层654和平坦化ILD层656，并暴露MTJ叠置体638的最上部分。
参考图6N，M2/V1铜互连结构658形成在图6M的结构的逻辑区域中。可以使用双镶嵌阻挡/晶种沉积以及铜电镀和铜CMP工艺来制造M2/V1铜互连结构658。
现在再次参考图5，图6N的结构的附加处理可以包括在逻辑和阵列区域中制造M3/V2铜互连结构。如结合图5所描述的，可以在图5的M3/V2层的顶部上形成(多个)附加的互连层，例如使用本领域公知的标准双镶嵌工艺技术。
尽管已经关于选择操作详细描述了制造嵌入在逻辑芯片中的2T-1MTJ SHE MRAM阵列的上述方法，但是要意识到的是，用于制造的附加或中间操作可以包括标准微电子制造工艺，例如光刻、蚀刻、薄膜沉积、平面化(例如化学机械抛光(CMP))、扩散、计量、牺牲层的使用、蚀刻停止层的使用、平坦化停止层的使用和/或与微电子部件制造的任何其它相关动作。
还要意识到的是，在本发明的某些方面和至少一些实施例中，某些术语具有某些可定义的含义。例如，“自由”磁性层是存储计算变量的磁性层。“固定”磁性层是具有固定磁化的磁性层(比自由磁性层磁性更硬)。隧穿阻挡部(例如隧穿电介质或隧穿氧化物)是位于自由磁性层和固定磁性层之间的隧穿阻挡部。可以图案化固定磁性层以产生相关联电路的输入和输出。磁化可以通过自旋霍尔效应写入。在施加电压时，可以经由隧穿磁阻效应读取磁化。在实施例中，电介质层的作用是产生大的磁阻比。磁阻是当两个铁磁性层具有反平行磁化时的电阻之差与具有平行磁化的状态的电阻之比。
在实施例中，MTJ基本上起电阻器的功能，其中通过MTJ的电路径的电阻可以以“高”或“低”的两个电阻状态存在，这取决于自由磁性层和固定磁性层中磁化的方向或取向。在自由磁性层中自旋方向为少数的情况下，存在高电阻状态，其中自由磁性层和固定磁性层中的磁化方向大体上彼此相反或反平行。在自由磁性层中自旋方向为多数的情况下，存在低电阻状态，其中自由磁性层和固定磁性层中的磁化方向大体上彼此对准或平行。要理解的是，关于MTJ的电阻状态的术语“低”和“高”是彼此相对的。换句话说，高电阻状态仅仅是比低电阻状态相比可检测地更高的电阻，反之亦然。因此，利用电阻的可检测差异，低电阻状态和高电阻状态可以表示不同的信息位(即，“0”或“1”)。
因此，MTJ可以通过其磁化状态存储单个信息位(“0”或“1”)。存储在MTJ中的信息通过驱动电流通过MTJ来感测。自由磁性层不需要电力来保持其磁取向。如此，当去除对器件的供电时，保留MTJ的状态。因此，在实施例中，诸如图5中所描绘的存储器位单元是非易失性的。
关于本文描述的一个或多个实施例，要意识到的是，传统的DRAM存储器面临严重的缩放问题，因此，在电子工业中正在积极地探索其它类型的存储器器件。一个未来的竞争者是SHE STT-MRAM器件。本文描述的实施例包括用于将2T-1MTJ自旋霍尔效应(SHE)STT-MRAM位单元阵列嵌入逻辑处理技术的制造方法。所描述的实施例可能有利于涉及制造具有嵌入式存储器阵列的逻辑处理器的处理方案。
图7示出了根据本发明实施例的电子系统700的方框图。电子系统700可以对应于例如便携式系统、计算机系统、过程控制系统或利用处理器和相关联存储器的任何其它系统。电子系统700可以包括微处理器702(具有处理器704和控制单元706)、存储器器件708和输入/输出器件710(要理解的是，在各种实施例中，电子系统700可以具有多个处理器、控制单元、存储器器件单元和/或输入/输出器件)。在一个实施例中，电子系统700具有一组指令，其定义将由处理器704对数据执行的操作以及处理器704、存储器器件708和输入/输出器件710之间的其它事务。控制单元706通过循环通过一组操作来协调处理器704、存储器器件708和输入/输出器件710的操作，所述一组操作使得从存储器器件708检索并执行指令。存储器器件708可以包括2T-1MTJ SHE STT-MRAM位单元，如本文所述。在实施例中，存储器器件708嵌入在微处理器702中，如图7中所描绘的。
图8示出了根据本发明一个实施例的计算设备800。计算设备800容纳板802。板802可以包括多个组件，包括但不限于处理器804和至少一个通信芯片806。处理器804物理地和电气地耦合到板802。在一些实施方式中，至少一个通信芯片806也物理地和电气地耦合到板802。在另外的实施方式中，通信芯片806是处理器804的一部分。
根据其应用，计算设备800可以包括可以或可以不物理地和电气地耦合到板802的其它组件。这些其它组件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机以及大容量存储设备(例如硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等等)。
通信芯片806实现了无线通信，以用于向计算设备800传送数据和从计算设备800传送数据。术语“无线”及其衍生词可以用于描述可以使用经调制的电磁辐射来经由非固体介质传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何电线，尽管在一些实施例中它们可能不包含任何电线。通信芯片806可以实施多种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生物、以及被指定为3G、4G、5G及更高版本的任何其它无线协议。计算设备800可以包括多个通信芯片806。例如，第一通信芯片806可以专用于较短距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片806可以专用于较长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备800的处理器804包括封装在处理器804内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括根据本发明的实施例构建的一个或多个阵列，例如基于2T-1MTJ SHE STT-MRAM位单元的阵列。术语“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的一部分。
通信芯片806还包括封装在通信芯片806内的集成电路管芯。根据本发明的另一实施方式，通信芯片的集成电路管芯包括根据本发明的实施例构建的一个或多个阵列，例如基于2T-1MTJ SHE STT-MRAM位单元的阵列。
在另外的实施方式中，容纳在计算设备800内的另一组件可以包含独立的集成电路存储器管芯，其包括根据本发明的实施例构建的一个或多个阵列，例如基于2T-1MTJ SHESTT-MRAM位单元的阵列。
在各种实施方式中，计算设备800可以是膝上型电脑、上网本电脑、笔记本电脑、超极本电脑、智能手机、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频记录器。在另外的实施方式中，计算设备800可以是处理数据的任何其它电子设备。
因此，本发明的一个或多个实施例总体上涉及制造嵌入式微电子存储器。微电子存储器可以是非易失性的，其中即使在没有供电时存储器也可以保留存储的信息。本发明的一个或多个实施例涉及制造基于2T-1MTJ SHE STT-MRAM位单元的阵列。这种阵列可以用在嵌入式非易失性存储器中，用于其非易失性，或者用作嵌入式动态随机存取存储器(eDRAM)的替代物。例如，这样的阵列可以用于给定技术节点内的竞争单元尺寸下的2T-1X存储器(X＝电容器或电阻器)。
图9示出了包括本发明的一个或多个实施例的内插件900。内插件900是用于将第一衬底902桥接到第二衬底904的居间衬底。第一衬底902可以是例如集成电路管芯。第二衬底904可以是例如存储器模块、计算机母板或另一集成电路管芯。通常，内插件900的目的是将连接扩展到更宽的间距或者将连接重新布线成不同的连接。例如，内插件900可以将集成电路管芯耦合到球栅阵列(BGA)906，该球栅阵列随后可以耦合到第二衬底904。在一些实施例中，第一和第二衬底902/904附接到内插件900的相对侧。在其它实施例中，第一和第二衬底902/904附接到内插件900的同一侧。并且在另外的实施例中，三个或更多个衬底通过内插件900的方式互连。
内插件900可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在另外的实施方式中，内插件可以由交替的刚性或柔性材料形成，该刚性或柔性材料可以包括与上述用于半导体衬底相同的材料，例如硅、锗和其它III-V族和IV族材料。
内插件可以包括金属互连908和过孔910，包括但不限于穿硅过孔(TSV)912。内插件900还可以包括嵌入式器件914，包括无源器件和有源器件两者。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)器件。诸如射频(RF)器件、功率放大器、电源管理器件、天线、阵列、传感器和MEMS器件之类的更复杂的器件也可以形成在内插件900上。根据本发明的实施例，本文公开的装置或过程可以用于制造内插件900。
因此，本发明的实施例包括用于将自旋霍尔MTJ器件嵌入逻辑处理器中的方法，以及所得到的结构。
在实施例中，逻辑处理器包括逻辑区域，该逻辑区域包括设置在电介质层中的fin-FET晶体管，电介质层设置在衬底上方。逻辑处理器还包括存储器阵列，该存储器阵列包括多个双晶体管单磁隧道结(MTJ)自旋霍尔效应电极(2T-1MTJ SHE电极)位单元。2T-1MTJ SHE电极位单元的晶体管是设置在电介质层中的fin-FET晶体管。
在一个实施例中，存储器阵列包括设置在第二电介质层中的多条源极线，第二电介质层设置在第一电介质层上方。
在一个实施例中，逻辑区域包括设置在第二电介质层中的多条金属1(M1)线。
在一个实施例中，2T-1MTJ SHE电极位单元中的每个的自旋霍尔电极设置在第三电介质层中，所述第三电介质层设置在第二电介质层上方。
在一个实施例中，逻辑区域包括设置在第三电介质层中的多条金属2(M2)线。
在一个实施例中，存储器阵列包括设置在第四电介质层中的多条位线，第四电介质层设置在第三电介质层上方。
在一个实施例中，逻辑区域包括设置在第四电介质层中的多条金属3(M3)线。
在一个实施例中，2T-1MTJ SHE电极位单元中的每个的MTJ设置在第三电介质层中和对应的SHE电极上。
在一个实施例中，2T-1MTJ SHE电极位单元中的每个的自旋霍尔电极包括金属，所述金属选自于由β-钽(β-Ta)、β-钨(β-W)、铂(Pt)、掺杂Bi的Cu、铱(Ir)、钨(W)、Ag/Bi双层、BiSe或MoS2组成的组。
在一个实施例中，2T-1MTJ SHE电极位单元中的每个位单元的所述fin-FET晶体管中的每个晶体管是基于两个半导体鳍状物的。
在实施例中，半导体结构包括设置在衬底上方的第一多个半导体器件和第二多个半导体器件。多条金属1(M1)线设置在第一电介质层中，第一电介质层设置在第一多个半导体器件上方。多条源极线设置在第二多个半导体器件上方的第一电介质层中。多条金属2(M2)线设置在第二电介质层中，第二电介质层设置在M1线上方。多个自旋霍尔效应电极(SHE电极)/磁隧道结(MTJ)叠置体配对设置在多个源极线上方的第二电介质层中。多条金属3(M3)线设置在第三电介质层中，第三电介质层设置在多条M2线上方。多条位线设置在多个SHE电极/MTJ叠置体配对上方的第三电介质层中。
在一个实施例中，半导体结构还包括设置在第一电介质层和第二电介质层之间的第一蚀刻停止层。
在一个实施例中，半导体结构还包括设置在第一蚀刻停止层的开口中的导电层。多个SHE电极/MTJ叠置体配对中的每一个的SHE电极设置在导电层上并与导电层接触。
在一个实施例中，半导体结构还包括设置在第二电介质层和第三电介质层之间的第二蚀刻停止层。
在一个实施例中，多个SHE电极/MTJ叠置体配对中的每个被包括在2T-1MTJ SHE电极位单元中。
在一个实施例中，所述多个SHE电极/MTJ叠置体配对中的每个的SHE电极包括金属，所述金属选自于由β-钽(β-Ta)、β-钨(β-W)、铂(Pt)、掺杂Bi的Cu、铱(Ir)、钨(W)、Ag/Bi双层、BiSe或MoS2组成的组。
在一个实施例中，第二多个半导体器件中的每个是基于两个半导体鳍状物的。
在一个实施例中，多个SHE电极/MTJ叠置体配对中的每个包括设置在对应的SHE电极上的MTJ叠置体。
在实施例中，在公共衬底上与2T-1MTJ SHE电极STT-MRAM位单元阵列一起制造逻辑区域的方法包括：在衬底上方形成多个晶体管结构；形成到扩散接触部的接触金属化，扩散接触部耦合到所述多个晶体管结构的源极区和漏极区；在所述接触金属化上方形成蚀刻停止层；在所述蚀刻停止层中形成开口以暴露所述接触金属化的部分；在所述蚀刻停止层的开口中形成导电层；在所述导电层上方形成自旋霍尔效应(SHE)金属层和磁隧道结(MTJ)叠置体；图案化所述MTJ叠置体以形成MTJ元件；在图案化所述MTJ叠置体之后，图案化所述SHE金属层以形成SHE电极；在MTJ元件上方形成并平坦化电介质层；以及在电介质层上方形成包括多条位线的层。
在一个实施例中，图案化SHE金属层以形成SHE电极包括图案化SHE金属层以将SHE电极形成为大于MTJ元件的宽度。
在一个实施例中，该方法还包括在形成并平坦化所述电介质层之后并且在形成包括所述多条位线的所述层之前，在所述电介质层中形成金属2(M2)层。
在一个实施例中，形成包括多条位线的层包括形成多条金属3(M3)线。
在一个实施例中，形成多个晶体管结构包括形成多个半导体鳍状物。

Claims (23)

1.一种逻辑处理器，包括：
逻辑区域，其包括设置在电介质层中的fin-FET晶体管，所述电介质层设置在衬底上方；以及
存储器阵列，其包括多个双晶体管单磁隧道结(MTJ)自旋霍尔效应电极(2T-1MTJ SHE电极)位单元，其中，所述2T-1MTJ SHE电极位单元的晶体管是设置在所述电介质层中的fin-FET晶体管。
2.根据权利要求1所述的逻辑处理器，其中，所述存储器阵列包括设置在第二电介质层中的多条源极线，所述第二电介质层设置在所述第一电介质层上方。
3.根据权利要求2所述的逻辑处理器，其中，所述逻辑区域包括设置在所述第二电介质层中的多条金属1(M1)线。
4.根据权利要求2所述的逻辑处理器，其中，所述2T-1MTJ SHE电极位单元中的每个位单元的自旋霍尔电极设置在第三电介质层中，所述第三电介质层设置在所述第二电介质层上方。
5.根据权利要求4所述的逻辑处理器，其中，所述逻辑区域包括设置在所述第三电介质层中的多条金属2(M2)线。
6.根据权利要求4所述的逻辑处理器，其中，所述存储器阵列包括设置在第四电介质层中的多条位线，所述第四电介质层设置在所述第三电介质层上方。
7.根据权利要求6所述的逻辑处理器，其中，所述逻辑区域包括设置在所述第四电介质层中的多条金属3(M3)线。
8.根据权利要求4所述的逻辑处理器，其中，所述2T-1MTJ SHE电极位单元中的每个位单元的MTJ设置在所述第三电介质层中和对应的SHE电极上。
9.根据权利要求4所述的逻辑处理器，其中，所述2T-1MTJ SHE电极位单元中的每个位单元的自旋霍尔电极包括金属，所述金属选自于由β-钽(β-Ta)、β-钨(β-W)、铂(Pt)、掺杂Bi的Cu、铱(Ir)、钨(W)、Ag/Bi双层、BiSe或MoS2组成的组。
10.根据权利要求1所述的逻辑处理器，其中，所述2T-1MTJ SHE电极位单元中的每个位单元的所述fin-FET晶体管中的每个晶体管是基于两个半导体鳍状物的。
11.一种半导体结构，包括：
第一多个半导体器件和第二多个半导体器件，所述第一多个半导体器件和所述第二多个半导体器件设置在衬底上方；
多条金属1(M1)线，其设置在第一电介质层中，所述第一电介质层设置在所述第一多个半导体器件上方，并且多条源极线设置在所述第二多个半导体器件上方的所述第一电介质层中；
多条金属2(M2)线，其设置在第二电介质层中，所述第二电介质层设置在所述M1线上方，并且多个自旋霍尔效应电极(SHE电极)/磁隧道结(MTJ)叠置体配对设置在多条源极线上方的所述第二电介质层中；以及
多条金属3(M3)线，其设置在第三电介质层中，所述第三电介质层设置在所述多条M2线上方，并且多条位线设置在所述多个SHE电极/MTJ叠置体配对上方的所述第三电介质层中。
12.根据权利要求11所述的半导体结构，还包括：
第一蚀刻停止层，其设置在所述第一电介质层和所述第二电介质层之间。
13.根据权利要求12所述的半导体结构，还包括：
导电层，其设置在所述第一蚀刻停止层的开口中，其中，所述多个SHE电极/MTJ叠置体配对中的每个SHE电极/MTJ叠置体配对的SHE电极设置在所述导电层上并与所述导电层接触。
14.根据权利要求12所述的半导体结构，还包括：
第二蚀刻停止层，其设置在所述第二电介质层和所述第三电介质层之间。
15.根据权利要求11所述的半导体结构，其中，所述多个SHE电极/MTJ叠置体配对中的每个被包括在2T-1MTJ SHE电极位单元中。
16.根据权利要求11所述的半导体结构，其中，所述多个SHE电极/MTJ叠置体配对中的每个SHE电极/MTJ叠置体配对的SHE电极包括金属，所述金属选自于由β-钽(β-Ta)、β-钨(β-W)、铂(Pt)、掺杂Bi的Cu、铱(Ir)、钨(W)、Ag/Bi双层、BiSe或MoS2组成的组。
17.根据权利要求11所述的半导体结构，其中，所述第二多个半导体器件中的每个半导体器件是基于两个半导体鳍状物的。
18.根据权利要求11所述的半导体结构，其中，所述多个SHE电极/MTJ叠置体配对中的每个包括设置在对应的SHE电极上的MTJ叠置体。
19.一种在公共衬底上与2T-1MTJ SHE电极STT-MRAM位单元阵列一起制造逻辑区域的方法，所述方法包括：
在衬底上方形成多个晶体管结构；
形成到扩散接触部的接触金属化，所述扩散接触部耦合到所述多个晶体管结构的源极区和漏极区；
在所述接触金属化上方形成蚀刻停止层；
在所述蚀刻停止层中形成开口以暴露所述接触金属化的部分；
在所述蚀刻停止层的开口中形成导电层；
在所述导电层上方形成自旋霍尔效应(SHE)金属层和磁隧道结(MTJ)叠置体；
图案化所述MTJ叠置体以形成MTJ元件；
在图案化所述MTJ叠置体之后，图案化所述SHE金属层以形成SHE电极；
在所述MTJ元件上方形成电介质层并平坦化所述电介质层；以及
在所述电介质层上方形成包括多条位线的层。
20.根据权利要求19所述的方法，其中，图案化所述SHE金属层以形成所述SHE电极包括图案化所述SHE金属层以将所述SHE电极形成为大于所述MTJ元件的宽度。
21.根据权利要求19所述的方法，还包括：
在形成所述电介质层并平坦化所述电介质层之后并且在形成包括所述多条位线的所述层之前，在所述电介质层中形成金属2(M2)层。
22.根据权利要求21所述的方法，其中，形成包括所述多条位线的所述层包括形成多条金属3(M3)线。
23.根据权利要求19所述的方法，其中，形成所述多个晶体管结构包括形成多个半导体鳍状物。
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