JP5085073B2 - 磁気記憶素子及びその形成方法 - Google Patents

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Description

本発明は、半導体素子及びその形成方法に関するものであり、特に、磁気記憶素子及びその形成方法に関するものである。
一般に、広く知られた磁気記憶素子は、データを貯蔵する要素として磁性層の磁化方向の配列によって抵抗値が変わる磁気トンネル接合体（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ ｓｔｒｕｃｔｕｒｅ）を含む。磁気トンネル接合体は、二つの磁性層と、それらの磁性層の間に介在されたトンネルバリヤ層とを有する。二つの磁性層の磁化方向が互いに同一な方向である状態の抵抗値が互いに逆方向である状態の抵抗値に比べて小さい。このような抵抗値の差による電圧降下又は／及び電流量の変化を用いて磁気トンネル接合体に貯蔵された情報が論理“１”又は論理“０”であるかを判別できる。このような磁気記憶素子は高速動作及び殆ど無制限に近い再書き込み性及び不揮発性の特性によって新しい記憶素子として脚光を浴びている。
通常的に、磁気トンネル接合体を有する磁気記憶セルは、データをプログラムするために、交差するビットラインとディジットラインを含みうる。このような磁気記憶素子を図面を参照して説明する。
図１は、従来の磁気記憶素子を示す断面図である。
図１を参照すれば、半導体基板１上に下部層間酸化膜２が配置され、下部層間酸化膜２上にディジットライン３が配置される。中間層間酸化膜４がディジットライン３と下部層間酸化膜２を覆う。下部プラグ５が中間層間酸化膜４及び下部層間酸化膜２を連続的に貫通して半導体基板１と接続される。下部プラグ５は、ディジットライン３に対して横方向に離隔されている。下部プラグ５は、半導体基板１に形成されたＭＯＳトランジスタ（図示せず）のソース／ドレーンに接続する。
中間層間酸化膜４上にセル電極６が配置される。セル電極６は、下部プラグ５の上部面と接触し、横に延長されてディジットライン３を覆う。セル電極６とディジットライン３とは中間層間酸化膜４によって互いに絶縁される。
セル電極６上に磁気トンネル接合体１０が配置される。磁気トンネル接合体１０は、ディジットライン３の上部に重畳されるように整列される。磁気トンネル接合体１０は、順次に積層された第１の磁性層７、トンネルバリヤ層８及び第２の磁性層９を有する。第１の磁性層７の磁化方向は固定されており、第２の磁性層９の磁化方向は外部の磁気場によって変更が可能である。
上部層間酸化膜１１がセル電極６と磁気トンネル接合体１０を覆う。上部プラグ１２が上部層間酸化膜１１を貫通して磁気トンネル接合体１０と接続される。上部層間酸化膜１１上にディジットライン３を横切るビットライン１３が配置される。ビットライン１３は、上部プラグ１２と接続する。ビットライン１３は、磁気トンネル接合体１０と重畳されるように整列される。すなわち、磁気トンネル接合体１０は、互いに交差するディジットライン３とビットライン１３との間に配置される。ここで、磁気トンネル接合体１０は、ビットライン１３とは電気的に接続され、ディジットライン３とは電気的に絶縁される。ビットライン１３、磁気トンネル接合体１０、セル電極６及び下部プラグ５はデータを読み取るための電流パスを形成する。
磁気記憶素子の単位セルは、一つの磁気トンネル接合体１０と、磁気トンネル接合体１０の下、上に配置さ前記ディジットライン３及びビットライン１３を含む。ただし、ディジットライン３は、ディジットライン３と平行に配列された複数の単位セルで共有され、ビットライン１３は、ビットライン１３と平行に配列された複数の単位セルで共有される。磁気記憶素子のセルアレイは、複数のディジットライン３が一方向に並んで配列され、複数のビットライン１３がディジットライン３を横切るように並んで配列されている。
前述した形態の従来の磁気記憶素子は、ディジットライン３によって発生する第１の磁気場と、ビットライン１３によって発生する第２の磁気場のベクトル和としての磁気場によってプログラムされる。言い換えれば、そのベクトル和としての磁気場を使用して、２次元的に配列された複数の磁気トンネル接合体１０のうちの一つを選択してデータをプログラムできる。このようなプログラム方法において、ディジットライン３、磁気トンネル接合体１０及びビットライン１３間の整列は非常に重要である。
しかし、磁気トンネル接合体１０と、ライン３、１３との間の整列は、製造工程上非常に難しい。これら３、１０、１３を整列させる方法では、先ず、磁気トンネル接合体１０をディジットライン３に整列させた後に、ビットライン１３を磁気トンネル接合体１０に整列させる。よって、磁気トンネル接合体１０とディジットライン３との間の整列許容誤差と、ビットライン１３と磁気トンネル接合体１０との間の整列許容誤差とが合わさるので、ライン３、１３と磁気トンネル接合体１０との間の整列が非常に難しい。このような整列工程の難しさによって、２次元的に配列された単位セル間の整列偏差が悪化しうる。磁気記憶素子の高集積化が進むことによって、このような整列偏差はさらに悪化しうる。整列偏差の悪化によって、各セルに含まれる磁気トンネル接合体１０に印加される前述のベクトル和としての磁気場の強度又は／及び方向が変わりうる。その結果、選択されたセルにプログラム不良が発生するか、或いは非選択されたセルに貯蔵されたデータが変更されるなどのプログラム撹乱（program disturbance）が発生しうる。そのため、磁気記憶素子の不良率が増加しうる。
本発明が解決しようとする技術的課題は、プログラム撹乱を最小化できる磁気記憶素子及びその形成方法を提供するところにある。
本発明が解決しようとする他の技術的課題は、整列工程に関する依存度を最小化してプログラム撹乱を最小化できる磁気記憶素子及びその形成方法を提供するところにある。
前記技術的課題を解決するための磁気記憶素子を提供する。本発明の一実施形態による磁気記憶素子は、共通ライン、及び、前記共通ラインに順次に並列に接続された第１の書き込みダイオード、読み出しダイオード及び第２の書き込みダイオードを含むことができる。磁気トンネル接合体が前記読み出しダイオードに接続され、第１の書き込み導電体及び第２の書き込み導電体が前記磁気トンネル接合体の両側にそれぞれ設けられる。前記第１及び第２の書き込み導電体は、それぞれ前記第１及び第２の書き込みダイオードに接続される。前記第１の書き込みライン、読み出しライン及び第２の書き込みラインがそれぞれ第１の書き込み導電体、磁気トンネル接合体及び第２の書き込み導電体に接続される。
具体的には、第１のプログラム動作時に前記第１の書き込み導電体は前記磁気トンネル接合体に第１の方向の磁気場を印加し、第２のプログラム動作時に前記第２の書き込み導電体は前記磁気トンネル接合体に第２の方向の磁気場を印加する。ここで、前記第１及び第２の方向は互いに逆方向である。前記第１の書き込み、読み出し及び第２の書き込みダイオードの順方向出力端子が前記共通ラインに接続されることができる。この場合に、前記第１の書き込み、読み出し及び第２の書き込みダイオードの順方向入力端子は、それぞれ前記第１の書き込み導電体、磁気トンネル接合体及び第２の書き込み導電体に接続される。これとは違って、前記第１の書き込み、読み出し及び第２の書き込みダイオードの順方向入力端子が前記共通ラインに接続されることができる。この場合に、前記第１の書き込み、読み出し及び第２の書き込みダイオードの順方向出力端子は、それぞれ前記第１の書き込み導電体、磁気トンネル接合体及び第２の書き込み導電体に接続される。
本発明の他の実施形態による磁気記憶素子は、第１の導電型の基板に配置されて活性領域を限定する素子分離膜、及び前記活性領域内に形成された共通ラインを含むことができる。前記共通ラインは、第２の導電型の不純物でドーピングされる。第１の書き込み半導体パターン、読み出し半導体パターン及び第２の書き込み半導体パターンが前記共通ライン上に互いに離隔されて順次に配置される。前記第１の書き込み、読み出し及び第２の書き込み半導体パターンは、第１の導電型の不純物でドーピングされる。磁気トンネル接合体が前記読み出し半導体パターン上に配置される。前記磁気トンネル接合体は、前記読み出し半導体パターンに電気的に接続される。第１及び第２の書き込み導電体が前記磁気トンネル接合体両側の前記第１及び第２の書き込み半導体パターン上にそれぞれ配置される。前記第１及び第２の書き込み導電体は、それぞれ前記第１及び第２の書き込み半導体パターンに電気的に接続される。読み出しラインが前記磁気トンネル接合体上に配置されて電気的に接続される。第１の書き込みライン及び第２の書き込みラインが前記第１の書き込み導電体及び第２の書き込み導電体上にそれぞれ配置されて電気的に接続される。
前記技術的課題を解決するための磁気記憶素子の形成方法を提供する。この方法は次の段階を含む。第１の導電型の基板に配置されて活性領域を限定する素子分離膜、及び前記活性領域に第２の導電型の不純物でドーピングされた共通ラインを形成する。前記共通ライン上に互いに離隔されて配置された第１の導電型の第１の書き込み半導体パターン、読み出し半導体パターン及び第２の書き込み半導体パターンを形成する。前記読み出し半導体パターン上に配置されて電気的に接続された磁気トンネル接合体を形成する。前記磁気トンネル接合体両側の前記第１及び第２の書き込み半導体パターン上にそれぞれ配置される第１の書き込み導電体及び第２の書き込み導電体を形成する。前記第１及び第２の書き込み導電体は、それぞれ前記第１及び第２の書き込み半導体パターンに電気的に接続される。前記磁気トンネル接合体上に配置されて電気的に接続された読み出しラインを形成する。前記第１の書き込み導電体及び第２の書き込み導電体上にそれぞれ配置されて電気的に接続された第１の書き込みライン及び第２の書き込みラインを形成する。
前述したように、本発明に従う磁気記憶素子は、磁気トンネル接合体一側に配置された第１のプログラム動作に使用される第１の書き込み導電体、及び前記磁気トンネル接合体他側に配置されて第２のプログラム動作に使用される第２の書き込み導電体を含む。前記磁気記憶セルはプログラム動作時に単一磁気場を使用する。このような理由によって、前記磁気記憶素子は、従来の精密な整列工程が要求されない。結果的に、前記磁気記憶素子は、プログラム撹乱が最小化され、また整列工程に関する依存性が最小化されて製造工程マージンが向上する。
また、前記第１及び第２の書き込み導電体は、コンタクトプラグ形態で形成されてこれらを通じて流れる書き込み電流は選択されたセルに垂直に供給される。これにより、前記書き込み導電体によって発生する磁気場のセル選択性が非常に向上する。その結果、従来のプログラム撹乱をさらに最小化できる。
以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は特許請求の範囲の記載に基づいて決められなければならない。図面において、層（又は膜）及び領域の厚さは明確性を期するために誇張されている。また、層（又は膜）が他の層（又は膜）又は基板の“上”にあると言及される場合にそれは他の層（又は膜）又は基板上に直接形成されてもよいし、それら間に第３の層（又は膜）が介在されてもよい。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。
図２Ａは、本発明の実施形態による磁気記憶素子の単位セルを示す等価回路図であり、図３は図２Ａの磁気記憶セルで構成されたセルアレイを示す等価回路図である。
図２Ａを参照すれば、本発明に従う磁気記憶素子の単位セルは、一方向に延長された共通ラインＣＬを含む。読み出しダイオードＲＤが共通ラインＣＬに電気的に接続される。読み出しダイオードＲＤの両側にそれぞれ第１及び第２の書き込みダイオードＷＤ１、ＷＤ２が配置される。第１及び第２の書き込みダイオードＷＤ１、ＷＤ２が共通ラインＣＬに電気的に接続される。第１の書き込みダイオードＷＤ１、読み出しダイオードＲＤ及び第２の書き込みダイオードＷＤ２は、共通ラインＣＬに並列に接続される。
読み出しダイオードＲＤの一端に磁気トンネル接合体ＭＴＪが電気的に接続される。第１及び第２の書き込み導電体ＷＥ１、ＷＥ２が磁気トンネル接合体ＭＴＪの両側に配置される。ここで、第１及び第２の書き込み導電体ＷＥ１、ＷＥ２はそれぞれ第１及び第２の書き込みダイオードＷＤ１、ＷＤ２の一端に電気的に接続される。言い換えれば、共通ラインＣＬに読み出しダイオードＲＤ及び磁気トンネル接合体ＭＴＪが直列に連結される。第１の書き込みダイオードＷＤ１及び第１の書き込み導電体ＷＥ１も共通ラインＣＬに直列に連結されるとともに読み出しダイオードＲＤの一方の側に配置され、第２の書き込みダイオードＷＤ２及び第２の書き込み導電体ＷＥ２も共通ラインＣＬに直列に連結されるとともに読み出しダイオードＲＤの他方の側に配置される。
ダイオードＷＤ１、ＲＤ、ＷＤ２のそれぞれは、順方向入力端子及び順方向出力端子を有する。順方向入力端子は、ダイオードに順方向電圧が印加されるとき電流がダイオードに入力される端子を意味し、順方向出力端子はダイオードに順方向電圧が印加されるとき電流がダイオードから出力される端子を意味する。従って、ダイオードＷＤ１、ＲＤ、ＷＤ２の順方向入力端子を通じて電流を入力しようとした場合には、ダイオードＷＤ１、ＲＤ、ＷＤ２によって電流が円滑に流れる。これとは違って、ダイオードＷＤ１、ＲＤ、ＷＤ２の順方向出力端子を通じて電流を入力しようとした場合には、ダイオードＷＤ１、ＲＤ、ＷＤ２を通じて電流が流れない。
図２Ａに示すように、ダイオードＷＤ１、ＲＤ、ＷＤ２の順方向出力端子が共通ラインＣＬに並列に接続される。この場合に、磁気トンネル接合体ＭＴＪは、読み出しダイオードＲＤの順方向入力端子に接続され、第１及び第２の書き込み導電体ＷＥ１、ＷＥ２は、それぞれ第１及び第２の書き込みダイオードＷＤ１、ＷＤ２の順方向入力端子に接続される。
読み出しラインＲＬが磁気トンネル接合体ＭＴＪに電気的に接続され、第１及び第２の書き込みラインＷＬ１、ＷＬ２がそれぞれ第１及び第２の書き込み導電体ＷＥ１、ＷＥ２に電気的に接続される。第１の書き込み、読み出し及び第２の書き込みラインＷＬ１、ＲＬ、ＷＬ２は、共通ラインＣＬを横切る。第１の書き込みラインＷＬ１、読み出しラインＲＬ及び第２の書き込みラインＷＬ２は、それぞれ第１の書き込み導電体ＷＥ１、磁気トンネル接合体ＭＴＪ及び第２の書き込み導電体ＷＥ２に直列に連結される。
磁気トンネル接合体ＭＴＪは、磁化方向が一方向に固定された第１の磁性層ＰＭ、磁化方向の変更が可能な第２の磁性層ＦＭ、及び第１及び第２の磁性層ＰＭ、ＦＭの間に介在されたトンネルバリヤ層ＴＢを含む。第１の磁性層ＰＭの磁化方向は読み取り動作及びプログラム動作で磁化方向が固定されている。第２の磁性層ＦＭの磁化方向は、プログラム動作で変更が可能である。プログラム動作で変更された第２の磁性層ＦＭの磁化方向は読み取り動作でそのまま維持される。磁気トンネル接合体ＭＴＪは、第１及び第２の磁性層ＰＭ、ＦＭの磁化方向が互いに同一な場合の抵抗値が互いに逆方向である場合の抵抗値に比べて小さい。
図示のように、第１の磁性層ＰＭが読み出しダイオードＲＤに接続され、第２の磁性層ＦＭが読み出しラインＲＬに接続されうる。これとは違って、第１の磁性層ＰＭが読み出しラインＲＬに接続され、第２の磁性層ＦＭが読み出しダイオードＲＤに接続されてもよい。
前述した構造の磁気記憶セルが２次元的に配列されたセルアレイを図３に示した。
図３を参照すれば、複数の磁気記憶セルが行方向及び列方向に沿って２次元的に配列されている。各行方向に沿って配列された磁気記憶セルは、一つの共通ラインＣＬに接続される。すなわち、行方向に沿って複数の共通ラインＣＬが並んで配列される。各列方向に沿って配列された磁気記憶セルは、一つの第１の書き込みラインＷＬ１、一つの読み出しラインＲＬ及び一つの第２の書き込みラインＷＬ２に接続される。第１の書き込み、読み出し及び第２の書き込みラインＷＬ１、ＲＬ、ＷＬ２をセルラインセットと呼ぶ。列方向に沿って複数のセルラインセットが並んで配列される。
続けて、図２Ａ及び図３を参照して前述した磁気記憶セル及びセルアレイを含む磁気記憶素子のプログラム動作について説明する。
図２Ａ及び図３を参照すれば、磁気記憶素子のプログラム動作は、第１のプログラム動作及び第２のプログラム動作に区分できる。第１及び第２のプログラム動作のうちの一つは、磁気トンネル接合体ＭＴＪの抵抗値を低い状態で変更する動作であり、他の一つは磁気トンネル接合体ＭＴＪの抵抗値を高い状態で変更する動作である。
第１のプログラム動作時に、第１の書き込み導電体ＷＥ１は、磁気トンネル接合体ＭＴＪに第１の方向の磁気場を印加する。第１のプログラム動作時に、第２の書き込み導電体ＷＥ２は、磁気場を発生させないことが好ましい。第２のプログラム動作時に、第２の書き込み導電体ＷＥ２は、磁気トンネル接合体ＭＴＪに第２の方向の磁気場を印加する。第２のプログラム動作時に、第１の書き込み導電体ＷＥ１は、磁気場を発生させないことが好ましい。ここで、第１の書き込み導電体ＷＥ１の磁気場方向である第１の方向は、第２の書き込み導電体ＷＥ２の磁気場方向である第２の方向と互いに逆方向である。第１の磁性層ＰＭは、第１及び第２の方向のうちの選択された一つの方向に固定されている。
第１のプログラム動作をより詳しく説明する。選択された第１の書き込みラインＷＬ１に第１の書き込み電圧を印加し、選択された共通ラインＣＬに第１の共通電圧を印加する。第１の書き込み電圧は、第１の共通電圧に比べて高い。これにより、選択されたセルに含まれる第１の書き込みダイオードＷＤ１には順方向電圧が印加されて第１の書き込み導電体ＷＥ１を通じて第１の書き込み電流が流れる。第１の書き込み電流によって、選択されたセルに含まれる磁気トンネル接合体ＭＴＪに第１の方向の磁気場が供給される。その結果、磁気トンネル接合体ＭＴＪに含まれる第２の磁性層（ＦＭ）の磁化方向は第１の方向に配列される。
第１のプログラム動作時、選択されたセルに接続された読み出しラインＲＬ）及び第２の書き込みラインＷＬ２には、第１の共通電圧と同一な電圧、又は第１の共通電圧より低い電圧を印加することが好ましい。これにより、選択されたセルに含まれる読み出しダイオードＲＤ及び第２の書き込みダイオードＷＤ２の両端には、同一な電圧又は逆方向電圧が印加されて、読み出し及び第２の書き込みダイオードＲＤ、ＷＤ２は導通しない。その結果、磁気トンネル接合体ＭＴＪ及び第２の書き込み導電体ＷＥ２には電流が流れないことによって、第１のプログラム動作に影響を与えない。これに加えて、非選択された第１の書き込みラインＷＬ１、非選択された読み出しラインＲＬ及び非選択された第２の書き込みラインＷＬ２にも第１の共通電圧と同一な電圧、又は第１の共通電圧に比べて低い電圧を印加することが好ましい。非選択された共通ラインＣＬは、第１の書き込み電圧と同一な電圧、又は第１の書き込み電圧に比べて高い電圧を印加することが好ましい。これにより、非選択されたセルのダイオードＷＤ１、ＲＤ、ＷＤ２はオフ状態になる。
次に、第２のプログラム動作について説明する。第２のプログラム動作時、選択されたセルに含まれた第２の書き込みラインＷＬ２に第２の書き込み電圧を印加し、選択されたセルに含まれた共通ラインＣＬに第２の共通電圧を印加する。第２の書き込み電圧は、第２の共通電圧に比べて高い。これにより、選択されたセルの第２の書き込みダイオードＷＤ２に順方向電圧が印加されて、第２の書き込み導電体ＷＥ２を通じて第２の書き込み電流が流れる。第２の書き込み電流の方向は、第１の書き込み電流の方向と同一である。第２の書き込み電流によって、選択されたセルに含まれる磁気トンネル接合体ＭＴＪに第２の方向の磁気場を供給する。その結果、第２の磁性層ＦＭの磁化方向は第２の方向に配列される。
第２のプログラム動作時、選択されたセルに含まれる第１の書き込みラインＷＬ１と読み出しラインＲＬには記第２の共通電圧と同一な電圧又は第２の共通電圧に比べて低い電圧を印加することが好ましい。また、非選択の第１の書き込みラインＷＬ１、非選択の読み出しラインＲＬ、非選択の第２の書き込みラインＷＬ２にも第２の共通電圧と同一な電圧又は第２の共通電圧に比べて低い電圧を印加することが好ましい。非選択の共通ラインＣＬには、第２の書き込み電圧と同一な電圧、又は第２の書き込み電圧より高い電圧を印加することが好ましい。
前述したように、第１及び第２の書き込み導電体ＷＥ１、ＷＥ２は、磁気トンネル接合体ＭＴＪの両側にそれぞれ配置される。これにより、互いに同一な方向の第１及び第２の書き込み電流によって磁気トンネル接合体ＭＴＪには互いに逆方向である第１の方向の磁気場又は第２の方向の磁気場を供給できる。
次に、磁気記憶セルの読み取り動作について説明する。読み取り動作時、選択のセルに含まれる読み出しラインＲＬに読み出し電圧が印加され、前記選択されたセルに含まれる共通ラインＣＬに第３の共通電圧が印加される。この時、読み出し電圧は、第３の共通電圧に比べて高いことが好ましい。これにより、読み出しダイオードＲＤに順方向電圧が印加されて磁気トンネル接合体ＭＴＪを通じて読み出し電流が流れる。磁気トンネル接合体ＭＴＪの抵抗値による読み出し電流の変化量又は／及び読み出し電圧の電圧変化などを感知して磁気トンネル接合体ＭＴＪのデータを読み取ることができる。
読み取り動作時、選択されたセルに含まれる第１及び第２の書き込みラインＷＬ１、ＷＬ２には、第３の共通電圧と同一な電圧、又は第３の共通電圧に比べて低い電圧を印加することが好ましい。非選択の第１の書き込みラインＷＬ１、非選択の読み出しラインＲＬ、及び非選択の第２の書き込みラインＷＬ２にも第３の共通電圧と同一な電圧、又は第３の共通電圧に比べて低い電圧を印加することが好ましい。非選択の共通ラインＣＬには、読み出し電圧と同一な電圧、又は読み出し電圧に比べて高い電圧を印加することが好ましい。
読み出しラインＲＬ及び共通ラインＣＬのうちの一つはビットラインに該当し、他の一つはワードラインに該当する。言い換えれば、読み出しラインＲＬがワードラインであり、共通ラインＣＬがビットラインでありうる。これとは違って、読み出しラインＲＬがビットラインであり、の共通ラインＣＬがワードラインであると考えることもできる。
前述した磁気記憶素子の単位セルは、第１のプログラム動作のための第１の書き込み導電体ＷＥ１を含み、第１の書き込み導電体ＷＥ１によって発生した磁気場のみを用いて第１のプログラム動作がなされる。また、磁気記憶セルは、第２のプログラム動作のための第２の書き込み導電体ＷＥ１を含み、第２の書き込み導電体ＷＥ１によって発生した磁気場のみを用いて第２のプログラム動作がなされる。すなわち、磁気記憶素子は、プログラムのために従来のベクトル和としての磁気場を要求せず、従来の精密な整列工程を要求しない。結果的に、本発明に従う磁気記憶素子は、整列工程に関する依存度が非常に低くなることによって、従来のプログラム撹乱を最小化でき、従来に比べて高い製造工程マージンを確保できる。
一方、前述した磁気記憶セルに含まれる第１の書き込み、読み出し及び第２の書き込みダイオードは、それの順方向出力端子が共通ラインに接続される。これとは違って、ダイオードの順方向入力端子が共通ラインに接続されてもよい。このような変形例を図面を参照して説明する。
図２Ｂは、本発明の実施形態による磁気記憶素子の単位セルの変形例を示す等価回路図である。
図２Ｂを参照すれば、共通ラインＣＬに第１の書き込み、読み出し及び第２の書き込みダイオードＷＤ１’、ＲＤ’、ＷＤ２’が順次に並列に接続される。ここで、ダイオードＷＤ１’、ＲＤ’、ＷＤ２’の順方向入力端子が共通ラインＣＬに接続される。第１の書き込み導電体ＷＥ１が第１の書き込みダイオードＷＤ１’の順方向出力端子に接続され、磁気トンネル接合体ＭＴＪが読み出しダイオードＲＤ’の順方向出力端子に接続され、第２の書き込み導電体ＷＥ２が第２の書き込みダイオードＷＤ２’の順方向出力端子に接続される。
前述した変形例による磁気記憶セルの読み取り及びプログラム動作について説明する。
続けて、図２Ｂを参照すれば、先ず、第１のプログラム動作時、第１の書き込みラインＷＬ１及び共通ラインＣＬにそれぞれ第１の書き込み電圧及び第１の共通電圧を印加する。この時、第１の共通電圧は第１の書き込み電圧に比べて高い。これにより、第１の書き込みダイオードＷＤ１’に順方向電圧が印加されて、第１の書き込みダイオードＷＤ１’に接続された第１の書き込み導電体ＷＥ１に第１の書き込み電流が流れる。第１の書き込み電流によって磁気トンネル接合体ＭＴＪに第１の方向の磁気場が印加される。
第１のプログラム動作時、読み出しラインＲＬ及び第２の書き込みラインＷＬ２には第１の共通電圧と同一な電圧、又は第１の共通電圧に比べて高い電圧を印加することが好ましい。これにより、読み出し及び第２の書き込みダイオードＲＤ’、ＷＤ１’をオフさせることができる。ダイオードＷＤ１’、ＲＤ’、ＷＤ２’を有する磁気記憶セルとしてセルアレイを構成する場合に、非選択の第１の書き込み、読み出し及び第２の書き込みラインにも第１の共通電圧と同一な電圧、又は第１の共通電圧に比べて高い電圧を印加することが好ましい。非選択の共通ラインには、第１の書き込み電圧と同一であるか、或いは第１の書き込み電圧に比べて低い電圧を印加することが好ましい。これにより、非選択のセルのダイオードＷＤ１’、ＲＤ’、ＷＤ２’をオフさせることができる。
続けて、図２Ｂを参照すれば、第２のプログラム動作時、第２の書き込みラインＷＬ２）及び共通ラインＣＬにそれぞれ第２の書き込み電圧及び第２の共通電圧を印加する。この時、第２の共通電圧が第２の書き込み電圧に比べて高い。これにより、第２の書き込みダイオードＷＤ２’に順方向電圧が印加されて第２の書き込み導電体ＷＥ２に第２の書き込み電流が流れる。第２の書き込み電流によって磁気トンネル接合体ＭＴＪに第２の方向の磁気場が印加される。図２Ｂの第１及び第２の書き込み導電体ＷＥ１、ＷＥ２によって発生する磁気場の第１及び第２の方向も互いに逆方向である。
第２のプログラム動作時、第１の書き込みラインＷＬ１と読み出しラインＲＬには第２の共通電圧と同一な電圧、又は前記第２の共通電圧に比べて高い電圧を印加する。これにより、第１の書き込み及び読み出しダイオードＷＤ１’、ＲＤをオフさせることができる。図２Ｂの磁気記憶セルとしてセルアレイを構成する場合、非選択の第１の書き込み、読み出し及び第２の書き込みラインにも第２の共通電圧と同一な電圧又は第２の共通電圧に比べて高い電圧を印加する。非選択の共通ラインには、第２の書き込み電圧と同一であるか、第２の書き込み電圧に比べて低い電圧を印加する。これにより、非選択のセルに含まれるダイオードＷＤ１’、ＲＤ’、ＷＤ２’をオフさせることができる。
読み取り動作時、読み出しラインＲＤと共通ラインＣＬにそれぞれ読み出し電圧と、読み出し電圧に比べて高い第３の共通電圧を印加する。これにより、読み出しダイオードＲＤ’に順方向電圧に印加されて磁気トンネル接合体ＭＴＪに貯蔵されたデータを読み取ることができる。この場合に、第１及び第２の書き込みラインＷＬ１、ＷＬ２には第３の共通電圧と同一な電圧、又は第３の共通電圧に比べて高い電圧を印加して第１及び第２の書き込みダイオードＷＤ１’、ＷＤ２’をオフさせることが好ましい。磁気記憶セルとしてセルアレイを構成する場合、非選択の第１の書き込み、読み出し及び第２の書き込みラインには第３の共通電圧と同じか、或いは高い電圧を印加し、非選択の共通ラインには第３の共通電圧と同じか高い電圧を印加し、非選択の共通ラインには読み出し電圧と同じか低い電圧を印加する。これにより、非選択のセルのダイオードＷＤ１’、ＲＤ’、ＷＤ２’をオフさせることができる。
一方、図２Ａの第１及び第２の書き込みダイオードＷＤ１、ＷＤ２と図２Ｂの第１及び第２の書き込みダイオードＷＤ１’、ＷＤ２’なので、図２Ａの書き込み導電体ＷＥ１、ＷＥ２の書き込み電流の方向は、図２Ｂの書き込み導電体ＷＥ１、ＷＥ２の書き込み電流の方向とは互いに逆方向である。これにより、図２Ａを参照して説明した第１の方向の磁気場及び第２の方向の磁気場は、それぞれ図２Ｂを参照して説明した第１の方向の磁気場及び第２の方向の磁気場の逆方向である。
次に、前述した磁気記憶素子の特徴及び長所は添付した平面図及び断面図と、これを説明した詳細な説明を通じてより明らかになる。以下、添付した図面を参照して本発明の実施形態によって実現された磁気記憶素子を詳細に説明する。
図４は、本発明の実施形態による磁気記憶素子を示す平面図であり、図５、図６及び図７は、それぞれ図４のＩ−Ｉ’、ＩＩ−ＩＩ’及びＩＩＩ−ＩＩＩ’に沿って取られた断面図である。
図４、図５、図６及び図７を参照すれば、第１の導電型の半導体基板１００（以下、基板という。）に活性領域１０５を限定する素子分離膜１０４が配置される。活性領域１０５は、第１方向に延長されたライン形態である。基板１００に複数のライン形態の活性領域１０５が並んで配列される。
活性領域１０５内に第２の導電型の不純物でドーピングされた共通ライン１０６が配置される。共通ライン１０６は、活性領域１０５に沿って延長されてライン形態を形成する。共通ライン１０６は、図２Ａ及び図２Ｂの共通ラインＣＬに相当する。基板１００には、複数の共通ライン１０６が第１方向に沿って並んで配置される。共通ライン１０６の不純物濃度は、比抵抗を低めるために高濃度でありうる。
共通ライン１０６上に読み出し半導体パターン１２２が配置され、読み出し半導体パターン１２２の両側にそれぞれ第１の書き込み半導体パターン１２４ａ及び第２の書き込み半導体パターン１２４ｂが配置される。すなわち、共通ライン１０６上に第１の書き込み、読み出し及び第２の書き込み半導体パターン１２４ａ、１２２、１２４ｂが順次に配置される。第１の書き込み、読み出し及び第２の書き込み半導体パターン１２４ａ、１２２、１２４ｂは互いに離隔されている。第１の書き込み、読み出し及び第２の書き込み半導体パターン１２４ａ、１２２、１２４ｂは、第１の導電型の不純物でドーピングされる。半導体パターン１２４ａ、１２２、１２４ｂの不純物濃度は、比抵抗を減少させるために高濃度でありうる。第１の書き込み、読み出し及び第２の書き込み半導体パターン１２４ａ、１２２、１２４ｂはセル半導体パターン群を構成する。一つの共通ライン１０６上に複数のセル半導体パターン群が横方向に離隔されて配置される。
第１の導電型の不純物及び第２の導電型の不純物のうちの一つはｎ型不純物であり、他の一つはｐ型不純物である。
第１の書き込み半導体パターン１２４ａ及び共通ライン１０６は、第１の書き込みダイオードを構成し、読み出し半導体パターン１２２及び共通ライン１０６は読み出しダイオードを構成し、第２の書き込み半導体パターン１２４ｂ及び共通ライン１０６は第２の書き込みダイオードを構成する。
第１の導電型がｐ型であり、第２の導電型がｎ型である場合、第１の書き込み、読み出し及び第２の書き込み半導体パターン１２４ａ、１２２、１２４ｂは、共通ライン１０６と同時にそれぞれ図２Ａの第１の書き込み、読み出し及び第２の書き込みダイオードＷＤ１、ＲＤ、ＷＤ２を構成できる。これとは違って、第１の導電型がｎ型であり、第２の導電型がｐ型である場合、第１の書き込み、読み出し及び第２の書き込み半導体パターン１２４ａ、１２２、１２４ｂは、共通ライン１０６と同時にそれぞれ図２Ｂの第１の書き込み、読み出し及び第２の書き込みダイオードＷＤ１’、ＲＤ’、ＷＤ２’を構成できる。
第１の書き込み、読み出し及び第２の書き込み半導体パターン１２４ａ、１２２、１２４ｂは、共通ライン１０６に直接接触できる。これとは違って、第１の書き込み半導体パターン１２４ａと共通ライン１０６との間に第１の書き込みバッファパターン１２０ａが介在され、読み出し半導体パターン１２２と共通ライン１０６との間に読み出しバッファパターン１１８が介在され、第２の書き込み半導体パターン１２４ｂと前記共通ライン１０６との間に第２の書き込みバッファパターン１２０ｂが介在できる。バッファパターン１２０ａ、１１８、１２０ｂは、第２の導電型の不純物でドーピングされた半導体として形成される。この時、バッファパターン１２０ａ、１１８、１２０ｂの不純物濃度は、共通ライン１０６の不純物濃度に比べて低いことが好ましい。半導体パターン１２４ａ、１２２、１２４ｂと共通ライン１０６との間に低い濃度を有する第２の導電型のバッファパターン１２０ａ、１１８、１２０ｂを配置させることによって、第１の書き込み、読み出し及び第２の書き込みダイオードの逆方向電圧による漏洩電流を最小化させることができる。
一方、共通ライン１０６の一領域は、ストラッピング領域でありうる。ストラッピング領域は、共通ライン１０６の抵抗を減少させるためのストラッピングラインが接続される領域である。ストラッピングラインは、詳細に後述する。ストラッピング領域はセルストリング一側に配置できる。セルストリングは、等間隔に配置された複数の前記セル半導体パターン群で構成される。
ストラッピング領域上にストラッピング半導体パターン１２６が配置できる。ストラッピング半導体パターン１２６は、第２の導電型の不純物でドーピングされて共通ライン１０６と電気的に接続する。ストラッピング半導体パターン１２６は比抵抗を減少させるために高濃度でありうる。
基板１００上に第１の絶縁膜１０８が配置される。第１の絶縁膜１０８は、半導体パターン１２４ａ、１２２、１２４ｂ、１２６周辺の前記基板１００を覆う。第１の絶縁膜１０８の上部面は、半導体パターン１２４ａ、１２２、１２４ｂ、１２６の上部面に近接した高さでありうる。第１の絶縁膜１０８は、図示のように半導体パターン１２４ａ、１２２、１２４ｂ、１２６の上部面を覆わないことができる。
第１の絶縁膜１０８と半導体パターン１２４ａ、１２２、１２４ｂ、１２６の上部面を覆うバッファ絶縁膜１２８が配置される。バッファ絶縁膜１２８上に磁気トンネル接合体１４８が配置される。磁気トンネル接合体１４８は、読み出し半導体パターン１２２上部に配置される。磁気トンネル接合体１４８と読み出し半導体パターン１２２との間にバッファ絶縁膜１２８を貫通する読み出し下部プラグ１３０が配置される。磁気トンネル接合体１４８は、読み出し下部プラグ１３０を経由して読み出し半導体パターン１２２と電気的に接続する。磁気トンネル接合体１４０は、図２Ａ及び図２Ｂの磁気トンネル接合体ＭＴＪに相当する。
第１の書き込み半導体パターン１２４ａ、第２の書き込み半導体パターン１２４ｂ及びストラッピング半導体パターン１２６上にそれぞれバッファ絶縁膜１２８を貫通する第１の書き込み下部プラグ１３２ａ、第２の書き込み下部プラグ１３２ｂ及び第１のストラッピングプラグ１３４が配置される。第１の書き込み下部プラグ１３２ａ、第２の書き込み下部プラグ１３２ｂ及び第１のストラッピングプラグ１３４は、それぞれ第１の書き込み半導体パターン１２４ａ、第２の書き込み半導体パターン１２４ｂ及びストラッピング半導体パターン１２６に電気的に接続する。
第２の絶縁膜１５０が磁気トンネル接合体１４８、バッファ絶縁膜１２８及びプラグ１３２ａ、１３０、１３２ｂ、１３４を覆う。第１の書き込み半導体パターン１２４ａ上に第２の絶縁膜１５０を貫通する第１の書き込み導電体１５４ａが配置され、第２の書き込み半導体パターン１２４ｂ上に第２の絶縁膜１４０を貫通する第２の書き込み導電体１５４ｂが配置される。第１及び第２の書き込み導電体１５４ａ、１５４ｂは、それぞれ第１及び第２の書き込み半導体パターン１２４ａ、１２４ｂに電気的に接続する。第１及び第２の書き込み導電体１５４ａ、１５４ｂは、それぞれ第１及び第２の書き込み下部プラグ１３２ａ、１３２ｂに接続されて第１及び第２の書き込み半導体パターン１２４ａ、１２４ｂに電気的に接続できる。第１及び第２の書き込み導電体１５４ａ、１５４ｂは、磁気トンネル接合体１４８両側にそれぞれ配置される。第１及び第２の書き込み導電体１５４ａ、１５４ｂは、磁気トンネル接合体１４８と横に離隔されている。第１及び第２の書き込み導電体１５４ａ、１５４ｂは第２の絶縁膜１５０を貫通するコンタクトプラグ形態でありうる。
第１及び第２の書き込み導電体１５４ａ、１５４ｂは、それぞれ図２Ａ及び図２Ｂの第１及び第２の書き込み導電体ＷＥ１、ＷＥ２に相当する。すなわち、第１の書き込み導電体１５４ａは第１のプログラム動作時に磁気トンネル接合体１４８に第１の方向の磁気場を供給し、第２の書き込み導電体１５４ｂは第２のプログラム動作時に磁気トンネル接合体１４８に第２の方向の磁気場を供給する。第１及び第２の方向は互いに逆方向である。第１のプログラム動作時に第１の書き込みダイオードに順方向電圧を印加して、第１の書き込み導電体１５４ａを通じて第１の書き込み電流を流し、第２のプログラム動作時に第２の書き込みダイオードに順方向電圧を印加して前記第２の書き込み導電体１５４ｂを通じて第２の書き込み電流を流す。
ストラッピング半導体パターン１２６上に第２の絶縁膜１５０を貫通する第２のストラッピングプラグ１５６が配置される。第２のストラッピングプラグ１５６は、第１のストラッピングプラグ１３４及びストラッピング半導体パターン１２６を経由して共通ライン１０６と電気的に接続される。ストラッピング半導体パターン１２６は省略されてもよい。この場合に、第１のストラッピングプラグ１３４が下に延長されて第１の絶縁膜１０８を貫通して共通ライン１０６に直接接触されうる。ストラッピング半導体パターン１２６とバッファ絶縁膜１２８が省略される場合、第１のストラッピングプラグ１３４は、第１の絶縁膜１０８のみを貫通して共通ライン１０６に接触されうる。これとは違って、第１のストラッピングプラグ１３４が省略されて第２のストラッピングプラグ１５６が直接ストラッピング半導体パターン１２６に接触するか、或いは共通ライン１０６に直接接触してもよい。
磁気トンネル接合体１４８上に第２の絶縁膜１５０を貫通して磁気トンネル接合体１４８の上部面に接続する読み出し上部プラグ１５２が配置される。
バッファ絶縁膜１２８及びバッファ絶縁膜１２８のプラグ１３２ａ、１３０、１３２ｂ、１３４は省略できる。この場合に、磁気トンネル接合体１４８は、読み出し半導体パターン１２２の上部面に直接接続され、第１及び第２の書き込み導電体１５４ａ、１５４ｂは、それぞれ第１及び第２の書き込み半導体パターン１２４ａ、１２４ｂの上部面に直接接続される。また、第２のストラッピングプラグ１５６はストラッピング半導体パターン１２６の上部面に直接接触される。
一方、バッファ絶縁膜１２８が省略され、第１の絶縁膜１０８が図１６Ａ及び図１６Ｂの参照符号１０８’のように半導体パターン１２４ａ、１２２、１２４ｂ、１２６の上部面を覆ってもよい。この場合に、図１６Ａ及び図１６Ｂに示すように、第１の書き込み下部プラグ１３２ａ、読み出し下部プラグ１３０、第２の書き込み下部プラグ１３２ｂ及び第１のストラッピングプラグ１３４は、半導体パターン１２４ａ、１２２、１２４ｂ、１２６を覆う第１の絶縁膜（図１６Ａの参照符号１０８’）を貫通する。この場合に、素子分離膜１０４は、図１６Ｂの参照符号１０４’のように上に伸張されて半導体パターン１２４ａ、１２２、１２４ｂ、１２６の一部側壁を覆うことができる。
磁気トンネル接合体１４８は、磁化方向が一方向に固定された第１の磁性層１４０、磁化方向の変更が可能な第２の磁性層１４４、及び第１及び第２の磁性層１４０、１４４の間に介在されたトンネルバリヤ層１４２を含む。第１の磁性層１４０は、ピンニング層１３８及びピンド層１３９を含むことができる。ピンニング層１３８は、ピンド層１３９の磁化方向を一方向を固定させ、ピンド層１３９はトンネルバリヤ層１４２と接触する。第１の磁性層１４０は、第１及び第２の方向のうちに選択された一つの方向に固定されることが好ましい。第２の磁性層１４４の磁化方向は、第１のプログラム動作時に第１の書き込み導電体１５４ａによって発生した第１の方向の磁気場によって第１の方向に配列される。また、第２の磁性層１４４の磁化方向は、第２のプログラム動作時に第２の書き込み導電体１５４ｂによって発生した第２の方向の磁気場によって第２の方向に配列される。これに加えて、第２の磁性層１４４は、読み取り動作又は／及び待機動作時に第１のプログラム動作によって配列された磁化方向又は第２のプログラム動作によって配列された磁化方向をそのまま維持することが好ましい。
ピンド層１３８は、反強磁性体として形成できる。例えば、ピンド層１３８は、マンガン鉄（ＦｅＭｎ）、マンガンイリジウム（ＩｒＭｎ）、マンガン白金（ＰｔＭｎ）、酸化マンガン（ＭｎＯ）、硫化マンガン（ＭｎＳ）、テルルマンガン（ＭｎＴｅ）、フッ化マンガン（ＭｎＦ２）、フッ化鉄（ＦｅＦ２）、塩化鉄（ＦｅＣｌ２）、酸化鉄（ＦｅＯ）、塩化コバルト（ＣｏＣｌ２）、酸化コバルト（ＣｏＯ）、塩化ニッケル（ＮｉＣｌ２）、酸化ニッケル（ＮｉＯ）及びクロム（Ｃｒ）からなるグループから選択される少なくとも一つで形成できる。ピンニング層１３９及び第２の磁性層１４０は、反強磁性体として形成できる。例えば、ピンニング層１３８及び第２の磁性層１４０は、鉄、ニッケル及びコバルトからなるグループから選択された少なくとも一つを含む反強磁性体（例、鉄コバルト（ＣｏＦｅ）、鉄ニッケル（ＮｉＦｅ）又は硼素化鉄コバルト（ＣｏＦｅＢ）など）で形成できる。ピンニング層１３８及び第２の磁性層１４０は、互いに同一な強磁性体として形成できる。これとは違って、ピンニング層１３８及び第２の磁性層１４０は、相異なる強磁性体として形成できる。トンネルバリヤ層１４２は酸化アルミニウム又は酸化マグネシウムなどに形成できる。
磁気トンネル接合体１４８は、下部電極１３６及び上部電極１４６をさらに含むことができる。下部及び上部電極１３６、１４６は、反応性が低い導電物質、例えば窒化チタン又は窒化タンタルなどの導電性金属窒化物として形成できる。下部電極１３６は、読み出し下部プラグ１３０又は読み出し半導体パターン１２２と接触し、上部電極１４６は読み出し上部プラグ１５２と接触できる。
図示のように、第１の磁性層１４０は、下部電極１３６と接触し、第２の磁性層１４４が上部電極１４６と接触されうる。すなわち、基板１００上に下部電極１３６、ピンニング層１３８、ピンド層１３９、トンネルバリヤ層１４２、第２の磁性層１４４及び上部電極１４６が順次に積層できる。これとは違って、第２の磁性層１４４が下部電極１３６と接触し、第１の磁性層１４０が上部電極１４６と接触してもよい。すなわち、基板１００上に下部電極１３６、第２の磁性層１４４、トンネルバリヤ層１４２、ピンド層１３９、ピンニング層１３８及び上部電極１４６が順次に積層されてもよい。
続けて、図４、図５、図６及び図７を参照すれば、第２の絶縁膜１５０上に共通ライン１０６を横切る読み出しライン１５８が配置される。読み出しライン１５８は、読み出し上部プラグ１５２と接続して磁気トンネル接合体１４８に電気的に接続される。読み出しライン１５８は、列方向に配列された複数の磁気トンネル接合体１４８に接続できる。読み出しライン１５８は、図２Ａ及び図２Ｂの読み出しライン（ＲＤ）に該当する。読み出しライン１５８は導電体として形成される。例えば、読み出しライン１５８はタングステン、アルミニウム又は銅のような金属を含むことができる。
第２の絶縁膜１５０上に第１及び第２の書き込み導電体１５４ａ、１５４ｂにそれぞれ接続される第１及び第２の書き込みランディングパターン１６０ａ、１６０ｂが配置できる。第１及び第２の書き込みランディングパターン１６０ａ、１６０ｂは、読み出しライン１５８両側にそれぞれ離隔されて配置される。第１及び第２の書き込みランディングパターン１６０ａ、１６０ｂは、読み出しライン１５８と同一な物質として形成できる。第２の絶縁膜１５０上に第２のストラッピングプラグ１５６に接続される第１のストラッピングランディングパターン１６２が配置できる。第１のストラッピングランディングパターン１６２も読み出しライン１５８と同一な物質として形成できる。
第３の絶縁膜１６４が読み出しライン１５８、第２の絶縁膜１５０及びランディングパターン１６０ａ、１６０ｂ、１６２を覆う。第３の絶縁膜１６４上に第１及び第２の書き込みライン１７０ａ、１７０ｂが配置される。第１及び第２の書き込みライン１７０ａ、１７０ｂは、共通ライン１０６を並んで横切る。第１及び第２の書き込みライン１７０ａ、１７０ｂは、読み出しライン１５８の両側にそれぞれ設けられ、読み出しライン１５８と平行に配置される。第１及び第２の書き込みライン１７０ａ、１７０ｂは、それぞれ図２Ａ及び図２Ｂの第１及び第２の書き込みラインＷＬ１、ＷＬ２に相当する。
第１の書き込みライン１７０ａは、第３の絶縁膜１６４を貫通して第１の書き込みランディングパターン１６０ａに接続される第１の書き込み上部プラグ１６６ａに接続される。すなわち、第１の書き込みライン１７０ａは、第１の書き込み上部プラグ１６６ａ及び第１の書き込みランディングパターン１６０ａを経由して第１の書き込み導電体１５４ａに電気的に接続される。第２の書き込みライン１７０ｂは、第３の絶縁膜１６４を貫通して第２の書き込みランディングパターン１６０ｂに接続される第２の書き込み上部プラグ１６６ｂに接続される。すなわち、第２の書き込みライン１７０ｂは、第２の書き込み上部プラグ１６６ｂ及び第２の書き込みランディングパターン１６０ｂを経由して第２の書き込み導電体１５４ｂに電気的に接続される。第１の書き込みライン１７０ａは、列方向に配列された複数の第１の書き込み導電体１５４ａと電気的に接続され、第２の書き込みライン１７０ｂは列方向に配列された複数の第２の書き込み導電体１５４ｂと電気的に接続される。第１及び第２の書き込みライン１７０ａ、１７０ｂは導電体として形成される。例えば、第１及び第２の書き込みライン１７０ａ、１７０ｂはタングステン、アルミニウム又は銅のような金属を含むことができる。
第１及び第２の書き込みライン１７０ａ、１７０ｂは、読み出しライン１５８を覆う第３の絶縁膜１６４上に設けられることによって、読み出しライン１５８に比べて高く設けられる。これにより、第１及び第２の書き込みライン１７０ａ、１７０ｂを共有する磁気記憶セルの磁気トンネル接合体１４８から遠く離隔される。その結果、プログラム動作時に第１及び第２の書き込みライン１７０ａ、１７０ｂによって発生する磁気場が非選択されたセルの磁気トンネル接合体１４８に影響を与えることを防止できる。
第１のストラッピングランディングパターン１６２上に第３の絶縁膜１６４を貫通して第１のストラッピングランディングパターン１６２と接続する第３のストラッピングプラグ１６８が配置できる。第３の絶縁膜１６４上に第３のストラッピングプラグ１６８と接続する第２のストラッピングランディングパターン１７２が配置できる。第２のストラッピングランディングパターン１７２は、第１及び第２の書き込みライン１７０ａ、１７０ｂと同一な物質として形成できる。
第４の絶縁膜１７４が第３の絶縁膜１６４、書き込みライン１７０ａ、１７０ｂ及び第２のストラッピングランディングパターン１７２を覆う。第４の絶縁膜１７４上に書き込みライン１７０ａ、１７０ｂ及び読み出しライン１５８を横切るストラッピングライン１７８が配置される。ストラッピングライン１７８は、共通ライン１０６上部に配置され、共通ライン１０６と平行する。ストラッピングライン１７８は、第４の絶縁膜１７４を貫通して第２のストラッピングランディングパターン１７２に接続する第４のストラッピングプラグ１７６と接続する。すなわち、ストラッピングライン１７８は、共通ライン１０６と電気的に接続される。ストラッピングライン１７８は、共通ライン１０６に比べて低い比抵抗値を有する導電体として形成することが好ましい。例えば、ストラッピングライン１７８はタングステン、銅又はアルミニウムなどの金属を含むことができる。ストラッピングライン１７８によって共通ライン１０６に読み取り又はプログラム動作のための電圧信号を迅速に供給できる。
共通ライン１０６及び読み出しライン１５８のうちの一つは、ワードラインに相当し、他の一つはビットラインに相当する。すなわち、共通ライン１０６及び読み出しライン１５８のうちの一つは第１の選択デコーダー（図示せず）に連結され、他の一つは第２の選択デコーダー（図示せず）及び感知増幅器（図示せず）に連結されうる。
前述した構造の磁気記憶素子の動作方法は、図２Ａ、図２Ｂ及び図３を参照して説明した動作方法と同一である。
このような磁気記憶素子によれば、第１のプログラム動作時には第１の書き込み導電体１５４ａによって発生する第１の方向の磁気場のみを使用し、第２のプログラム動作時には第２の書き込み導電体１５４ｂによって発生する第２の方向の磁気場のみを使用する。すなわち、該磁気記憶素子は、プログラムのために単一磁気場のみを使用する。これにより、該磁気記憶素子は、従来の精密な整列工程を要求しない。その結果、従来のプログラム撹乱を最小化でき、製造工程マージンを向上させることができる。
また、第１及び第２の書き込み導電体１５４ａ、１５４ｂは、磁気トンネル接合体１４８の両側にコンタクトプラグ形態で配置される。これにより、第１及び第２の書き込み導電体１５４ａ、１５４ｂを通じて流れる第１及び第２の書き込み電流の方向は選択されたセルに関して垂直に供給される。その結果、第１及び第２の書き込み電流によって発生する磁気場のセル選択性が従来に比べて非常に優れて従来のプログラム撹乱をさらに最小化できる。セル選択性は、選択されたセルの磁気トンネル接合体のプログラムのための磁気場に対する非選択のセルの磁気トンネル接合体の自由度を意味する。すなわち、セル選択性が向上されることは、選択されたセルのプログラムのために印加される磁気場が非選択のセルの磁気トンネル接合体に及ぼす影響が減少することを意味する。
これに加えて、磁気記憶素子の各単位セルは、第１及び第２の書き込み導電体１５４ａ、１５４ｂを独立的に含む。すなわち、単位セルは、第１及び第２の書き込み導電体１５４ａ、１５４ｂを共有しない。これにより、各単位セル内に含まれる第１及び第２の書き込み導電体１５４ａ、１５４ｂは、隣接する単位セル内の磁気トンネル接合体１４８から相対的に遠く離隔されている。すなわち、第１のセルの書き込み導電体１５４ａ、１５４ｂと第１のセルの磁気トンネル接合体１４８との間の距離は、第１のセルの書き込み導電体１５４ａ、１５４ｂと、第１のセルに隣接した第２のセルの磁気トンネル接合体１４８との間の距離に比べて短い。結果的に、書き込み導電体１５４ａ、１５４ｂによって発生する磁気場が隣接するセルの磁気トンネル接合体１４８に与える影響を最小化できる。これにより、書き込み導電体１５４ａ、１５４ｂによる磁気場のセル選択性が従来に比べてさらに向上し従来のプログラム撹乱が最小化される。
ひいては、第１及び第２の書き込みライン１７０ａ、１７０ｂは、読み出しライン１５８に比べて高く設けられる。これにより、書き込みライン１７０ａ、１７０ｂは、書き込みライン１７０ａ、１７０ｂを共有する単位セルの磁気トンネル接合体１４８から遠く離隔される。その結果、書き込み電流が供給される書き込みライン１７０ａ、１７０ｂによって発生した磁気場が非選択のセル内の磁気トンネル接合体１４８に与える影響を最小化できる。よって、従来のプログラム撹乱をさらに最小化できる。
図８〜図１３は、本発明の実施形態による磁気記憶素子の形成方法を説明するために図４のＩ−Ｉ’に沿って取られた断面図である。
図８を参照すれば、第１の導電型の基板１００に図４の活性領域１０５を限定する素子分離膜を形成する。この素子分離膜は、トレンチ型素子分離膜として形成できる。第１の導電型の基板１００は、第１の導電型の不純物でドーピングされたウェルを含むことができる。基板１００はシリコン基板でありうる。勿論、基板１００は、例えば、ゲルマニウム基板又はシリコン−ゲルマニウム基板であってもよい。
活性領域に第２の導電型の不純物を注入して共通ライン１０６を形成する。共通ライン１０６はライン形態で形成される。素子分離膜を形成した後に、共通ライン１０６を形成できる。これとは違って、第１の導電型の基板１００内に第２の導電型の不純物ドーピング層を形成し、第２の導電型の不純物ドーピング層及び基板１００を連続的にパターニングしてトレンチを形成した後に、トレンチを充填する素子分離膜を形成できる。この時、パターニングされた第２の導電型の不純物ドーピング層は前記共通ライン１０６に相当する。
基板１００全面上に第１の絶縁膜１０８を形成する。第１の絶縁膜１０８はシリコン酸化膜などに形成できる。第１の絶縁膜１０８をパターニングして読み出し開口部１１０及び読み出し開口部１１０両側にそれぞれ設けられた第１及び第２の書き込み開口部１１２ａ、１１２ｂを形成する。第１の書き込み、読み出し及び第２の書き込み開口部１１２ａ、１１０、１１２ｂは互いに離隔されており、共通ライン１０６をそれぞれ露出させる。第１の書き込み、読み出し及び第２の書き込み開口部１１２ａ、１１０、１１２ｂの形成時に、共通ライン１０６のストラッピング領域を露出させるストラッピング開口部１１４を共に形成できる。
図９及び図１０を参照すれば、開口部１１２ａ、１１０、１１２ｂ、１１４内に半導体層１１６を形成する。半導体層１１６は、エピタキシャル成長法で形成することが好ましい。これにより、半導体層１１６は単結晶半導体層として形成できる。
第１の書き込み、読み出し及び第２の書き込み開口部１１２ａ、１１０、１１２ｂ内に設けられた半導体層１１６の下部にそれぞれ第１の書き込みバッファパターン１２０ａ、読み出しバッファパターン１１８及び第２の書き込みバッファパターン１２０ｂを形成する。バッファパターン１２０ａ、１１８、１２０ｂは、第２の導電型の不純物でドーピングさせる。バッファパターン１２０ａ、１１８、１２０ｂの不純物濃度は、共通ライン１０６の不純物濃度に比べて低いことが好ましい。第２の書き込み、読み出し及び第２の書き込み開口部１１２ａ、１１０、１１２ｂ内の半導体層１１６の上部にそれぞれ第１の書き込み半導体パターン１２４ａ、読み出し半導体パターン１２２及び第２の書き込み半導体パターン１２４ｂを形成する。半導体パターン１２４ａ、１２２、１２４ｂは第１の導電型の不純物でドーピングさせる。
バッファパターン１２０ａ、１１８、１２０ｂは、第２の導電型の不純物イオンを半導体層１１６の下部に選択的に注入して形成し、半導体パターン１２４ａ、１２２、１２４ｂは第１の導電型の不純物イオンを半導体層１１６の上部に選択的に注入して形成できる。
これとは異なる方法で、前記バッファパターン１２０ａ、１１８、１２０ｂ及び半導体パターン１２４ａ、１２２、１２４ｂを形成してもよい。これを具体的に説明する。先ず、半導体層１１６をエピタキシャル成長法で形成するとき、第２の導電型の不純物をインサイチュウでドーピングする。この時、第２の導電型の不純物濃度は共通ライン１０６の不純物濃度に比べて低く調節する。以後に、半導体層１１６の上部に第１の導電型の不純物イオンを注入して前記半導体パターン１２４ａ、１２２、１２４ｂを形成する。ここで、半導体パターン１２４ａ、１２２、１２４ｂの下に設けられた半導体層１１６の下部はバッファパターン１２０ａ、１１８、１２０ｂに相当する。
ストラッピング開口部１１４内に半導体層１１６に第２の導電型の不純物イオンを注入してストラッピング半導体パターン１２６を形成する。ストラッピング半導体パターン１２６の不純物濃度は、共通ライン１０６の不純物濃度に近接する高濃度で形成できる。
第１の導電型及び第２の導電型のうちにいずれか一つはｎ型であり、他の一つはｐ型である。
図１１を参照すれば、基板１００全面上にバッファ絶縁膜１２８を形成する。バッファ絶縁膜１２８は、シリコン酸化膜などに形成できる。バッファ絶縁膜１２８を貫通して第１の書き込み下部プラグ１３２ａ、読み出し下部プラグ１３０、第２の書き込み下部プラグ１３２ｂ及び第１のストラッピングプラグ１３４を形成する。読み出し下部プラグ１３０は、読み出し半導体パターン１２２に接続し、第１及び第２の書き込み下部プラグ１３２ａ、１３２ｂは、それぞれ第１及び第２の書き込み半導体パターン１２４ａ、１２４ｂに接続し、第１のストラッピングプラグ１３４はストラッピング半導体パターン１２６に接続する。
プラグ１３２ａ、１３０、１３２ｂ、１３４は導電体として形成される。例えば、プラグ１３２ａ、１３０、１３２ｂ、１３４はタングステン、銅又はアルミニウムなどのような金属、窒化チタン又は窒化タンタルなどのような導電性金属窒化物、又は金属シリサイドのうちに選択された少なくとも一つを含むように形成できる。特に、コンタクト抵抗を減少させるために、プラグ１３２ａ、１３０、１３２ｂ、１３４は、半導体パターン１２４ａ、１２２、１２４ｂ、１２６と接触する金属シリサイドを含むことができる。
バッファ絶縁膜１２８上に磁気トンネル接合体１４８を形成する。磁気トンネル接合体１４８は、読み出し半導体パターン１２２上部に形成されて、読み出し下部プラグ１３０と接続する。磁気トンネル接合体１４８は、読み出し半導体パターン１２２と電気的に接続される。
磁気トンネル接合体１４８は、順次に積層された下部電極１３６、第１の磁性層１４０、トンネルバリヤ層１４２、第２の磁性層１４４及び上部電極１４６を含むことができる。第１の磁性層１４０は、順次に積層されたピンニング層１３８及びピンド層１３９を含む。これとは違って、磁気トンネル接合体１４８は、第１及び第２の磁性層１４０、１４４の位置が変更されてもよい。すなわち、磁気トンネル接合体１４８は、順次に積層された下部電極１３６、第２の磁性層１４４、トンネルバリヤ層１４２、第１の磁性層１４０及び上部電極１４６を含むことができる。この場合に、第１の磁性層１４０は順次に積層されたピンド層１３９及びピンニング層１３８を含む。
下部電極１３６、第１の磁性層１４０、トンネルバリヤ層１４２、第２の磁性層１４４、及び上部電極１４６の特性及びこれを形成する物質は図４、図５、図６及び図７を参照して説明したことと同じである。
バッファ絶縁膜１２８及びプラグ１３２ａ、１３０、１３２ｂ、１３４を形成する段階は省略できる。この場合に、磁気トンネル接合体１４８は、読み出し半導体パターン１２２上に直接接触する。ここで、下部電極１３６は、読み出し半導体パターン１２２と接触する金属シリサイドをさらに含むことができる。
図１２を参照すれば、基板１００全面上に第２の絶縁膜１５０を形成する。第２の絶縁膜１５０は、シリコン酸化膜などに形成できる。第２の絶縁膜１５０を貫通する第１の書き込み導電体１５４ａ、読み出し上部プラグ１５２、第２の書き込み導電体１５４ｂ及び第２のストラッピングプラグ１５６を形成する。
第１及び第２の書き込み導電体１５４ａ、１５４ｂは、磁気トンネル接合体１４８両側にそれぞれ配置される。第１及び第２の書き込み導電体１５４ａ、１５４ｂはそれぞれ第１及び第２の書き込み下部プラグ１３２ａ、１３２ｂ上に接続されて第１及び第２の書き込み半導体パターン１２４ａ、１２４ｂにそれぞれ電気的に接続される。書き込み導電体１５４ａ、１５４ｂはコンタクトプラグ形態で形成される。読み出し上部プラグ１５２は、磁気トンネル接合体１４８の上部面に接続される。第２のストラッピングプラグ１５６は、第１のストラッピングプラグ１３４に接続されて共通ライン１０６に電気的に接続される。
第１及び第２の書き込み導電体１５４ａ、１５４ｂはタングステン、銅又はアルミニウムなどのような金属、窒化チタン又は窒化タンタルなどのような導電性金属窒化膜又は金属シリサイドのうちに選択された少なくとも一つを含むように形成する。読み出し上部プラグ１５２及び第２のストラッピングプラグ１５６は、書き込み導電体１５４ａ、１５４ｂと同一な物質として形成できる。
バッファ絶縁膜１２８及びバッファ絶縁膜１２８内のプラグ１３２ａ、１３０、１３２ｂ、１３４が省略される場合、第１の書き込み導電体１５４ａ、第２の書き込み導電体１５４ｂ及び第２のストラッピングプラグ１５６は、それぞれ第１の書き込み半導体パターン１２４ａ、第２の書き込み半導体パターン１２４ｂ及びストラッピング半導体パターン１２６に直接接触できる。この場合に、第１の書き込み及び第２の書き込み導電体１５４ａ、１５４ｂと第２のストラッピングプラグ１５６は、半導体パターン１２４ａ、１２４ｂ、１２６と接触する金属シリサイドを含むことができる。
第２の絶縁膜１５０上に第１のライン導電膜を形成し、第１のライン導電膜をパターニングして磁気トンネル接合体１４８の上部に共通ライン１０６を横切る読み出しライン１５８を形成する。読み出しライン１５８は、読み出し上部プラグ１５２と接続して磁気トンネル接合体１４８と電気的に接続する。読み出しライン１５８はタングステン、銅又はアルミニウムなどのような金属、窒化チタン又は窒化タンタルなどのような導電性金属窒化物又は金属シリサイドのうちに選択された少なくとも一つで形成できる。
第１のライン導電膜をパターニングする工程時に、第１及び第２の書き込み導電体１５４ａ、１５４ｂ上にそれぞれ配置された第１及び第２の書き込みランディングパターン１６０ａ、１６０ｂがさらに形成できる。これに加えて、第１のライン導電膜をパターニングする工程時に、第２のストラッピングプラグ１５６上に形成された第１のストラッピングランディングパターン１６２がさらに形成されてもよい。ランディングパターン１６０ａ、１６０ｂ、１６２は、第１のライン導電膜の一部分に形成されて読み出しライン１５８と同一な物質として形成される。
図１３を参照すれば、基板１００上に第３の絶縁膜１６４を形成する。第３の絶縁膜１６４は、シリコン酸化膜などに形成できる。第３の絶縁膜１６４の上部面は平坦化できる。
第３の絶縁膜１６４を貫通して第１の書き込み、第２の書き込み及び第１のストラッピングランディングパターン１６０ａ、１６０ｂ、１６２にそれぞれ接続する第１の書き込み上部プラグ１６６ａ、第２の書き込み上部プラグ１６６ｂ及び第３のストラッピングプラグ１６８を形成する。プラグ１６６ａ、１６６ｂ、１６８はタングステン、銅又はアルミニウムなどのような金属又は窒化チタン又は窒化タンタルなどのような導電性金属窒化物のうちに選択された少なくとも一つで形成できる。
第３の絶縁膜１６４上に第２のライン導電膜を形成し、第２のライン導電膜をパターニングして共通ライン１０６を並んで横切り、第１及び第２の書き込み上部プラグ１６６ａ、１６６ｂにそれぞれ接続する第１及び第２の書き込みライン１７０ａ、１７０ｂを形成する。第２のライン導電膜をパターニングする工程時に第３のストラッピングプラグ１６８と接続する第２のストラッピングランディングパターン１７２をさらに形成できる。第２のストラッピングランディングパターン１７２は、第２のライン導電膜の一部として書き込みライン１７０ａ、１７０ｂと同一な物質として形成される。書き込みライン１７０ａ、１７０ｂはタングステン、銅又はアルミニムなどのような金属及び窒化チタン又は窒化タンタルなどのような導電性金属窒化物のうちから選択される少なくとも一つで形成できる。
基板１００全面を覆う第４の絶縁膜１７４を形成する。第４の絶縁膜１７４の上部面は平坦化できる。第４の絶縁膜１７４は、シリコン酸化膜などに形成できる。第４の絶縁膜１７４を貫通して第２のストラッピングランディングパターン１７２に接続する第４のストラッピングプラグ１７６を形成する。第４のストラッピングプラグ１７４は、導電物質、例えば金属又は／及び導電性金属窒化物などを含むことができる。
第４の絶縁膜１７４上に図４、図５、図６及び図７のストラッピングライン１７８を形成する。ストラッピングライン１７８は、金属又は／及び導電性金属窒化物などを含んで形成できる。これで、図４、図５、図６及び図７に示す磁気記憶素子を実現できる。
一方、半導体パターン１２４ａ、１２２、１２４ｂを含むダイオードは、他の方法で形成してもよい。これを図面を参照して説明する。
図１４Ａ〜図１６Ｂは、本発明の実施形態による磁気記憶素子のダイオードを形成する他の方法を説明するために図４のＩ−Ｉ’に沿って取られた断面図であり、図１４Ｂ〜図１６Ｂは本発明の実施形態による磁気記憶素子のダイオードを形成する他の方法を説明するために図４のＩＩ−ＩＩ’に沿って取られた断面図である。
図１４Ａ及び図１４Ｂを参照すれば、第１の導電型の基板１００に第２の導電型の不純物イオンを注入して基板１００の所定深さに第１のドーピング層２０１を形成する。基板１００に第２の導電型の不純物イオンを注入して前記第１のドーピング層２０１上に第２のドーピング層２０２を形成する。第２のドーピング層２０２の不純物濃度は、第１のドーピング層２０１の不純物濃度に比べて低いことが好ましい。
基板１００に第１の導電型の不純物イオンを注入して第２のドーピング層２０２上に第３のドーピング層２０３を形成する。図４、図５、図６及び図７を参照して説明したストラッピング領域を含む所定領域に第２の導電型の不純物イオンを選択的に注入して第４のドーピング層２０４を形成する。第３のドーピング２０３を形成するための第１の導電型の不純物イオンは、第４のドーピング層２０４が形成する領域に注入されないことができる。第４のドーピング層２０４は、第１のドーピング層２０１上に設けられる。第４のドーピング層２０４は、ストラッピング領域及びストラッピング領域の両側の素子分離膜が形成される領域を含んで形成できる。第３のドーピング層２０３及び第４のドーピング層２０４の上部面は、基板１００の上部面と同一できる。
図１５Ａ及び図１５Ｂを参照すれば、第４、第３、第２及び第１のドーピング層２０４、２０３、２０２、２０１及び基板１００を連続的にパターニングして図４の活性領域１０５を限定するトレンチ１０３及び活性領域内の共通ライン１０６を形成する。共通ライン１０６は、第１のドーピング層２０１の一部に形成される。
活性領域１０５には、順次に積層されたパターニングされた共通ライン１０６、パターニングされた第２のドーピング層２０２ａ及びパターニングされた第３のドーピング層２０３ａが配置される。パターニングされた第２のドーピング層２０２ａ及び第３のドーピング層２０３ａはライン形態で形成される。ストラッピング領域を含んだ共通ライン１０６の所定領域上には、パターニングされた第４のドーピング層２０４ａが配置される。
トレンチ１０３を充填する素子分離膜１０４’を形成する。素子分離膜１０４’を共通ライン１０６の両側面及びパターニングされたドーピング層２０２ａ、２０３ａ、２０４ａの両側面を覆うことができる。素子分離膜１０４’は、それの上部面をリセスする工程を追加して図６及び図７の素子分離膜１０４の形態で形成されてもよい。
図１６Ａ及び図１６Ｂを参照すれば、パターニングされた第３及び第２のドーピング層２０３ａ、２０２ａと、パターニングされた第４のドーピング層２０４ａをパターニングしてバッファパターン１２０ａ、１１８、１２０ｂ及び半導体パターン１２４ａ、１２２、１２４ｂ、１２６を形成する。
共通ライン１０６上に第１の書き込みバッファパターン１２０ａ、読み出しバッファパターン１１８及び第２の書き込みバッファパターン１２０ｂが順序通り横に離隔されて配置され、第１の書き込み、読み出し及び第２の書き込みバッファパターン１２０ａ、１１８、１２０ｂ上にそれぞれ第１の書き込み、読み出し及び第２の書き込み半導体パターン１２４ａ、１２２、１２４ｂが配置される。ストラッピング領域上にストラッピング半導体パターン１２６が配置される。第１の書き込み、読み出し及び第２の書き込みバッファパターン１２０ａ、１１８、１２０ｂは、パターニングされた第２のドーピング層２０２ａの一部に形成され、第１の書き込み、読み出し及び第２の書き込み半導体パターン１２４ａ、１２２、１２４ｂは、パターニングされた第３のドーピング層２０３ａの一部に形成される。ストラッピング半導体パターン１２６は、パターニングされた第４のドーピング層２０４ａの一部に形成される。
基板１００全面上に第１の絶縁膜１０８’を形成する。第１の絶縁膜１０８’は、半導体パターン１２４ａ、１２２、１２４ｂ、１２６を覆う。第１の絶縁膜１０８’を貫通する第１の書き込み、読み出し、第２の書き込み及びストラッピング半導体パターン１２４ａ、１２２、１２４ｂ、１２６にそれぞれ接続する第１の書き込み下部プラグ１３２ａ、読み出し下部プラグ１３０、第２の書き込み下部プラグ１３２ｂ及び第１のストラッピングプラグ１３４を形成する。第１の絶縁膜１０８’上に読み出し下部プラグ１３０と接続する磁気トンネル接合体１４８を形成する。以後の工程は、図１２及び図１３を参照して説明した方法と同一に遂行できる。
一方、第１の絶縁膜１０８’を半導体パターン１２４ａ、１２２、１２４ｂ、１２６が露出されるときまで平坦化させて図１０の絶縁膜１０８を形成してもよい。この場合の後続工程は、図１１、図１２及び図１３を参照して説明した方法と同一に遂行できる。
従来の磁気記憶素子を示す断面図である。 本発明の実施形態による磁気記憶素子の単位セルを示す等価回路図である。 本発明の実施形態による磁気記憶素子の単位セルの変形例を示す等価回路図である。 図２Ａの磁気記憶セルで構成されたセルアレイを示す等価回路図である。 本発明の実施形態による磁気記憶素子を示す平面図である。 図４のＩ−Ｉ’に沿って取られた断面図である。 図４のＩＩ−ＩＩ’に沿って取られた断面図である。 図４のＩＩＩ−ＩＩＩ’に沿って取られた断面図である。 本発明の実施形態による磁気記憶素子の形成方法を説明するために図４のＩ−Ｉ’に沿って取られた断面図である。 本発明の実施形態による磁気記憶素子の形成方法を説明するために図４のＩ−Ｉ’に沿って取られた断面図である。 本発明の実施形態による磁気記憶素子の形成方法を説明するために図４のＩ−Ｉ’に沿って取られた断面図である。 本発明の実施形態による磁気記憶素子の形成方法を説明するために図４のＩ−Ｉ’に沿って取られた断面図である。 本発明の実施形態による磁気記憶素子の形成方法を説明するために図４のＩ−Ｉ’に沿って取られた断面図である。 本発明の実施形態による磁気記憶素子の形成方法を説明するために図４のＩ−Ｉ’に沿って取られた断面図である。 本発明の実施形態による磁気記憶素子のダイオードを形成する他の方法を説明するために図４のＩ−Ｉ’に沿って取られた断面図である。 本発明の実施形態による磁気記憶素子のダイオードを形成する他の方法を説明するために図４のＩＩ−ＩＩ’に沿って取られた断面図である。 本発明の実施形態による磁気記憶素子のダイオードを形成する他の方法を説明するために図４のＩ−Ｉ’に沿って取られた断面図である。 本発明の実施形態による磁気記憶素子のダイオードを形成する他の方法を説明するために図４のＩＩ−ＩＩ’に沿って取られた断面図である。 本発明の実施形態による磁気記憶素子のダイオードを形成する他の方法を説明するために図４のＩ−Ｉ’に沿って取られた断面図である。 本発明の実施形態による磁気記憶素子のダイオードを形成する他の方法を説明するために図４のＩＩ−ＩＩ’に沿って取られた断面図である。
符号の説明
ＣＬ 共通ライン
ＭＴＪ 磁気トンネル接合体
ＦＭ 第２の磁性層
ＰＭ 第１の磁性層
ＲＤ 読み出しダイオード
ＲＬ 読み出しライン
ＴＢ トンネルバリヤ層
ＷＤ１、ＷＤ２ 第１及び第２の書き込みダイオード
ＷＥ１、ＷＥ２ 第１及び第２の書き込み導電体
ＷＬ１、ＷＬ２ 第１及び第２の書き込みライン

Claims (29)

  1. 共通ラインと、
    前記共通ラインに順次に並列に接続された第１の書き込みダイオード、読み出しダイオード及び第２の書き込みダイオードと、
    前記読み出しダイオードに接続された磁気トンネル接合体と、
    前記磁気トンネル接合体の両側にそれぞれ設けられ、前記第１及び第２の書き込みダイオードにそれぞれ接続された第１の書き込み導電体及び第２の書き込み導電体と、
    前記第１の書き込み導電体、磁気トンネル接合体及び第２の書き込み導電体にそれぞれ接続された第１の書き込みライン、読み出しライン及び第２の書き込みラインと、を含み、
    前記第１の書き込み導電体と前記第２の書き込み導電体と前記磁気トンネル接合体とは単一のセルを構成し、
    前記第１の書き込み導電体と前記第２の書き込み導電体とは、前記磁気トンネル接合体に互いに逆方向の磁気場を印加する
    ことを特徴とする磁気記憶素子。
  2. 第１のプログラム動作時に前記第１の書き込み導電体は前記磁気トンネル接合体に第１の方向の磁気場を印加し、第２のプログラム動作時に前記第２の書き込み導電体は前記磁気トンネル接合体に第２の方向の磁気場を印加し、前記第１及び第２の方向は互いに逆方向である
    ことを特徴とする請求項１に記載の磁気記憶素子。
  3. 前記磁気トンネル接合体は、磁化方向が一方向に固定された第１の磁性層、磁化方向の変更が可能な第２の磁性層、及び前記第１及び第２の磁性層の間に介在されたトンネルバリヤ層を含み、
    前記第１の磁性層は、前記第１及び第２の方向のうちに選択された一つの方向に固定され、前記第２の磁性層の磁化方向は前記第１の方向の磁気場又は第２の方向の磁気場によって前記第１の方向又は第２の方向に配列される
    ことを特徴とする請求項２に記載の磁気記憶素子。
  4. 前記第１の書き込み、読み出し及び第２の書き込みダイオードの順方向出力端子は前記共通ラインに接続され、
    前記第１の書き込み、読み出し及び第２の書き込みダイオードの順方向入力端子は、それぞれ前記第１の書き込み導電体、磁気トンネル接合体及び第２の書き込み導電体に接続された
    ことを特徴とする請求項１乃至請求項３のいずれか一つの項に記載の磁気記憶素子。
  5. 前記第１の書き込み、読み出し及び第２の書き込みダイオードの順方向入力端子は前記共通ラインに接続され、
    前記第１の書き込み、読み出し及び第２の書き込みダイオードの順方向出力端子は、それぞれ前記第１の書き込み導電体、磁気トンネル接合体及び第２の書き込み導電体に接続された
    ことを特徴とする請求項１乃至請求項３のいずれか一つの項に記載の磁気記憶素子。
  6. 前記共通ライン及び前記読み出しラインのうちにいずれか一つは、ワードラインであり、他の一つはビットラインである
    ことを特徴とする請求項１乃至請求項３のうちにいずれか一つの項に記載の磁気記憶素子。
  7. 第１の導電型の基板に配置されて活性領域を限定する素子分離膜と、
    前記活性領域内に形成され、第２の導電型の不純物でドーピングされた共通ラインと、
    前記共通ライン上に互いに離隔されて順次に配置された第１の導電型の第１の書き込み半導体パターン、読み出し半導体パターン及び第２の書き込み半導体パターンと、
    前記読み出し半導体パターン上に配置されて電気的に接続された磁気トンネル接合体と、
    前記磁気トンネル接合体両側の前記第１及び第２の書き込み半導体パターン上にそれぞれ配置され、前記第１及び第２の書き込み半導体パターンにそれぞれ電気的に接続された第１の書き込み導電体及び第２の書き込み導電体と、
    前記磁気トンネル接合体上に配置されて電気的に接続された読み出しラインと、
    前記第１の書き込み導電体及び第２の書き込み導電体上にそれぞれ配置されて電気的に接続された第１の書き込みライン及び第２の書き込みラインと、を含み、
    前記第１の書き込み導電体と前記第２の書き込み導電体と前記磁気トンネル接合体とは単一のセルを構成し、
    前記第１の書き込み導電体と前記第２の書き込み導電体とは、前記磁気トンネル接合体に互いに逆方向の磁気場を印加する
    ことを特徴とする磁気記憶素子。
  8. 第１のプログラム動作時に前記第１の書き込み導電体は前記磁気トンネル接合体に第１の方向の磁気場を印加し、第２のプログラム動作時に前記第２の書き込み導電体は前記磁気トンネル接合体に第２の方向の磁気場を印加し、前記第１及び第２の方向は互いに逆方向である
    ことを特徴とする請求項７に記載の磁気記憶素子。
  9. 前記磁気トンネル接合体は、
    磁化方向が一方向に固定されている第１の磁性層と、
    磁化方向の変更が可能な第２の磁性層と、
    前記第１及び第２の磁性層の間に介在されたトンネルバリヤ層とを含み、
    前記第１の磁性層は、前記第１及び第２の方向のうちに選択された一つの方向に固定され、前記第２の磁性層の磁化方向は前記第１の方向の磁気場又は第２の方向の磁気場によって前記第１の方向又は第２の方向に配列される
    ことを特徴とする請求項８に記載の磁気記憶素子。
  10. 前記共通ラインと前記読み出しラインのうちの一つはワードラインであり、他の一つはビットラインである
    ことを特徴とする請求項７に記載の磁気記憶素子。
  11. 前記第１の導電型及び第２の導電型のうちの一つはｎ型であり、他の一つはｐ型である
    ことを特徴とする請求項７に記載の磁気記憶素子。
  12. 前記第１の書き込み半導体パターンと前記共通ラインとの間に介在された第１の書き込みバッファパターンと、
    前記読み出し半導体パターンと前記共通ラインとの間に介在された読み出しバッファパターンと、
    前記第２の書き込み半導体パターンと前記共通ラインとの間に介在された第２の書き込みバッファパターンとをさらに含み、
    前記第１の書き込み、読み出し及び第２の書き込みバッファパターンは、第２の導電型の不純物でドーピングされた半導体であり、前記第１の書き込み、読み出し及び第２の書き込みバッファパターンの不純物濃度は前記共通ラインに比べて低い
    ことを特徴とする請求項７に記載の磁気記憶素子。
  13. 前記基板上に形成された第１の絶縁膜と、
    前記第１の絶縁膜、前記第１の書き込み、読み出し及び第２の書き込み半導体パターン、及び前記磁気トンネル接合体を覆う第２の絶縁膜と、
    前記第２の絶縁膜を貫通して前記磁気トンネル接合体の上部面に接続する読み出し上部プラグとをさらに含み、
    前記第１及び第２の書き込み導電体は、前記第２の絶縁膜を貫通するプラグ形態であり、前記読み出しラインは前記第２の絶縁膜上に配置されて前記読み出し上部プラグと接続する
    ことを特徴とする請求項７乃至請求項１２のいずれか一つの項に記載の磁気記憶素子。
  14. 前記第２の絶縁膜及び前記読み出しラインを覆う第３の絶縁膜と、
    前記第３の絶縁膜を貫通して前記第１及び第２の書き込み導電体にそれぞれ電気的に接続された第１及び第２の書き込み上部プラグとをさらに含み、
    前記第１及び第２の書き込みラインは、前記第３の絶縁膜上に配置されて前記第１及び第２の書き込み上部プラグとそれぞれ接続する
    ことを特徴とする請求項１３に記載の磁気記憶素子。
  15. 前記第１の書き込み上部プラグと前記第１の書き込み導電体との間に介在された第１のランディングパターンと、
    前記第２の書き込み上部プラグと前記第２の書き込み導電体との間に介在された第２のランディングパターンとをさらに含む
    ことを特徴とする請求項１４に記載の磁気記憶素子。
  16. 前記第１の絶縁膜は、前記第１の書き込み、読み出し及び第２の書き込み半導体パターン周辺の前記基板を覆い、
    前記第１の書き込み導電体、磁気トンネル接合体及び第２の書き込み導電体は、それぞれ前記第１の書き込み半導体パターンの上部面、読み出し半導体パターンの上部面及び第２の書き込み半導体パターンの上部面と直接接触する
    ことを特徴とする請求項１３に記載の磁気記憶素子。
  17. 前記第１の絶縁膜は、前記第１の書き込み、読み出し及び第２の書き込み半導体パターン周辺の前記基板を覆い、
    前記磁気記憶素子は、
    前記第２の絶縁膜下に設けられて、前記第１の絶縁膜、前記第１の書き込み、読み出し及び第２の書き込み半導体パターンの上部面を覆うバッファ絶縁膜と、
    前記バッファ絶縁膜を貫通して、前記第１の書き込み、読み出し及び第２の書き込み半導体パターンの上部面にそれぞれ接続する第１の書き込み下部プラグ、読み出し下部プラグ及び第２の書き込み下部プラグとをさらに含み、
    前記第１の書き込み導電体、磁気トンネル接合体及び第２の書き込み導電体はそれぞれ前記第１の書き込み下部プラグ、読み出し下部プラグ及び第２の書き込み下部プラグにそれぞれ接続される
    ことを特徴とする請求項１３に記載の磁気記憶素子。
  18. 前記第１の絶縁膜は、前記基板と、前記第１の書き込み、読み出し及び第２の書き込み半導体パターンを覆い、
    前記第１の絶縁膜を貫通して前記第１の書き込み、読み出し及び第２の書き込み半導体パターンの上部面にそれぞれ接続する第１の書き込み下部プラグ、読み出し下部プラグ及び第２の書き込み下部プラグをさらに含み、
    前記第１の書き込み導電体、磁気トンネル接合体及び第２の書き込み導電体はそれぞれ前記第１の書き込み下部プラグ、読み出し下部プラグ及び第２の書き込み下部プラグにそれぞれ接続される
    ことを特徴とする請求項１３に記載の磁気記憶素子。
  19. 前記第１の書き込みライン、読み出しライン及び第２の書き込みラインの上部を横切り、前記共通ラインと電気的に接続されたストラッピングラインをさらに含む
    ことを特徴とする請求項７乃至請求項１２のいずれか一つの項に記載の磁気記憶素子。
  20. 第１の導電型の基板に配置されて活性領域を限定する素子分離膜、及び前記活性領域に第２の導電型の不純物でドーピングされた共通ラインを形成する段階と、
    前記共通ライン上に互いに離隔されて配置された第１の導電型の第１の書き込み半導体パターン、読み出し半導体パターン及び第２の書き込み半導体パターンを形成する段階と、
    前記読み出し半導体パターン上に配置されて電気的に接続された磁気トンネル接合体を形成する段階と、
    前記磁気トンネル接合体両側の前記第１及び第２の書き込み半導体パターン上にそれぞれ配置され、前記第１及び第２の書き込み半導体パターンにそれぞれ電気的に接続された第１の書き込み導電体及び第２の書き込み導電体を形成する段階と、
    前記磁気トンネル接合体上に配置されて電気的に接続された読み出しラインを形成する段階と、
    前記第１の書き込み導電体及び第２の書き込み導電体上にそれぞれ配置されて電気的に接続された第１の書き込みライン及び第２の書き込みラインを形成する段階とを含み、
    前記第１の書き込み導電体と前記第２の書き込み導電体と前記磁気トンネル接合体とは単一のセルを構成し、
    前記第１の書き込み半導体パターンと前記共通ラインとの間に第１の書き込みバッファパターンを形成する段階と、
    前記読み出し半導体パターンと前記共通ラインとの間に読み出しバッファパターンを形成する段階と、
    前記第２の書き込み半導体パターンと前記共通ラインとの間に第２の書き込みバッファパターンを形成する段階とをさらに含む
    ことを特徴とする磁気記憶素子の形成方法。
  21. 前記第１の書き込み、読み出し及び第２の書き込みバッファパターンは、第２の導電型の不純物でドーピングされた半導体として形成され、前記第１の書き込み、読み出し及び第２の書き込みバッファパターンの不純物濃度は前記共通ラインに比べて低い
    ことを特徴とする請求項２０に記載の磁気記憶素子の形成方法。
  22. 前記第１の導電型及び第２の導電型のうちにいずれか一つはｎ型であり、他の一つはｐ型である
    ことを特徴とする請求項２０に記載の磁気記憶素子の形成方法。
  23. 前記基板上に第１の絶縁膜を形成する段階と、
    前記第１の絶縁膜、前記第１の書き込み、読み出し及び第２の書き込み半導体パターン、及び前記磁気トンネル接合体を覆う第２の絶縁膜を形成する段階と、
    前記第２の絶縁膜を貫通して前記磁気トンネル接合体の上部面に接続する読み出し上部プラグを形成する段階とをさらに含み、
    前記第１及び第２の書き込み導電体は、前記第２の絶縁膜を貫通するプラグ形態で形成され、前記読み出しラインは前記第２の絶縁膜上に配置されて前記読み出し上部プラグと接続する
    ことを特徴とする請求項２０乃至請求項２２のうちにいずれか一つの項に記載の磁気記憶素子の形成方法。
  24. 前記第２の絶縁膜及び前記読み出しラインを覆う第３の絶縁膜を形成する段階と、
    前記第３の絶縁膜を貫通して前記第１及び第２の書き込み導電体にそれぞれ電気的に接続された第１及び第２の書き込み上部プラグを形成する段階とをさらに含み、
    前記第１及び第２の書き込みラインは、前記第３の絶縁膜上に形成されてそれぞれ前記第１及び第２の書き込み上部プラグと接続する
    ことを特徴とする請求項２３に記載の磁気記憶素子の形成方法。
  25. 前記第１の書き込み、読み出し及び第２の書き込み半導体パターンを形成する段階は、
    前記基板上に前記第１の絶縁膜を形成する段階と、
    前記第１の絶縁膜をパターニングして順次に互いに離隔され、前記共通ラインを露出させる第１の書き込み開口部、読み出し開口部及び第２の書き込み開口部を形成する段階と、
    前記第１の書き込み、読み出し及び第２の書き込み開口部内にそれぞれ前記第１の書き込み、読み出し及び第２の書き込み半導体パターンを形成する段階とを含む
    ことを特徴とする請求項２３に記載の磁気記憶素子の形成方法。
  26. 前記第１の書き込み導電体、磁気トンネル接合体及び第２の書き込み導電体は、それぞれ前記第１の書き込み半導体パターン、読み出し半導体パターン及び第２の書き込み半導体パターンの上部面に直接接触するように形成する
    ことを特徴とする請求項２５に記載の磁気記憶素子の形成方法。
  27. 前記第１の絶縁膜と、前記第１の書き込み、読み出し及び第２の書き込み半導体パターンの上部面を覆うバッファ絶縁膜を形成する段階と、
    前記バッファ絶縁膜を貫通して前記第１の書き込み、読み出し及び第２の書き込み半導体パターンとそれぞれ接続する第１の書き込み下部プラグ、読み出し下部プラグ及び第２の書き込み下部プラグを形成する段階とをさらに含み、
    前記第１の書き込み導電体、磁気トンネル接合体及び第２の書き込み導電体は、それぞれ前記第１の書き込み下部プラグ、読み出し下部プラグ及び第２の書き込み下部プラグに接続されるように形成する
    ことを特徴とする請求項２５に記載の磁気記憶素子の形成方法。
  28. 前記素子分離膜、前記共通ライン、前記第１の書き込み、読み出し及び第２の書き込み半導体パターンを形成する段階は、
    前記基板内に順次に積層された第２の導電型のドーピング層、及び第１の導電型のドーピング層を形成する段階と、
    前記第１の導電型のドーピング層、第２の導電型のドーピング層及び基板を連続的にパターニングして前記活性領域を限定するトレンチを形成する段階と、
    前記トレンチ内に前記素子分離膜を形成する段階と、
    前記パターニングされた第１の導電型のドーピング層をパターニングして前記第１の書き込み、読み出し及び第２の書き込み半導体パターンを形成する段階とを含み、前記パターニングされた第２の導電型のドーピング層は前記共通ラインである
    ことを特徴とする請求項２３に記載の磁気記憶素子の形成方法。
  29. 前記第１の絶縁膜は、前記基板、前記第１の書き込み、読み出し及び第２の書き込み半導体パターンを覆うように形成され、
    前記第１の絶縁膜を貫通して、前記第１の書き込み、読み出し及び第２の書き込み半導体パターンとそれぞれ接続する第１の書き込み下部プラグ、読み出し下部プラグ及び第２の書き込み下部プラグを形成する段階をさらに含み、
    前記第１の書き込み導電体、磁気トンネル接合体及び第２の書き込み導電体はそれぞれ前記第１の書き込み下部プラグ、読み出し下部プラグ及び第２の書き込み下部プラグに接続されるように形成する
    ことを特徴とする請求項２８に記載の磁気記憶素子の形成方法。
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