CN1921004B - 磁性存储器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种磁性存储器件，其包括：公用线；第一写入二极管、读取二极管和第二写入二极管，并联连接到该公用线上。该磁性存储器件还包括：磁性隧道结结构，连接到该读取二极管上；第一和第二写入导体，设置在该磁性隧道结结构的两侧，并分别连接到该第一和第二写入二极管上；和第一写入线、读取线和第二写入线，其分别连接到该第一写入导体、该磁性隧道结结构和该第二写入导体上。

Description

磁性存储器件及其制造方法
技术领域
本公开涉及一种半导体器件及其制造方法，特别是涉及一种磁性存储器件及其制造方法。
背景技术
磁性存储器件典型定义为，例如，以非易失性能力存储数据的电子元件，其包括磁性隧道结(MTJ)结构，其中电阻根据磁性层上的磁化方向而变化。此外，例如由于其在高频下的操作能力及复写能力，对于磁性存储器件的需求日渐增加。例如MTJ构造可以包括两层磁性层和位于所述磁性层之间的隧道阻挡层。当该两磁性层的磁化方向同向排列时该MTJ结构的电阻可以小于该两磁性层的磁化方向彼此反向排列时该MTJ结构的电阻。而且，以上两层磁性层每一层的磁化方向可以作为信息数据，以逻辑“1”或“0”存储在该MTJ中。
典型地，具有MTJ结构的磁性存储单元通过连接到位线和数字线(bitand digit lines)而设置。如下给出对此磁性存储单元的图解。
图1是展示传统磁性存储器件的截面图。参照图1，下层间氧化膜2设置在半导体基板1上，而数字线3设置在下层间氧化膜2上。中层间氧化膜4覆盖数字线3和下层间氧化膜2。下插件5依次穿透中和下层间氧化膜4和2，以连接到半导体基板1上。该下插件5与该数字线3侧向隔离。该下插件5连接到形成在该半导体基板1中的MOS晶体三极管(未显示)的源区/漏区上。
单元电极6设置在中层间氧化膜4上。该单元电极6与下插件5上表面相交，并从侧向延伸以覆盖数字线3。该单元电极6通过中层间氧化膜4与数字线3绝缘。
MTJ结构10设置在单元电极6上。MTJ结构10对准以重叠数字线3。该MTJ结构包括第一磁性层7、隧道阻挡肋8和第二磁性层9。该第一磁性层7固定在磁矩(magnetization moment)的方向上。而该第二磁性层9可以通过外部电场变化。
此外，上层间氧化膜11覆盖单元电极6和MTJ结构10。上插件12穿透连接到MTJ结构10上的上层间氧化膜11。位线横跨数字线3设置在上层间氧化膜11上。该位线13与上插件12连接。该位线13对准以重叠MTJ结构10。换言之，该MTJ结构10位于彼此交叉的数字线3和位线13之间。在此，该MTJ结构电连接到位线13上，但与数字线3绝缘。该位线3、MTJ结构10、单元电极6和下插件5形成读取数据位的电流通路。
磁性存储器件的单位单元包括MTJ结构10、位线13和数字线3。多个平行设置的单位单元共享数字线3，而多个与多个数字线3平行设置的单位单元共享位线13。在该磁性存储器件的单元阵列中，多个数字线3沿着一个方向平行设置，而多个位线13平行横跨该数字线3。
上述传统磁性存储器件通过作为数字线3引起的第一电场与位线13引起的第二电场的矢量和的电场进行编程。即矢量和的电场将数据位编程入设置成二维图案的多个MTJ结构中选择的一个。在根据上面的传统方式进行编程数据时，数字线3、MTJ结构10和位线13应该高效地对准或排列。
然而，MTJ结构10、数字线3和位线13的高效排列可能很难实现。例如，可以进行如此的MTJ结构10、数字线3和位线13排列的方式，使得MTJ结构10对准数字线3后，位线13对准MTJ结构10。然而，就上述的传统方法而言，由于在MTJ结构10与数字线3以及位线13与MTJ结构10之间可能产生耦合效应，因此MTJ结构10、数字线性3和位线13之间的对准仍很难实现。上述对准困难可能引起排列为二维图案的单位单元产生偏差。这样的对准偏差可以随磁性存储器件集成度的提高而增大，并可能进一步造成编程扰动，如被选单元的编程故障或非选单元的数据变化。结果，以上编程扰动可以导致磁性存储器件故障率的增加。
因此，存在对最小化编程扰动出现率的磁性存储器件及其制造方法的需求。
发明内容
根据本发明示范性实施例，提供了一种磁性存储器件。该磁性存储器件包括：公用线；并联连接到该公用线上的第一写入二极管、读取二极管和第二写入二极管。该磁性存储器件还包括连接到该读取二极管上的磁性隧道结结构，设置在该磁性隧道结结构两侧并分别连接到第一和第二写入二极管上的第一和第二写入导体，和分别连接到第一写入导体、磁性隧道结结构和第二写入导体的第一写入线、读取线和第二写入线。
在本发明的某些示范性实施例中，在第一编程模式中第一写入导体向磁性隧道结结构施加第一方向电场，而在第二编程模式中第二写入导体向磁性隧道结结构施加第二方向电场。在此过程中，该第一方向与第二方向相反。在此情况下，该读取、第一写入和第二写入二极管的正向输出端子连接到公用线上，而该读取、第一写入和第二写入二极管的正向输入端子连接到磁性隧道结结构、第一写入导体和第二写入导体上。否则，该读取、第一写入和第二写入二极管的正向输入端子连接到公用线上，而该读取、第一写入和第二写入二极管的正向输出端子连接到磁性隧道结结构、第一写入导体和第二写入导体上。
根据本发明示范性实施例，提供了磁性存储器件。该磁性存储器件包括器件隔离膜，其在掺杂了第一导电性杂质的基板上界定了有源区域；公用线，其形成在该有源区域中，并渗杂了第二导电性杂质；第一写入半导体图案、读取半导体图案和第二写入半导体图案，其彼此侧向分隔地设置在公用线上，并掺杂了第一导电性杂质。该磁性存储器件还包括磁性隧道结结构，其电连接到读取半导体图案上，并设置在该读取半导体图案上；第一、第二写入导体，其分别设置在该磁性隧道结结构两侧的第一、第二写入半导体图案上，该第一、第二写入导体分别电连接到第一、第二写入半导体图案上，该读取线电连接到磁性隧道结结构上，且该第一、第二写入线分别电连接到第一、第二导体上。
根据本发明另一示范性实施例，提供了一种制造磁性存储器件的方法。该方法包括：形成器件绝缘膜，以在掺入第一导电性杂质的基板上界定有源区域；形成公用线，在有源区域中掺杂第二导电率的杂质；形成第一写入半导体图案、读取半导体图案和第二写入半导体图案，其每一个都彼此侧向分隔地设置在公用线上，并掺入第一导电性杂质；并且在该读取半导体图案上形成磁性隧道结结构。该磁性隧道结结构电连接到该读取半导体图案上。该方法还包括在该磁性隧道结结构两侧的第一、第二写入半导体图案上分别形成第一、第二写入导体，从而该第一、第二写入导体分别电连接到第一、第二写入半导体图案上；形成电连接到该磁性隧道结结构上的读取线；和形成电连接到该第一、第二写入导体上的第一、第二写入线。
附图说明
结合相关附图，通过下面的描述，可以对本发明的示范性实施例有更详细的理解，在附图中：
图1是展示传统磁性存储器件的截面图；
图2A是图解根据发明示范性实施例的单位单元的等效电路图；
图2B是图解根据发明示范性实施例的单位单元的变体的等效电路图；
图3是图解具有多个图2A中单位单元的单元阵列的等效电路图；
图4是图解根据发明示范性实施例的磁性存储器件的布局图案的平面图；
图5是沿图4的线I-I’剖取的截面图；
图6是沿图4的线II-II’剖取的截面图；
图7是沿图4的线III-III’剖取的截面图；
图8至图13是沿图4的线I-I’剖取的截面图，其图解了制造根据本发明的示范性实施例的磁性存储器件的处理步骤；
图14A至16A是沿图4直线I-I’剖取的截面图，其图解了形成根据本发明的示范性实施例的磁性存储器件的二极管的处理步骤；和
图14B至图16B是沿图4直线II-II’剖取的截面图，其图解了形成根据本发明的示范性实施例的磁性存储器件的二极管的处理步骤。
具体实施方式
下面将参照附图，详细描述本发明的示范性实施例。然而，本发明可以表现为不同的形式，而且不应该局限于在这里阐述的示范性实施例。
图2A是图解根据本发明示范性实施例的单位单元的等效电路，而图3是具有多个图2A所示单位单元的单元阵列的等效电路。
参照图2A，该单位单元包括在一个方向上延伸的公用线C。读取二极管RD连接到公用线CL上。第一、第二写入二极管WD1、WD2设置在读取二极管RD的两侧。第一、第二写入二极管WD1、WD2与公用线CL电连接。第一写入二极管WD1、读取二极管RD和第二写入二极管WD2并联与该公用线CL连接。
磁性隧道结(MTJ)结构电连接到读取二极管RD的一端上。第一、第二写入导体WE1、WE2设置在该MTJ结构的两侧。在此，第一、第二写入导体WE1、WE2分别电连接到第一、第二写入二极管WD1、WD2的末端上。换言之，读取二极管RD与MTJ从公用线串联连接。第一写入二极管和导体WD1、WE1同样从公用线串联连接，并且设置在读取二极管RD的一侧。另外，第二写入二极管和导体WD2、WE2同样从公用线串联连接，并且设置在读取二极管RD的另一侧。
每一个二极管RD、WD1和WD2都带有正向输入和输出端子。该正向输入端子被定义为一端口，当有正向偏置电压作用于该二极管时电流通过其流进二极管，而该正向输出端子被定义为一端口，当有正向偏置电压作用于该二极管时电流从其流出二极管。因此，如果通过二极管RD、WD1和WD2的正向输入端子输入电流，此电流将平稳流经该二极管RD、WD1和WD2。反之，如果电流从二极管RD、WD1和WD2的正向输出端子输入，则此电流无法流过该二极管RD、WD1和WD2。
如在图2A中所示，二极管RD、WD1和WD2的正向输出端子可以并联地与公用线CL。在这种情况下，该MTJ结构连接到读取二极管RD的正向输入端子，而第一、第二写入导体WE1、WE2分别与第一、第二写入二极管WD1、WD2的正向输入端子连接。
读取线RL电连接到该MTJ结构上，而第一、第二写入线WL1、WL2分别电连接到第一、第二写入导体WE1、WE2上。该读取线RL和第一、第二写入线WL1、WL2可以平行横跨公用线CL。该读取线RL和第一、第二写入线WL1和WL2分别串联连接到MTJ结构和第一、第二写入导体WE1、WE2上。
该MTJ结构组成为具有固定的磁化方向的第一磁性层PM、具有可变磁化方向的第二磁性层FM和位于该第一和第二磁性层PM和FM之间的隧道阻挡层TB。该第一磁性层PM的磁化方向在编程操作中固定在一个方向上，而该第二磁性层FM的磁化方向可以在该编程操作中变化或改变。在编程操作中可变的该第二磁性层FM的磁化方向可以在读取操作中保持不变。当该第一和第二磁性层PM和FM的磁化方向相同时的电阻值可以是当该第一和第二磁性层PM和FM的磁化方向相反时的电阻值。
仍如图2A所示，该第一磁性层PM可以连接到读取二极管RD上，而第二磁性层FM可以连接到读取线RL上。否则，该第一磁性层PM可以连接到读取线RL上，而第二磁性层FM连接到读取二极管RD上。
图3显示了上述磁性存储单元的二维排列。
参照图3，多个磁性存储单元在二维上沿行和列排列。沿每一行排列的该磁性存储单元连接到公用线CL上。多条公用线CL沿行平行排列。沿每一列排列的该磁性存储单元连接到第一写入线WL1、读取线RL和第二写入线WL2上。该读取线RL和该第一、第二写入线WL1、WL2被称为一个单元线集。多个单元线集沿列平行排列。
现在将详细讨论包括单位单元和单元阵列的磁性存储器件的编程操作。
参照图2A和图3，该磁性存储器件的编程操作可以通过第一和第二编程模式分开执行。该第一和第二编程模式中的一种是降低该MJT结构的电阻，而另一种是提高该MJT结构的电阻。
在第一编程模式中，第一写入导体WE1向该MJT结构施加第一种方向的电场(下文称为第一方向电场)。优选第二写入导体WE2在第一编程模式中不产生电场。在第二编程模式中，第二写入导体WE2向该MJT结构施加第二种方向的电场(下文称为第二方向电场)。优选第一写入导体WE1在第二编程模式中不产生电场。此情况下，该第一方向与该第二方向相反。第一磁性层PM的磁化方向设定为第一和第二方向中的一种。
现在将更详细地描述第一编程模式。第一写入电压施加到连接到被选磁性存储单元的第一写入线WL1上。第一公用电压施加到连接到被选单元的公用线CL上。第一写入电压高于第一公用电压。根据这些偏置条件，在被选单元内的第一写入二极管WD1上设置正向电压，从而第一写入电流流经第一写入二极管WD1。由于第一写入电流的作用，第一方向电场被施加到被选单元内的MJT结构上。结果，在该MJT结构内第二磁性层FM的磁化方向可以被设置成第一方向。
在第一编程模式中，优选在连接到被选单元的读取线RL和第二写入线WL2上提供等于或小于第一公用电压的电压。因此，在该读取二极管RD和第二写入二极管WD2的两端施加相同或相反的电压以使该读取二极管RD和该第二写入二极管WD2截止。结果，在该MJT结构和该第二写入导体WE2中没有电流流过，从而该第一编程模式的进程不受影响。此外，优选在非被选的读取线RL和非被选的第一和第二写入线WL1和WL2上施加等于或低于第一公用电压的电压。非被选的公用线CL优选提供等于或高于该第一写入电压的电压。因此，非被选单元的二极管RD、WD1和WD2被截止。
接下来，更详细地描述第二编程模式。例如，第二写入电压施加到连接到被选磁性存储单元的第二写入线WL2上，而第二公用电压施加到连接到被选单元的公用线CL上。该第二写入电压高于该第二公用电压。根据这些偏置条件，在被选单元内的第二写入二极管WD2上设置正向电压，其使得第二写入电流流经第二写入二极管WD2。第二写入电流以与第一写入电流相同的方向流动。由于第二写入电流的作用，第二方向电场施加到被选单元内的MJT结构上。结果，在该MJT结构内第二磁性层FM的磁化方向可以设置成第二方向。
在第二编程模式中，优选在连接到被选单元的读取线RL和第一写入线WL1上提供等于或小于第二公用电压的电压。此外，优选在非被选的读取线RL和非被选的第一和第二写入线WL1和WL2上施加等于或低于第二公用电压的电压。非被选的公用线CL优选提供等于或高于该第二写入电压的电压。
如上所述，该第一和第二写入导体WE1和WE2分别设置在该MTJ结构的两侧。因此，在同一方向上流动的该第一和第二写入电流可以向该MTJ结构提供第一方向电场或与第一方向电场相反的第二方向电场。
现在，更详细地描述该磁性存储单元的读取操作。例如，读取电压施加到连接到被选单元的读取线RL上，而在公用线CL上施加第三公用电压。该读取电压优选大于该第三公用电压。根据这些偏置条件，正向电压设置在被选单元的读取二极管RD上，其使得读取电流流经该被选单元的读取二极管RD。通过感测沿该MTJ结构的电阻的读取电流或电压的变化率可以从MTJ读取数据。
在读取操作中，优选在被选单元的第一和第二写入线WL1和WL2上提供等于或小于第三公用电压的电压。另外，优选在非被选的读取线RL，和非被选的第一和第二写入线WL1和WL2上提供等于或小于该第三公用电压的电压。优选在非被选的公用线CL上提供等于或大于该读取电压的电压。
读取线RL和公用线CL中，一条对应位线，而另一条对应字线。换言之，该读取线RL可以是字线，而该公用线CL可以是位线。相反，该读取线RL可以是位线，而该公用线CL可以是字线。
本示范性实施例的磁性存储单元包括第一写入导体WE1，其中第一编程模式只通过从该第一写入导体WE1产生的电场执行。而且，该磁性存储单元包括第二写入导体WE2，其中第二编程模式只通过从该第二写入导体WE2产生的电场执行。即本示范性实施例的磁性存储单元不需要编程所需的传统矢量和的电场或传统的对准工艺。结果，本示范性实施例的磁性存储器件可以使编程扰动最小化，而且与传统磁性存储器件和制造工艺相比，在磁性存储单元的制造中提供了高的处理余量。
另外，在本示范性实施例中，读取二极管和第一、第二写入二极管通过其正向输出端子连接到公用线上。否则，该二极管的正向输入端子可以并联连接到该公用线上。
图2B是图解根据本发明示范性实施例的单位单元的变体的等效电路。
参考图2B，读取二极管RD’和第一、第二写入二极管WD1’、WD2’通过其正向输入端子并联地连接到公用线CL上。第一写入导体WE1连到第一写入二极管WD1’的正向输出端子，MTJ结构连接到读取二极管RD’的正向输出端子，第二写入导体WE1连接到第二写入二极管WD2’的正向输出端子上。
现在更加详细地描述根据本发明示范性实施例的磁性存储单元的修改特征的读取和编程操作。对此修改单元的编程操作也分成第一和第二编程模式。
首先，参照图2B，在第一编程模式中，第一写入电压和第一公用电压分别施加到第一写入线WL1和公用线CL上。该第一公用电压高于第一写入电压。因此，正向电压施加到第一写入二极管WD1’上，其使得第一写入电流流经与第一写入二极管WD1’连接的第一写入导体WE1。该第一写入电流使得在第一方向的电场设置在MTJ结构周围。
在第一编程模式中，优选向读取线RL和第二写入线WL2上提供等于或高于第一公用电压的电压。因此，该读取二极管RD’和第二写入二极管WD2’截止。在由具有该二极管RD’、WD1’和WD2’的磁性存储单元构成的单元阵列的构造中，优选在非被选的读取线和非被选的第一、第二写入线上施加等于或高于第一公用电压的电压。该非被选的公用线优选提供等于或低于该第一写入电压的电压。因此，非被选单元的二极管RD’、WD1’和WD2’被截止。
在第二编程模式中，第二写入电压和第二公用电压分别施加到第二写入线WL2和公用线CL上。该第二公用电压高于该第二写入电压。因此，正向电压施加在第二写入二极管WD2’上，其使得第二写入电流流经连接到该第二写入二极管WD2’上的第二写入导体WE2。该第二写入电流使得第二方向电场建立在MJT结构周围。由第一和第二写入导体WE1和WE2产生的电场的第一和第二方向彼此相反。
在第二编程模式中，优选在读取线RL和第一写入线WL1上提供等于或高于第二公用电压的电压。因此，该读取二极管RD’和第一写入二极管WD1’被截止。在由具有该二极管RD’、WD1’和WD2’的磁性存储单元构成的单元阵列的构造中，优选在非被选的读取线和非被选的第一、第二写入线上施加等于或高于第二公用电压的电压。该非被选的公用线优选提供等于或低于该第二写入电压的电压。因此，非被选单元的二极管RD’、WD1’和WD2’被截止。
在图2B所示的磁性存储单元的读取操作中，读取电压施加到读取线RL上，而在公用线上施加高于该读取电压的第三公用电压。根据这些偏置条件，正向电压建立在读取二极管RD’上，其使得数据能够从MTJ结构中读出。优选在第一和第二写入线WL1和WL2上提供等于或高于第三公用电压的电压，以截止第一和第二写入二极管WD1’和WD2’。在具有图2B所示的磁性存储单元的单元阵列的构造中，优选在非被选的读取线和非被选的第一与第二写入线上提供等于或高于该第三公用电压的电压。优选在非被选的公用线上提供等于或高于该读取电压的电压。因此，非被选单元的二极管RD’、WD1’和WD2’被截止。
另外，由于图2A中的第一和第二写入二极管WD1和WD2与图2B中的第一和第二写入二极管WD1’和WD2’的方向不同，图2A中写入导体WE1和WE2的写入电流的方向与图2B中写入导体WE1’和WE2’的写入电流的方向相反。因此，图2A相关描述的第一和第二方向电场与图2B相关描述的电场反向。
图4是图解根据本发明示范性实施例的磁性存储器件的布局模式的平面图，而图5、6和7是沿图4中的线I-I’、II-II’和III-III’剖取的截面图。
参照图4、5、6和7，形成器件隔离膜104以在半导体基板100中界定有源区域105。该有源区域105定义成沿某方向延伸的线图案。在基板100上，多个线型有源区域105彼此平行排列在100上。
在有源区域105中，掺入第二导电性杂质的公共线106，沿该有源区域105延伸设置。该公用线106对应于图2A和图2B中的公用线CL。在基板100上多个公用线106沿该方向平行排列。该公用线106可以具有高杂质浓度以降低电阻率。
读取半导体图案122设置在该公用线106上。另外，第一、第二写入半导体图案124a、124b分别设置该读取半导体图案122的两侧。在该公用线106上，该第一写入半导体图案124a、该读取半导体图案122和该第二写入半导体图案124b依次设置。该读取半导体图案122和该第一、第二写入半导体图案124a、124b彼此分隔。该读取半导体图案122和该第一、第二写入半导体图案124a、124b掺入第一导电性杂质。该半导体图案122、124a和124b可以具有高掺杂浓度以减小其电阻率。该读取半导体图案122和第一、第二写入半导体图案124a、124b构成单元半导体图案组。多个单元半导体图案组可以彼此隔离地设置在一条公用线106上。
该第一和第二导电性杂质中的一种，例如可以是N-型杂质，另一种例如可以是P-型杂质。
该第一写入半导体图案124a和该公用线106构成第一写入二极管(WD1或WD1’)，该读取半导体图案122和该公用线106构成读取二极管(RD或RD’)，而该第二写入半导体图案124b和该公用线106构成第二写入二极管(WD1或WD2’)。
当该第一导电性是P-型而第二导电性是N-型时，该读取半导体图案122和该第一、第二半导体图案124a、124b与该公用线106一起可以构成如图2A所示的该第一读取二极管RD和该第一、第二写入二极管WD1、WD2。否则，当该第一导电性是N-型而第二导电性是P-型时，该读取半导体图案122和该第一、第二半导体图案124a、124b与该公用线106一起可以构成如图2B所示的该第一读取二极管RD’和该第一、第二写入二极管WD1’、WD2’。
该读取半导体图案122和第一、第二半导体图案124a、124b可以与公用线106直接接触。否则，可以构造成：该读取半导体图案123和该公用线106之间可以插入读取缓冲图案118，第一写入半导体图案124a和该公用线106之间插入第一写入缓冲图案120a，和在该第二写入半导体图案124b和该公用线106之间插入第二写入缓冲图案120b。该缓冲图案118、120a和120b由掺入第二导电性杂质的半导体构成。在这种情况下，该缓冲图案118、120A和120B的杂质浓度优选低于该公用线106。在半导体图案122、124a和124a与公用线106之间轻掺杂缓冲层118、120a和120b存在的情况下，由于读取二极管和第一、第二写入二极管上施与的反向电压，可以最小化泄漏电流。
另一方面，公用线106的预定区域可以是带形区域。提供该带形区域以减小该公用线106上的电阻。下面将对该带形区域给出详细的描述。该带形区域可以设置在单元串的一侧，该单元串由多个等距排列的单元半导体图案组构成。
带形半导体图案126可以设置在带形区域上。该带型半导体图案126掺入第二导电性杂质，并且电连接到公用线106上。该带型半导体图案126的组成可以具有高掺杂浓度以降低电阻率。
第一绝缘膜108形成在基板100上，覆盖半导体图案122、124a、124b和126附近的基板表面。该第一绝缘膜108的上表面可以与该半导体图案122、124a、124b和126的上表面持平。如图所示，该第一绝缘膜108可以不覆盖该半导体图案122、124a、124b和126的上表面。
缓冲绝缘膜128可以覆盖第一绝缘膜108和半导体图案122、124a、124b和126的上表面。MTJ结构148设置在该缓冲绝缘膜128上。该MTJ结构148位于读取半导体图案122上。在该MTJ结构148和该读取半导体图案122之间插入穿透该缓冲绝缘膜128的下读取插件130。该MTJ结构148通过该下读取插件130电连接到该读取半导体图案122上。该MTJ结构148对应图2A或图2B所示的MTJ结构。
在该第一写入半导体图案124a、第二写入半导体图案124b和带型半导体图案126上，分别设置每一个第一下写入插件132a、第二下写入插件132b和第一带形插件134，以穿透该缓冲绝缘膜128。该第一下写入插件132a、第二下写入插件132b和第一带形插件134电连接到第一写入半导体图案124a、第二写入半导体图案124b和带型半导体图案126上。
第二绝缘膜150覆盖MTJ结构148、缓冲绝缘膜128和插件130、132a、132b和134。穿透第二绝缘膜150的第一写入导体154a设置在第一写入半导体图案124a上，而穿透第二绝缘膜150的第二写入导体154b设置在第二写入半导体图案124b上。该第一和第二写入导体154a和154b分别与第一和第二写入半导体图案124a和124b电连接。该第一写入导体154a和第二写入导体154b可以分别与第一下写入插件132a和第二下写入插件132b连接，并分别电连接到第一写入半导体图案124a和第二写入半导体图案124b上。第一写入导体154a和第二写入导体154b设置在MTJ结构148的两侧。该第一写入导体154a和第二写入导体154b与MTJ结构148侧向分隔。该第一写入导体154a和第二写入导体154b可以形成接触插件的形状，穿透第二绝缘膜150。
该第一写入导体154a和第二写入导体154b对应于图2A或图2B中所示的第一写入导体WE1和第二写入导体WE2。即在第一编程模式中该第一写入导体154a用于向该MTJ结构148提供第一方向电场，而在第二编程模式中该第二写入导体154b用于向该MTJ结构148提供第二方向电场。该第一方向与第二方向相反。在该第一编程模式中，正向电压施加到该第一写入二极管上，以使第一写入电流流经第一写入导体154a。在该第二编程模式中，正向电压施加到该第二写入二极管上，以使第二写入电流流经第二写入导体154b。
在带形半导体图案126上，形成有穿透第二绝缘膜150的第二带形插件156。该第二带形插件156通过第一带形插件134和带形半导体图案126电连接到公用线106上。该带形半导体图案126可以不存在。在此情况下，该第一带形插件134可以向下延伸穿透该第一绝缘膜108，直接接触该公用线106。在没有该带形半导体图案126和该缓冲绝缘膜128的情况下，该第一带形插件134可以仅穿透该第一绝缘膜108以接触该公用线106。否则，该第二带形插件156可以直接接触该带形半导体图案126或该公用线106，而不需要带形插件134。
在MTJ结构148的上表面上，设置穿透第二绝缘膜150的上读取插件152。
该缓冲绝缘膜128和该缓冲绝缘膜128的插件130、132a、132b、134可以不存在。在此情况下，该MTJ结构148直接连接到读取半导体图案122的上表面上，而第一写入导体154a和第二写入导体154b直接连接到第一写入半导体图案124a和第二写入半导体图案124b的上表面上。另外，第二带形插件156与带形半导体图案126的上表面直接接触。
同时，如图16A和16B所示，除不存在缓冲绝缘膜128外，该第一绝缘膜108可以修改成覆盖半导体图案122、124a、124b和126。该修改的第一绝缘膜由参考数字108’表示。在此情况下，下读取插件130、第一下写入插件132、第二下写入插件132b和第一带形插件134穿透覆盖半导体图案122、124a、124b和126的该第一绝缘膜(图16A中的108’)。器件隔离膜104可以修改成向上延伸，以部分覆盖该半导体图案122、124a、124b和126，例如，在图16B中所示的装置隔离模104’。
MTJ结构148包括磁化方向钉轧在某方向上的第一磁性层140、磁化方向可变的第二磁性层144和插入在该第一磁性层140和第二磁性层144之间的隧道阻挡层142。第一磁性层140可以包括钉轧层138和钉轧层139。该钉轧层138将钉轧层139的磁化方向固定到某预定方向上。该钉轧层139与隧道阻挡层接触。优选将该第一磁性层140的磁化方向固定到第一和第二方向中的一个上。在第一编程模式期间，该第二磁性层144的磁化方向由于第一写入导体154a产生的第一方向电场的作用，设置成第一方向。否则，在第二编程模式期间，该第二磁性层144的磁化方向由于第二写入导体154b产生的第二方向电场的作用设置为第二方向。另外，对于该第二磁性层144优选在读取或/和写入操作中保持其磁化方向在由第一或第二编程模式设置的方向上。
钉轧层138可以由如反铁磁性材料制造。例如，该钉轧层138可以由如铁锰(FeMn)、铱锰(IrMn)、铂锰(PtMn)、氧化锰(MnO)、硫化锰(MnS)、碲化锰(MnTe)、氟化锰(MnF2)、氟化铁(FeF2)、氯化铁(FeCl2)、氧化铁(FeO)、氯化钴(CoCl2)、氯化镍(NiCl2)、氧化镍(NiO)或铬(Cr)形成。该钉轧层138和第二磁性层140可以由例如含有铁、镍或钴的反铁磁性材料制造，例如钴铁(CoFe)、镍铁(NiFe)或铁硼化钴。该钉轧层138和该第二磁性层140可以由彼此相同或者不同的铁磁性材料制造。隧道阻挡层142可以由如氧化铝或氧化镁形成。
该MTJ结构148还可以包括下电极136、上电极146。该下电极136、上电极146可以由例如低电阻率的导电材料形成，例如导电材料如氮化钛或氮化钽。该下电极136与下读取插件136或读取半导体图案122接触，而该上电极146与上读取插件152接触。
此外，第一磁性层140可以接触下电极136，而第二磁性层144可以接触上电极146。即下电极136、钉轧层138、钉轧层139、隧道阻挡层142、第二磁性层144和上电极146依次堆叠在基板上。否则，第二磁性层144可以接触下电极136，而第一磁性层140可以接触上电极146。即下电极136、第二磁性层144、隧道阻挡层142、钉轧层139、钉轧层138和上电极146依次堆叠在基板上。
参照图4、5、6和7，读取线158横跨公用线106排列在第二绝缘膜150上。该读取线158与上读取插件152连接，电连接到MTJ结构上。该读取线158可以连接到沿列排列的多个MTJ结构148上。该读取线158对应于图2A或图2B中的读取线RD或RD’。读取线158可以由导体材料形成。例如该读取线158可以含有金属，如钨、铝或铜。
第一焊盘图案160a和第二焊盘图案160b可以设置在第二绝缘膜150上，并且可以连接到第一写入导体154a和第二写入导体154b上。该第一焊盘图案160a和第二焊盘图案160b位于读取线158的两侧，并彼此分隔。该第一焊盘图案160a和第二焊盘图案160b可以由与读取线158相同的材料形成。在第二绝缘膜150上，第一带状焊盘图案162可以连接到第二带状插件156上。该第一带状焊盘图案162同样可以由与读取线158相同的材料形成。
第三绝缘膜164覆盖读取图案158、第二绝缘缘膜150和焊盘图案160a、160b和162。第一写入线170a和第二写入线170b设置在该第三绝缘膜164上。该第一写入线170a和第二写入线170b横跨公用电源线106。该第一写入线170a和第二写入线170b位于读取线158的两侧，与该读取线158平行。该第一写入线170a和第二写入线170b对应于图2A或2B中的第一写入线WL1和第二写入线WL2。
该第一写入线170a连接到穿透第三绝缘膜164并与第一写入焊盘图案160a连接的第一上写入插件166a上。即该第一写入线170a通过第一上写入插件166a和第一写入焊盘图案160a电连接到第一写入导体154a上。该第二写入线170b连接到穿透第三绝缘膜164并与第二写入焊盘图案160b连接的第二上写入插件166b上。即该第二写入线170b通过第二上写入插件166b和第二写入焊盘图案160b电连接到第一写入导体154b上。该第一写入线170a电连接到沿列排列的多个第一写入导体154a上，而该第二写入线170b电连接到沿列排列的多个第二写入导体154b上。该第一写入线170a和第二写入线170b由导电材料形成。例如，该第一写入线170a和第二写入线170b可以含有金属，如钨、铝或铜。
该第一写入线170a和第二写入线170b形成为高于覆盖读取线158的第三绝缘膜164，并且因此该第一写入线170a和第二写入线170b也形成为高于读取线158。结果，该第一写入线170a和第二写入线170b远离MTJ结构148，在磁性存储单元中共享该第一写入线170a和第二写入线170b。结果在编程操作中，阻止了该第一写入线170a和第二写入线170b产生的电场对非被选单元MTJ结构148的影响。
穿透第一带状焊盘图案162上的第三绝缘膜164，第三带状插件168可以连接到该第一带状焊盘图案162上。在该第三绝缘膜164上，第二带状焊盘图案172可以连接到该第三带状插件168上。该第二带状焊盘图案172可以由与第一写入线170a和第二写入线170b相同的材料形成。
第四绝缘膜174覆盖第三绝缘膜164、写入线170a、170b和第二带状焊盘图案172。在第四绝缘膜174上，带状线178设置成横跨写入线170a、170b和读取线158。该带状线178设置在公用线106上与其平行。该带状线178连接到穿透第四绝缘膜174并与第二带状焊盘图案172连接的第四带状插件176上。即该带状线178电连接到该公用线106上。该带状线178优选由电阻率低于该公用线106电阻率的导电材料制造。例如，该带状线178可以含有金属，如钨、铜或铝。通过该带状线178，电压信号可以容易地提供到该公用线106上，以进行读取或编程操作。
公用线106和读取线158中的一条对应于字线，而另外一条对应位线。换言之，公用线106和读取线158中的一条可以引向第一选择译码器，而另外一条可以引向第二选择译码器和感应放大器。
现在将对图2A、2B和图3中给出的根据本发明的示范性实施例的磁性存储器件的工作程序给出更详细的描述。
根据上述磁性存储器件，在第一编程模式期间其只使用由第一写入导体154a产生的第一方向电场，而在第二编程模式期间其只使用由第二写入导体154b产生的第二方向电场。因此，编程故障可以最小化，并且可以提高器件制造的处理余量。
另外，第一写入导体154a和第二写入导体154b以接触插件的形式位于MTJ结构148的两侧。因此，第一和第二写入电流流经该第一写入导体154a和第二写入导体154b，并竖直提供到选择的单元上。结果，该第一和第二写入电流产生的电场明显提高了单元的选择性，从而可以减少传统编程扰动。该单元选择性可以例如通过非被选单元的MTJ结构在被选单元的MTJ结构编程数据的电场中的自由度来定义。换言之，单元选择性的提高可以意味着例如降低被选单元内编程数据的电场对非被选单元的MTJ结构的影响。
另外，该磁性存储器件的单位单元均包括第一写入导体154a和第二写入导体154b。换言之，单位单元不共享第一和第二写入导体154a和154b。因此，该第一写入导体154a和第二写入导体154b相对远离相邻的MTJ结构148。例如，第一单位单元的写入导体154a和154b与第一单元的MTJ结构148之间的距离小于第一单位单元的写入导体154a和154b与相邻该第一单元的第二单元的MTJ结构148之间的距离。结果，该写入导体154a和154b产生的电场对邻近单元的影响被最小化。因此，该写入导体154a和154b产生的电场的单元选择性的提高有助于最小化编程扰动。
另外，第一写入线170a和第二写入线170b设置成高于读取线158，从而其远离共享该写入线的MTJ结构148。结果，受写入电流作用的写入导体154a和154b产生的电场对非被选单元的MTJ结构148的影响可以最小化。因此，编程扰动可以明显减小。
图8至图13是沿图4中的线I-I’剖取的截面图，其图解了制造根据本发明示范性实施例的磁性存储器件的工艺步骤。
参照图8，器件隔离膜形成在第一导电性的半导体基板100中，界定了图4所示的有源区域105。该器件隔离膜可以形成为沟槽型。该第一导电性的基板100可以包括掺入第一导电性的杂质的阱。该基板100可以是例如硅、锗或硅-锗基板。
公用线106通过注入第二导电性杂质形成在该有源区域中。该公用线106形成为线图案。可以在完成器件隔离膜之后形成该公用线。否则，可以在第二导电性基板100上形成第二导电性掺杂层，并且通过对该掺杂层和该基板进行图案处理形成沟槽之后，形成该器件隔离膜。这里，该被图案的第二导电性掺杂层对应于公用线106。
第一绝缘膜108沉积在基板100的整个结构之上。该第一绝缘膜108可以由氧化硅制成。接下来，构图该第一绝缘膜108以形成读取开口110和分别位于该读取开口110两侧的第一写入开口112a和第二写入开口112b。该读取开口110和该第一写入开口112a、第二写入开口112b彼此分隔，都部分暴露公用线106。在形成该读取开口110和第一写入开口112a、第二写入开口112b时，可以形成带状开口114以暴露带状区域。
参照图9和图10，在开口110、112a、112b和114中形成半导体层116。该半导体层116优选通过外延生长法形成。据此，该半导体层116可以由例如单晶半导体形成。
此后，每个读取缓冲图案118和第一写入缓冲图案120a、第二写入缓冲图案120b形成在位于读取开口110和第一写入开口112a、第二写入开口112b内的半导体层116的下部。该缓冲图案118、120a和120b掺入第二导电性的杂质。在掺杂浓度上，该缓冲图案118、120a和120b优选低于公用线106。另外，每一个读取缓冲图案122和第一写入半导体图案124a、第二写入半导体图案124b形成在位于读取开口110和第一写入开口112a、第二写入开口112b内的该半导体层116的上部。该半导体图案122、124a和124b掺入第一导电性的杂质。
该缓冲图案118、120a和120b通过选择性地向半导体层116的下部注入离子杂质完成，而该半导体图案122、124a和124b通过选择性地向半导体层116的上部注入离子杂质完成。
现在更详细地描述另一个形成该缓冲图案118、120a和120b，和该半导体图案122、124a和124b的方法。首先，当半导体层116通过外延生长来生长时，第二导电性的杂质被原位掺入。在此过程中，控制该第二导电性杂质的浓度低于公用线106的杂质浓度。接下来，向该半导体116的上部注入离子杂质，形成半导体图案122、124a和124b。这里，在该半导体图案122、124a和124b下面的该半导体层116下部对应于缓冲图案118、120a和120b。
向该带状开口114的半导体层116注入离子杂质，形成带状半导体图案126。该带状半导体图案126的杂质浓度可以调整到接近公用线106的杂质浓度。
第一导电性和第二导电性中的一种可以是N-型，而另外一种可以是P-型。
参照图11，缓冲绝缘膜128沉积在基板100的整个结构上。该缓冲绝缘膜128可以由例如氧化硅形成。接下来，形成穿透该缓冲绝缘膜128的下读取插件130、第一下写入插件132a与第二下写入插件132b和第一带状插件134。该下读取插件130连接到读取半导体图案122上，而该第一下写入插件132a和第二下写入插件132b分别连接到第一半导体图案124a和第一半导体图案124b上。该第一带状插件134连接到带状半导体图案126上。
插件130、132a、132b和134由导电材料制成。例如，该插件130、132a、132b和134可以由金属如钨、铜或铝，导电金属氮化物如氮化钛、氮化钽，或金属硅化物形成。该插件130、132a、132b和134可以包含例如与半导体图案122、124a和124b接触的金属硅化物。
MTJ结构148形成在缓冲绝缘膜128上。每个该MTJ结构148位于该读取半导体图案122上，而每个该MTJ结构连接到下读取插件130上。该MTJ结构电连接到读取半导体图案122上。
该MTJ结构148可以包括依次堆叠的下电极136、第一磁性层140、隧道阻挡层142、第二磁性层144和上电极146。该第一磁性层140包括依次堆叠的钉轧层138和钉轧层139。作为选择，该MTJ结构148可以被在该处的第一、第二磁性层140、144代替。即该MTJ结构148可以包括依次堆叠的下电极136、第二磁性层144、隧道阻挡层142、第一磁性层140和上电极146。在此情况下，该第一磁性层140包括依次堆叠的钉轧层139和钉轧层138。
本示范性实施例的下电极136、第一磁性层140、隧道阻挡层142、第二次性层144和上电极146的特性和材料与图4至图7中的示范性实施例的相同。
形成缓冲绝缘膜128和插件130、132a、132b和134的工艺步骤可以被省略。在此情况下，MTJ结构148直接接触读取半导体图案122。此时，下电极136还可以包含例如接触该读取半导体图案122的金属硅化物。
参照图12，第二绝缘膜150沉积在基板100的整个结构上。该第二绝缘膜150可以由例如氧化硅形成。然后，上读取插件152、第一写入导体154a、第二写入导体154b和第二带状插件156形成为穿透该第二绝缘膜150。
该第一写入导体154a、第二写入导体154b设置在MTJ结构148的两侧。该第一写入导体154a和第二写入导体154b都连接到第一下插件132a和第二下插件132b上，并分别电引导至第一写入半导体图案124a和第二写入半导体图案124b。第一和第二写入导体154a和154b形成在接触插件的图案中。上读取插件152连接到该MTJ结构148的上表面上。第二带状插件156连接到第一带状插件134上，并电引导至公用线106。
该第一写入导体154a和第二写入导体154b由如钨、铜或铝的金属、如氮化钛或氮化钽的导电金属氮化物、或金属硅化物形成。上读取插件152和第二带状插件156可以由与第一写入导体154a和第二写入导体154b相同的材料形成。
在没有缓冲绝缘膜128和在该缓冲绝缘膜128中的插件130、132a、132b和134的情况下，第一写入导体154a、第二写入导体154b和第二带状插件156可以分别与第一写入半导体图案124a、第二写入半导体图案124b和带状半导体图案126直接接触。在此情况下，第一写入导体154a、第二写入导体154b和第二带状插件156可以包含例如与半导体图案124a、124b和126接触的金属硅化物。
接下来，第一线导电膜沉积在第二绝缘膜150上，并被构图以形成在MTJ结构148上横跨公用线106的读取线158。该读取线158与上读取插件152连接，电连接到MTJ结构148上。该读取线158可以由如钨、铜或铝的金属、如氮化钛或氮化钽的导电金属氮化物、或金属硅化物形成。
在构图第一线导电膜时，可以进一步在第一写入导体154a和第二写入导体154b上形成第一焊盘图案160a和第二焊盘图案160b。而且，在构图该第一直线导电膜的步骤中，可以进一步在第二带状插件156上形成第一带状焊盘图案162。该焊盘图案160a、160b和162形成部分的第一线导电膜，并由与读取线158相同的材料形成。
参照图13，第三绝缘膜164设置在基板100的整个结构上。该第三绝缘膜164可以由例如氧化硅形成。该第三绝缘膜164可以通过例如平坦化工艺变得平坦。
第一上写入插件166a、第二上写入插件166b和第三带状插件168都形成为穿透第三绝缘膜164。另外，该第一上写入插件166a、第二上写入插件166b和第三带状插件168分别与第一写入焊盘图案160a、第二写入焊盘图案160b和第一带状焊盘图案162连接。插件166a、166b和162可以由如钨、铜或铝的金属、如氮化钛或氮化钽的导电金属氮化物、或金属硅化物形成。
此后，第二线导电膜沉积在第三绝缘膜164上，并被构图以形成平行横跨公用线106并各自连接到第一写入插件166a和第二写入插件166b上的第一写入线170a和第一写入线170b。在构图第二线导电膜时，还可以形成连接到第三带状插件168上的第二带状焊盘图案172。该第二带状焊盘图案172作为该第二线导电膜的一部分，由与写入线170a和170b相同的材料形成。该写入线170a和170b可以由如钨、铜或铝的金属、如氮化钛或氮化钽的导电金属氮化物、或金属硅化物形成。
第四绝缘膜174沉积成完全或至少基本完全覆盖基板100。该第四绝缘膜174的上表面可以是平坦的。该第四绝缘膜可以由例如氧化硅形成。接下来，形成穿透该第四绝缘膜174的第四带状插件176，并将其连接到第二带状焊盘图案172上。该第四带状插件176可以包含导电材料，如金属或/和导电金属氮化物。
如图4、5、6、和7所示，带状直线178形成在第四绝缘膜174上。该带状直线178可以形成为包含例如金属或/和导电金属氮化物。
二极管包括半导体图案122、124a和124b，其可以按如下的描述完成。
图14A至图16A是沿图4的线I-I’剖取的截面图，其图解了形成根据本发明示范性实施例的磁性存储器件的二极管的工艺步骤，而图14B至图16B是沿图4的线II-II’剖取的截面图，其图解了形成根据本发明另一示范性实施例的磁性存储器件的二极管的工艺步骤。
参照图14A和图14B，第二导电性的离子杂质注入第一导电性的基板100中，形成具有预定深度的第一掺杂层201。另外，在该基板100中注入第二导电性的离子杂质，在该第一掺杂层201上形成具有预定深度的第二掺杂层202。在掺杂浓度上该第二掺杂层202优选低于该第一掺杂层。
此后，进一步在基板100内注入第一导电性的离子杂质，在该第二掺杂层202上形成第三掺杂层203。另外，还要进一步在基板100的预定区域，包括前述的带状区域(参照图4、5、6或7)，注入第二导电性的离子杂质，以形成第四掺杂层204。在该第四掺杂层204的区域，可以不注入用于第三掺杂层203的第一导电性的离子杂质。该第四掺杂层204位于该第一掺杂层201上。该第四掺杂层204可以形成为包括带状区域和设置在该带状区域两侧的器件隔离膜的区域。该第三掺杂层203和第四掺杂层204可以形成为与基板水平。
下面，参照图15A和图15B，依次构图第四掺杂层204、第三掺杂层203、第二掺杂层202与第一掺杂层201和基板100，以形成界定有源区域105和该有源区域106内的公用线106的沟槽103。该公用线106形成为该第一掺杂层201的一部分。
在该有源区域105中，构图后的公用线106、构图后的第二掺杂层202a和构图后的第三掺杂层203a依次堆叠。该图案的掺杂层202a和203a以线的形式排列。同样，构图后的第四掺杂层204a也设置在公用线106的预定区域中。
然后，形成填充该沟槽103的器件隔离膜104’。该器件隔离膜104’可以覆盖公用线106的两侧和构图后的掺杂层202a、203a和204a。该器件隔离膜104’可以通过在其上表面形成凹形的附加的工艺步骤形成为图6和图7所示的器件隔离膜104的图案。
参照图16A和图16B，进一步构图处理已构图的掺杂层203a、202a和204a以形成缓冲图案120a、118和120b，和半导体图案124a、122和124b。
在公用线106上，读取缓冲图案118和第一写入缓冲图案120a、第二写入缓冲图案120b依次例向排列。读取半导体图案122和第一写入半导体图案124a、第二写入半导体图案124b都设置在该读取缓冲图案118和第一写入缓冲图案120a、第二写入缓冲图案120b上。带状半导体图案126形成在带状区域上。该读取缓冲图案118和第一写入缓冲图案120a、第二写入缓冲图案120b形成为部分的构图的第二掺杂层202a，而该读取半导体图案122和第一写入半导体图案124a、第二写入半导体图案124b形成为部分的构图的第三掺杂层203a。该带状半导体图案126形成为部分的该图案的第四掺杂层240a。
第一绝缘膜108’沉积在基板100的整个结构上，覆盖半导体图案122、124a、124b和126。此后，下读取插件130、第一和第二写入插件132a和132b以及第一带状插件134分别连接到读取写入半导体图案122、第一和第二写入半导体图案124a和124a以及带状半导体图案126上，因此也穿透该第一绝缘膜108’。MTJ结构148形成在第一绝缘膜108’上，并与下读取插件130连接。参照图12和图13，按照前面提到的方法执行后续工艺步骤。
另外，可以通过平坦化第一绝缘膜108’直到暴露半导体图案122、124a、124b和126来形成图10中所示的绝缘膜108。在此情况下，也可以参照图12和图13，按照前面提到的方法执行后续工艺步骤。
如上所述，根据本发明示范性实施例的磁性存储器件包括设置在MTJ结构的一侧并且用于第一编程模式的第一写入导体，和设置在MTJ结构的另一侧并且用于第二编程模式的第二写入导体。该磁性存储器件在编程操作中使用单一电场。按照此设计，根据本发明示范性实施例的该磁性存储器件不需要MTJ结构和各线的准确对准过程。结果，由于器件可以在没有对于对准工艺的显著依赖的情况下形成，因此根据本发明示范性实施例的该磁性存储器件可以使编程扰动最小化，并提供了改进的处理余量。
此外，采用本示范性实施例的磁性存储器件，由于流经形成为以接触插件形式的第一和第二写入导体的写入电流竖直地提供到被选单元上，因此该写入导体产生的电场明显地提高了单元的选择性。结果，该磁性存储器件可以减小编程扰动。
已经完成了对本发明的实施例的描述，但仍需指出，本领域的技术人员应该清楚，在不背离权利要求所限定的精神和范围的情况下，可以对其进行各种修改。

Claims (29)

1.一种磁性存储器件，包括：
公用线；
第一写入二极管、读取二极管和第二写入二极管，并联连接到该公用线上；
磁性隧道结结构，连接到该读取二极管上；
第一和第二写入导体，设置在该磁性隧道结结构的两侧，并分别连接到该第一和第二写入二极管上；和
第一写入线、读取线和第二写入线，其分别连接到该第一写入导体、该磁性隧道结结构和该第二写入导体上。
2.如权利要求1所述的磁性存储器件，其中该第一写入导体适合于在第一编程模式期间向该磁性隧道结结构施加第一方向的第一电场，而该第二写入导体适合于在第二编程模式期间向该磁性隧道结结构施加第二方向的第二电场，该第一方向与第二方向反向。
3.如权利要求2所述的磁性存储器件，其中该磁性隧道结结构包括：
第一磁性层，具有固定的磁化方向；
第二磁性层，具有可变的磁化方向；和
隧道阻挡层，位于该第一和第二磁性层之间。
4.如权利要求1所述的磁性存储器件，其中该第一写入二极管、该读取二极管和该第二写入二极管的正向输出端子连接到该公用线上，
其中每个该第一写入二极管、该读取二极管和该第二写入二极管的正向输入端子分别连接到该第一写入导体、该磁性隧道结结构和该第二写入导体上。
5.如权利要求1所述的磁性存储器件，其中该第一写入二极管、该读取二极管和该第二写入二极管的正向输入端子连接到该公用线上，
其中每个该第一写入二极管、该读取二极管和该第二写入二极管的正向输出端子分别连接到该第一写入导体、该磁性隧道结结构和该第二写入导体上。
6.如权利要求1所述的磁性存储器件，其中该读取线和该公用线中的一条对应于字线，而该读取线和该公用线中的另一条对应于位线。
7.一种磁性存储器件，包括：
器件隔离膜，其在掺杂了第一导电性杂质的基板上界定了有源区域；
公用线，其形成在该有源区域中，该公用线掺杂了第二导电性的杂质；
第一写入半导体图案、读取半导体图案和第二写入半导体图案，其每一个都设置在该公用线上，彼此侧向分隔，并且都掺杂了该第一导电性的杂质；
磁性隧道结结构，电连接到该读取半导体图案上，并设置在该读取半导体图案上；
第一和第二写入导体，分别在该磁性隧道结结构两侧设置在该第一和第二写入半导体图案上，该第一和第二写入导体分别电连接到该第一和第二写入半导体图案上；
读取线，其电连接到该磁性隧道结结构上；和
第一和第二写入线，其分别电连接到该第一和第二写入导体上。
8.如权利要求7所述的磁性存储器件，其中该第一写入导体适合于在第一编程模式期间向该磁性隧道结结构施加第一方向的第一电场，而该第二写入导体适合于在第二编程模式期间向该磁性隧道结结构施加第二方向的第二电场，该第一方向与该第二方向反向。
9.如权利要求8所述的磁性存储器件，其中该磁性隧道结结构包括：
第一磁性层，其具有固定的磁化方向；
第二磁性层，其具有可变的磁化方向；和
隧道阻挡层，其位于该第一和第二磁性层之间。
10.如权利要求7所述的磁性存储器件，其中该公用线和读取线中的一条对应于字线，而该公用线和读取线中的另一条对应于位线。
11.如权利要求7所述的磁性存储器件，其中该第一和第二导电性的一种是N-型，而该第一和第二导电性的另一种是P-型。
12.如权利要求7所述的磁性存储器件，还包括：
第一写入缓冲图案，其位于该第一写入半导体图案和该公用线之间；
读取缓冲图案，其位于该读取半导体图案和该公用线之间；和
第二写入缓冲图案，其位于第二写入半导体图案和该公用线之间，
其中该读取缓冲图案和该第一、第二写入缓冲图案由掺入该第二导电性杂质的半导体形成，并且其中每个该读取缓冲图案和该第一、第二写入缓冲图案的杂质浓度都低于该公用线的杂质浓度。
13.如权利要求7所述的磁性存储器件，还包括：
第一绝缘膜，其形成在基板上；
第二绝缘膜，其覆盖该第一绝缘膜、该读取半导体图案、该第一与第二写入半导体图案和该磁性隧道结结构；和
上读取插件，其连接到该磁性隧道结结构的上表面上，并穿透该第二绝缘膜，
其中每个该第一和第二写入导体都具有插件的形状，穿透该第二绝缘膜，并且该读取线设置在该第二绝缘膜上以连接到上读取插件上。
14.如权利要求13所述的磁性存储器件，还包括：
第三绝缘膜，其覆盖该第二绝缘膜和该读取线；和
第一和第二上写入插件，其穿透该第三绝缘膜，并分别电连接到该第一和第二写入导体上，
其中该第一和第二写入导体分别连接到该第三绝缘膜上的该第一和第二上写入插件上。
15.如权利要求14所述的磁性存储器件，还包括：
第一焊盘图案，其位于该第一上写入插件和该第一写入导体之间；和
第二焊盘图案，其位于该第二上写入插件和该第二写入导体之间。
16.如权利要求所述13的磁性存储器件，其中该第一绝缘膜覆盖围绕该读取半导体图案和该第一、第二写入半导体图案的该基板，
其中该第一写入导体、该磁性隧道结结构和该第二写入导体分别直接接触该第一写入半导体图案、该读取半导体图案和该第二写入半导体图案的上表面。
17.如权利要求13所述的磁性存储器件，还包括：
缓冲绝缘膜，其设置在该第二绝缘膜之下以覆盖该第一绝缘膜、该第一写入半导体图案、读取半导体图案和该第二写入半导体图案的上表面；和
下读取插件和第一、第二下写入插件，都穿透该缓冲绝缘膜，并分别连接到该读取半导体图案和该第一、第二写入半导体图案上，
其中该第一绝缘膜覆盖围绕该读取半导体和该第一、第二写入半导体图案的基板，
其中该第一写入导体、该磁性隧道结结构和该第二写入导体分别与该第一写入插件、该下读取插件和该第二下写入插件连接。
18.如权利要求13所述的磁性存储器件，还包括：
下读取插件和第一、第二下写入插件，穿透第一绝缘膜，其中该下读取插件和第一、第二下写入插件分别连接到该读取半导体图案和该第一、第二写入半导体图案上，
其中该第一绝缘膜覆盖该基板、该读取半导体图案和该第一、第二写入半导体图案，
其中每个该第一写入导体、该磁性隧道结结构和该第二写入导体分别与该第一下写入插件、该下读取插件和该第二下写入插件连接。
19.如权利要求7所述的磁性存储器件，还包括横跨该读取线和该第一、第二写入线的带状线，
其中该带状线电连接到该公用线上。
20.一种制造磁性存储器件的方法，该方法包括：
形成器件隔离膜，以在掺入第一导电性杂质的基板上界定有源区域，在该有源区域中形成掺入第二导电性杂质的公用线；
形成第一写入半导体图案、读取半导体图案和第二写入半导体图案，其每一个彼此侧向分隔地设置在公用线上，并每一个都掺入该第一导电性杂质；
在该读取半导体图案上形成磁性隧道结结构，该磁性隧道结结构电连接到该读取半导体图案上；
在该磁性隧道结结构两侧的该第一、第二写入半导体图案上都形成第一、第二写入导体，从而该第一、第二写入导体分别与该第一、第二写入半导体图案电连接；
形成读取线，其电连接到该磁性隧道结结构上；并且
形成第一和第二写入线，其分别与该第一和第二写入导体电连接。
21.如权利要20所述的方法，还包括：
在该第一写入半导体图案和该公用线之间形成第一写入缓冲图案；
在该读取半导体图案和该公用线之间形成读取缓冲图案；并且
在该第二写入半导体图案和该公用线之间形成第二写入缓冲图案，
其中该读取缓冲图案和该第一、第二写入缓冲图案是掺有该第二导电性杂质的半导体，并且其中每一个该读取缓冲图案和该第一、第二缓冲图案的杂质浓度低于该公用线的杂质浓度。
22.如权利要20所述的方法，其中该第一和第二导电性的一种是N-型，而该第一和第二导电性的另一种是P-型。
23.如权利要20所述的方法，还包括：
在该基板上形成第一绝缘膜；
形成第二绝缘膜，以覆盖该第一绝缘膜、该读取半导体图案、该第一与第二写入半导体图案和该磁性隧道结结构；和
形成上读取插件，其穿透该第二绝缘膜，并连接到该磁性隧道结结构的上表面上，
其中每个该第一、第二写入导体为插件状，并穿透该第二绝缘膜，且该读取线形成在该第二绝缘膜上以连接到该上读取插件上。
24.如权利要23所述的方法，还包括：
形成第三绝缘膜，以覆盖该第二绝缘膜和该读取线；并且
形成第一和第二上写入插件，其穿透该第三绝缘膜，并分别与该第一和第二写入导体电连接，
其中该第一和第二写入线分别形成在连接到该第一和第二上写入插件上的该第三绝缘膜上。
25.如权利要23所述的方法，其中该形成读取半导体图案和该第一、第二半导体图案包括：
在该基板上沉积该第一绝缘膜；
构图该第一绝缘膜，以形成彼此分隔并暴露该公用线的第一写入开口、读取开口和第二写入开口；并且
分别在该第一写入开口、该读取开口和该第二写入开口中形成该第一写入半导体图案、该读取半导体图案和该第二写入半导体图案。
26.如权利要25所述的方法，其中该第一写入导体、该磁性隧道结结构和该第二写入导体分别与该第一写入半导体图案、该读取半导体图案和该第二写入半导体图案的上表面直接接触。
27.如权利要25所述的方法，还包括：
形成缓冲绝缘膜，以覆盖该第一绝缘膜、该第一写入半导体图案、读取半导体图案和该第二写入半导体图案；并且
形成穿透该缓冲绝缘膜的下读取插件和第一、第二下写入插件，其中每个该下读取插件和该第一、第二下写入插件都分别与该读取半导体图案和该第一、第二半导体图案连接，
其中每个该第一写入导体、该磁性隧道结结构和该第二写入导体都分别与该第一下写入插件、该下读取插件和该第二下写入插件连接。
28.如权利要23所述的方法，其中该形成该器件隔离膜、该公用线、该读取半导体图案和该第一、第二写入半导体图案包括：
形成第二导电性掺杂层和第一导电性掺杂层，其每一个都堆叠在该基板中；
构图该第一导电性掺杂层、该第二导电性掺杂层和该基板，以形成界定该有源区的沟槽；
在该沟槽中形成该器件隔离膜；并且
对已构图案的该第一导电性掺杂层进行构图，以形成该第一写入半导体图案、该读取半导体图案和该第二写入半导体图案，
其中已构图的该第二导电性掺杂层是该公用线。
29.如权利要28所述的方法，其中该第一绝缘膜形成为覆盖该基板、该读取半导体图案和该第一、第二写入半导体图案，
并且还包括：
形成下读取插件和第一、第二下写入插件，其穿透该第一绝缘膜，从而该下读取插件、该第一与该第二下写入插件都分别与该读取半导体图案和该第一、第二写入半导体图案连接，
其中该第一写入导体、该磁性隧道结结构和该第二写入导体都分别与该第一下写入插件、该下读取插件和该第二下写入插件连接。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008192916A (ja) * 2007-02-06 2008-08-21 Toshiba Corp 磁気ランダムアクセスメモリ及びその書き込み方法
US8125040B2 (en) * 2008-04-18 2012-02-28 Qualcomm Incorporated Two mask MTJ integration for STT MRAM
US9159910B2 (en) * 2008-04-21 2015-10-13 Qualcomm Incorporated One-mask MTJ integration for STT MRAM
CN103354952B (zh) * 2010-12-17 2016-09-28 艾沃思宾技术公司 具有改善的尺寸的磁随机存取存储器集成
US9627061B2 (en) 2013-03-04 2017-04-18 SK Hynix Inc. Electronic device having resistance element
KR102008412B1 (ko) * 2013-03-04 2019-08-08 에스케이하이닉스 주식회사 반도체 장치 및 이 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
US9858975B1 (en) * 2016-08-24 2018-01-02 Samsung Electronics Co., Ltd. Zero transistor transverse current bi-directional bitcell
US10790002B2 (en) 2018-06-21 2020-09-29 Samsung Electronics Co., Ltd. Giant spin hall-based compact neuromorphic cell optimized for differential read inference
US11233191B2 (en) 2018-09-26 2022-01-25 Globalfoundries U.S. Inc. Integrated circuits with embedded memory structures and methods for fabricating the same
EP3823031A1 (en) 2019-11-12 2021-05-19 Imec VZW Bipolar selector device for a memory array

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5640343A (en) * 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
CN1305234A (zh) * 1999-12-10 2001-07-25 夏普公司 磁隧道结器件、使用该器件的磁存储器和单元及其存取方法
CN1329336A (zh) * 2000-05-03 2002-01-02 惠普公司 磁随机存取存储器大阵列的写入电路
CN1428786A (zh) * 2001-12-21 2003-07-09 株式会社东芝 磁随机存取存储器及其制造方法
US6642595B1 (en) * 2002-07-29 2003-11-04 Industrial Technology Research Institute Magnetic random access memory with low writing current
CN1479922A (zh) * 2000-12-05 2004-03-03 �����ɷ� 磁阻性内存及其读取方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5279823A (en) * 1992-06-08 1994-01-18 Genentech, Inc. Purified forms of DNASE
JP4780874B2 (ja) 2001-09-04 2011-09-28 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP4032747B2 (ja) * 2002-01-10 2008-01-16 三菱電機株式会社 磁気記憶装置
KR100448853B1 (ko) * 2002-05-20 2004-09-18 주식회사 하이닉스반도체 마그네틱 램
US6757188B2 (en) 2002-05-22 2004-06-29 Hewlett-Packard Development Company, L.P. Triple sample sensing for magnetic random access memory (MRAM) with series diodes
US6801450B2 (en) 2002-05-22 2004-10-05 Hewlett-Packard Development Company, L.P. Memory cell isolation
TW583667B (en) * 2002-07-17 2004-04-11 Ind Tech Res Inst Magnetic random access memory with low writing current
JP2004071881A (ja) * 2002-08-07 2004-03-04 Toshiba Corp 半導体集積回路装置及びその製造方法
US6621730B1 (en) 2002-08-27 2003-09-16 Motorola, Inc. Magnetic random access memory having a vertical write line

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5640343A (en) * 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
CN1305234A (zh) * 1999-12-10 2001-07-25 夏普公司 磁隧道结器件、使用该器件的磁存储器和单元及其存取方法
CN1329336A (zh) * 2000-05-03 2002-01-02 惠普公司 磁随机存取存储器大阵列的写入电路
CN1479922A (zh) * 2000-12-05 2004-03-03 �����ɷ� 磁阻性内存及其读取方法
CN1428786A (zh) * 2001-12-21 2003-07-09 株式会社东芝 磁随机存取存储器及其制造方法
US6642595B1 (en) * 2002-07-29 2003-11-04 Industrial Technology Research Institute Magnetic random access memory with low writing current

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
CN 1329336 A,全文.

Also Published As

Publication number Publication date
KR100655438B1 (ko) 2006-12-08
US20070047295A1 (en) 2007-03-01
CN1921004A (zh) 2007-02-28
JP2007059919A (ja) 2007-03-08
US20090273045A1 (en) 2009-11-05
JP5085073B2 (ja) 2012-11-28
US7582941B2 (en) 2009-09-01
US20110053293A1 (en) 2011-03-03
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US8043869B2 (en) 2011-10-25

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