KR102499017B1 - 반도체 디바이스 및 제조 방법 - Google Patents

반도체 디바이스 및 제조 방법 Download PDF

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KR102499017B1
KR102499017B1 KR1020210005949A KR20210005949A KR102499017B1 KR 102499017 B1 KR102499017 B1 KR 102499017B1 KR 1020210005949 A KR1020210005949 A KR 1020210005949A KR 20210005949 A KR20210005949 A KR 20210005949A KR 102499017 B1 KR102499017 B1 KR 102499017B1
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

하부 전극 비아의 보호를 돕는 데에 스페이서가 활용되는 반도체 디바이스 및 이 반도체 디바이스의 제조 방법이 제공된다. 실시형태에서, 유전체층을 통해 개구부가 형성되고 유전체층의 측벽을 따라 스페이서가 형성된다. 스페이서에 인접하여 하부 전극 비아가 형성되고, 하부 전극이 형성되고, 하부 전극 위에 자기 터널 접합(MTJ) 구조가 형성되고, MTJ 구조 위에 상부 전극이 형성된다. 해당 구조는 패터닝되고 스페이서는 패터닝 공정 중에 바람직하지 않은 손상으로부터 하부 전극 비아를 보호하는 것을 돕는다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING}
<우선권 주장 및 교차 참조>
본 출원은 2020년 8월 11일에 출원한 미국 가출원 번호 제63/064,087호에 대해 우선권을 주장하며, 이 우선권 출원은 그 전체가 참조로써 본 명세서에 포함된다.
반도체 디바이스는 예컨대, 퍼스널 컴퓨터, 셀 폰, 디지털 카메라, 및 기타 전자 장비 등의 각종 전자 애플리케이션에 이용되고 있다. 반도체 디바이스는 통상, 반도체 기판 위에 절연성 또는 유전체층, 전도층, 및 반도성 재료층을 순차적으로 적층하고 그 위에 회로 컴포넌트 및 엘리먼트를 형성하기 위해 리소그래피 및 에칭 공정을 이용해 다양한 재료층을 패터닝함으로써 제조된다.
반도체 산업은 소정의 면적 내에 더 많은 컴포넌트를 집적시키기 위해 최소 피처(feature) 사이즈를 연속으로 삭감함으로써 다양한 전자 컴포넌트(예, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 높이고 있다. 그러나, 최소 피처 사이즈가 감소함에 따라, 사용되는 공정 내부에서 부가적인 문제가 발생하고 있으며, 이들 부가적인 문제는 해결되어야 한다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른 기판 위에서의 유전체층의 형성을 도시하고 있다.
도 2는 일부 실시형태에 따른 유전체층에서의 제1 개구부의 형성을 도시하고 있다.
도 3은 일부 실시형태에 따른 스페이서 재료의 형성을 도시하고 있다.
도 4는 일부 실시형태에 따른 스페이서의 형성을 도시하고 있다.
도 5는 일부 실시형태에 따른 하부 전극 비아의 형성을 도시하고 있다.
도 6은 일부 실시형태에 따른 하부 전극, MTJ 구조, 및 상부 전극의 퇴적을 도시하고 있다.
도 7a와 도 7b는 일부 실시형태에 따른 에칭 공정을 도시하고 있다.
도 8은 일부 실시형태에 따른 유전체 재료의 형성을 도시하고 있다.
도 9는 일부 실시형태에 따른 유전체 재료의 형성을 도시하고 있다.
도 10은 일부 실시형태에 따른 컨택의 형성을 도시하고 있다.
도 11은 일부 실시형태에 따른 오프셋된 위치에서의 포토레지스트의 배치를 도시하고 있다.
도 12a와 도 12b는 일부 실시형태에 따른 오프셋된 에칭 공정을 도시하고 있다.
도 13은 일부 실시형태에 따른 제2 유전체층 내에의 제1 개구부 전체의 형성을 도시하고 있다.
도 14는 일부 실시형태에 따른 제2 유전체층 내부에의 스페이서 전체의 형성을 도시하고 있다.
도 15a와 도 15b는 일부 실시형태에 따른 하부 전극, MTJ 구조, 및 상부 전극의 형성을 도시하고 있다.
도 16a와 도 16b는 일부 실시형태에 따른 제2 유전체층 내부에 전체가 형성된 스페이서를 구비한 오프셋 실시형태를 도시하고 있다.
도 17a 내지 도 17c는 일부 실시형태에 따라, 유전체 재료의 일부가 스페이서에 인접하여 잔류해 있는 실시형태를 도시하고 있다.
도 18a와 도 18b는 일부 실시형태에 따라, 유전체 재료의 일부가 스페이서에 인접하여 잔류해 있는 오프셋 실시형태를 도시하고 있다.
도 19a와 도 19b는 일부 실시형태에 따라, 유전체 재료의 일부가 스페이서에 인접하여 잔류해 있고 스페이서가 유전체 재료 내부에 전체가 형성되는 일 실시형태를 도시하고 있다.
도 20a와 도 20b는 일부 실시형태에 따라, 유전체 재료의 일부가 스페이서에 인접하여 잔류해 있고 스페이서가 유전체 재료 내부에 전체가 형성되는 오프셋 실시형태를 도시하고 있다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트 또는 피처와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
이하, 마그네틱 랜덤 액세스 메모리(MRAM) 디바이스(100)에 전기적 접속을 제공하는 하부 전극 비아(501)를 보호하는 데에 스페이서(401)를 활용하는 특정 실시형태에 대해 실시형태들을 설명한다. 그러나, 여기에 설명하는 실시형태들은 다양한 디바이스 및 방법에도 적용될 수 있으며, 이러한 모든 실시형태들은 본 개시내용의 범주 내에 포함되는 것으로 전적으로 의도된다.
이제 도 1을 참조하면, 도 1은 MRAM 디바이스(100)의 중간 제조를 도시하고 있으며, 여기서 MRAM 디바이스(100)는 반도체 기판(101)과, 반도체 기판(101)의 활성 영역 내의 능동 디바이스(103), 활성 디바이스(103) 위에 위치한 금속화층(105), 및 금속화층(105)의 상부층 내에 위치한 전도성 라인(107)을 포함한다.
일 실시형태에 있어서, 반도체 기판(101)은 도핑되거나 도핑되지 않는 벌크 실리콘, 또는 SOI(silicon-on-insulator) 기판의 활성층을 포함할 수 있다. 일반적으로, SOI 기판은, 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 재료로 된 층을 포함한다. 사용할 수 있는 다른 기판은 다층 기판, 경사 기판, 또는 하이브리드 오리엔테이션 기판을 포함한다.
반도체 기판(101)은 능동 디바이스(103)를 포함할 수 있다. 당업자라면 트랜지스터(예컨대, 평면형 트랜지스터, 핀 전계 효과 트랜지스터(finFET), 나노와이어 트랜지스터 등), 커패시터, 저항기, 이들의 조합과 같은 다양한 능동 디바이스 및 수동 디바이스가 MRAM 디바이스(100)에 대한 설계의 원하는 구조적 및 기능적 요건을 생성하는데 사용될 수 있음을 알 것이다. 능동 디바이스(103)는 임의의 적절한 방법을 사용하여 형성될 수 있다.
금속화층(105)은 반도체 기판(101) 및 능동 디바이스(103) 위에 형성되고 다양한 능동 디바이스(103)를 접속하여 기능 회로부를 형성하도록 설계된다. 도 1에는 단일층으로 도시하고 있지만, 금속화층(105)은 유전체 및 전도성 재료의 교번 층으로 형성되고, 임의의 적절한 공정(예컨대, 퇴적, 다마신, 이중 다마신 등)을 통해 형성될 수 있다. 일 실시형태에서는, 반도체 기판(102) 위에 하나 이상의 금속화층이 있을 수 있지만, 금속화층(105)의 정확한 수는 반도체 디바이스의 설계에 종속된다.
전도성 라인(107)은 금속화층(105)의 전도성 부분의 일부로서 형성된다. 특정 실시형태에서는, 전도성 라인(107)이 다마신 또는 이중 다마신 공정을 사용하여 형성됨으로써, 개구부가 금속화층(105)의 유전체 부분 내에 형성되고, 개구부는 배리어층과 같은 하나 이상의 전도성 재료 및 구리와 같은 충전용 재료로 충전된다. 그러나, 임의의 적절한 방법이 사용될 수도 있다.
도 1은 또한 전도성 라인(107) 위에 형성되는 제1 유전체층(109), 제2 유전체층(111), 및 제3 유전체층(113)의 형성도 도시하고 있다. 제1 유전체층(109)은 원자층 퇴적, 화학적 기상 퇴적, 물리적 기상 퇴적, 이들의 조합 등과 같은 퇴적 공정을 사용하여 형성되는, SiCN, SiOCN 또는 SiOC, 실리콘 산화물, 실리콘 질화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 인-실리케이트 유리(BPSG), 무도핑 실리케이트 유리(USG), 이들의 조합 등과 같은 유전체 재료를 포함할 수 있다. 제1 유전체층(109)은 약 100 Å와 약 300 Å 사이의 두께로 퇴적될 수 있다. 그러나, 임의의 적절한 재료, 임의의 적절한 퇴적 공정, 및 임의의 적절한 두께가 사용될 수도 있다.
제2 유전체층(111)은 제1 유전체층(109) 위에 형성된다. 일 실시형태에서, 제2 유전체층(111)은 원자층 퇴적, 화학적 기상 퇴적, 물리적 기상 퇴적, 이들의 조합 등과 같은 퇴적 공정을 사용하여 형성되는, 실리콘 풍부 산화물(SRO), 실리콘 산탄화물, SiCN 또는 SiOC, 실리콘 산화물, 실리콘 질화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 인-실리케이트 유리(BPSG), 무도핑 실리케이트 유리(USG), 이들의 조합 등과 같은, 제1 유전체층(109)과는 상이한 유전체 재료일 수 있다. 제2 유전체층(111)은 약 600 Å와 약 1200 Å 사이의 두께로 퇴적될 수 있다. 그러나, 임의의 적절한 재료, 임의의 적절한 퇴적 방법 및 임의의 적절한 두께가 사용될 수도 있다.
제3 유전체층(113)은 제2 유전체층(111) 위에 형성된다. 일 실시형태에서, 제3 유전체층(113)은 무질소 반사 방지층(NFARC), 실리콘 풍부 산화물(SRO), 실리콘 산탄화물, SiCN, SiOC, 실리콘 산화물, 실리콘 질화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 인-실리케이트 유리(BPSG), 무도핑 실리케이트 유리(USG), 이들의 조합 등과 같은, 제2 유전체층(111)과는 상이한 유전체 재료일 수 있다. 일부 실시형태에서, 제3 유전체층(113)은 원자층 퇴적, 화학적 기상 퇴적, 물리적 기상 퇴적, 이들의 조합 등에 의해 형성된다. 제3 유전체층(113)은 약 200 Å와 약 400 Å 사이의 두께로 퇴적될 수 있다. 그러나, 임의의 적절한 재료, 임의의 적절한 퇴적 방법 및 임의의 적절한 두께가 사용될 수도 있다.
도 1은 제3 유전체층(113), 제2 유전체층(111)을 관통하고 제1 유전체층(109)의 일부를 관통하는 제1 개구부(201)(도 1에는 도시하지 않지만 도 2와 관련하여 이하에서 추가 설명함)의 패터닝을 돕기 위한, 제3 유전체층(1113) 위에서의 제1 포토레지스트(115)의 배치도 도시하고 있다. 일 실시형태에서, 제1 포토레지스트(115)는 3층 포토레지스트(예컨대, 하부 반사 방지층, 하드 마스크층, 및 감광성층)일 수도 있고 심지어 단일층의 감광성층일 수도 있다. 임의의 적절한 수의 층이 사용될 수도 있다.
일 실시형태에서, 제1 포토레지스트(115)는 화학적 기상 퇴적, 원자층 퇴적, 스핀온 공정, 이들의 조합 등과 같은 하나 이상의 공정을 사용하여 퇴적 또는 배치될 수 있다. 제1 포토레지스트(115)가 제자리에 있다면, 감광성층을 패터닝된 에너지 소스(예컨대, 광)에 노출시킴으로써 감광성층이 패터닝될 수 있다. 노출되면, 감광성층은 현상된 다음, 제1 포토레지스트(115)의 하부층을 패터닝하고 제3 유전체층(113)을 노출시키기 위해 마스크로서 사용될 수 있다.
도 2는 제1 포토레지스트(115)가 패터닝되었으면, 제1 개구부(201)가 형성될 수 있는 것을 도시하고 있다. 일 실시형태에서, 제1 개구부(201)는 제3 유전체층(113), 제2 유전체층(111), 및 제1 유전체층(109)을 통해 순차적으로 에칭하기 위해 제1 포토레지스트(115)를 마스크로서 활용하는 반응성 이온 에칭과 같은 하나 이상의 건식 에칭을 사용하여 형성될 수 있다. 그러나, 임의의 적절한 에칭 공정이 사용될 수도 있다.
일 실시형태에서, 제1 개구부(201)는 제1 개구부(201)의 상단을 따라 약 27 nm 내지 약 80 nm, 또는 약 50 nm 내지 약 6 nm의 제1 폭(W1)을 갖도록 형성될 수 있다. 따라서, 에칭 공정의 방향성 특성이 있다면, 제1 개구부(201)는 제1 개구부(201)의 하단을 따라 약 50 nm 내지 약 70 nm의 제2 폭(W2)도 가질 수 있다. 그러나, 임의의 적절한 폭이 사용될 수도 있다.
또한, 전술한 에칭 공정은 제3 유전체층(113)과 제2 유전체층(111)을 완전히 관통하여 제1 개구부(201)를 형성하고 있지만, 본 실시형태의 에칭 공정은 제1 유전체층(109)를 부분적으로만 관통하여 제1 개구부(201)를 형성할 수도 있다. 이와 같이, 제1 개구부(201)는 약 50 Å 내지 약 150 Å의 제1 거리(D1)만큼 제1 유전체층(109) 내로 연장될 수 있다. 에칭 공정을 정지시킴으로써, 제1 유전체층(109)의 일부가 제1 개구부(201)와 전도성 라인(107) 사이에 잔류하는데, 이 제1 유전체층(109)의 일부는 약 100 Å 내지 약 150 Å의 제2 거리(D2)를 가질 수 있다. 그러나, 임의의 적절한 거리가 사용될 수도 있다.
도 3은 제1 개구부(201)를 라이닝하기 위한 제1 스페이서 재료(301)의 퇴적을 도시하고 있다. 일 실시형태에서, 제1 스페이서 재료(301)는 후속의 에칭 공정(예컨대, 도 7a와 관련하여 후술하는 제2 유전체층(111)을 에칭하는데 사용되는 습식 에칭)에 대해 높은 선택성을 지닌 유전체 재료일 수 있다. 예를 들어, 제1 스페이서 재료(301)는 묽은 불화수소산(dHF)의 에칭제에 대한 산화물에 우수한 선택성을 지닌 재료일 수 있다. 예를 들어, 묽은 불화수소산(예컨대, H2O:HF의 체적비가 약 100:1인 dHF)과 같은 에칭제 및 실리콘 질화물과 같은 제1 스페이서 재료(301)가 사용될 때 산화물/실리콘 질화물 에칭 선택도는 10보다 크다. 특정 실시형태에 있어서, 제1 스페이서 재료(301)는 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산화물(SiOx), 실리콘 산탄화물(SiCxOy), 실리콘 산탄질화물(SiCxOyNz), 실리콘 탄화물(SiCx), 이들의 조합 등과 같은 재료일 수 있으며, 여기서 x, y, 및 z는 독립적으로 임의의 양수일 수 있다. 그러나, 임의의 적절한 재료가 사용될 수도 있다.
제1 스페이서 재료(301)는 플라즈마 강화 원자층 퇴적, 원자층 퇴적, 화학적 기상 퇴적, 플라즈마 강화 화학적 기상 퇴적, 물리적 기상 퇴적, 이들의 조합 등과 같은 퇴적 공정을 사용하여 퇴적될 수 있다. 또한, 제1 스페이서 재료(301)는 약 10 Å와 약 100 Å 사이의 두께로 퇴적될 수 있다. 그러나, 임의의 적절한 퇴적 공정 및 두께가 사용될 수도 있다.
도 4는 스페이서(401)를 형성하기 위해 제1 스페이서 재료(301)를 추가로 패터닝하는 라이너 제거 공정을 도시하고 있다. 일 실시형태에서, 라이너 제거 공정은 제1 스페이서 재료(301)의 재료에 대해 선택성을 지닌 에칭제를 사용하는 이방성 건식 에칭 공정일 수 있다. 이와 같이, 이방성 에칭 공정은 제1 스페이서 재료(301)의 수직 부분(제1 개구부(201)의 측벽을 따라 위치한 부분)은 남겨 두면서 제1 스페이서 재료(301)의 수평 부분(예컨대, 제3 유전체층(113)을 따라 그리고 제1 개구부(201)의 하단을 따라 위치한 부분)은 제거할 것이다. 이렇게, 스페이서(401)는 제1 개구부(201)의 측벽을 따라 형성된다.
또한, 제1 스페이서 재료(301)의 수평 부분이 (제3 유전체층(113)을 노출시키기 위해) 제3 유전체층(113)로부터 제거되고 (제1 유전체층(109)을 노출시키기 위해) 제1 개구부(201)의 하단으로부터 제거되었으면, 제3 유전체층(113)은 제거될 수 있고, 제1 유전체층(109)은 전도성 라인(107)을 노출시키기 위해 관통될 수 있다. 일 실시형태에서, 제3 유전체층(113)과 제1 유전체층(109)은 제3 유전체층(113) 및 제1 유전체층(109)의 재료에 선택성을 지닌 에칭제를 사용하는 건식 에칭 공정과 같은 하나 이상의 에칭 공정을 사용하여 제거될 수 있다. 일부 실시형태에서, 스페이서(401)를 형성하는데 사용되는 동일한 에칭 공정이 제3 유전체층(113) 및 제1 유전체층(109)을 제거하는데 사용될 수도 있다. 그러나, 임의의 적절한 에칭 공정 수가 사용될 수도 있다.
도 5는 제1 개구부(201) 내부에의 하부 전극 비아(501)의 형성을 도시하고 있다. 일 실시형태에서, 하부 전극 비아(501)는 배리어층(명확성을 위해 독립적으로 도시하지 않음)과 전도성 충전 재료를 포함할 수 있다. 배리어층은 원자층 퇴적, 화학적 기상 퇴적, 물리적 기상 퇴적, 이들의 조합 등과 같은 퇴적 공정을 사용하여 티탄, 티탄 질화물, 탄탈 질화물, 이들의 조합 등과 같은 재료일 수 있다. 그러나, 임의의 적절한 재료 및 제조 방법이 사용될 수도 있다.
전도성 충전 재료는 구리를 포함할 수도 있지만, 알루미늄, 합금, 도핑된 폴리실리콘, 이들의 조합 등의 기타 적절한 재료도 대안으로 사용될 수 있다. 전도성 충전 재료는 처음에 시드층(도시 생략)을 퇴적한 다음, 시드층 상에 구리를 전기도금하고 제1 개구부(201)를 충전 및 과충전함으로써 형성될 수 있다. 제1 개구부(201)가 충전되었으면 제1 개구부(201) 외부의 과량의 배리어층, 시드층, 및 전도성 충전 재료는 화학적 기계 연마(CMP) 등의 평탄화 공정을 통해 제거될 수 있는데, 임의의 적절한 제거 공정이 사용될 수도 있다.
도 5에 도시하는 바와 같이, 하부 전극 비아(501)을 형성하기 전에 스페이서(401)를 형성함으로써, 스페이서(401)는 하부 전극 비아(501)의 측벽의 상측부를 덮지만, 하부 전극 비아(501)의 측벽의 하측부는 스페이서(401)에 의해 덮이지 않고 제1 유전체층(109)와 직접 물리적으로 접촉하게 된다. 특정 실시형태에서, 피복 측벽 대 미피복 측벽의 비는 약 6 내지 약 12일 수 있다. 그러나, 임의의 적절한 양이 사용될 수도 있다.
또한, 스페이서(401)를 사용함으로써, 하부 전극 비아(501)의 전체 치수는 후속의 에칭 공정 시에 손상이나 노출의 우려 없이 더욱 감소할 수 있다. 예를 들어, 스페이서(401)를 사용함으로써, 하부 전극 비아(501)는 약 25 nm 내지 약 40 nm, 이를테면 약 40 nm 미만의 감소된 제3 폭(W3)일 수 있다. 또한, 스페이서(401)로 하부 전극 비아(501)를 보호함으로써, 추가 공정(예컨대, 후속의 에칭 공정)은 하부 전극 비아(501)의 손상을 피하기 위해 빡빡하게(tightly) 제어되지 않아도 되며, 이에 전체 공정 윈도우가 증가하며 유연성이 더 커질 수 있다.
도 6은 하부 전극(601), 자기 터널 접합(MTJ) 구조(603) 및 상부 전극(605)의 형성을 도시하고 있다. 하부 전극(601)은 제2 유전체층(111) 위에 형성되고, 하부 전극 비아(501)와 물리적으로 접촉하며, 전도성 라인(107)과 전기적으로 접속된다. 일 실시형태에서, 하부 전극(601)은 티탄(Ti), 탄탈(Ta), 백금(Pt), 루테늄(Ru), 텅스텐(W), 알루미늄(Al), 구리(Cu), 티탄 질화물(TiN), 탄탈 질화물(TaN), 텅스텐 질화물(WN), 코발트(Co), 몰리브덴(Mo), 이들의 합금, 또는 이들의 조합과 같은 전도성 재료를 포함하고, 원자층 퇴적, 화학적 기상 퇴적, 물리적 기상 퇴적, 이들의 조합 등과 같은 퇴적 공정을 사용하여 형성될 수 있다. 하부 전극(601)은 약 100 Å와 약 250 Å 사이의 두께로 형성될 수 있다. 그러나, 임의의 적절한 재료 및 임의의 적절한 제조 방법이 사용될 수도 있다.
하부 전극(601)이 형성되었으면, MTJ 구조(603)가 형성될 수 있다. 일 실시형태에서, MTJ 구조(603)는 반강자성 재료, 강자성 고정층, 터널링층, 및 강자성 자유층(도 6에는 명확성을 위해 별도로 도시하지 않음)으로 형성될 수 있다. 일 실시형태에서, 반강자성 재료(AFM)층은 하부 전극(601) 위에 형성된다. 반강자성(AFM)층에서, 원자(또는 분자)의 자기 모멘트는 특정 방향으로 이웃하는 원자(또는 분자)의 자기 모멘트와 규칙적인 패턴으로 정렬된다. AFM층의 순 자기 모멘트는 제로이다. 소정의 실시형태에서, AFM층은 원자층 퇴적, 화학적 기상 퇴적, 물리적 기상 퇴적, 이들의 조합 등과 같은 퇴적 방법을 사용하여, 백금 망간(PtMn), 이리듐 망간(IrMn), 로듐 망간(RhMn), 철 망간(FeMn), 이들의 조합 등을 포함한다. AFM층(503)은 약 100 Å과 약 200 Å 사이의 두께로 형성될 수 있다. 그러나, 임의의 적절한 퇴적 공정 및 두께가 사용될 수도 있다.
강자성 고정층은 AFM층 위에 형성된다. 강자성 고정층은 영구 자석을 형성하고 자석과의 강한 상호작용을 나타낸다. 강자성 고정층의 자기 모멘트의 방향은 인접한 AFM층에 의해 고정되며, 연관된 자기 터닐 접합(AFM) 엘리먼트의 동작 중에 변하지 않는다. 소정의 실시형태에서, 강자성 고정층은 원자층 퇴적, 화학적 기상 퇴적, 물리적 기상 퇴적, 이들의 조합 등을 사용하여, 코발트-철-붕소(CoFeB), CoFeTa, NiFe, Co, CoFe, CoPt, Ni와 Co와 Fe의 합금, 이들의 조합 등의 하나 이상의 층을 포함한다. 그러나, 임의의 적절한 재료 및 제조 방법이 사용될 수도 있다.
터널링층은 강자성 고정층 위에 형성된다. 터널링층은 바이어싱 전압이 인가될 때에 전자가 터널링층을 터널링할 수 있을 정도로 충분히 얇다. 소정의 실시형태에서, 터널링층은 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 알루미늄 질화물(AlN), 알루미늄 산질화물(AlON), 하프늄 산화물(HfO2) 또는 지르코늄 산화물(ZrO2)을 포함하고, 원자층 퇴적, 화학적 기상 퇴적, 물리적 기상 퇴적, 이들의 조합 등과 같은 퇴적 공정을 사용하여 퇴적될 수 있다. 터널링층은 약 5 Å과 약 30 Å 사이의 두께로 퇴적될 수 있다.
강자성 자유층은 터널링층 위에 형성된다. 강자성 자유층의 자기 모멘트의 방향은 강자성 자유층에 인접한 반강자성 재료가 없기 때문에 고정되지 않는다. 이에, 이 층의 자기 배향은 조정 가능하며, 그래서 이 층은 자유층이라고 칭해진다. 적어도 일 실시형태에 있어서, 강자성 자유층의 자기 모멘트는 강자성 고정층의 자기 모멘트의 고정 방향에 평행 또는 반평행으로 회전할 수 있다. 강자성 자유층은 강자성 고정층의 재료와 유사한 강장성 재료를 포함할 수 있으며, 원자층 퇴적, 화학적 기상 퇴적, 물리적 기상 퇴적, 이들의 조합 등과 같은 퇴적 공정을 사용하여 코발트, 니켈, 철 또는 붕소와 같은 재료를 포함할 수 있다. 그러나, 임의의 적절한 재료 및 퇴적 방법이 사용될 수도 있다.
MTJ 구조(603)가 형성되었으면 전기 라우팅을 위해 구조의 다른 부분에 전기 접속을 제공하기 위해 상부 전극(605)이 강자성 자유층 위에 형성된다. 상부 전극(605)은 전도성 재료를 포함한다. 일부 실시형태에서, 상부 전극(605)은 조성에 있어서 하부 전극(601)과 유사하다. 예를 들어, 일부 실시형태에서, 상부 전극(605)은 티탄(Ti), 탄탈(Ta), 백금(Pt), 루테늄(Ru), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 또는 이들의 합금을 포함한다. 그러나, 임의의 적절한 재료가 사용될 수도 있다.
도 6은 또한 상부 전극(605) 위에 배치되고 패터닝되는 제2 포토레지스트(607)를 도시하고 있다. 일 실시형태에서, 제2 포토레지스트(607)는 하부 반사 방지 코팅, 중간 하드 마스크층, 및 상부 감광성 재료를 가진 3층이라는 점에서 제1 포토레지스트(115)와 유사할 수 있으며, 도 1와 관련하여 설명한 바와 같이 배치되고 패터닝될 수 있다. 그러나, 임의의 적절한 재료 및 재료들의 조합이 사용될 수도 있다.
일 실시형태에서, 제2 포토레지스트(607)는 약 40 nm와 약 60 nm 사이, 또는 약 30 nm와 약 55 nm 사이, 또는 50 nm 이하의 제3 폭(W4)을 갖도록 배치되고 패터닝될 수 있다. 또한, 제2 포토레지스트(607)는 제2 포토레지스트(607)의 제1 중심선(609)이 하부 전극 비아(501)의 제2 중심선(611)과 정렬되도록 배치될 수 있다. 이와 같이, 제2 포토레지스트(607)는 하부 전극 비아(501) 위에 직접 센터링된다. 그러나, 임의의 적절한 폭과 임의의 적절한 배열이 사용될 수도 있다.
도 7a는 제2 포토레지스트(607)가 배치되었으면, 제2 포토레지스트(607)를 마스크로서 사용하여 하부층이 패터닝될 수 있는 것을 도시하고, 여기서 제2 포토레지스트(607)의 중심선(609)은 상부 전극(605), MTJ 구조(603), 및 하부 전극(601)에 전사된다. 일 실시형태에서, 하부층은 반응성 이온 에칭과 같은 하나 이상의 이방성 에칭 공정을 사용하여 패터닝될 수 있다. 그러나, 임의의 적절한 에칭 공정이 사용될 수도 있다.
일 실시형태에서, 하나 이상의 에칭 공정은 상부 전극(605), MTJ 구조(603), 및 하부 전극(601)을 패터닝하기 위해 계속될 수 있다. 이방성 에칭 공정 후에, 상부 전극(605)은 약 30 nm와 약 50 nm 사이의 제5 폭(W5)을 갖도록 형성될 수 있고, MTJ 구조(603)는 약 40 nm와 약 60 nm 사이의 제6 폭(W6)을 갖도록 형성될 수 있고, 하부 전극(601)은 약 45 nm와 약 65 nm 사이의 제7 폭(W7)을 갖도록 형성될 수 있다. 그러나, 임의의 적절한 폭도 사용될 수 있다.
도 7a는 또한, 하나 이상의 에칭 공정이 하부 전극(601)을 패터닝하는데 사용되었으면, 하나 이상의 에칭 공정이 제2 유전체층(111) 내부를 에칭하기 위해 계속될 수 있는 것을 도시하고 있다. 일 실시형태에서, 하나 이상의 에칭 공정은 약 500 Å과 약 1000 Å 사이의 제3 거리(D3)만큼 제2 유전체층(111) 내부를 에칭할 수 있다. 그러나, 임의의 적절한 거리가 사용될 수도 있다.
하나 이상의 에칭 공정이 상부 전극(605), MTJ 구조(603), 하부 전극(601), 및 제2 유전체층(111)을 패터닝하는데 사용되었으면, 제2 포토레지스트(607)는 제거될 수 있다(이전의 에칭 공정에서 이미 제거되지 않은 경우). 일 실시형태에서, 제2 포토레지스트(607)가 애싱 공정을 사용하여 제거됨으로써, 제2 포토레지스트(607)의 온도는 제2 포토레지스트(607)가 열 퇴적된 다음에 용이하게 제거될 수 있을 때까지 상승한다. 그러나, 임의의 적절한 제거 공정이 사용될 수도 있다.
그러나, 하부 전극 비아(501)에 인접하여 스페이서(401)를 형성함으로써, 제2 유전체층(111)의 에칭은 하부 전극 비아(501)의 노출 및/또는 손상의 우려를 줄이면서 수행될 수 있다. 이와 같이, 하부 전극 비아(501)는 리스크 없이 폭의 감소가 있을 수 있다. 예를 들어, 하부 전극 비아(501)는 적어도 스페이서(401)의 두께만큼 하부 전극(601)의 제7 폭(W7)보다 작은 제3 폭(W3)(도 5 참조)을 가질 수 있다.
도 7b는 도 7a에 도시한 구조의 평면도를 도시하고 있다. 이 도면에서 확인할 수 있겠지만, 상부 전극(605)은 스페이서(401)(평면도로는 볼 수 없음)를 완전히 덮는다. 또한, 하부 전극 비아(501)는 상부 전극(605) 아래에 센터링된다. 이와 같이, 스페이서(401)는 제2 유전체층(111)의 에칭 중에 하부 전극 비아(501)의 바람직하지 못한 에칭 및 손상을 막는 것을 도울 수 있다.
도 8은 제2 유전체층(111)이 에칭되었고 제2 포토레지스트(607)가 제거되었으면, 캐핑층(801)이 구조 위에 퇴적될 수 있는 것을 도시하고 있다. 일 실시형태에서, 캐핑층(801)은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 탄소 산화물, 탄소 질화물 등, 또는 이들의 조합일 수 있고, 원자층 퇴적, 화학적 기상 퇴적, 물리적 기상 퇴적, 이들의 조합 등을 사용하여 약 20 Å과 약 50 Å 사이의 두께로 퇴적될 수 있다. 그러나, 임의의 적절한 재료, 임의의 적절한 퇴적 공정, 및 임의의 적절한 두께가 사용될 수도 있다.
캐핑층(801)이 형성되었으면, 캐핑층(801)을 덮기 위해 제4 유전체층(803)이 퇴적될 수 있다. 일 실시형태에서, 제4 유전체층(803)은 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 인-실리케이트 유리(BPSG), 무도핑 실리케이트 유리(USG), 이들의 조합 등과 같은 유전체 재료를 포함할 수 있지만, 임의의 적절한 유전체가 사용될 수도 있다. 제4 유전체층(803)은 PECVD과 같은 공정을 사용하여 형성될 수 있지만, LPCVD와 같은 다른 공정이 사용될 수도 있다.
도 9는 제4 유전체층(803)이 퇴적되었으면, 적어도 부분적으로 상부 전극(605)을 노출시키기 위해 제4 유전체층(803)과 캐핑층(801)이 평탄화되는 것을 도시하고 있다. 일 실시형태에서, 제4 유전체층(803)은 화학적 기계 연마 공정을 사용하여 평탄화될 수 있다. 그러나, 기계적 연삭, 에칭백 공정 등과 같은 임의의 적절한 평탄화 공정이 사용될 수도 있다.
상부 전극(605)이 퇴적되었으면, 제4 유전체층(803) 위에 제5 유전체층(901)이 퇴적될 수 있다. 일 실시형태에서, 제5 유전체층(901)은 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 인-실리케이트 유리(BPSG), 무도핑 실리케이트 유리(USG), 이들의 조합 등과 같은 유전체 재료를 포함할 수 있지만, 임의의 적절한 유전체가 사용될 수도 있다. 제5 유전체층(901)은 PECVD과 같은 공정을 사용하여 형성될 수 있지만, LPCVD와 같은 다른 공정이 대안으로 사용될 수도 있다.
도 10은 제5 유전체층(901)이 퇴적되었으면, 상부 컨택(1001)이 형성되는 것을 도시하고 있다. 일 실시형태에서는, 상부 컨택(1001)이 다마신 또는 이중 다마신 공정을 사용하여 형성됨으로써, 개구부가 제5 유전체층(901) 내부에 형성되고, 개구부는 배리어층과 같은 하나 이상의 금속성 재료 및 구리, 알루미늄, 텅스텐, 이들의 조합 등과 같은 충전용 재료로 충전된다. 개구부가 충전되었으면, 배리어층 및 충전용 재료의 과량의 재료가 예컨대 화학적 기계 연마 공정을 사용하여 제거될 수 있다. 그러나, 임의의 적절한 방법이 사용될 수도 있다.
도 11은 제2 포토레지스트(607)를 하부 전극 비아(501) 위에 센터링되게 배치하는 것 대신에, 제2 포토레지스트(607)가 하부 전극 비아(501)의 중심 위에 센터링되는 것에서 오프셋된 다른 실시형태를 도시하고 있다. 이와 같이, 제2 포토레지스트(607)의 제1 중심선(609)이 약 3 nm 내지 약 10 nm의 제4 거리(D4)만큼 하부 전극 비아(501)의 제2 중심선(611)으로부터 오프셋된다. 그러나, 임의의 적절한 거리가 사용될 수도 있다.
도 12a는 도 11의 오프셋된 제2 포토레지스트(607)를 사용한, 상부 전극(605), MTJ 구조(603), 및 하부 전극(601)의 패터닝을 도시하고 있다. 일 실시형태에서, 상부 전극(605), MTJ 구조(603), 및 하부 전극(601)의 패터닝은 도 7a와 관련하여 전술한 바와 같이 수행될 수 있다. 예를 들어, 하나 이상의 반응성 이온 에칭이 상부 전극(605), MTJ 구조(603), 하부 전극(601) 및 제2 유전체층(111)을 통해 순차적으로 에칭하는데 사용될 수 있다. 그러나, 임의의 적절한 공정이 사용될 수도 있다.
그러나, 이 실시형태에서는, 하부 전극(601)이 스페이서(401)를 완전히 덮는 것 대신에, 한 측을 따르는 스페이서(401)의 상부면은 패터닝 공정 동안에 덮이지 않거나 부분적으로 덮이지 않고 스페이서(401)의 다른 측은 하부 전극(601)에 의해 완전히 덮여진게 된다. 일 실시형태에서, 스페이서(401)의 상부면은 약 10 Å 내지 약 50 Å의 제5 거리(D5)만큼 노출될 수 있다. 그러나, 임의의 적절한 거리가 사용될 수도 있다.
도 12b는 도 12a의 평면도를 도시한다. 평면도에서 볼 수 있는 바와 같이, 상부 전극(605)은 하부 전극 비아(504)로부터 오프셋되고, 스페이서(401)의 일부는 한 측을 따라 상부 전극(605)에 의해 노출되고 다른 측을 따라 상부 전극(605)에 의해 덮이게 된다. 이와 같이, 상부 전극 비아(501)은 상부 전극(605)이 하부 전극 비아(501)와 오프셋되더라도 여전히 보호될 수 있다.
도 13은 제1 개구부(201)가, 제2 유전체층(111)을 통해 그리고 제1 유전체층(109) 내로 전체적으로 연장되는 것 대신에, 제1 유전체층(109) 내로는 연장되지 않고 제2 유전체층(111)을 통해 부분적으로만 연장되도록 형성되는 또 다른 실시형태를 도시하고 있다. 일 실시형태에서, 제1 개구부(201)의 형성은 도 2와 관련하여 전술한 바와 같이, 예컨대 하나 이상의 반응성 이온 에칭으로 형성될 수 있다. 그러나, 임의의 다른 적절한 방법이 사용될 수도 있다.
그러나, 이 실시형태에서, 에칭 공정은 제2 유전체층(111)을 통해 에칭하기 전에 정지되어, 제1 개구부(201)와 제1 유전체층(109) 사이에 위치한 제2 유전체층(111)의 일부를 남겨 둔다. 일부 실시형태에서, 제1 개구부(201)는 약 500 Å 내지 약 1000 Å의 제6 거리(D6)만큼 제2 유전체층(109) 내로 연장될 수 있다. 이와 같이, 제1 개구부(201)와 제1 유전체층(109) 사이에 위치하는 제2 유전체층(111)의 일부는 약 50 Å 내지 약 150 Å의 제7 거리(D7)를 갖는다. 그러나, 임의의 적절한 치수가 사용될 수도 있다.
도 14는 제1 개구부(201)의 측벽을 따른 스페이서(401)의 형성을 예시하는 추가 처리 단계를 도시하고 있다. 일 실시형태에 있어서, 스페이서(401)는 도 3 내지 도 4와 관련하여 전술한 바와 같이 수행될 수도 있다. 예를 들어, 스페이서(401)의 재료는 제1 개구부(201)의 측벽을 라이닝하기 위해 퇴적되고, 이 재료는 해당 재료의 일부를 제거하여 스페이서(401)를 형성하기 위해 에칭된다. 그러나, 임의의 적절한 방법이 사용될 수도 있다.
이 실시형태에서, 그러나, 라이너 제거 공정은 제1 개구부(201)의 하부 및 제1 유전체층(109)을 따라 위치한 스페이서(401)의 재료를 관통하고, 또한 제1 유전체층(109)을 관통하기 전에 제2 유전체층(111)을 통해 에칭한다. 이와 같이, 스페이서(401)는 제1 유전체층(109) 내부의 에칭 없이 제2 유전체층(111) 내에 전체가 위치하도록 형성된다. 또한, 스페이서(401)는 제1 유전체층(109)로부터 제7 거리(D7)만큼 이격될 수도 있다. 그러나, 임의의 적절한 거리가 사용될 수도 있다.
도 15a는 스페이서(401)가 제2 유전체층(111) 내에 전체가 형성된 후에, 하부 전극 비아(501), 하부 전극(601), MTJ 구조(603), 및 상부 전극(605)의 형성을 도시하고 있다. 일 실시형태에서, 하부 전극 비아(501), 하부 전극(601), MTJ 구조(603), 및 상부 전극(605)은 도 5 및 도 6과 관련하여 전술한 바와 같이 형성될 수 있다. 예를 들어, 상부 전극(605), MTJ 구조(603), 및 하부 전극(601)의 재료가 퇴적되고, 포토레지스트가 하부 전극 비아(501)와 센터링되게 배치 및 패터닝된 다음에, 상부 전극(605), MTJ 구조(603), 및 하부 전극(601)의 재료가 에칭된다. 그러나, 임의의 적절한 공정이 사용될 수도 있다.
도 15b는 도 15a의 구조의 평면도를 도시한다. 이 도면에서 볼 수 있는 바와 같이, 상부 전극(605)은 스페이서(401)(평면도에서는 볼 수 없음)를 완전히 덮는다. 또한, 하부 전극 비아(501)은 상부 전극(605) 아래에 센터링된다. 이와 같이, 스페이서(401)는 제2 유전체층(111)의 에칭 중에 하부 전극 비아(501)의 바람직하지 못한 에칭 및 손상을 막는 것을 도울 수 있다.
도 16a는 스페이서가 제2 유전체층(111) 내에 형성되고 또한 스페이서(401)의 상부면이 상부 전극(605), MTJ 구조(603), 및 하부 전극(601)의 에칭 동안 부분적으로 노출되는 또 다른 실시형태를 도시하고 있다. 이 실시형태에서, 스페이서(401)는 도 13 내지 도 15와 관련하여 전술한 바와 형성되는데, 여기서 스페이서(401)는 제2 유전체층(111) 내에 전체가 형성되며 제1 유전체층(109) 내로 연장되지 않는다. 그러나, 스페이서(401)를 형성하기 위해 임의의 적절한 공정이 사용될 수도 있다.
또한 이 실시형태에 있어서, 제2 포토레지스트(607)는 도 11 내지 도 12a와 관련하여 전술한 바와 같이 하부 전극 비아(501)의 제2 중심선(611)으로부터 오프셋되도록 배치 및 패터닝된다. 더욱이, 상부 전극(605), MTJ 구조(603) 및 하부 전극(601)은 오프셋된 제2 포토레지스트(607)를 사용하여 패터닝되어, 스페이서(401)의 상부면의 일부가 노출된다(예컨대, 제5 거리(D5)의 양만큼). 그러나, 임의의 적절한 공정이 사용될 수도 있다.
도 16b는 도 16a의 구조의 평면도를 도시한다. 평면도에서 볼 수 있는 바와 같이, 상부 전극(605)은 하부 전극 비아(501)로부터 오프셋되고, 스페이서(401)의 일부는 한 측을 따라 상부 전극(605)에 의해 노출되고 다른 측을 따라 상부 전극(605)에 의해 덮이게 된다. 이와 같이, 상부 전극 비아(501)은 상부 전극(605)이 하부 전극 비아(501)와 오프셋되더라도 여전히 보호될 수 있다.
도 17a는 추가 보호를 위해 제2 유전체층(111)의 에칭이 스페이서(401)를 따르는 제2 유전체층(111)을 남겨두도록 제2 포토레지스트(607)의 폭이 확장되는 또 다른 실시형태를 도시하고 있다. 이 실시형태에서 해당 공정은 도 1 내지 도 6과 관련하여 전술한 바와 같이, 시작될 수 있는데, 스페이서(401)는 제2 유전체층(111)는 완전히 통과하고 제1 유전체층(109) 내에는 적어도 부분적으로 위치하도록 형성된다. 그러나, 제2 포토레지스트(607)가 배치되고 패터닝될 때에, 제2 포토레지스트(607)는 약 25 nm 내지 약 80 nm의 제8 폭(D8)까지 확장된다. 그러나, 임의의 적절한 폭도 사용될 수 있다.
제2 포토레지스트(607)가 배치 및 패터닝되었으면, 제2 포토레지스트(607)는 상부 전극(605), MTJ 구조(603), 하부 전극(601), 및 제2 유전체층(111)을 패터닝하는데 사용된다. 예를 들어, 하나 이상의 에칭 공정이 상부 전극(605), MTJ 구조(603), 하부 전극(601), 및 제2 유전체층(111)의 재료를 에칭하는데 사용될 수 있다. 이와 같이, 상부 전극(605)은 약 25 nm와 약 70 nm 사이의 제9 폭(W9)을 갖도록 형성될 수 있고, MTJ 구조(603)는 약 25 nm와 약 75 nm 사이의 제10 폭(W10)을 갖도록 형성될 수 있고, 하부 전극(601)은 약 25 nm와 약 80 nm 사이의 제11 폭(W7)을 갖도록 형성될 수 있다. 그러나, 임의의 적절한 폭도 사용될 수 있다.
그런데, 이 실시형태에서는 제2 포토레지스트(607)의 확장된 폭(예컨대, 제8 폭(W8))으로 인해 에칭 공정이 스페이서(401)의 측벽을 따라 제1 유전체층(111)의 일부를 남겨 둔다. 또한, 제2 유전체층(111)은 스페이서(401)에 인접하고 하부 전극(601) 아래에서 약 10 Å과 약 100 Å 사이의 제6 거리(D6)의 폭을 가질 것이다. 그러나, 임의의 적절한 치수가 사용될 수도 있다.
도 17c는 도 17b의 구조의 평면도를 도시한다. 확인할 수 있겠지만, 이 실시형태에서, 상부 전극(605)은 하부 전극 비아(501) 및 스페이서(401)를 덮을 뿐만 아니라, 제2 유전체층(111)의 일부도 덮는다. 제2 유전체층(111)의 일부를 덮음으로써, 제2 유전체층(111)의 일부는 스페이서(401)가 하부 전극 비아(501)를 에칭 공정 중의 손상으로부터 보호하는 것을 돕는다.
도 18a는 제2 유전체층(111)의 일부가 스페이서(401)의 상측부 옆에 잔류해 있는 또 다른 실시형태(도 17a 내지 도 17c에 도시하는 실시형태와 유사)를 도시하고 있다. 예를 들어, 이 실시형태에서 제2 포토레지스트(607)는 도 17a 내지 도 17c와 관련하여 전술한 바와 같이 배치 및 패터닝된다. 그러나, 이 실시형태에서 제2 포토레지스트(607)는 도 11 내지 도 12b와 관련하여 전술한 바와 같이 오프셋되어 배치 및 패터닝된다.
제2 포토레지스트(607)가 오프셋되어 배치 및 패터닝된다면, 스페이서(401)는 하부 전극(601)에 의해 덮여지는 상태를 유지할 것이지만, 스페이서(401)의 제1 측면에 인접한 제2 유전체층(111)의 일부는 스페이서(401)의 제2 측면에 인접한 것보다 더 작은 거리로 스페이서(401)로부터 더 멀리 연장될 수 있다. 예를 들어, 스페이서(401)의 제1 측면 상에서 제1 유전체층(111)은 약 1 Å과 약 5 Å 사이의 제7 거리(D7)까지 연장될 수 있지만, 스페이서(401)의 제2 측면 상에서 제2 유전체층(111)은 약 5 Å과 약 10 Å 사이의 제8 거리(D8)까지 연장될 수 있다. 그러나, 임의의 적절한 거리가 사용될 수도 있다.
도 18b는 도 18a의 구조의 평면도를 도시한다. 확인할 수 있는 바와 같이, 상부 전극(605)은 하부 비아 전극(501)으로부터 오프셋되지만 여전히 스페이서(401)를 완전히 덮는다. 또한, 상부 전극(605)은 스페이서(401)뿐만 아니라 제2 유전체층(111)의 일부도 덮는다. 그러나, 이 실시형태에서 상부 전극(605)은 제2 유전체층(111)에 있어서, 스페이서(401)의 제2 측을 따르는 것보다 스페이서(401)의 제1 측을 따르는 것을 더 적게 덮는다.
도 19a는 해당 공정이 스페이서(401)의 측벽을 따라 제2 유전체층(111)의 일부를 남겨두는, 도 17a 내지 도 17c와 관련하여 전술한 실시형태와 유사한, 또 다른 실시형태를 도시하고 있다. 그러나, 이 실시형태에서, 스페이서(401)는 전체가 제2 유전체층(111)을 통해 그리고 제1 유전체층(109) 내에 형성되는 것이 아니라, 제1 유전체층(109) 내로 연장되지 않고서 제2 유전체층(111) 내에 전체가 형성되도록 형성된다. 예를 들어, 스페이서(401)는 도 13 내지 도 14와 관련하여 전술한 바와 같이 형성될 수 있다. 그러나, 임의의 적절한 공정이 사용될 수도 있다.
도 19b는 도 19a의 구조의 평면도를 도시한다. 확인할 수 있겠지만, 이 실시형태에서, 상부 전극(605)은 하부 전극 비아(501) 및 스페이서(401)를 덮을 뿐만 아니라, 제2 유전체층(111)의 일부도 덮는다. 제2 유전체층(111)의 일부를 덮음으로써, 제2 유전체층(111)의 일부는 스페이서(401)가 하부 전극 비아(501)를 에칭 공정 중의 손상으로부터 보호하는 것을 돕는다.
도 20a는 해당 공정이 스페이서(401)의 측벽을 따라 제2 유전체층(111)의 일부를 남겨두는, 도 18a 내지 도 18b와 관련하여 전술한 실시형태와 유사한, 또 다른 실시형태를 도시하고 있다. 그러나, 이 실시형태에서, 스페이서(401)는 전체가 제2 유전체층(111)을 통해 그리고 제1 유전체층(109) 내에 형성되는 것이 아니라, 제1 유전체층(109) 내로 연장되지 않고서 제2 유전체층(111) 내에 전체가 형성되도록 형성된다. 예를 들어, 스페이서(401)는 도 13 내지 도 14와 관련하여 전술한 바와 같이 형성될 수 있다. 그러나, 임의의 적절한 공정이 사용될 수도 있다.
도 20b는 도 20a의 구조의 평면도를 도시한다. 확인할 수 있는 바와 같이, 상부 전극(605)은 하부 비아 전극(501)으로부터 오프셋되지만 스페이서(401)를 완전히 덮는다. 또한, 상부 전극(605)은 스페이서(401)뿐만 아니라 제2 유전체층(111)의 일부도 덮는다. 그러나, 이 실시형태에서 상부 전극(605)은 제2 유전체층(111)에 있어서, 스페이서(401)의 제2 측을 따르는 것보다 스페이서(401)의 제1 측을 따르는 것을 더 적게 덮는다.
하부 전극 비아(501) 옆에 있는 스페이서(401)를 사용함으로써, 하부 전극 비아(501)는 에칭 공정으로부터 보호될 수 있다. 이러한 보호에 의해 하부 전극 비아(501)가 바람직하지 않은 손상의 우려 없이 더 작은 치수로 형성될 수 있고, 이에 에칭 공정에 대한 공정 윈도우가 확장될 수 있다.
일 실시형태에 따르면, 반도체 디바이스를 제조하는 방법은, 전도성 라인 위에 제1 유전체층 및 제2 유전체층을 형성하는 단계와, 적어도 상기 제2 유전체층 내에 제1 개구부를 형성하는 단계와, 상기 제1 개구부의 측벽을 따라, 유전체 재료를 포함하는 스페이서를 형성하는 단계와, 상기 제1 개구부를, 상기 전도성 라인과 물리적으로 접촉하는 전도성 재료로 충전하는 단계와, 상기 전도성 재료 위에 하부 전극을 형성하는 단계와, 상기 하부 전극 위에 MTJ 구조를 형성하는 단계와, 상기 MTJ 구조 위에 상부 전극을 형성하는 단계를 포함한다. 일 실시형태에서, 상기 제1 개구부를 형성하는 단계는 적어도 상기 제1 유전체층 내에 상기 제1 개구부를 형성하는 단계를 포함한다. 일 실시형태에서, 상기 제1 개구부를 형성하는 단계는 상기 제1 유전체층 외부에 상기 제1 개구부를 형성하는 단계를 포함한다. 일 실시형태에서, 상기 스페이서를 형성하는 단계는 상기 스페이서를 위한 재료를 퇴적하는 단계와, 수평면에서 상기 재료의 일부를 제거하는 단계를 더 포함한다. 일 실시형태에서, 상기 상부 전극은 상기 전도성 재료의 중심선과 정렬되는 중심선을 갖는다. 일 실시형태에서, 상기 상부 전극은 상기 전도성 재료의 중심선으로부터 오프셋된 중심선을 갖는다. 일 실시형태에서, 적어도 상기 스페이서의 일부가 상기 하부 전극에 의해 노출된다.
다른 실시형태에 따르면, 반도체 디바이스를 제조하는 방법은, 전도성 라인 위에 제1 유전체층을 적어도 부분적으로 통과하는 제1 개구부를 형성하는 단계와, 유전체 재료로 상기 제1 개구부를 라이닝하는 단계와, 스페이서를 형성하고 상기 전도성 라인을 노출시키기 위해 상기 유전체 재료를 에칭하는 단계와, 상기 제1 개구부 내에 비아를 형성하는 단계와, 상기 비아 위에 자기 터널 접합(MTJ, magnetic tunnel junction) 구조를 형성하는 단계와, 상기 MTJ 구조 및 상기 제1 유전체층을 에칭하는 단계를 포함한다. 일 실시형태에서, 상기 제1 개구부를 형성하는 단계는 제2 유전체층을 통과하는 상기 제1 개구부를 형성하는 단계를 더 포함하고, 상기 제2 유전체층은 상기 전도성 라인과 상기 제1 유전체층 사이에 위치한다. 일 실시형태에서, 상기 MTJ 구조 및 상기 제1 유전체층을 에칭하는 단계는 상기 스페이서의 상부면을 노출시킨다. 일 실시형태에서, 상기 유전체 재료로 제1 개구부를 라이닝하는 단계는 실리콘 질화물로 상기 제1 개구부를 라이닝한다. 일 실시형태에서, 상기 스페이서를 형성하기 위해 상기 유전체 재료를 에칭한 후에 상기 스페이서는 상기 제1 유전체층 내에만 위치한다. 일 실시형태에서, 상기 MTJ 구조 및 상기 제1 유전체층을 에칭하는 단계는 상기 스페이서의 상부면을 노출시킨다. 일 실시형태에서, 상기 MTJ 구조 및 상기 제1 유전체층을 에칭한 후에, 상기 제1 유전체층의 일부가 상기 스페이서의 상부면에 인접하여 잔류한다.
또 다른 실시형태에 따르면, 반도체 디바이스는, 기판 위의 전도성 라인과, 상기 전도성 라인 위에 위치하고 상기 전도성 라인과 이격되며, 적어도 제1 유전체층 내에 위치하는 스페이서와, 상기 스페이서를 통해 연장되어 상기 전도성 라인과 물리적으로 접촉하는 비아와, 상기 비아와 물리적으로 접촉하는 하부 전극과, 상기 하부 전극과 물리적으로 접촉하는 MTJ 구조와, 상기 MTJ 구조와 물리적으로 접촉하는 상부 전극을 포함한다. 일 실시형태에서, 상기 스페이서의 상부면은 상기 하부 전극에 의해 덮인다. 일 실시형태에서, 상기 스페이서의 상부면은 상기 하부 전극에 의해 부분적으로 노출된다. 일 실시형태에서, 상기 스페이서는 상기 제1 유전체층 내에 전체가 위치한다. 일 실시형태에서, 상기 스페이서는 상기 제1 유전체층과는 상이한 제2 유전체층 내에 위치한다. 일 실시형태에서, 상기 하부 전극은 상기 비아의 폭보다 제1 거리만큼 더 큰 폭을 갖고, 상기 제1 거리는 적어도 상기 스페이서의 두께만큼 크다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
[부기]
1. 반도체 디바이스를 제조하는 방법에 있어서,
전도성 라인 위에 제1 유전체층 및 제2 유전체층을 형성하는 단계와,
적어도 상기 제2 유전체층 내에 제1 개구부를 형성하는 단계와,
상기 제1 개구부의 측벽을 따라, 유전체 재료를 포함하는 스페이서를 형성하는 단계와,
상기 제1 개구부를, 상기 전도성 라인과 물리적으로 접촉하는 전도성 재료로 충전하는 단계와,
상기 전도성 재료 위에 하부 전극을 형성하는 단계와,
상기 하부 전극 위에 MTJ 구조를 형성하는 단계와,
상기 MTJ 구조 위에 상부 전극을 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
2. 제1항에 있어서, 상기 제1 개구부를 형성하는 단계는 적어도 상기 제1 유전체층 내에 상기 제1 개구부를 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
3. 제1항에 있어서, 상기 제1 개구부를 형성하는 단계는 상기 제1 유전체층 외부에 상기 제1 개구부를 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
4. 제1항에 있어서, 상기 스페이서를 형성하는 단계는,
상기 스페이서를 위한 재료를 퇴적하는 단계와,
수평면에서 상기 재료의 일부를 제거하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
5. 제1항에 있어서, 상기 상부 전극은 상기 전도성 재료의 중심선과 정렬되는 중심선을 갖는, 반도체 디바이스 제조 방법.
6. 제1항에 있어서, 상기 상부 전극은 상기 전도성 재료의 중심선으로부터 오프셋된 중심선을 갖는, 반도체 디바이스 제조 방법.
7. 제6항에 있어서, 적어도 상기 스페이서의 일부가 상기 하부 전극에 의해 노출되는, 반도체 디바이스 제조 방법.
8. 반도체 디바이스를 제조하는 방법에 있어서,
전도성 라인 위에 제1 유전체층을 적어도 부분적으로 통과하는 제1 개구부를 형성하는 단계와,
유전체 재료로 상기 제1 개구부를 라이닝하는 단계와,
스페이서를 형성하고 상기 전도성 라인을 노출시키기 위해 상기 유전체 재료를 에칭하는 단계와,
상기 제1 개구부 내에 비아를 형성하는 단계와,
상기 비아 위에 자기 터널 접합(MTJ, magnetic tunnel junction) 구조를 형성하는 단계와,
상기 MTJ 구조 및 상기 제1 유전체층을 에칭하는 단계를 포함하는, 반도체 디바이스 제조 방법.
9. 제8항에 있어서, 상기 제1 개구부를 형성하는 단계는 제2 유전체층을 통과하는 상기 제1 개구부를 형성하는 단계를 더 포함하고, 상기 제2 유전체층은 상기 전도성 라인과 상기 제1 유전체층 사이에 위치하는, 반도체 디바이스 제조 방법.
10. 제8항에 있어서, 상기 MTJ 구조 및 상기 제1 유전체층을 에칭하는 단계는 상기 스페이서의 상부면을 노출시키는, 반도체 디바이스 제조 방법.
11. 제8항에 있어서, 상기 유전체 재료로 제1 개구부를 라이닝하는 단계는 실리콘 질화물로 상기 제1 개구부를 라이닝하는, 반도체 디바이스 제조 방법.
12. 제8항에 있어서, 상기 스페이서를 형성하기 위해 상기 유전체 재료를 에칭한 후에 상기 스페이서는 상기 제1 유전체층 내에만 위치하는, 반도체 디바이스 제조 방법.
13. 제10항에 있어서, 상기 MTJ 구조 및 상기 제1 유전체층을 에칭하는 단계는 상기 스페이서의 상부면을 노출시키는, 반도체 디바이스 제조 방법.
14. 제8항에 있어서, 상기 MTJ 구조 및 상기 제1 유전체층을 에칭한 후에, 상기 제1 유전체층의 일부가 상기 스페이서의 상부면에 인접하여 잔류하는, 반도체 디바이스 제조 방법.
15. 반도체 디바이스에 있어서,
기판 위의 전도성 라인과,
상기 전도성 라인 위에 위치하고 상기 전도성 라인과 이격되며, 적어도 제1 유전체층 내에 위치하는 스페이서와,
상기 스페이서를 통해 연장되어 상기 전도성 라인과 물리적으로 접촉하는 비아와,
상기 비아와 물리적으로 접촉하는 하부 전극과,
상기 하부 전극과 물리적으로 접촉하는 MTJ 구조와,
상기 MTJ 구조와 물리적으로 접촉하는 상부 전극을 포함하는, 반도체 디바이스.
16. 제15항에 있어서, 상기 스페이서의 상부면은 상기 하부 전극에 의해 덮이는, 반도체 디바이스.
17. 제15항에 있어서, 상기 스페이서의 상부면은 상기 하부 전극에 의해 적어도 부분적으로 노출되는, 반도체 디바이스.
18. 제15항에 있어서, 상기 스페이서는 상기 제1 유전체층 내에 전체가 위치하는, 반도체 디바이스.
19. 제15항에 있어서, 상기 스페이서는 상기 제1 유전체층과는 상이한 제2 유전체층 내에 위치하는, 반도체 디바이스.
20. 제15항에 있어서, 상기 하부 전극은 상기 비아의 폭보다 제1 거리만큼 더 큰 폭을 갖고, 상기 제1 거리는 적어도 상기 스페이서의 두께만큼 큰, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    전도성 라인 위에 제1 유전체층을 형성하고 상기 제1 유전체층 위에 제2 유전체층을 형성하는 단계와,
    적어도 상기 제1 유전체층의 상부 부분 및 상기 제2 유전체층 내에 제1 개구부를 형성하는 단계와,
    상기 제1 개구부의 측벽을 따라, 유전체 재료를 포함하는 스페이서를 형성하는 단계와,
    상기 제1 개구부를, 상기 전도성 라인과 물리적으로 접촉하는 전도성 재료로 충전하는 단계 - 상기 전도성 재료는 상기 제1 유전체층의 하부 부분 및 상기 스페이서와 물리적으로 접촉함 - 와,
    하부 전극이 상기 전도성 재료의 폭보다 제1 거리만큼 더 큰 폭을 갖도록 상기 전도성 재료 위에 상기 하부 전극을 형성하는 단계 - 상기 제1 거리는 상기 스페이서의 두께보다 크거나 같음 - 와,
    상기 하부 전극 위에 MTJ 구조를 형성하는 단계와,
    상기 MTJ 구조 위에 상부 전극을 형성하는 단계
    를 포함하는, 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 제1 개구부를 형성하는 단계는 적어도 상기 제1 유전체층 내에 상기 제1 개구부를 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  3. 제1항에 있어서, 상기 제1 개구부를 형성하는 단계는 상기 제1 유전체층 외부에 상기 제1 개구부를 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  4. 반도체 디바이스를 제조하는 방법에 있어서,
    전도성 라인 위에 적어도 제1 유전체층의 상부 부분을 통과하는 제1 개구부를 형성하는 단계와,
    유전체 재료로 상기 제1 개구부를 라이닝하는 단계와,
    스페이서를 형성하고 상기 전도성 라인을 노출시키기 위해 상기 유전체 재료를 에칭하는 단계와,
    상기 제1 개구부 내에 비아를 형성하는 단계 - 상기 비아는 상기 제1 유전체층의 하부 부분 및 상기 스페이서와 물리적으로 접촉함 - 와,
    자기 터널 접합(MTJ, magnetic tunnel junction) 구조가 상기 비아의 폭보다 제1 거리만큼 더 큰 폭을 갖도록 상기 비아 위에 상기 MTJ 구조를 형성하는 단계 - 상기 제1 거리는 상기 스페이서의 두께보다 크거나 같음 - 와,
    상기 MTJ 구조 및 상기 제1 유전체층을 에칭하는 단계
    를 포함하는, 반도체 디바이스 제조 방법.
  5. 반도체 디바이스에 있어서,
    기판 위의 전도성 라인과,
    상기 전도성 라인 위에 위치하고 상기 전도성 라인과 이격되며, 적어도 제1 유전체층의 상부 부분 내에 위치하는 스페이서 - 상기 스페이서는 유전체 재료를 포함함 - 와,
    상기 스페이서를 통해 연장되어 상기 전도성 라인과 물리적으로 접촉하는 비아 - 상기 비아는 상기 제1 유전체층의 하부 부분 및 상기 스페이서와 물리적으로 접촉함 - 와,
    상기 비아와 물리적으로 접촉하는 하부 전극과,
    상기 하부 전극과 물리적으로 접촉하는 MTJ 구조와,
    상기 MTJ 구조와 물리적으로 접촉하는 상부 전극
    을 포함하고,
    상기 하부 전극은 상기 비아의 폭보다 제1 거리만큼 더 큰 폭을 갖고, 상기 제1 거리는 적어도 상기 스페이서의 두께만큼 큰, 반도체 디바이스.
  6. 제5항에 있어서, 상기 스페이서의 상부면은 상기 하부 전극에 의해 덮이는, 반도체 디바이스.
  7. 제5항에 있어서, 상기 스페이서의 상부면은 상기 하부 전극에 의해 적어도 부분적으로 노출되는, 반도체 디바이스.
  8. 제5항에 있어서, 상기 스페이서는 상기 제1 유전체층 내에 전체가 위치하는, 반도체 디바이스.
  9. 제5항에 있어서, 상기 스페이서는 상기 제1 유전체층과는 상이한 제2 유전체층 내에 위치하는, 반도체 디바이스.
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