TW202207496A - 半導體元件及製造方法 - Google Patents
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Abstract
本發明實施例提供半導體元件及製造半導體元件的方法，其中藉由間隙壁有助於保護底部電極通孔。在實施例中，穿過介電層形成開口，並沿著介電層的側壁形成間隙壁。鄰近於間隙壁、底部電極形成底部電極通孔，於底部電極上方形成磁性穿隧接面（MTJ）結構，且於MTJ結構上方形成頂部電極。將所述結構圖案化，且間隙壁有助於保護底部電極通孔在圖案化製程期間免於遭受不想要的損壞。
Description
半導體元件用於各種電子應用中，諸如個人電腦、行動電話、數位相機以及其他電子設備。半導體元件通常藉由以下來製造：在半導體基底上方依序沈積材料的絕緣層或介電層、導電層以及半導體層，且使用微影及蝕刻製程使各種材料層圖案化以形成電路構件及其上的部件。
半導體行業繼續藉由連續減小最小特徵大小來改良各種電子構件(例如，電晶體、二極體、電阻器、電容器等)的整合密度，從而允許更多構件整合至給定區域中。然而，隨著最小特徵大小減小，在所使用的每個製程中會出現其他的問題，這些其他的問題應得到解決。
以下揭露內容提供用於實施本發明的不同特徵的許多不同實施例或實例。下文描述構件及配置的具體實例以簡化本揭露內容。當然，此等構件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或在第二特徵上的形成可包括第一特徵及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清晰的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，本文中可使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及類似術語的空間相對術語來描述如諸圖中所示出的一個部件或特徵相對於另一部件或特徵的關係。除諸圖中所描繪的定向之外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
實施例將描述一特定實施例，其是有關於將間隙壁401用來保護將電性連接至磁性隨機存取記憶體（magnetic random access memory；MRAM）元件100的底部電極通孔501。然而，本文中所論述的實施例可以多種結構及方法實施，且所有此類實施例完全地意欲包括於論述的範疇內。
現參考圖1，圖1示出MRAM元件100的中間製程，其中MRAM元件100包括半導體基底101、半導體基底101的主動區內的主動元件103、位於主動元件103上方的金屬化層105以及位於金屬化層105的上層內的導線107。
在實施例中，半導體基底101可包括摻雜或未摻雜的塊狀矽，或絕緣層上矽（silicon-on-insulator；SOI）基底的主動層。一般而言，SOI基底包括諸如矽、鍺、矽鍺、SOI、絕緣層上矽鍺（silicon germanium on insulator；SGOI）或其組合的半導體材料層。可使用的其他基底包括多層基底、梯度基底或混合定向基底。
半導體基底101可包括主動元件103。如本領域中具有通常知識者將認識到，多種主動元件及諸如電晶體（例如，平面電晶體、鰭式場效電晶體（fin field effect transistors；finFET）、奈米線電晶體等）、電容器、電阻器、其組合以及類似者的被動元件可用於產生用於MRAM元件100設計所要的結構與功能要求。主動元件103可使用任何合適的方法來形成。
金屬化層105形成於半導體基底101及主動元件103上方，且被設計來連接各種主動元件103以形成功能電路。儘管圖1中所示出為單層，但金屬化層105由介電材料及導電材料的交替層形成，且可經由任何合適的製程（諸如，沈積、鑲嵌、雙鑲嵌等）形成。在實施例中，半導體基底101上方可存在一或多個金屬化層，但金屬化層105的確切數目取決於半導體元件的設計。
導線107形成為金屬化層105的導電部分的部分。在特定實施例中，使用鑲嵌或雙鑲嵌製程形成導線107，從而開口形成於金屬化層105的介電部分內，且開口填充有諸如阻障層的一或多個導電材料及諸如銅的填充材料。然而，可以任何合適的方法來形成。
圖1亦示出形成於導線107上方的第一介電層109、第二介電層111以及第三介電層113的形成。第一介電層109可包括介電材料，諸如SiCN、SiOCN或SiOC、氧化矽、氮化矽、磷矽酸玻璃（phospho-silicate glass；PSG）、硼矽酸玻璃（boro-silicate glass；BSG）、硼摻雜磷矽酸玻璃（boron-doped phospho-silicate glass；BPSG）、未摻雜矽玻璃（undoped silicate glass；USG）、其組合或類似者，其使用諸如原子層沈積、化學氣相沈積、物理氣相沈積、其組合或類似者的沈積製程形成。第一介電層109可沈積為約100埃與約300埃之間的厚度。然而，可以採用任何合適的材料、任何合適的沈積製程以及任何合適的厚度。
第二介電層111形成於第一介電層109上方。在實施例中，第二介電層111可為不同於第一介電層109的介電材料，諸如富矽氧化物（silicon-rich oxide；SRO）、碳氧化矽、SiCN或SiOCN、氧化矽、氮化矽、磷矽酸玻璃（PSG）、硼矽酸玻璃（BSG）、硼摻雜磷矽酸玻璃（BPSG）、未摻雜矽玻璃（USG）、其組合或類似者，且可諸如使用原子層沈積、化學氣相沈積、物理氣相沈積、其組合或類似者的沈積製程沉積來沉積之。第二介電層111可沈積為約600埃與約1200埃之間的厚度。然而，可使用任何合適的材料、任何合適的沈積方法以及任何合適的厚度。
第三介電層113形成於第二介電層111上方。在實施例中，第三介電層113可為不同於第二介電層111的介電材料，諸如無氮抗反射層（nitrogen-free anti-reflective layer；NFARC）、富矽氧化物（SRO）、碳氧化矽、SiCN、SiOCN、氧化矽、氮化矽、磷矽酸玻璃（PSG）、硼矽酸玻璃（BSG）、硼摻雜磷矽酸玻璃（BPSG）、未摻雜矽玻璃（USG）、其組合或類似者。在一些實施例中，第三介電層113藉由原子層沈積、化學氣相沈積、物理氣相沈積、其組合或類似者形成。第三介電層113可沈積為約200埃與約400埃之間的厚度。然而，可藉由任何合適的材料、任何合適的沈積方法以及任何合適的厚度。
圖1額外地示出第三介電層113上方的第一光阻115的位置，以有助於使第一開口201（圖1中未示出，但在下文關於圖2進一步示出和描述）圖案化穿過第三介電層113、第二介電層111且部分地穿入至第一介電層109中。在實施例中，第一光阻115可為三層光阻（包括例如底部抗反射層、硬罩幕層以及感光層）或甚至為單層的感光層。可以採用任何合適數目的層。
在實施例中，第一光阻115可使用諸如化學氣相沈積、原子層沈積、旋塗製程、其組合或類似者的一或多個製程來沈積或放置。一旦第一光阻115就位，則可藉由將感光層曝光至圖案化的能量源（例如光）來圖案化感光層。一旦曝光，則可顯影感光層，且接著將其用作罩幕以圖案化第一光阻115的下伏層且暴露第三介電層113。
圖2示出，一旦第一光阻115已圖案化，則可形成第一開口201。在實施例中，第一開口201可使用一或多個乾式蝕刻（諸如反應離子蝕刻）形成，所述乾式蝕刻以第一光阻115作為罩幕，以依序蝕刻穿過第三介電層113、第二介電層111以及第一介電層109。然而，可以使用任何合適的蝕刻製程。
在實施例中，第一開口201可形成為沿著第一開口201的頂部具有約27奈米與約80奈米之間或約50奈米與約60奈米之間的第一寬度W1。另外，考慮到蝕刻製程的方向性，第一開口201亦可沿著第一開口201的底部具有約50奈米與約70奈米之間的第二寬度W2。然而，可以採用任何合適的寬度。
另外，儘管所描述的蝕刻製程可形成完全地穿過第三介電層113及第二介電層111的第一開口201，但此實施例中的蝕刻製程可形成僅部分地穿過第一介電層109的第一開口201。因而，第一開口201可延伸至第一介電層109中約50埃與約150埃之間的第一距離D1。藉由停止蝕刻製程，一部分的第一介電層109保留在第一開口201與導線107之間，其中第一介電層109的保留下來的部分可具有約100埃與約150埃之間的第二距離D2。然而，可以採用任何合適的距離。
圖3示出第一間隙壁材料301的沈積以內襯第一開口201。在實施例中，第一間隙壁材料301可為對後續蝕刻製程（例如，用於蝕刻下文關於圖7A所描述的第二介電層111的濕式蝕刻製程）具有高選擇性的介電材料。舉例而言，第一間隙壁材料301可為對稀釋氫氟酸（dilute hydroflouric acid；dHF）的蝕刻劑的氧化物具有良好選擇性的材料。舉例而言，當使用諸如稀釋氫氟酸（dHF，具有例如H2
O:HF為約100:1的體積比）的蝕刻劑及諸如氮化矽的第一間隙壁材料301時，氧化物/氮化矽蝕刻選擇性大於10。在特定實施例中，第一間隙壁材料301可為諸如以下材料：氮化矽（SiNx）、氮氧化矽（SiOxNy）、氧化矽（SiOx）、碳氧化矽（SiCxOy）、碳氧氮化矽（SiCxOyNz）、碳化矽（SiCx）、其組合或類似者，其中x、y以及z可獨立地為任何正數。然而，可使用任何合適的材料。
第一間隙壁材料301可使用諸如電漿增強原子層沈積、原子層沈積、化學氣相沈積、電漿增強化學氣相沈積、物理氣相沈積、其組合或類似者的沈積製程來沈積。另外，第一間隙壁材料301可沈積為約10埃與約100埃之間的厚度。然而，可採用任何合適的沈積製程及厚度。
圖4示出額外地使第一間隙壁材料301圖案化以形成間隙壁401的襯裡移除製程。在實施例中，襯裡移除製程可為非等向性乾式蝕刻製程，其可採用對第一間隙壁材料301的材料具有選擇性的蝕刻劑。因而，非等向性蝕刻製程將移除第一間隙壁材料301的水平部分（例如，沿著第三介電層113且沿著第一開口201的底部的部分），同時留下第一間隙壁材料301的垂直部分（例如，沿著第一開口201的側壁的部分）。因而，沿著第一開口201的側壁形成間隙壁401。
另外，一旦第一間隙壁材料301的水平部分已自第三介電層113移除（以暴露第三介電層113）且亦自第一開口201的底部移除（以暴露第一介電層109），則可移除第三介電層113，且可沖穿第一介電層109以暴露導線107。在實施例中，第三介電層113及第一介電層109可使用一或多個蝕刻製程（諸如，使用對第三介電層113及第一介電層109的材料具有選擇性的蝕刻劑的乾式蝕刻製程）移除。在一些實施例中，用於形成間隙壁401的相同蝕刻製程可用於移除第三介電層113及第一介電層109。然而，可使用任何合適數目的蝕刻製程。
圖5示出第一開口201內的底部電極通孔501的形成。在實施例中，底部電極通孔501可包括阻障層（出於清楚起見，未獨立地示出）及導電填充材料。阻障層可諸如鈦、氮化鈦、鉭、氮化鉭、其組合或類似者的材料，且可使用諸如原子層沈積、化學氣相沈積、物理氣相沈積、其組合或類似者的沈積製程來沉積之。然而，可使用任何合適的材料及製造方法。
導電填充材料可包括銅，儘管可替代地使用其他合適的材料，諸如鋁、合金、摻雜多晶矽、其組合以及類似者。導電填充材料可藉由先沈積晶種層（未繪示）並接著將銅電鍍至晶種層上而形成，從而填充且過量填充第一開口201。一旦第一開口201已被填充，則第一開口201外部的過量阻障層、晶種層以及導電填充材料可經由諸如化學機械拋光（chemical mechanical polishing；CMP）的平坦化製程來移除，儘管可使用任何合適的移除製程。
如圖5中所示出，藉由在底部電極通孔501的形成之前形成間隙壁401，間隙壁401覆蓋底部電極通孔501的側壁的上部部分，同時底部電極通孔501的側壁的下部部分不被間隙壁401覆蓋且與第一介電層109直接實體接觸。在特定實施例中，被覆蓋的側壁與未被覆蓋的側壁比可在約6與約12之間。然而，可以是任何合適的數值。
另外，藉由藉由間隙壁401，在後續蝕刻製程期間無損壞或暴露的風險的情況下，底部電極通孔501的總體尺寸可進一步減小。舉例而言，藉由使用間隙壁401，底部電極通孔501可具有約25奈米與約40奈米之間（諸如小於40奈米）的減小的第三寬度W3。另外，藉由藉由間隙壁401保護底部電極通孔501，不必嚴格地控制進一步的製程（例如後續蝕刻製程），以避免損壞底部電極通孔501，從而允許增加總體製程窗（process window）及更大的彈性。
圖6示出底部電極601、磁性穿隧接面（magnetic tunnel junction；MTJ）結構603以及頂部電極605的形成。底部電極601形成於第二介電層111上方，與底部電極通孔501實體接觸，且與導線107電性連接。在實施例中，底部電極601包括導電材料，諸如鈦（Ti）、鉭（Ta）、鉑金（Pt）、釕（Ru）、鎢（W）、鋁（Al）、銅（Cu）、氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、鈷（Co）、鉬（Mo）、其合金或其組合，且可使用諸如原子層沈積、化學氣相沈積、物理氣相沈積、其組合或類似者的沈積製程形成。底部電極601可形成為約100埃與約250埃之間的厚度。然而，可使用任何合適的材料及任何合適的製造方法。
一旦形成底部電極601，則可形成MTJ結構603。在實施例中，MTJ結構603可形成有反鐵磁材料、鐵磁性釘紮層、穿隧層以及鐵磁性自由層（出於清楚起見，圖6中未單獨示出）。在實施例中，反鐵磁材料（anti-ferromagnetic material；AFM）層形成於底部電極601上方。在反鐵磁材料（AFM）層中，原子（或分子）的磁矩以常規模式在相反方向上與相鄰原子（或分子）的磁矩對準。AFM層的淨磁矩為零。在某些實施例中， AFM層包括鉑錳（PtMn）、銥錳（IrMn）、銠錳（RhMn）、鐵錳（FeMn）、其組合或類似者，且可使用諸如原子層沈積、化學氣相沈積、物理氣相沈積、其組合或類似者的沈積方法形成。AFM層可形成為約100埃與約200埃之間的厚度。然而，可使用任何合適的材料、沈積製程以及厚度。
鐵磁性釘紮層形成於AFM層上方。鐵磁性釘紮層形成永磁體，且展現與磁體的較強相互作用。鐵磁性釘紮層的磁矩的方向由鄰近AFM層釘紮，且在其相關聯的磁性穿隧接面（MTJ）部件的操作期間不發生改變。在某些實施例中，鐵磁性釘紮層包括鈷鐵硼（cobalt-iron-boron；CoFeB）、CoFeTa、NiFe、Co、CoFe、CoPt的一或多個層，Ni、CO以及Fe的合金，其組合或類似者，且可使用諸如原子層沈積、化學氣相沈積、物理氣相沈積、其組合或類似者的沈積方法形成。然而，可使用任何合適的材料及製造方法。
穿隧層形成於鐵磁性釘紮層上方。穿隧層足夠薄以在施加偏置電壓時，電子能夠穿過穿隧層。在某些實施例中，穿隧層包括氧化鎂（MgO）、氧化鋁（Al2
O3
）、氮化鋁（AlN）、氮氧化鋁（AlON）、氧化鉿（HfO2
）或氧化鋯（ZrO2
），且可使用諸如原子層沈積、化學氣相沈積、物理氣相沈積、其組合或類似者的沈積製程來沈積。穿隧層可沈積為約5埃與約30埃之間的厚度。
鐵磁性自由層形成於穿隧層上方。鐵磁性自由層的磁矩的方向未被釘紮，這是由於不存在鄰近鐵磁性自由層的反鐵磁材料。因此，此層的磁性定向是可調整的，因而將此層稱為自由層。在至少一個實施例中，鐵磁性自由層的磁矩的方向以平行或反平行於鐵磁性釘紮層的磁矩的釘紮方向自由旋轉。鐵磁性自由層可包括類似於鐵磁性釘紮層中的材料的鐵磁性材料，諸如鈷、鎳、鐵或硼的材料，且可使用諸如原子層沈積、化學氣相沈積、物理氣相沈積、其組合或類似者的沈積製程形成。然而，可使用任何合適的材料及沈積方法。
一旦形成MTJ結構603，則於鐵磁性自由層上方形成頂部電極605，以與結構的其他部分電性連接，以進行電繞線。頂部電極605包括導電材料。在一些實施例中，就組合物而言，頂部電極605類似於底部電極601。舉例而言，在一些實施例中，頂部電極605包括鈦（Ti）、鉭（Ta）、鉑金（Pt）、釕（Ru）、鎢（W）、鋁（Al）、銅（Cu）、鈷（Co）、鉬（Mo）、其合金、或其組合。然而，可使用任何合適的材料。
圖6額外地示出在頂部電極605上方放置且圖案化的第二光阻607。在實施例中，第二光阻607可類似於第一光阻115，諸如為具有底部抗反射塗層、中間硬罩幕層以及頂部感光性材料的三層光阻，且可如上文關於圖1所描述的那樣來放置並圖案化。然而，可使用任何合適的材料或材料的組合。
在實施例中，第二光阻607可放置且圖案化為具有約40奈米與約60奈米之間，或約30奈米與約55奈米之間，或不超過50奈米的第四寬度W4。另外，第二光阻607可置於使得第二光阻607的第一中心線609與底部電極通孔501的第二中心線611對準。因而，第二光阻607直接位於底部電極通孔501上方的中心。然而，可使用任何合適的寬度及任何合適的對準。
圖7A示出，一旦已放置第二光阻607，則可使用第二光阻607作為罩幕來圖案化下伏層，其中第二光阻607的中心線609轉移至頂部電極605、MTJ結構603以及底部電極601。在實施例中，下伏層可使用諸如反應離子蝕刻的一或多個非等向性蝕刻製程來圖案化。然而，可使用任何合適的蝕刻製程。
在實施例中，一或多個蝕刻製程可持續圖案化頂部電極605、MTJ結構603以及底部電極601。在非等向性蝕刻製程之後，頂部電極605可形成為具有約30奈米與約50奈米之間的第五寬度W5，MTJ結構603可形成為具有約40奈米與約60奈米之間的第六寬度W6，且底部電極601可形成為具有約45奈米與約65奈米之間的第七寬度W7。然而，可以是任何合適的寬度。
圖7A額外地示出，一旦一或多個蝕刻製程已用於圖案化底部電極601，則可持續所述一或多個蝕刻製程，以蝕刻至第二介電層111中。在實施例中，一或多個蝕刻製程可蝕刻至第二介電層111中約500埃與約1000埃之間的第三距離D3。然而，可以是任何合適的距離。
一旦一或多個蝕刻製程已用於圖案化頂部電極605、MTJ結構603、底部電極601以及第二介電層111，則可移除第二光阻607（若在先前蝕刻製程期間尚未移除）。在實施例中，第二光阻607可使用灰化製程移除，由此增加第二光阻607的溫度，直至第二光阻607經受熱分解，從而接著可容易地將其移除。然而，可使用任何合適的移除製程。
然而，藉由形成鄰近於底部電極通孔501的間隙壁401，在暴露及/或損壞底部電極通孔501的風險減小的情況下可執行第二介電層111的蝕刻。因而，在無風險的情況下，底部電極通孔501的寬度可減小。舉例而言，底部電極通孔501可具有比底部電極601的第七寬度W7小至少間隙壁401的厚度的第三寬度W3（參見圖5）。
圖7B示出圖7A中所示出的結構的俯視圖。如此視圖中可見，頂部電極605完全地覆蓋間隙壁401（其在俯視圖中不可見）。另外，底部電極通孔501位於頂部電極605之下方的中心。因而，間隙壁401可有助於在第二介電層111的蝕刻期間防止對底部電極通孔501的不想要的蝕刻及損壞。
圖8示出，一旦第二介電層111已蝕刻且第二光阻607已移除，則可於結構上方沈積罩蓋層801。在實施例中，罩蓋層801可為諸如氮化矽、碳氮化矽、碳氧化矽、氮化碳、類似者或其組合的材料，且可使用諸如原子層沈積、化學氣相沈積、物理氣相沈積、其組合或類似者的沈積製程沈積為約20埃與約50埃之間的厚度。然而，可採用任何合適的材料、任何合適的沈積製程以及任何合適的厚度。
一旦形成罩蓋層801，則可沈積第四介電層803以覆蓋罩蓋層801。在實施例中，第四介電層803可包括諸如磷矽酸玻璃（PSG）、硼矽酸玻璃（BSG）、硼摻雜磷矽酸玻璃（BPSG）、未摻雜矽玻璃（USG）、其組合或類似者的材料，儘管可使用任何合適的介電質。第四介電層803可使用諸如PECVD的製程形成，儘管亦可使用諸如LPCVD的其他製程。
圖9示出，一旦沈積第四介電層803，則平坦化第四介電層803及罩蓋層801以至少部分地暴露頂部電極605。在實施例中，第四介電層803可使用化學機械研磨製程平坦化。然而，可藉由任何合適的平坦化製程，諸如機械研磨、回蝕製程或類似者。
一旦暴露頂部電極605，則可於第四介電層803上方沈積第五介電層901。在實施例中，第五介電層901可包括諸如磷矽酸玻璃（PSG）、硼矽酸玻璃（BSG）、硼摻雜磷矽酸玻璃（BPSG）、未摻雜矽玻璃（USG）、其組合或類似者的材料，儘管可使用任何合適的介電質。第五介電層901可使用諸如PECVD的製程形成，儘管可替代地使用諸如LPCVD的其他製程。
圖10示出，一旦沈積第五介電層901，則形成頂部接觸窗1001。在實施例中，頂部接觸窗1001可使用鑲嵌或雙鑲嵌製程來形成，於第五介電層901內形成開口，並於開口中填充諸如阻障層的一或多個導電材料及諸如銅、鋁、鎢、其組合或類似者的填充材料。一旦開口已填充，則可使用例如化學機械研磨製程移除阻障層的過量材料及填充材料。然而，可使用任何合適的方法。
圖11示出另一實施例，代替放置於底部電極通孔501上方的中心的第二光阻607，第二光阻607偏移底部電極通孔501上方的中心。因而，第二光阻607的第一中心線609自底部電極通孔501的第二中心線611偏移約3奈米與約10奈米之間的第四距離D4。然而，可以是任何合適的距離。
圖12A示出使用圖11中的偏移的第二光阻607來圖案化頂部電極605、MTJ結構603以及底部電極601。在實施例中，可如上文關於圖7A所描述的那樣執行頂部電極605、MTJ結構603以及底部電極601的圖案化。舉例而言，一或多個反應離子蝕刻可用來依序蝕刻穿過頂部電極605、MTJ結構603、底部電極601以及第二介電層111。然而，可使用任何合適的製程。
在此實施例中，然而，代替完全地覆蓋間隙壁401的底部電極601，在圖案化製程期間，沿一側的間隙壁401的頂面未被覆蓋或部分地未被覆蓋，而另一側的間隙壁401仍被底部電極601完全地覆蓋。在一些實施例中，間隙壁401的頂面可暴露約10埃與約50埃之間的第五距離D5。然而，可以是任何合適的距離。
圖12B示出圖12A的結構的俯視圖。從俯視圖中可以看出，頂部電極605偏移底部電極通孔501，且沿著一側的間隙壁401的一部分被頂部電極605暴露，而沿另一側的間隙壁401被頂部電極605覆蓋。因此，即使頂部電極605偏移底部電極通孔501，但仍可保護底部電極通孔501。
圖13示出又一實施例，其中第一開口201形成為僅部分地延伸穿過第二介電層111而未延伸至第一介電層109中，而非一直延伸穿過第二介電層111且延伸至第一介電層109中。在實施例中，可如上文關於圖2所描述的方式（諸如，一或多個反應離子蝕刻）執行第一開口201的形成。然而，可使用任何其他合適的方法。
然而，在此實施例中，在蝕刻穿過第二介電層111之前停止蝕刻製程，從而使得第二介電層111的一部分位於第一開口201與第一介電層109之間。在一些實施例中，第一開口201延伸至第二介電層111中約500埃與約1000埃之間的第六距離D6。因而，位於第一開口201與第一介電層109之間的第二介電層111的部分具有約50埃與約150埃之間的第七距離D7。然而，可以是任何合適的尺寸。
圖14示出進一步的處理步驟，所述處理步驟示出間隙壁401沿著第一開口201的側壁的形成。在實施例中，間隙壁401可如上文關於圖3至圖4所描述的那樣形成。舉例而言，沈積間隙壁401材料以內襯第一開口201的側壁，並接著蝕刻材料以移除材料的部分，以形成間隙壁401。然而，可使用任何合適的方法。
在此實施例中，然而，沖穿沿著第一開口201及第一介電層109的底部的間隙壁401的材料的襯裡移除製程，亦在沖穿第一介電層109之前蝕刻穿過第二介電層111。因而，所形成的間隙壁401完全地位於第二介電層111內，而未延伸至第一介電層109中。此外，間隙壁401可與第一介電層109間隔第七距離D7。然而，可以是任何合適的距離。
圖15A示出在形成完全位於第二介電層111內的間隙壁401之後，底部電極通孔501、底部電極601、MTJ結構603以及頂部電極605的形成。在實施例中，底部電極通孔501、底部電極601、MTJ結構603以及頂部電極605可如上文關於圖5及圖6所描述的方式形成。舉例而言，沈積頂部電極605、MTJ結構603以及底部電極601的材料，放置且圖案化光阻以使其位於底部電極通孔501的中心，且接著蝕刻頂部電極605、MTJ結構603以及底部電極601的材料。然而，可使用任何合適的製程。
圖15B示出圖15A的結構的俯視圖。如此視圖中可見，頂部電極605完全地覆蓋間隙壁401（其在俯視圖中不可見）。另外，底部電極通孔501位於頂部電極605下方的中心。因而，間隙壁401有助於在第二介電層111的蝕刻期間防止對底部電極通孔501的不想要的蝕刻及損壞。
圖16A示出又一實施例，其中間隙壁形成於第二介電層111內，且亦其中在頂部電極605、MTJ結構603以及底部電極601的蝕刻期間部分地暴露間隙壁401的頂面。在此實施例中，間隙壁401如上文關於圖13至圖15所描述的那樣形成，其中間隙壁401完全地形成於第二介電層111內且未延伸至第一介電層109中。然而，可使用任何合適的製程以形成間隙壁401。
另外，在此實施例中，放置且圖案化第二光阻607，以自如上文關於圖11至圖12A所描述的底部電極通孔501的第二中心線611偏移。此外，使用偏移的第二光阻607圖案化頂部電極605、MTJ結構603以及底部電極601，從而導致暴露間隙壁401的部分頂面（例如第五距離D5的量）。然而，可使用任何合適的製程。
圖16B示出圖16A的結構的俯視圖。如俯視圖中可見，頂部電極605偏移底部電極通孔501，且沿著一側的間隙壁401的一部分被頂部電極605暴露，而沿另一側的的間隙壁401被頂部電極605覆蓋。因而，即使頂部電極605偏移底部電極通孔501，但仍可保護底部電極通孔501。
圖17A示出又一實施例，其中擴大第二光阻607的寬度，使得第二介電層111的蝕刻沿間隙壁401留下第二介電層111的層以提供額外保護。在此實施例中，初始製程可如上文關於圖1至圖6所述者，其中所形成的間隙壁401完全位於第二介電層111中且至少有一部分位於第一介電層109中。然而，當放置且圖案化第二光阻607時，第二光阻607擴大至約25奈米與約80奈米之間的第八寬度W8。然而，可使用任何合適的寬度。
一旦已放置且圖案化第二光阻607，則以第二光阻607圖案化頂部電極605、MTJ結構603、底部電極601以及第二介電層111。舉例而言，一或多個蝕刻製程可用於蝕刻頂部電極605、MTJ結構603、底部電極601以及第二介電層111的材料。因而，頂部電極605可形成為具有約25奈米與約70奈米之間的第九寬度W9，MTJ結構603可形成為具有約25奈米與約75奈米之間的第十寬度W10，而底部電極601可形成為具有約25奈米與約80奈米之間的第十一寬度W11。然而，可以是任何合適的寬度。
在此實施例中，然而，第二光阻607的擴大的寬度（例如第八寬度W8）導致蝕刻製程沿著間隙壁401的側壁留下部分的第二介電層111。另外，第二介電層111將在鄰近於間隙壁401且在底部電極601之下具有寬度，所述寬度為約10埃與約100埃之間的第六距離D6。然而，可以是任何合適的尺寸。
圖17C示出圖17B的結構的俯視圖。如可見，在此實施例中，頂部電極605不僅上覆於底部電極通孔501及間隙壁401，而且上覆於部分的第二介電層111。蝕刻製程期間，藉由上覆於第二介電層111的部分，第二介電層111的部分有助於間隙壁401保護底部電極通孔501，而於遭免受損壞。
圖18A示出又一實施例，其中部分的第二介電層111留在間隙壁401的頂部旁（所述實施例類似於圖17A至圖17C中所示出的實施例）。舉例而言，在此實施例中，如上文關於圖17A至圖17C所描述的方式放置且圖案化第二光阻607。然而，在此實施例中，第二光阻607如上文關於圖11至圖12B所描述的方式放置並圖案化偏移。
考慮到第二光阻607的偏移位置及圖案化，間隙壁401將維持被底部電極601覆蓋，第二介電層111的鄰近於間隙壁401的第一側的部分可自間隙壁401延伸出比鄰近於間隙壁401的第二側的距離更小的距離。舉例而言，在間隙壁401的第一側上，第二介電層111可延伸至約1埃與約5埃之間的第七距離D7，而在間隙壁401的第二側上，第二介電層111可延伸至約5埃與約10埃之間的第八距離D8。然而，可以是任何合適的距離。
圖18B示出圖18A的結構的俯視圖。如可見，頂部電極605偏移底部電極通孔501，但仍完全地覆蓋間隙壁401。另外，除間隙壁401以外，頂部電極605亦覆蓋第二介電層111的一部分。在此實施例中，然而，頂部電極605沿著間隙壁401的第一側比沿著間隙壁401的第二側覆蓋更少的第二介電層111。
圖19A示出又一實施例，其中製程沿著間隙壁401的側壁留下部分的第二介電層111，所述實施例類似於上文關於圖17A至圖17C所描述的實施例。在此實施例中，然而，所形成的間隙壁401形成為完全地穿過第二介電層111且進入第一介電層109中，但相反地，所形成的間隙壁401完全地形成於第二介電層111內而未延伸至第一介電層109中。舉例而言，間隙壁401可如上文關於圖13至圖14所描述的方式形成。然而，可使用任何合適的製程。
圖19B示出圖19A的結構的俯視圖。如可見，在此實施例中，頂部電極605不僅上覆於底部電極通孔501及間隙壁401，而且上覆於第二介電層111的一部分。在蝕刻製程期間藉由上覆於第二介電層111的部分，第二介電層111的部分有助於間隙壁401保護底部電極通孔501免受損壞。
圖20A示出又一實施例，其中製程沿著間隙壁401的側壁留下部分的第二介電層111，所述實施例類似於上文關於圖18A至圖18B所描述的實施例。在此實施例中，然而，所形成的間隙壁401未完全穿過第二介電層111且未進入第一介電層109中，但相反地，所形成的間隙壁401完全地形成於第二介電層111內而未延伸至第一介電層109中。舉例而言，間隙壁401可如上文關於圖13至圖14所描述的那樣形成。然而，可藉由任何合適的製程。
圖20B示出圖20A的結構的俯視圖。如可見，頂部電極605偏移底部電極通孔501，且仍完全地覆蓋間隙壁401。另外，除間隙壁401以外，頂部電極605亦覆蓋部分的第二介電層111。在此實施例中，然而，頂部電極605沿著間隙壁401的第一側比沿著間隙壁401的第二側覆蓋更少的第二介電層111。
藉由在底部電極通孔501旁的間隙壁401，可保護底部電極通孔501免受蝕刻製程。在無須擔心不想要的損壞的情況下，此類保護允許底部電極通孔501形成為更小尺寸，由此允許放大用於蝕刻製程的製程窗。
根據實施例，一種製造半導體元件的方法包括：在導線上方形成第一介電層及第二介電層；在至少第二介電層內形成第一開口；沿著第一開口的側壁形成間隙壁，間隙壁包括介電材料；將導電材料填充第一開口，導電材料與導線實體接觸；在導電材料上方形成底部電極；在底部電極上方形成MTJ結構；以及在MTJ結構上方形成頂部電極。在實施例中，形成第一開口係在至少第一介電層內形成第一開口。在實施例中，形成第一開口係在第一介電層外部形成第一開口。在實施例中，形成間隙壁更包括：沈積用於間隙壁的材料；以及自水平表面移除材料的部分。在實施例中，頂部電極具有與導電材料的中心線對準的中心線。在實施例中，頂部電極具有自導電材料的中心線偏移的中心線。在實施例中，間隙壁的至少一部分被底部電極暴露。
根據另一實施例，一種製造半導體元件的方法包括：在導線上方形成至少部分地穿過第一介電層的第一開口；以介電材料內襯第一開口；蝕刻介電材料以形成間隙壁且暴露導線；在第一開口內形成通孔；在通孔上方形成磁性穿隧接面（MTJ）結構；以及蝕刻MTJ結構及第一介電層。在實施例中，形成第一開口還形成穿過第二介電層的第一開口，第二介電層位於導線與第一介電層之間。在實施例中，蝕刻MTJ結構及第一介電層暴露間隙壁的頂面。在實施例中，藉由介電材料內襯第一開口藉由氮化矽內襯第一開口。在實施例中，在蝕刻介電材料以形成間隙壁之後，間隙壁僅位於第一介電層內。在實施例中，蝕刻MTJ結構及第一介電層暴露間隙壁的頂面。在實施例中，在蝕刻MTJ結構及第一介電層之後，部分的第一介電層留下來與間隙壁的頂面相鄰。
根據又一實施例，一種半導體元件包括：導線，在基底上方；間隙壁，位於導線上方且與導線間隔開，間隙壁位於至少第一介電層內；通孔，延伸穿過間隙壁以與導線實體接觸；底部電極，與通孔實體接觸；MTJ結構，與底部電極實體接觸；以及頂部電極，與MTJ結構實體接觸。在實施例中，間隙壁的頂面被底部電極覆蓋。在實施例中，間隙壁的頂面至少部分地被底部電極暴露。在實施例中，間隙壁完全位於第一介電層內。在實施例中，間隙壁位於不同於第一介電層的第二介電層內。在實施例中，底部電極具有比通孔的寬度大第一距離的寬度，第一距離至少與間隙壁的厚度一樣大。
前文概述若干實施例的特徵，使得本領域具有通常知識者可更佳地理解本揭露內容的態樣。本領域具有通常知識者應瞭解，其可易於使用本揭露內容作為用於設計或修改用於進行本文中所引入的實施例的相同目的及/或達成相同優勢的其他製程及結構的基礎。所屬技術領域中具有通常知識者亦應認識到，此類等效構造並不脫離本揭露內容的精神及範疇，且本領域中具有通常知識者可在不脫離本揭露內容的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
100:磁性隨機存取記憶體元件
101:半導體基底
103:主動元件
105:金屬化層
107:導線
109:第一介電層
111:第二介電層
113:第三介電層
115:第一光阻
201:第一開口
301:第一間隙壁材料
401:間隙壁
501:底部電極通孔
601:底部電極
603:磁性穿隧接面結構
605:頂部電極
607:第二光阻
609:第一中心線
611:第二中心線
801:罩蓋層
803:第四介電層
901:第五介電層
1001:頂部接觸窗
D1:第一距離
D2:第二距離
D3:第三距離
D4:第四距離
D5:第五距離
D6:第六距離
D7:第七距離
D8:第八距離
W1:第一寬度
W2:第二寬度
W3:第三寬度
W4:第四寬度
W5:第五寬度
W6:第六寬度
W7:第七寬度
W8:第八寬度
W9:第九寬度
W10:第十寬度
W11:第十一寬度
當結合隨附圖式閱讀時，自以下詳細描述將最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特偵未按比例繪製。事實上，出於論述的清楚起見，可任意增大或減小各種特徵的尺寸。
圖1示出根據一些實施例的基底上方的介電層的形成。
圖2示出根據一些實施例的介電層中的第一開口的形成。
圖3示出根據一些實施例的間隙壁材料的形成。
圖4示出根據一些實施例的間隙壁的形成。
圖5示出根據一些實施例的底部電極通孔的形成。
圖6示出根據一些實施例的底部電極、MTJ結構以及頂部電極的沈積。
圖7A至圖7B示出根據一些實施例的蝕刻製程。
圖8示出根據一些實施例的介電材料的形成。
圖9示出根據一些實施例的介電材料的形成。
圖10示出根據一些實施例的接觸窗的形成。
圖11示出根據一些實施例的偏移位置中的光阻的位置。
圖12A至圖12B示出根據一些實施例的偏移蝕刻製程。
圖13示出根據一些實施例的完全地進入第二介電層中的第一開口的形成。
圖14示出根據一些實施例的完全地在第二介電層內的間隙壁的形成。
圖15A至圖15B示出根據一些實施例的底部電極、MTJ結構以及頂部電極的形成。
圖16A至圖16B示出根據一些實施例的間隙壁完全地形成於第二介電層內的偏移實施例。
圖17A至圖17C示出根據一些實施例之部分的介電材料留在鄰近於間隙壁的實施例。
圖18A圖18B示出根據一些實施例之部分的介電材料留在鄰近於間隙壁的偏移實施例。
圖19A至圖19B示出根據一些實施例之部分的介電材料留在鄰近於間隙壁且間隙壁完全地形成於介電材料內的實施例。
圖20A至圖20B示出根據一些實施例之部分的介電材料留在鄰近於間隙壁且間隙壁完全地形成於介電材料內的偏移實施例。
100:磁性隨機存取記憶體元件
101:半導體基底
103:主動元件
105:金屬化層
107:導線
109:第一介電層
111:第二介電層
401:間隙壁
501:底部電極通孔
601:底部電極
603:磁性穿隧接面結構
605:頂部電極
609:第一中心線
D3:第三距離
W5:第五寬度
W6:第六寬度
W7:第七寬度
Claims (20)
- 一種製造半導體元件的方法，所述方法包括： 在導線上方形成第一介電層及第二介電層； 在至少所述第二介電層內形成第一開口； 沿著所述第一開口的側壁形成間隙壁，所述間隙壁包括介電材料； 將導電材料填充於所述第一開口，所述導電材料與所述導線實體接觸； 在所述導電材料上方形成底部電極； 在所述底部電極上方形成MTJ結構；以及 在所述MTJ結構上方形成頂部電極。
- 如請求項1所述的製造半導體元件的方法，其中形成所述第一開口係在至少所述第一介電層內形成所述第一開口。
- 如請求項1所述的製造半導體元件的方法，其中形成所述第一開口係在所述第一介電層外部形成所述第一開口。
- 如請求項1所述的製造半導體元件的方法，其中形成所述間隙壁更包括： 沈積用於所述間隙壁的材料；以及 自水平表面移除所述材料的部分。
- 如請求項1所述的製造半導體元件的方法，其中所述頂部電極具有與所述導電材料的中心線對準的中心線。
- 如請求項1所述的製造半導體元件的方法，其中所述頂部電極具有自所述導電材料的中心線偏移的中心線。
- 如請求項6所述的製造半導體元件的方法，其中所述間隙壁的至少一部分被所述底部電極暴露。
- 一種製造半導體元件的方法，所述方法包括： 在導線上方形成至少部分地穿過第一介電層的第一開口； 以介電材料內襯所述第一開口； 蝕刻所述介電材料，以形成間隙壁且暴露所述導線； 在所述第一開口內形成通孔； 在所述通孔上方形成磁性穿隧接面（MTJ）結構；以及 蝕刻所述MTJ結構及所述第一介電層。
- 如請求項8所述的製造半導體元件的方法，其中形成所述第一開口還形成穿過第二介電層的所述第一開口，所述第二介電層位於所述導線與所述第一介電層之間。
- 如請求項8所述的製造半導體元件的方法，其中蝕刻所述MTJ結構及所述第一介電層暴露所述間隙壁的頂面。
- 如請求項8所述的製造半導體元件的方法，其中以所述介電材料內襯所述第一開口藉由氮化矽內襯所述第一開口。
- 如請求項8所述的製造半導體元件的方法，其中在蝕刻所述介電材料以形成所述間隙壁之後，所述間隙壁僅位於所述第一介電層內。
- 如請求項10所述的製造半導體元件的方法，其中蝕刻所述MTJ結構及所述第一介電層暴露所述間隙壁的頂面。
- 如請求項8所述的製造半導體元件的方法，其中在蝕刻所述MTJ結構及所述第一介電層之後，部分的所述第一介電層留下來與所述間隙壁的頂面相鄰。
- 一種半導體元件，包括： 導線，在基底上方； 間隙壁，位於所述導線上方且與所述導線間隔開，所述間隙壁位於至少第一介電層內； 通孔，延伸穿過所述間隙壁以與所述導線實體接觸； 底部電極，與所述通孔實體接觸； MTJ結構，與所述底部電極實體接觸；以及 頂部電極，與所述MTJ結構實體接觸。
- 如請求項15所述的半導體元件，其中所述間隙壁的頂面被所述底部電極覆蓋。
- 如請求項15的半導體元件，其中所述間隙壁的頂面至少部分地被所述底部電極暴露。
- 如請求項15所述的半導體元件，其中所述間隙壁完全位於所述第一介電層內。
- 如請求項15所述的半導體元件，其中所述間隙壁位於不同於所述第一介電層的第二介電層內。
- 如請求項15所述的半導體元件，其中所述底部電極具有比所述通孔的寬度大第一距離的寬度，所述第一距離至少與所述間隙壁的厚度一樣大。
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