CN109037272A - 电子装置及其制造方法 - Google Patents

电子装置及其制造方法 Download PDF

Info

Publication number
CN109037272A
CN109037272A CN201810251420.5A CN201810251420A CN109037272A CN 109037272 A CN109037272 A CN 109037272A CN 201810251420 A CN201810251420 A CN 201810251420A CN 109037272 A CN109037272 A CN 109037272A
Authority
CN
China
Prior art keywords
storage unit
dielectric layer
layer
electronic device
variable resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810251420.5A
Other languages
English (en)
Inventor
姜大建
蔡洙振
闵盛奎
金明燮
金治皓
李秀姸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Priority to CN202311270684.2A priority Critical patent/CN117222231A/zh
Publication of CN109037272A publication Critical patent/CN109037272A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/861—Thermal details
    • H10N70/8616—Thermal insulation means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种电子装置可以包括半导体存储器，并且所述半导体存储器可以包括：多个存储单元，每个存储单元包括可变电阻层；替代电介质层，其填充所述多个存储单元之间的间隔；以及非替代电介质层，其被设置为与所述多个存储单元中的每个存储单元的可变电阻层相邻，其中，非替代电介质层可以包括可流动电介质材料。

Description

电子装置及其制造方法
相关申请的交叉引用
本专利文件要求2017年6月8日提交的申请号为10-2017-0071420、名称为“ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME(电子装置及其制造方法)”的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本专利文件涉及存储电路或存储器件及其制造方法以及它们在电子装置或电子系统中的应用。
背景技术
近来，随着电子装置或电器趋向于小型化、低功耗、高性能、多功能等等，需要能够在诸如计算机、便携式通信设备等的各种电子装置或电器中储存信息的电子器件，并且已经进行了这样的电子装置的研究和开发。这样的电子装置的示例包括可以利用根据施加的电压或电流在不同的电阻状态之间切换的特性来储存数据的电子装置，并且可以采用各种配置来实现，例如RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电式随机存取存储器)、MRAM(磁性随机存取存储器)、电熔丝等等。
发明内容
本专利文件中公开的技术包括存储电路或存储器件及其在电子装置或电子系统中的应用，以及电子装置及其制造方法的各种实施方式，其中，电子装置包括能够改善可变电阻元件的特性的半导体存储器。
在一个方面中，电子装置可以包括半导体存储器，并且半导体存储器可以包括：多个存储单元，每个存储单元包括可变电阻层；替代电介质层，其填充所述多个存储单元之间的间隔；以及非替代电介质层，其设置为与多个存储单元中的每个存储单元的可变电阻层相邻，其中，非替代电介质层可以包括可流动电介质材料。
上述电子装置的实施方式可以包括以下中的一个或多个。
替代电介质层可以包括Si-O键，而非替代电介质层包括Si-N键、Si-H键或两者，并且多个存储单元之间的间隔可以包括多个沟槽，每个沟槽设置在相邻的存储单元之间。替代电介质层可以包括SiO2，并且非替代电介质层可以包括硅氮烷((SiH2NH)n)。多个存储单元中的每个存储单元可以包括具有可变电阻特性的材料，所述材料是相变材料或包含金属氧化物。每个存储单元还可以包括控制对可变电阻层访问的选择元件层。半导体存储器还可以包括设置在一个或多个存储单元的至少一个侧表面上的覆盖层。半导体存储器还可以包括：设置在衬底之上并且在存储单元之下的多个第一线，多个第一线中的每个第一线沿着第一方向延伸；以及多个第二线，其设置在存储单元之上，多个第二线中的每个第二线沿着与第一方向交叉的第二方向延伸，并且多个存储单元可以位于第一线和第二线的各个交叉点处。
电子装置还可以包括微处理器，微处理器包括：控制单元，其被配置为从微处理器的外部接收包括命令的信号，并且执行命令的提取、解码或者控制微处理器的信号的输入或输出；运算单元，其被配置为基于控制单元对命令进行解码的结果来执行运算；以及存储部件，其被配置为储存用于执行运算的数据、与执行运算的结果相对应的数据、或者运算被执行所针对的数据的地址，其中，半导体存储器是微处理器中的存储部件的一部分。
电子装置还可以包括处理器，处理器包括：核心单元，其被配置为通过利用数据，基于从处理器的外部输入的命令来执行与所述命令相对应的运算；高速缓冲存储单元，其被配置为储存用于执行运算的数据、与执行运算的结果相对应的数据或者运算被执行所针对的数据的地址；以及总线接口，其连接在核心单元与高速缓冲存储单元之间，并且被配置为在核心单元与高速缓冲存储单元之间传输数据，其中，半导体存储器是处理器中的高速缓冲存储单元的一部分。
电子装置还可以包括处理系统，处理系统包括：处理器，其被配置为对由处理器接收到的命令进行解码，并且基于对命令进行解码的结果来控制对信息的操作；辅助存储器件，其被配置为储存用于对命令进行解码的程序和信息；主存储器件，其被配置为调用并储存来自辅助存储器件的程序和信息，使得处理器能够在执行程序时利用程序和信息来执行操作；以及接口器件，其被配置为在处理器、辅助存储器件和主存储器件中的至少一个与外部之间执行通信，其中，半导体存储器是处理系统中的辅助存储器件或主存储器件的一部分。
电子装置还可以包括数据储存系统，数据储存系统包括：储存器件，其被配置为储存数据并保存储存的数据而与电源无关；控制器，其被配置为根据从外部输入的命令来控制数据输入至储存器件和数据从储存器件输出；暂时储存器件，其被配置为暂时地储存在储存器件与外部之间交换的数据；以及接口，其被配置为执行在储存器件、控制器和暂时储存器件中的至少一个与外部之间的通信，其中半导体存储器是数据储存系统中的储存器件或暂时储存器件的一部分。
电子装置还可以包括存储系统，存储系统包括：存储器，其被配置为储存数据并保存储存的数据而与电源无关；存储器控制器，其被配置为根据从外部输入的命令来控制数据输入至存储器和数据从存储器输出；缓冲存储器，其被配置为缓冲在存储器与外部之间交换的数据；以及接口，其被配置为在存储器、存储器控制器和缓冲存储器中的至少一个与外部之间执行通信，其中，半导体存储器是存储系统中的存储器或缓冲存储器的一部分。
在另一个方面中，电子装置可以包括半导体存储器，并且半导体存储器可以包括：多个存储单元，每个存储单元包括可变电阻层；第一电介质层，其填充多个存储单元之间的间隔；以及第二电介质层，其设置为与多个存储单元中的每个存储单元的可变电阻层的侧表面的一部分相邻，其中，第二电介质层可以具有比第一电介质层更高的孔隙率。
上述电子装置的实施方式可以包括以下中的一个或多个。
第一电介质层可以包括Si-O键，第二电介质层包括Si-N键、Si-H键或两者，并且多个存储单元之间的间隔可以包括多个沟槽，每个沟槽设置在相邻的存储单元之间。第一电介质层可以包括SiO2，并且第二电介质层可以包括硅氮烷((SiH2NH)n)。多个存储单元中的每个存储单元可以包括具有可变电阻特性的材料，所述材料是相变材料或包含金属氧化物。每个存储单元还可以包括控制对可变电阻层访问的选择元件层。半导体存储器还可以包括设置在一个或多个存储单元的至少一个侧表面上的覆盖层。半导体存储器还可以包括：多个第一线，其设置在衬底之上并且在存储单元之下，多个第一线中的每个第一线沿着第一方向延伸；以及多个第二线，其设置在存储单元之上，多个第二线中的每个第二线沿着与第一方向交叉的第二方向延伸，并且多个存储单元可以位于第一线和第二线的各个交叉点处。
在另一个方面中，电子装置可以包括半导体存储器，并且半导体存储器可以包括：多个存储单元，每个存储单元包括可变电阻层；第一电介质层，其填充多个存储单元之间的间隔并且包括一种元素；以及第二电介质层，其设置为与多个存储单元中的每个存储单元的可变电阻层的侧表面的一部分相邻，其中第二电介质层可以包括第一电介质层的该元素，并且具有比第一电介质层更低的热导率。
上述电子装置的实施方式可以包括以下中的一个或多个。
第一电介质层可以包括Si-O键，并且第二电介质层可以包括Si-N键、Si-H键或两者，并且多个存储单元之间的间隔可以包括多个沟槽，每个沟槽设置在相邻的存储单元之间。第一电介质层可以包括SiO2，并且第二电介质层可以包括硅氮烷((SiH2NH)n)。多个存储单元中的每个存储单元可以包括具有可变电阻特性的材料，所述材料是相变材料或包含金属氧化物。每个存储单元还可以包括控制对可变电阻层访问的选择元件层。半导体存储器还可以包括设置在一个或更多个存储单元的至少一个侧表面上的覆盖层。半导体存储器还可以包括：多个第一线，其设置在衬底之上并且在存储单元之下，多个第一线中的每个第一线沿着第一方向延伸；以及多个第二线，其设置在存储单元之上，多个第二线中的每个第二线沿着与第一方向交叉的第二方向延伸，其中，多个存储单元可以位于第一线与第二线的各个交叉点处。
在又一个方面中，一种用于制造包括半导体存储器的电子装置的方法可以包括：在衬底之上形成多个存储单元，多个存储单元中的每个存储单元包括可变电阻层；通过形成可流动电介质层来填充多个存储单元之间的间隔；以及通过固化可流动电介质层的第一部分来将可流动电介质层的第一部分转变为电介质材料层，电介质材料层包括第一电介质层，可流动电介质层的第二部分包括第二电介质层，第二电介质层设置为与多个存储单元中的每个存储单元的可变电阻层的侧表面的一部分相邻，可流动电介质层的第二部分未被固化。
上述用于制造电子装置的方法的实施方式可以包括以下中的一个或更多个。
形成可流动电介质层可以包括利用具有Si-N键、Si-H键或两者的一种或更多种材料来执行可流动化学气相沉积工艺。可流动电介质层可以使用一种或更多种含硅化合物形成，每种含硅化合物选自由三甲硅烷基胺(TSA)、四氧甲基环四硅氧烷(TOMCTS)、八甲基环四硅氧烷(OMCTS)、四乙氧基硅烷(TEOS)、三乙氧基硅烷(TES)、三甲基硅烷(TMS)、甲基三乙氧基硅烷(MTEOS)、原硅酸四甲酯(TMOS)、甲基三甲氧基硅烷(MTMOS)、二甲基二甲氧基硅烷(DMDMOS)、二乙氧基硅烷(DES)、三苯基乙氧基硅烷，1-(三乙氧基甲硅烷基)-2-(二乙氧基甲基甲硅烷基)乙烷、三叔丁氧基硅烷醇和四甲氧基硅烷组成的组。可流动电介质层可以包括硅氮烷((SiH2NH)n)。固化可流动电介质层可以包括对可流动电介质层进行热退火以及使用O2、O3或其混合物将可流动电介质层暴露于等离子体中的一者或两者。第一电介质层可以通过固化可流动电介质层并且平坦化电介质材料层来形成，第一电介质层包括Si-O键。第一电介质层可以包括SiO2。第二电介质层的位置可以通过调整一个或更多个条件来控制，每个条件选自由存储单元的尺寸、可流动电介质层的厚度、可流动电介质层的沉积条件以及固化的工艺条件组成的组。多个存储单元中的每个存储单元可以包括具有可变电阻特性的材料，所述材料是相变材料或包含金属氧化物。
在又一个方面中，一种用于制造包括半导体存储器的电子装置的方法可以包括：提供衬底，所述衬底包括在第一区域中的第一部分和在与第一区域相邻的第二区域中的第二部分；在第一区域中的衬底的第一部分之上形成多个存储单元，多个存储单元中的每个存储单元包括可变电阻层；在多个存储单元和衬底之上形成可流动电介质层，第一区域中的可流动电介质层的第一部分的顶表面设置在离衬底的顶表面的第一距离处，所述第一距离比第二区域中的可流动电介质层的第二部分的顶表面离衬底的顶表面的第二距离大；通过固化可流动电介质层的第一部分来将可流动电介质层的第一部分转变为电介质材料层，电介质材料层包括第一电介质层，可流动电介质层的第二部分是第二电介质层，第二电介质层设置为与多个存储单元中的每个存储单元的可变电阻层的侧表面的一部分相邻，可流动电介质层的第二部分未被固化；以及去除第二区域中的电介质材料层的一部分。
以上用于制造电子装置的方法的实施方式可以包括以下中的一个或更多个。
所述方法还可以包括：在多个存储单元之上形成层间电介质材料层，并且平坦化层间电介质材料层直到暴露出存储单元的顶表面。所述方法还可以包括：在形成多个存储单元之前，在第一区域中在衬底之上以及在存储单元之下形成多个第一线，多个第一线中的每个第一线沿着第一方向延伸；以及在执行层间电介质材料层的平坦化之后形成与存储单元接触的多个第二线，多个第二线中的每个第二线沿着与第一方向交叉的第二方向延伸。第二区域中的电介质材料层的一部分可以通过湿法刻蚀工艺去除。可流动电介质层的形成可以包括使用具有Si-N键、Si-H键或两者的一种或更多种材料来执行可流动化学气相沉积工艺。可流动电介质层的形成可以使用一种或更多种含硅化合物来执行，每种含硅化合物选自由三甲硅烷基胺(TSA)、四氧甲基环四硅氧烷(TOMCTS)、八甲基环四硅氧烷(OMCTS)、四乙氧基硅烷(TEOS)、三乙氧基硅烷(TES)、三甲基硅烷(TMS)、甲基三乙氧基硅烷(MTEOS)、原硅酸四甲酯(TMOS)、甲基三甲氧基硅烷(MTMOS)、二甲基二甲氧基硅烷(DMDMOS)、二乙氧基硅烷(DES)、三苯基乙氧基硅烷，1-(三乙氧基甲硅烷基)-2-(二乙氧基甲基甲硅烷基)乙烷、三叔丁氧基硅烷醇和四甲氧基硅烷组成的组。可流动电介质层可以包括硅氮烷((SiH2NH)n)。可流动电介质层的固化可以包括对可流动电介质层进行热退火以及使用O2、O3或其混合物将可流动电介质层暴露于等离子体中的一者或两者。可以通过去除第一区域中的电介质材料层的一部分来形成第一电介质层，第一电介质层包括Si-O键。第一电介质层可以包括SiO2。第二电介质层的位置可以通过调整一个或更多个条件来控制，每个条件选自由存储单元的尺寸、可流动电介质层的厚度、可流动电介质层的沉积条件以及固化的工艺条件组成的组。每个存储单元可以包括具有可变电阻特性的材料，所述材料是相变材料或包含金属氧化物。
在附图、说明书和权利要求书中更详细地描述了这些和其它的方面、实施方式和相关的优点。
附图说明
图1是根据本公开的一个实施方式的半导体存储器的透视图。
图2A、图2B、图2C、图2D和图2E是示出根据本公开的一个实施方式的半导体存储器和用于制造该半导体存储器的方法的截面图。
图3A、图3B、图3C、图3D、图3E和图3F是示出根据本公开的另一个实施方式的半导体存储器和用于制造该半导体存储器的方法的截面图。
图4是基于所公开的技术实施存储电路系统的微处理器的配置图的示例。
图5是基于所公开的技术实施存储电路系统的处理器的配置图的示例。
图6是基于所公开的技术实施存储电路系统的系统的配置图的示例。
图7是基于所公开的技术实施存储电路系统的数据储存系统的配置图的示例。
图8是基于所公开的技术实施存储电路系统的存储系统的配置图的示例。
具体实施方式
下面参照附图来详细地描述所公开的技术的各种示例和实施方式。
附图可能不一定按比例绘制。在一些情况下，附图中的至少一些衬底的比例可能被夸大，以清楚地示出所描述的示例或实施方式的某些特征。在呈现在多层衬底中具有两层或更多层的图示或说明的具体示例时，这样的层的相对定位关系或所示层的布置顺序反映了所描述或图示的示例的特定实施方式，并且不同的相对定位关系或布置层的顺序是可能的。另外，所描述或图示的多层衬底的示例可能未反映出存在于该特定多层衬底中的所有层(例如，一个或更多个附加层可能存在于两个图示的层之间)。作为具体示例，当所描述或图示的多层衬底中的第一层被称为在第二层“上”或“之上”或在衬底“上”或“之上”时，第一层可以直接形成在第二层或衬底上，但这也可以代表其中一个或更多个其他中间层可以存在于第一层与第二层或衬底之间的衬底。
图1是根据本公开的一个实施方式的半导体存储器的透视图。
参见图1，根据本公开的实施方式的半导体存储器可以具有交叉点结构，该交叉点结构包括沿着第一方向延伸的第一线110、位于第一线110之上并沿着与第一方向交叉的第二方向延伸的第二线180以及位于第一线110与第二线180之间的存储单元120。存储单元120设置在第一线110和第二线180的各个交叉点处。
图2A、图2B、图2C、图2D和图2E是沿着图1的线A-A’截取的截面图。
具体地，图2A至图2E是示出根据本公开的一个实施方式的半导体存储器和用于制造该半导体存储器的方法的截面图。
首先，下面将解释用于制造半导体器件的方法。
参见图2A，可以提供一种包括给定结构(未示出)的衬底100。例如，给定结构可以包括用于控制形成在衬底100之上的、图1和/或图2E的第一线110和/或第二线180的晶体管。
然后，沿着第一方向延伸的第一线110可以形成在衬底100之上。第一线110可以具有单层结构或多层结构，并且可以包括诸如金属、金属氮化物等的导电材料。第一线110可以通过沉积包括导电材料的层并且图案化沉积的层来形成。第一线110之间的间隔可以填充有绝缘材料(未示出)。
然后，多个存储单元120可以形成在第一线110之上。在图2A中所示的实施方式中，多个存储单元120中的每个存储单元可以具有柱形。多个存储单元120可以布置成具有行和列的矩阵。行沿着第一方向延伸，并且列沿着与第一方向交叉的第二方向延伸。
存储单元120可以设置在第一线110与第二线180之间的交叉区域中。第一线110中的一个与第二线180中的一个之间的交叉区域被限定为例如，第一线110在与第一方向和第二方向交叉的第三方向上与第二线180重叠的三维区域。在一个实施方式中，每个存储单元120可以具有等于或小于第一线110和第二线180的每个相应对之间的交叉区域的尺寸的尺寸。在另一个实施方式中，每个存储单元120可以具有大于第一线110和第二线180的每个相应对之间的交叉区域的尺寸的尺寸。
存储单元120可以通过如下步骤来形成：在包括第一线110和绝缘材料(未示出)的结构之上沉积多个材料层(未示出)，在材料层之上形成多个硬掩模图案130，以及利用硬掩模图案130作为刻蚀阻挡层来刻蚀材料层。因此，每个硬掩模图案130具有与每个相对应的存储单元120的侧壁对齐的侧壁。
硬掩模图案130可以在为了形成存储单元120而刻蚀材料层(未示出)期间用作刻蚀阻挡层，并且包括能够确保相对于存储单元120的刻蚀选择性的各种材料中的一种或更多种。例如，每个硬掩模图案130可以具有单层结构或多层结构，并且可以包括诸如氧化硅、氮化硅、氮氧化硅等的绝缘材料。
此外，在该实施方式中，多个存储单元120中的每个存储单元可以包括顺序层叠的下电极层121、选择元件层123、中间电极层125、可变电阻层127和上电极层129。
具体地，下电极层121可以位于存储单元120的最下部，并且用作第一线110中的相应一个与存储单元120的其余部分之间的电压或电流的传输路径。中间电极层125可以将选择元件层123与可变电阻层127物理分开，并且将选择元件层123电耦接至可变电阻层127。例如，当选择元件层123两端的电压电平等于或大于给定阈值电压时，电流流经选择元件层123、中间电极层125和可变电阻层127。上电极层129可以位于存储单元120的最上部，并且用作存储单元120的其余部分与图2E中的第二线180中的相应一个之间的电压或电流的传输路径。下电极层121、中间电极层125和上电极层129中的每个可以具有单层结构或多层结构，并且可以包括诸如金属、金属氮化物、导电碳材料等的导电材料。
选择元件层123可以控制对可变电阻层127的访问。也就是说，选择元件层123可以具有选择元件特性，其在施加的电压或施加的电流的大小低于临界值(或阈值)时大体上防止电流通过选择元件层123，并且在施加的电压或施加的电流的大小超过临界值时使电流通过选择元件层123。例如，通过选择元件层123的电流的大小与施加至选择元件层123的电压或电流的大小成比例。选择元件层123可以具有单层结构，或者具有利用两层或更多层的组合来呈现选择元件特性的多层结构。
在一些实施方式中，选择元件层123可以包括：MIT(金属绝缘体转变)元件，诸如NbO2或TiO2；MIEC(混合离子电子传导)元件，诸如ZrO2(Y2O3)、Bi2O3-BaO或(La2O3)x(CeO2)1-x；包括硫属化物基材料的OTS(双向阈值切换)元件，诸如Ge2Sb2Te5、As2Te3、As2、As2Se3；或者它们的组合。
在某些实施方式中，选择元件层123可以包括隧穿电介质层。隧穿电介质层包括各种电介质材料中的一种或更多种，例如氧化硅、氮化硅和金属氧化物。隧穿电介质层的厚度足够小以允许电子在给定电压或给定电流下隧穿。
根据经由上电极层129和中间电极层125而施加至可变电阻层127的电压或电流，可变电阻层127可以在不同的电阻状态之间切换，从而储存具有不同值的数据。例如，当可变电阻层127处于低电阻状态时，具有第一逻辑值‘1’的数据可以被储存在可变电阻层127中。另一方面，当可变电阻层127处于高电阻状态时，具有第二逻辑值‘0’的数据可以被储存在可变电阻层127中。可变电阻层127可以包括用于RRAM、PRAM、FRAM、MRAM等的各种材料中的一种或更多种。例如，可变电阻层127可以包括任意的如下材料：金属氧化物，例如过渡金属氧化物或钙钛矿基材料；相变材料，诸如硫属化物基材料；铁电材料、铁磁材料；等等。可变电阻层127可以具有单层结构，或者通过两层或更多层的组合来显示可变电阻特性的多层结构。然而，其它的实施方式也是可能的。例如，存储单元120可以包括存储层，其可以采用不同于上述可变电阻层127的方式来储存数据。
在图2A中所示的实施方式中，每个存储单元120包括：下电极层121、选择元件层123、中间电极层125、可变电阻层127和上电极层129。然而，本专利文件的实施方式不限于此，并且存储单元120可以具有各种结构。在一些实施方式中，可以省略下电极层121、中间电极层125和上电极层129中的至少一个。在一些实施方式中，可以省略选择元件层123。在一些实施方式中，选择元件层123和可变电阻层127的层叠顺序可以相对于图2A中所示的取向相反，使得选择元件层123可以设置在可变电阻层127之上。在一些实施方式中，除了图2A中所示的层121、123、125、127和129之外，存储单元120还可以包括用于增强存储单元120的特性或改进制造工艺的一个或更多个层(未示出)。
多个存储单元120的相邻对可以以预定间隔彼此间隔开，并且沟槽可以存在于多个存储单元120之间。在多个存储单元120的相邻对之间的沟槽可以具有在如下范围内的高宽比(即，纵横比)：从1:1至40:1、从10:1至40:1、从10:1至20:1、从5:1至10:1、从10:1至15:1、从1:1至25:1、从1:1至30:1、从1:1至35:1、或者从1:1至45:1。
在一些实施方式中，沟槽可以具有与衬底100的上表面基本上垂直的侧壁。在一些实施方式中，相邻的沟槽可以以基本上等距离而彼此间隔开。例如，在第一方向(例如，图1的第一方向)上彼此相邻的第一对沟槽可以与在第二方向(例如，图1的第二方向)上彼此相邻的第二对沟槽以基本上相同的距离而彼此间隔开。在一些实施方式中，相邻沟槽之间的距离可以变化。
参见图2B，可以沿着图2A中所示的结构形成用于保护存储单元120的覆盖层140。覆盖层140可以沿着存储单元120的侧壁以及硬掩模图案130的侧壁和上表面形成。覆盖层140可以具有单层结构或多层结构，并且包括诸如氮化硅的绝缘材料。在一些实施方式中，可以省略覆盖层140。
参见图2C，可流动电介质层150可以形成在覆盖层140之上。
可流动电介质层150可以通过沉积能通过可流动化学气相沉积(FCVD)工艺沉积的一种或多种可流动电介质材料而形成。FCVD工艺可以包括例如远端等离子体增强化学气相沉积(RPECVD)工艺。RPECVD工艺期间的处理温度可以保持在足够低的值以保持可流动电介质层150的可流动性。
用于形成可流动电介质层150的材料可以包括能通过随后的固化工艺转变为基于氧化物的电介质层、基于氮化物的电介质层或基于碳化物的电介质层的材料。在一些实施方式中，可流动电介质层150可以使用含硅化合物形成。合适的含硅化合物可以是能通过等离子体聚合反应聚合并且包括有机硅烷和有机硅氧烷的化合物。例如，含硅化合物可以包括如下中的任意一种：三甲硅烷基胺(TSA)、四氧甲基环四硅氧烷(TOMCTS)、八甲基环四硅氧烷(OMCTS)、四乙氧基硅烷(TEOS)、三乙氧基硅烷(TES)、三甲基硅烷(TMS)、甲基三乙氧基硅烷(MTEOS)、原硅酸四甲酯(TMOS)、甲基三甲氧基硅烷(MTMOS)、二甲基二甲氧基硅烷(DMDMOS)、二乙氧基硅烷(DES)、三苯基乙氧基硅烷、1-(三乙氧基甲硅烷基)-2-(二乙氧基甲基甲硅烷基)乙烷、三叔丁氧基硅烷醇、四甲氧基硅烷等。
除了含硅化合物之外，用于形成可流动电介质层150的沉积工艺的反应气体还可以包括氧化剂。除了氧化剂之外，反应性气体还可以包括催化剂。
氧化剂可以是能与含硅化合物反应以形成可流动层(例如，可流动电介质层150)的氧化剂。例如，用于可流动电介质层150的氧化剂可以包括臭氧、过氧化氢、氧气、水、乙醇等中的任意一种。
催化剂可以催化并帮助可流动层(例如，可流动电介质层150)的形成。例如，催化剂可以采取离子种类的形式，其可以被气化并且容易彼此解离，或者被离子化以催化可流动电介质层150的形成。催化剂可以通过改善交联、反应速率和衬底覆盖度中的一个或多个来促进可流动电介质层150的沉积。例如，催化剂中的离子种类可以包括卤素离子(F-、Cl-、Br-等)，鎓离子和亲核试剂中的任意一种，诸如铵(NH4 +)和磷(PH4 +)。分解成络合阳离子的材料的示例包括：NH4OH、NH4OAc、NH3、(CH3)4NOH、(CH3)4NOAc、PH3等。
可以调节用于形成可流动电介质层150的反应条件，使得含硅化合物以及氧化剂和催化剂中的一种或两种经历聚合反应，以在图2B中所示的结构之上形成可流动电介质层150。
在一个实施方式中，在使用三甲硅烷基胺作为含硅化合物和使用NH3作为催化剂来形成可流动电介质层150时，可以经由沉积工艺来形成硅氮烷(SiH2NH)n层。硅氮烷(SiH2NH)n层可以包括Si-N键和Si-H键。在该实施方式中，硅氮烷(SiH2NH)n层是可流动电介质层150。
在可流动电介质层150被沉积之后，可流动电介质层150可以被表征为呈现玻璃转变并且具有弱机械特性的凝胶状非结晶聚合物。为了提高这样的弱机械特性并增强可流动电介质层150的膜质量，可以在可流动电介质层150上执行固化工艺。
参见图2D，通过在可流动电介质层150上执行原位固化工艺，可流动电介质层150(例如，第一电介质层)可以固化和收缩，从而被转变为替代电介质材料层(未示出)。随后，替代电介质材料层(也称为电介质材料层)被平坦化以形成替代电介质层(例如，第二电介质层)150B。
在一个实施方式中，可以通过执行热退火和等离子体处理中的一种或两种来执行固化工艺。
热退火可以在使用氩气(Ar)或氦气(He)的惰性气氛中在300℃或更高的温度下进行，或者在潜在的反应气氛中进行。在一些实施方式中，热退火可以在使用O2、N2O、O3、H2O、H2O2等中的任意一种的氧化气氛中进行。
等离子体处理可以使用非活性等离子体或反应等离子体(例如，O2、O3和其它氧化剂中的一种或多种)来执行。等离子体处理可以在0℃至550℃范围内的温度下进行，并且该温度范围的上限可以通过特定处理步骤中的热负荷来确定。等离子体处理可以在0.1托至10托范围内的压力下进行。
在一个实施方式中，通过在可流动电介质层150上执行固化工艺，可以减少包括在可流动电介质层150中的Si-N键、Si-H键或两者，并且可以增加在可流动电介质层150中的Si-O键的数目。也就是说，通过固化工艺，可流动电介质层150中的Si-N键、Si-H键或两者可以被Si-O键代替。因此，在一个实施方式中，可流动电介质层150可以被转变为替代电介质材料层，并且可以包括诸如SiO2的稳定氧化物。
在各种实施方式中，通过固化可流动电介质层150来形成替代电介质材料层。替代电介质材料层中的材料可以取决于用于形成可流动电介质层150的材料。在一个实施方式中，替代电介质材料层包括诸如氮化硅的稳定氮化物。
在另一个实施方式中，替代电介质材料层包括诸如碳化硅的稳定碳化物。
根据一个实施方式，替代电介质层150B可以通过平坦化替代电介质材料层来形成。在图2D中所示的实施方式中，非替代电介质层(例如，第三电介质层)150A可以被设置为与可变电阻层127的侧表面的至少一部分相邻。具体来说，图2D中所示的实施方式包括被设置为与相应的可变电阻层127的侧表面相邻的单个非替代电介质层150A，但是本专利文件的实施方式不限于此。例如，多个非替代电介质层150A可以被设置为与相应的可变电阻层127的侧表面相邻。在一些实施方式中，非替代电介质层150A可以与覆盖层140的至少一部分接触。在没有覆盖层140的一些实施方式中，非替代电介质层150A可以与可变电阻层127的侧表面的至少一部分接触。在图2D中所示的实施方式中，当可流动电介质层150已经被固化时，可流动电介质层150的一些部分中的Si-N键、Si-H键或两者可以被Si-O键替代，以形成替代电介质材料层，替代电介质材料层包括替代电介质层150B。然而，在与可变电阻层127的侧表面相邻的可流动电介质层150的剩余部分中，Si-N键、Si-H键或两者不被Si-O键替代。未被Si-O键替代的可流动电介质层150的部分是非替代电介质层150A。
也就是说，在图2D中所示的实施方式中，替代电介质层150B可以被称为如下的电介质层，即通过固化可流动电介质层150以用Si-O键来替代可流动电介质层150中的Si-N键Si-H键或两者并且然后平坦化固化的电介质层来形成的电介质层。另一方面，每个非替代电介质层150A可以被称为如下的电介质层，即在可流动电介质层150已经被固化之后被设置为与可变电阻层127的侧表面的至少一部分相邻的电介质层。每个非替代电介质层150A包括未被Si-O键替代的Si-N键、Si-H键或两者。非替代电介质层150A可以通过控制固化工艺的条件来形成。
非替代电介质层150A可以具有比替代电介质层150B更大的孔隙率。因此，非替代电介质层150A的密度可以比替代电介质层150B的密度更低。
此外，尽管替代电介质层150B和非替代电介质层150A可以包括相同的构成元素，例如硅(Si)，但是替代电介质层150B可以具有与非替代电介质层150A的热导率不同的热导率。在一些实施方式中，非替代电介质层150A可以具有比替代电介质层150B的热导率更低的热导率。
这样，每个非替代电介质层150A具有相对较低的热导率，并且被设置在与相应的可变电阻层127的侧表面的至少一部分相邻的位置处。为了防止或减少由于相邻的存储单元120的操作而引起的热干扰，设置在相邻的存储单元120之间的氧化物的热导率应当低。由于空气具有最低的热导率，所以在存储单元120之间形成气隙的情况下能优选地防止热干扰。然而，实际上难以应用气隙，因为气隙导致了关于集成的各种问题。因此，根据该实施方式，具有相对较低热导率的每个非替代电介质层150A被设置在与相应的可变电阻层127的侧表面相邻的位置处，以防止或减少由于相邻的存储单元120的操作而引起的热干扰。结果，在根据一个实施方式的半导体存储器中，能基本上防止对包括可变电阻层127的存储单元120的热干扰，并且可以改善存储单元120的特性。
在图1中所示的实施方式中，描述了单个交叉点结构。然而，在另一个实施方式中，可以层叠两个或更多个交叉点结构。在这种情况下，可以形成可流动电介质层150，然后将其转变为替代电介质材料层，以填充沟槽，每个沟槽具有相对高的纵横比并且基本上没有例如空隙或缝隙的缺陷。因此，所公开的方法基本上防止了电桥故障并改善了交叉点结构中热干扰的不平衡。
非替代电介质层150A的位置可以位于与可变电阻层127的侧表面的至少一部分相邻。根据特定的制造环境，可以通过适当地控制用于形成非替代电介质层150A和/或可变电阻层127的条件来控制非替代电介质层150A的位置。例如，可以通过控制存储单元120的尺寸、可流动电介质层150的厚度、可流动电介质层150的沉积条件和/或用于固化可流动电介质层150的条件，来将非替代电介质层150A定位成与可变电阻层127的侧表面的至少一部分相邻。此外，例如，随着存储单元120之间的间隔的CD(临界尺寸)减小，存储单元120的高度增加，可流动电介质层150的厚度增加，诸如三甲硅烷基胺的含硅化合物的流动率降低和/或固化温度降低，出现非替代电介质层150A的概率可能增加。此外，可以通过控制上述参数来控制非替代电介质层150A的位置。
随后，可以对替代电介质材料层(未示出)和覆盖层140执行平坦化工艺直到存储单元120的上表面被暴露出，由此形成替代电介质材料层150B。平坦化工艺可以通过化学机械抛光(CMP)工艺、刻蚀工艺、清洁工艺或任何合适的平坦化工艺来执行。由于执行平坦化工艺直到存储单元120的上表面被暴露出，所以硬掩模图案130也可以通过平坦化工艺被去除。
参见图2E，多个第二线180可以形成在存储单元120、覆盖层140和替代电介质层150B之上。多个第二线180可以分别耦接至存储单元120的上表面。多个第二线180中的每个沿着与第一方向交叉的第二方向延伸。第二方向可以垂直于图1的线A-A’。每个第二线180可以具有单层结构或者多层结构，并且包括导电材料，诸如金属、金属氮化物等中的任意一种。第二线180可以通过沉积导电材料并图案化沉积的材料来形成。相邻的第二线180之间的间隔可以填充有绝缘材料(未示出)。
通过如上所述的工艺，可以制造图2E中所示的半导体存储器。
根据图2E中所示的实施方式的半导体存储器可以包括：存储单元120，其设置在沿着第一方向延伸的第一线110与沿着第二方向延伸的第二线180之间的交叉区域处。这里，存储单元120的侧壁可以与绝缘覆盖层140’直接接触，并且每个非替代电介质层150A可以形成在与可变电阻层127的侧壁的一部分相邻的位置处。
存储单元120可以根据经由第一线110和第二线180施加到其的电压或电流来储存具有不同值的数据。具体地，当每个存储单元120都包括可变电阻元件时，每个存储单元120可以通过在不同的电阻状态之间切换来储存数据。
第一线110中的一个可以用作字线，而第二线180中的一个可以用作位线，反之亦然。
在通过根据本公开的实施方式的方法制造的图2E的半导体存储器中，非替代电介质层150A未被例如Si-O键替代。通过适当地控制特定的制造条件，例如存储单元120的尺寸、可流动电介质层150的厚度、可流动电介质层150的沉积条件以及固化工艺条件中的任意一个，每个非替代电介质层150A可以位于与可变电阻层127的侧表面的至少一部分相邻。非替代电介质层150A可以通过防止对每个存储单元120的热干扰而有助于基本上防止存储单元120中的问题，且因此改善存储单元120的特性。尽管在图2E的实施方式中，已经描述了一个交叉点结构，但是两个或更多个交叉点结构可以在与衬底100的顶表面垂直的垂直方向上层叠。在这种情况下，多个存储单元120之间的间隔可以填充有可流动电介质层150，然后可流动电介质层150的一些部分可以被固化以被例如具有Si-O键的稳定氧化物替代。结果，可以基本上去除诸如空隙或缝隙等的缺陷，基本上防止电桥故障，并改善热干扰的不平衡。
图3A、图3B、图3C、图3D、图3E和图3F是示出根据本公开的另一个实施方式的半导体存储器和用于制造该半导体存储器的方法的截面图。将省略以上参照图2A至图2E所述的实施方式基本上相同的部分的详细描述。
首先，用于制造半导体存储器的方法将解释如下。
参见图3A，可以提供包括给定结构(未示出)的衬底200。第一区域A包括衬底200的第一部分，而第二区域B包括衬底200的第二部分。
这里，第一区域A可以是包括多个存储单元的存储单元区域。第二区域B可以被设置为与第一区域A相邻并且是包括一个或多个外围电路的外围电路区域。给定的结构可以形成在第一区域A和第二区域B中的一者或两者中，并且包括晶体管、导线等。
然后，在第一区域A中的衬底200之上，可以形成各自沿着第一方向延伸的第一线210、存储单元220以及设置在存储单元220之上的硬掩模图案230。每个存储单元220包括：下电极层221、选择元件层223、中间电极层225、可变电阻层227和上电极层229，它们顺序地层叠并且被设置在第一线210中的相应一个之上。由于第一线210、存储单元220和硬掩模图案230与以上参照图2A所述的实施方式的相应元件基本上相同，所以将省略这些元件和形成这些元件的方法详细描述。
参见图3B，可流动电介质层240可以形成于图3A的所得结构之上。可流动电介质层240可以形成在半导体存储器的较低轮廓之上。具体地，可流动电介质层240可以形成在第一线210的顶表面、存储单元220的侧表面和顶表面以及衬底200的顶表面之上。因此，第一区域A中的可流动电介质层240的顶表面的第一部分可以与衬底200的顶表面以第一距离间隔开，该第一距离大于第二距离，第二区域B中的可流动电介质层240的顶表面的第二部分与衬底200的顶表面以该第二距离间隔开。可流动电介质层240的顶表面的第三部分可以在包括第一区域A和第二区域B之间的边界的中间区域中，在具有相对于衬底200的顶表面的非平行斜坡的可流动电介质层240的顶表面的第一部分和第二部分的两个水平面之间转变。例如，在图3C所示的实施方式中，在第一区域A和第二区域B之间的边界处的可流动电介质层240的顶表面的第三部分可以基本上垂直于衬底200的顶表面。由于形成可流动电介质层240的方法基本上与根据以上参照图2C所述的实施方式的方法相同，所以省略详细的描述。
参见图3C，通过对可流动电介质层240执行原位固化工艺，例如，可流动电介质层240中的Si-N键、Si-H键或两者可以减少，而Si-O键可以增加。也就是说，通过固化工艺，可流动电介质层240中的Si-N键、Si-H键或两者可以被Si-O键替代。因此，在一个实施方式中，可流动电介质层240可以被转变为包括诸如SiO2的稳定氧化物的替代电介质材料层240B。同时，形成多个非替代电介质层240A，使得每个非替代电介质层240A可以通过根据特定的制造条件来适当地调整存储单元220的尺寸、可流动电介质层240的厚度、可流动电介质层240的沉积条件以及固化工艺条件中的一个或多个而位于与可变电阻层227的侧表面的至少一部分相邻。每个非替代电介质层240A可以是包括未被Si-O键替代的键(诸如，Si-N键、Si-H键或两者)的电介质层。在图3C中所示的实施方式中，每个非替代电介质层240A与可变电阻层227的侧表面间隔开，但本专利文件的实施方式不限于此。在一个实施方式中，至少一个非替代电介质层240A可以与可变电阻层227的侧表面的至少一部分接触。由于替代电介质材料层240B和非替代电介质层240A可以形成为与以上参照图2D所述的实施方式基本上相同，所以省略详细的描述。
参见图3D，可以通过去除第二区域B中的替代电介质材料层240B的一部分来形成替代电介质层240B’。
在随后的工艺中在第二区域B中形成通孔或接触期间，层叠中包括的层应具有彼此相同的临界尺寸(CD)，以具有基本上均匀的垂直轮廓。然而，由于替代电介质材料层240B具有较差的性质，所以在接触刻蚀工艺或者清洁工艺中，替代电介质材料层240B中的CD可能会增加(即，展宽效应(widening effect))。然而，通过去除第二区域B中的替代电介质材料层240B的一部分，当在随后的工艺中执行刻蚀以在第二区域B中形成通孔或接触时，可以基本上防止由替代电介质材料层240B的该部分引起的展宽效应。此外，本公开中描述的实施方式相对简单，但提高了可加工性和成本效率。
例如，可以通过例如湿法刻蚀工艺来去除第二区域B中的替代电介质材料层240B的该部分。
同时，在去除第二区域B中的替代电介质材料层240B的该部分期间，也可以去除第一区域A中的替代电介质材料层240B的一部分。
参见图3E，层间电介质材料层(未示出)可以形成在图3D的所得结构上。层间电介质材料层可以补偿已被去除的第一区域A中的替代电介质材料层240B的部分。
层间电介质材料层可以具有单层结构或多层结构，并且包括诸如氧化硅、氮化硅或其组合的各种绝缘材料。在一些实施方式中，层间电介质材料层可以包括ULTO(超低温氧化物)。
然后，可以对层间电介质材料层执行诸如CMP工艺的平坦化工艺，直到存储单元220的顶表面被暴露出以形成层间电介质层250。由于在此工艺期间，执行平坦化工艺直到存储单元220的顶表面被暴露出，所以图3D中的硬掩模图案230可以被去除。
参见图3F，可以在存储单元220和替代电介质层240B’之上形成分别耦接到存储单元220的顶表面并且各自沿着与第一方向交叉的第二方向延伸的多个第二线280。第二线280可以具有单层结构或多层结构，并且可以包括诸如金属、金属氮化物等的导电材料。可以通过沉积导电材料并且图案化导电材料来形成第二线280，并且可以用绝缘材料(未示出)来填充第二线280之间的间隔。
经由上述工艺，可以形成如图3F所示的半导体存储器。
根据图3F中所示的实施方式的半导体存储器可以包括衬底200和多个存储单元220，多个存储单元220设置在第一区域A中的衬底200之上，第一区域A与第二区域B相邻。半导体存储器还包括：第一线210，其设置在第一区域A中的衬底200之上并且各自沿着第一方向延伸；替代电介质层240B’，其覆盖第一区域A中的第一线210并被设置在多个存储单元220之间；以及非替代电介质层240A，其各自被设置为与第一区域A中的各自相应的一个可变电阻层227的侧表面的至少一部分相邻。半导体存储器还包括：层间电介质层250，其覆盖第一区域A中的替代介质层240B’和第二区域B中的衬底200；以及第二线280，其耦接至第一区域A中的存储单元220。第二线280各自沿着第二方向延伸。
每个第一线210可以用作字线，而每个第二线280可以用作位线，反之亦然。每个存储单元220可以根据经由耦接的字线和耦接的位线施加的电压或电流来储存数据。
利用根据图3F中所示的实施方式的半导体存储器的结构以及用于制造该半导体存储器的方法，可以根据特定的制造条件，通过适当地控制存储单元220的尺寸、可流动电介质层240的厚度、可流动电介质层240的沉积条件以及固化工艺条件中的一个或多个，来定位非替代电介质层240A。非替代电介质层240A的位置可以基本上防止由热干扰引起的存储单元220的恶化，并且因此改善存储单元220的特性。此外，通过去除形成在第二区域B之上的替代电介质材料层240B的部分，可以基本上防止展宽效应。因此，在本公开中所述的实施方式相对简单，但提高了可加工性和成本效率。
同时，尽管在图3F中所示的实施方式中已经描述了一个交叉点结构，但是在以上半导体存储器的第一区域A中，两个或更多个交叉点结构可以在与第一区域A中的衬底200的顶表面垂直的方向上层叠。每个交叉点结构可以包括第一线210、第二线280以及位于第一线210与第二线280之间的交叉点处的存储单元220。在这种情况下，可流动电介质层240可以填充多个存储单元220之间的间隔。可流动电介质层240可以随后被固化并且被例如具有Si-O键的稳定氧化物替代。因此，可以基本上防止电桥故障并改善每个交叉点结构中的热干扰的不平衡。
基于所公开的技术的上述和其他存储电路或半导体器件可以用于一系列的设备或系统中。图4至图8提供了可以实施这里公开的存储电路的设备或系统的一些示例。
图4是基于所公开的技术实施存储电路系统的微处理器的配置图的示例。
参见图4，微处理器1000可以执行用于控制和调整从各种外部设备接收数据、处理数据以及将处理结果输出到外部设备的一系列过程的任务。微处理器1000可以包括：存储部件1010、运算单元1020、控制单元1030等。微处理器1000可以是各种数据处理单元，例如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储部件1010是将数据储存在微处理器1000中的部件，诸如处理器寄存器、寄存器等。存储部件1010可以包括：数据寄存器、地址寄存器、浮点寄存器等。此外，存储部件1010可以包括各种寄存器。存储部件1010可以执行暂时地储存要由运算单元1020执行运算的数据、执行运算的结果数据以及地址(用于执行运算的数据被储存在该地址中)的功能。
存储部件1010可以包括根据实施方式的一个或更多个上述半导体器件。例如，存储部件1010可以包括：多个存储单元，每个存储单元包括可变电阻层；替代电介质层，其填充多个存储单元之间的间隔；以及非替代电介质层，其被设置为与多个存储单元中的每个存储单元的可变电阻层相邻，其中，非替代电介质层可以包括可流动电介质材料。经由此，可以改善存储部件1010的数据储存特性。因此，可以改善微处理器1000的操作特性。
运算单元1020可以根据控制单元1030对命令进行解码的结果来执行四则算术运算或逻辑运算。运算单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以从存储部件1010、运算单元1020和微处理器1000的外部设备接收信号，执行命令的提取、解码和控制微处理器1000的信号的输入和输出，以及执行由程序表示的处理。
根据该实施方式的微处理器1000可以另外包括：高速缓冲存储单元1040，其可以暂时地储存要从除了存储部件1010之外的外部设备输入的数据或者要被输出至外部设备的数据。在这种情况下，高速缓冲存储单元1040可以经由总线接口1050与存储部件1010、运算单元1020和控制单元1030交换数据。
图5是基于所公开的技术实施存储电路系统的处理器的配置图的示例。
参见图5，处理器1100可以通过包括除了微处理器执行的功能之外的各种功能来改善性能并实现多功能性，微处理器执行用于控制和调整从各种外部设备接收数据、处理数据以及将处理结果输出到外部设备的一系列过程的任务。处理器1100可以包括：用作微处理器的核心单元1110、用于暂时地储存数据的高速缓冲存储单元1120、以及用于在内部设备与外部设备之间传送数据的总线接口1130。处理器1100可以包括诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)的各种片上系统(SoC)。
该实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部件，并且可以包括存储部件1111、运算单元1112和控制单元1113。
存储部件1111是将数据储存在处理器1100中的部件，诸如处理器寄存器、寄存器等。存储部件1111可以包括：数据寄存器、地址寄存器、浮点寄存器等。此外，存储部件1111可以包括各种寄存器。存储部件1111可以执行暂时地储存要由运算单元1112执行运算的数据、执行运算的结果数据和地址(用于执行运算的数据储存在该地址中)的功能。运算单元1112是执行在处理器1100中的运算的部件。运算单元1112可以根据控制单元1113对命令进行解码的结果来执行四则算术运算、逻辑运算等。运算单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以从存储部件1111、运算单元1112和处理器1100的外部设备接收信号，执行命令的提取、解码、控制处理器1100的信号的输入和输出，以及执行由程序表示的处理。
高速缓冲存储单元1120是暂时地储存数据以补偿在以高速运行的核心单元1110与以低速运行的外部设备之间的数据处理速度的差异的部件。高速缓冲存储单元1120可以包括：初级储存部1121，二级储存部1122和三级储存部1123。通常，高速缓冲存储单元1120包括初级储存部1121和二级储存部1122，并且在需要高存储容量的情况下可以包括三级储存部1123。根据场合需要，高速缓冲存储单元1120可以包括增加数目的储存部。也就是说，包括在高速缓冲存储单元1120中的储存部的数目可以根据设计而改变。初级储存部1121、二级储存部1122和三级储存部1123储存和区分数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，初级储存部1121的速度可以是最大的。高速缓冲存储单元1120的初级储存部1121、二级储存部1122和三级储存部1123中的至少一个储存部可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，高速缓冲存储单元1120可以包括：多个存储单元，每个存储单元包括可变电阻层；替代电介质层，其填充多个存储单元之间的间隔；以及非替代电介质层，其被设置为与多个存储单元中的每个存储单元的可变电阻层相邻，其中非替代电介质层可以包括可流动电介质材料。经由此，可以改善高速缓冲存储单元1120的数据储存特性。因此，可以改善处理器1100的操作特性。
尽管在图5中示出了所有的初级储存部1121、二级储存部1122和三级储存部1123被配置在高速缓冲存储单元1120的内部，但是应该注意的是，高速缓冲存储单元1120的所有的初级储存部1121、二级储存部1122和三级储存部1123可以被配置在核心单元1110的外部，并且可以补偿核心单元1110与外部设备之间的数据处理速度的差异。同时，要注意的是，高速缓冲存储单元1120的初级储存部1121可以设置在核心单元1110的内部，而二级储存部1122和三级储存部1123可以设置在核心单元1110的外部，以加强补偿数据处理速度差异的功能。在另一个实施方式中，初级储存部1121和二级储存部1122可以设置在核心单元1110的内部，而三级储存部1123可以设置在核心单元1110的外部。
总线接口1130是连接核心单元1110、高速缓冲存储单元1120和外部设备并且允许数据有效传输的部件。
根据该实施方式的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110和高速缓冲存储单元1120可以直接地连接或者经由总线接口1130连接。多个核心单元1110可以采用与核心单元1110的上述配置相同的方式配置。在处理器1100包括多个核心单元1110的情况下，高速缓冲存储单元1120的初级储存部1121可以对应于多个核心单元1110的数目而被配置在每个核心单元1110中，并且二级储存部1122和三级储存部1123可以采用经由总线接口1130而被共享的方式被配置在多个核心单元1110的外部。初级储存部1121的处理速度可以大于二级储存部1122和三级储存部1123的处理速度。在另一个实施方式中，初级储存部1121和二级储存部1122可以对应于多个核心单元1110的数目而被配置在每个核心单元1110中，而三级储存部1123可以采用经由总线接口1130而被共享的方式被配置在多个核心单元1110的外部。
根据该实施方式的处理器1100还可以包括：嵌入式存储单元1140，其储存数据；通信模块单元1150，其能够以有线或无线的方式向外部设备发送数据和从外部设备接收数据；存储器控制单元1160，其驱动外部存储器件；以及媒体处理单元1170，其处理在处理器1100中处理的数据或从外部输入设备输入的数据，并将处理后的数据输出到外部接口设备等。此外，处理器1100可以包括多个各种模块和装置。在这种情况下，添加的多个模块可以经由总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据并且彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括：DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)，以及与上述存储器具有相似功能的存储器等。非易失性存储器可以包括：ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、具有相似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及它们两者。有线网络模块可以包括诸如经由传输线发送和接收数据的各种设备：局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等。无线网络模块可以包括诸如在没有传输线的情况下发送和接收数据的各种设备：红外数据通讯(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙，射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等。
存储器控制单元1160管理和处理在处理器1100与根据不同通信标准操作的外部储存设备之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(电子集成驱动器)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立磁盘冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你型安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的器件。
媒体处理单元1170可以处理在处理器1100中处理的数据或者从外部输入设备以图像、语音和其它形式输入的数据，并将数据输出到外部接口设备。媒体处理单元1170可以包括：图形处理单元(GPU)、数字信号处理器(DSP)、高清音频装置(HD音频)、高清晰度多媒体接口(HDMI)控制器等。
图6是基于所公开的技术实施存储电路系统的系统的配置图的示例。
参见图6，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等以对数据进行一系列操控。系统1200可以包括：处理器1210、主存储器件1220、辅助存储器件1230、接口器件1240等。该实施方式的系统1200可以是利用处理器进行操作的各种电子系统，诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统、智能电视等。
处理器1210可以解码输入的命令，并且对储存在系统1200中的数据处理运算、比较等，以及控制这些操作。处理器1210可以包括：微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。
主存储器件1220是当程序被执行时能够暂时地储存、调用和执行来自辅助存储器件1230的程序代码或数据，并且即使当电源被切断时也可以保持储存的内容的储存器。主存储器件1220可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，主存储器件1220可以包括：多个存储单元，每个存储单元包括可变电阻层；替代电介质层，其填充多个存储单元之间的间隔；以及非替代电介质层，其被设置为与多个存储单元中的每个存储单元的可变电阻层相邻，其中非替代电介质层可以包括可流动电介质材料。经由此，可以改善主存储器件1220的数据储存特性。因此，可以改善系统1200的操作特性。
此外，主存储器件1220还可以包括易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等，其中当电源被切断时所有内容都被擦除。与此不同的是，主存储器件1220可以不包括根据实施方式的半导体器件，但是可以包括易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等，其中当电源切断时所有内容都被擦除。
辅助存储器件1230是用于储存程序代码或数据的存储器件。当辅助存储器件1230的速度比主存储器件1220慢时，辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，辅助存储器件1230可以包括：多个存储单元，每个存储单元包括可变电阻层；替代电介质层，其填充多个存储单元之间的间隔；以及非替代电介质层，其被设置为与多个存储单元中的每个存储单元的可变电阻层相邻，其中非替代电介质层可以包括可流动电介质材料。经由此，可以改善辅助存储器件1230的数据储存特性。因此，可以改善系统1200的操作特性。
此外，辅助存储器件1230还可以包括数据储存系统(参见图7的附图标记1300)，诸如利用磁性的磁带、磁盘、利用光学的激光盘、利用磁性和光学两者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你型安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。与此不同的是，辅助存储器件1230可以不包括根据实施方式的半导体器件，而是可以包括数据储存系统(参见图7的附图标记1300)，诸如利用磁性的磁带、磁盘、利用光学的激光盘、利用磁性和光学两者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你型安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
接口器件1240可以执行本实施方式的系统1200与外部设备之间的命令和数据的交换。接口器件1240可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口装置(HID)、通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块、以及它们两者。有线网络模块可以包括诸如通过传输线发送和接收数据的各种设备：局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等。无线网络模块可以包括诸如在没有传输线时发送和接收数据的各种设备：红外数据通讯(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等。
图7是基于所公开的技术实施存储电路系统的数据储存系统的配置图的示例。
参见图7，数据储存系统1300可以包括：储存器件1310，其作为用于储存数据的组件而具有非易失性特性；控制器1320，其控制储存器件1310；接口1330，其用于与外部设备连接；以及暂时储存器件1340，其用于暂时地储存数据。数据储存系统1300可以是盘类型，诸如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字多功能盘(DVD)、固态盘(SSD)等，以及可以是卡类型，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你型安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
储存器件1310可以包括半永久地储存数据的非易失性存储器。非易失性存储器可以包括：ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
控制器1320可以控制储存器件1310与接口1330之间的数据交换。为此，控制器1320可以包括：处理器1321，其用于执行对经由接口1330从数据储存系统1300的外部输入的命令进行处理等的操作。
接口1330用于执行数据储存系统1300与外部设备之间的命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与用于如下设备的接口兼容：诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你型安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等，或者接口1330可以与用于类似于上述设备的设备的接口兼容。在数据储存系统1300是盘类型的情况下，接口1330可以与如下接口兼容：诸如IDE(电子集成驱动器)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等，或者接口1330可以与上述接口类似的接口兼容。接口1330可以与彼此具有不同类型的一个或更多个接口兼容。
暂时储存器件1340可以根据与外部设备、控制器和系统的接口的多样化和高性能来暂时地储存数据，从而用于在接口1330与储存器件1310之间有效地传输数据。用于暂时地储存数据的暂时储存器件1340可以包括根据实施方式的上述半导体器件中的一个或更多个。暂时储存器件1340可以包括：多个存储单元，每个存储单元包括可变电阻层；替代电介质层，其填充多个存储单元之间的间隔；以及非替代电介质层，其被设置为与多个存储单元中的每个存储单元的可变电阻层相邻，其中非替代电介质层可以包括可流动电介质材料。经由此，可以改善储存器件1310或暂时储存器件1340的数据储存特性。因此，可以改善数据储存系统1300的操作特性和数据储存特性。
图8是基于所公开的技术实施存储电路系统的存储系统的配置图的示例。
参见图8，存储系统1400可以包括：存储器1410，其作为用于储存数据的组件而具有非易失性特性；存储器控制器1420，其控制存储器1410；接口1430，其用于与外部设备连接，等。存储系统1400可以是卡类型，诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你型安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
用于储存数据的存储器1410可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，存储器1410可以包括：多个存储单元，每个存储单元包括可变电阻层；替代电介质层，其填充多个存储单元之间的间隔；以及非替代电介质层，其被设置为与多个存储单元中的每个存储单元的可变电阻层相邻，其中非替代电介质层可以包括可流动电介质材料。通过此，可以改善存储器1410的数据储存特性。因此，可以改善存储系统1400的操作特性和数据储存特性。
此外，根据该实施方式的存储器1410还可以包括具有非易失性特性的ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1420可以控制存储器1410与接口1430之间的数据交换。为此，存储器控制器1420可以包括：处理器1421，其用于执行对经由接口1430从存储系统1400的外部输入的命令进行处理的操作。
接口1430用于在存储系统1400和外部设备之间执行命令和数据的交换。接口1430可以与用于如下设备的接口兼容：诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你型安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等，或者接口1430可以与用于类似于上述设备的设备的接口兼容。接口1430可以与彼此具有不同类型的一个或更多个接口兼容。
根据该实施方式的存储系统1400还可以包括：缓冲存储器1440，其用于根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能，在接口1430与存储器1410之间有效地传送数据。例如，用于暂时地储存数据的缓冲存储器1440可以包括根据实施方式的上述半导体器件中的一个或更多个。缓冲存储器1440可以包括：多个存储单元，每个存储单元包括可变电阻层；替代电介质层，其填充多个存储单元之间的间隔；以及非替代电介质层，其被设置为与多个存储单元中的每个存储单元的可变电阻层相邻，其中非替代电介质层可以包括可流动电介质材料。经由此，可以改善缓冲存储器1440的数据储存特性。因此，可以改善存储系统1400的操作特性和数据储存特性。
此外，根据该实施方式的缓冲存储器1440还可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。与此不同的是，缓冲存储器1440可以不包括根据实施方式的半导体器件，而可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
基于本文件中公开的存储器件，在图4至图8中的电子装置或电子系统的以上示例中的特征可以实施于各种设备、系统或应用。一些示例包括：移动电话或其它便携式通信设备、平板电脑、笔记本电脑或膝上型电脑、游戏机、智能电视机、电视机机顶盒、多媒体服务器、具有或不具有无线通信功能的数码相机、具有无线通信性能的腕表或其它可穿戴设备。
尽管本专利文件包含许多细节，但是这些不应被解释为对任何发明或可能要求保护的范围的限制，而是作为特定于具体发明的特定实施例的特征的描述。本专利文件中在分开的实施例的情况下描述的某些特征也可以在单个实施例中组合实施。相反，在单个实施例的情况下描述的各种特征也可以在多个实施例中分开实施或者以任何适合的子组合实施。此外，尽管特征可以在以上描述为以某些组合起作用并且甚至最初要求如此，但是来自所要求保护的组合的一个或更多个特征可以在一些情况下从该组合中删除，并且所要求保护的组合可以针对子组合或子组合的变体。
类似地，尽管在附图中以特定顺序描述了操作，但是这不应该被理解为要求以所示出的特定次序或按顺序的次序执行这样的操作，或者执行所有示出的操作以达到期望结果。此外，在本专利文件中描述的实施例中的各种系统组件的分离不应被理解为在所有实施例中都需要这种分离。
仅描述了一些实施方式和示例。基于在本专利文件中所描述和说明的内容可以进行其它的实施方式、增强方式和变体。

Claims (20)

1.一种包括半导体存储器的电子装置，其中，所述半导体存储器包括：
多个存储单元，每个存储单元包括可变电阻层；
替代电介质层，其填充所述多个存储单元之间的间隔；以及
非替代电介质层，其被设置为与所述多个存储单元中的每个存储单元的可变电阻层相邻，
其中，非替代电介质层包括可流动电介质材料。
2.根据权利要求1所述的电子装置，其中，替代电介质层包括Si-O键，非替代电介质层包括Si-N键、Si-H键或两者，以及
其中，所述多个存储单元之间的间隔包括多个沟槽，每个沟槽设置在相邻的存储单元之间。
3.根据权利要求1所述的电子装置，其中，替代电介质层包括SiO2，非替代电介质层包括硅氮烷(SiH2NH)n。
4.根据权利要求1所述的电子装置，其中，所述多个存储单元中的每个存储单元包括具有可变电阻特性的材料，所述材料为相变材料或包含金属氧化物。
5.根据权利要求1所述的电子装置，其中，每个存储单元还包括控制对可变电阻层的访问的选择元件层。
6.根据权利要求1所述的电子装置，其中，半导体存储器还包括：覆盖层，其设置在一个或更多个存储单元的至少一个侧表面上。
7.根据权利要求1所述的电子装置，其中，半导体存储器还包括：
多个第一线，其设置在衬底之上并且在存储单元之下，所述多个第一线中的每个第一线沿着第一方向延伸；以及
多个第二线，其设置在存储单元之上，所述多个第二线中的每个第二线沿着与第一方向交叉的第二方向延伸，以及
其中，所述多个存储单元位于第一线与第二线的各个交叉点处。
8.一种包括半导体存储器的电子装置，其中，所述半导体存储器包括：
多个存储单元，每个存储单元包括可变电阻层；
第一电介质层，其填充所述多个存储单元之间的间隔；以及
第二电介质层，其设置为与所述多个存储单元中的每个存储单元的可变电阻层的侧表面的一部分相邻，
其中，第二电介质层比第一电介质层具有更高的孔隙率。
9.根据权利要求8所述的电子装置，其中，第一电介质层包括Si-O键，第二电介质层包括Si-N键、Si-H键或两者，以及
其中，所述多个存储单元之间的间隔包括多个沟槽，每个沟槽设置在相邻的存储单元之间。
10.根据权利要求8所述的电子装置，其中，第一电介质层包括SiO2，第二电介质层包括硅氮烷(SiH2NH)n。
11.根据权利要求8所述的电子装置，其中，所述多个存储单元中的每个存储单元包括具有可变电阻特性的材料，所述材料为相变材料或包含金属氧化物。
12.根据权利要求8所述的电子装置，其中，每个存储单元还包括控制对可变电阻层的访问的选择元件层。
13.根据权利要求8所述的电子装置，其中，半导体存储器还包括：覆盖层，其设置在一个或更多个存储单元的至少一个侧表面上。
14.根据权利要求8所述的电子装置，其中，半导体存储器还包括：
多个第一线，其设置在衬底之上并且在存储单元之下，所述多个第一线中的每个第一线沿着第一方向延伸；以及
多个第二线，其设置在存储单元之上，所述多个第二线中的每个第二线沿着与第一方向交叉的第二方向延伸，
其中，所述多个存储单元位于第一线和第二线的各个交叉点处。
15.一种包括半导体存储器的电子装置，其中，所述半导体存储器包括：
多个存储单元，每个存储单元包括可变电阻层；
第一电介质层，其填充所述多个存储单元之间的间隔并且包括一种元素；以及
第二电介质层，其被设置为与所述多个存储单元中的每个存储单元的可变电阻层的侧表面的一部分相邻，
其中，第二电介质层包括第一电介质层的所述元素，并且具有比第一电介质层更低的热导率。
16.根据权利要求15所述的电子装置，其中，第一电介质层包括Si-O键，第二电介质层包括Si-N键、Si-H键或两者，以及
其中，所述多个存储单元之间的间隔包括多个沟槽，每个沟槽设置在相邻的存储单元之间。
17.根据权利要求15所述的电子装置，其中，第一电介质层包括SiO2，第二电介质层包括硅氮烷(SiH2NH)n。
18.根据权利要求15所述的电子装置，其中，所述多个存储单元中的每个存储单元包括具有可变电阻特性的材料，所述材料为相变材料或包含金属氧化物。
19.根据权利要求15所述的电子装置，其中，每个存储单元还包括控制对可变电阻层的访问的选择元件层。
20.根据权利要求15所述的电子装置，其中，半导体存储器还包括：覆盖层，其设置在一个或更多个存储单元的至少一个侧表面上。
CN201810251420.5A 2017-06-08 2018-03-26 电子装置及其制造方法 Pending CN109037272A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311270684.2A CN117222231A (zh) 2017-06-08 2018-03-26 电子装置及其制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170071420A KR20180134048A (ko) 2017-06-08 2017-06-08 전자 장치 및 그 제조방법
KR10-2017-0071420 2017-06-08

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202311270684.2A Division CN117222231A (zh) 2017-06-08 2018-03-26 电子装置及其制造方法

Publications (1)

Publication Number Publication Date
CN109037272A true CN109037272A (zh) 2018-12-18

Family

ID=64563714

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201810251420.5A Pending CN109037272A (zh) 2017-06-08 2018-03-26 电子装置及其制造方法
CN202311270684.2A Pending CN117222231A (zh) 2017-06-08 2018-03-26 电子装置及其制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202311270684.2A Pending CN117222231A (zh) 2017-06-08 2018-03-26 电子装置及其制造方法

Country Status (3)

Country Link
US (1) US10547001B2 (zh)
KR (1) KR20180134048A (zh)
CN (2) CN109037272A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110752293A (zh) * 2019-09-27 2020-02-04 北京大学 一种双向阈值开关选择器件及其制备方法
CN111969110A (zh) * 2020-09-04 2020-11-20 长江先进存储产业创新中心有限责任公司 一种存储器及其制备方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102630957B1 (ko) * 2018-12-19 2024-01-31 에스케이하이닉스 주식회사 메모리 소자 및 이를 포함하는 전자장치
KR20200106681A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102617960B1 (ko) 2019-08-12 2023-12-26 삼성전자주식회사 2-스텝 갭-필 공정을 이용하여 반도체 소자를 형성하는 방법
KR20210041974A (ko) * 2019-10-08 2021-04-16 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 제조 방법
US11121140B2 (en) * 2020-01-08 2021-09-14 Sandisk Technologies Llc Ferroelectric tunnel junction memory device with integrated ovonic threshold switches
KR20210111515A (ko) * 2020-03-03 2021-09-13 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20210112178A (ko) * 2020-03-04 2021-09-14 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 제조 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090127538A1 (en) * 2007-11-15 2009-05-21 Samsung Electronics Co. Ltd. Phase-Changeable Memory Devices Having Reduced Susceptibility to Thermal Interference
US20100202186A1 (en) * 2009-02-12 2010-08-12 Mitsuru Sato Semiconductor memory device, method of manufacturing the same, and method of screening the same
US20100244114A1 (en) * 2009-03-25 2010-09-30 Kabushiki Kaisha Toshiba Nonvolatile memory device and method for manufacturing same
CN103137863A (zh) * 2011-11-29 2013-06-05 爱思开海力士有限公司 相变随机存取存储器件及其制造方法
CN103456882A (zh) * 2012-06-01 2013-12-18 三星电子株式会社 相变存储器件及其制造方法
CN103682094A (zh) * 2013-12-11 2014-03-26 上海新安纳电子科技有限公司 一种相变存储器结构及其制备方法
US20160133671A1 (en) * 2014-11-07 2016-05-12 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US20170062423A1 (en) * 2015-09-02 2017-03-02 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8741788B2 (en) 2009-08-06 2014-06-03 Applied Materials, Inc. Formation of silicon oxide using non-carbon flowable CVD processes
US8728958B2 (en) 2009-12-09 2014-05-20 Novellus Systems, Inc. Gap fill integration
US8445078B2 (en) 2011-04-20 2013-05-21 Applied Materials, Inc. Low temperature silicon oxide conversion
US8921235B2 (en) 2013-03-04 2014-12-30 Applied Materials, Inc. Controlled air gap formation
US9406547B2 (en) 2013-12-24 2016-08-02 Intel Corporation Techniques for trench isolation using flowable dielectric materials
US20180166559A1 (en) * 2016-12-13 2018-06-14 Sandisk Technologies Llc Methods and apparatus for three-dimensional nonvolatile memory

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090127538A1 (en) * 2007-11-15 2009-05-21 Samsung Electronics Co. Ltd. Phase-Changeable Memory Devices Having Reduced Susceptibility to Thermal Interference
US20100202186A1 (en) * 2009-02-12 2010-08-12 Mitsuru Sato Semiconductor memory device, method of manufacturing the same, and method of screening the same
US20100244114A1 (en) * 2009-03-25 2010-09-30 Kabushiki Kaisha Toshiba Nonvolatile memory device and method for manufacturing same
CN103137863A (zh) * 2011-11-29 2013-06-05 爱思开海力士有限公司 相变随机存取存储器件及其制造方法
CN103456882A (zh) * 2012-06-01 2013-12-18 三星电子株式会社 相变存储器件及其制造方法
CN103682094A (zh) * 2013-12-11 2014-03-26 上海新安纳电子科技有限公司 一种相变存储器结构及其制备方法
US20160133671A1 (en) * 2014-11-07 2016-05-12 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US20170062423A1 (en) * 2015-09-02 2017-03-02 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110752293A (zh) * 2019-09-27 2020-02-04 北京大学 一种双向阈值开关选择器件及其制备方法
CN111969110A (zh) * 2020-09-04 2020-11-20 长江先进存储产业创新中心有限责任公司 一种存储器及其制备方法
CN111969110B (zh) * 2020-09-04 2022-02-01 长江先进存储产业创新中心有限责任公司 一种存储器及其制备方法

Also Published As

Publication number Publication date
KR20180134048A (ko) 2018-12-18
US10547001B2 (en) 2020-01-28
CN117222231A (zh) 2023-12-12
US20180358556A1 (en) 2018-12-13

Similar Documents

Publication Publication Date Title
CN109037272A (zh) 电子装置及其制造方法
CN105810816B (zh) 包括具有可变电阻特性的存储器单元的电子器件
CN104681084B (zh) 电子设备及其制造方法
US20150091127A1 (en) Semiconductor device and method of manufacturing the same
KR20150085155A (ko) 상변화 구조물을 갖는 반도체 집적 회로 장치 및 그 제조방법
KR101994309B1 (ko) 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR20150130839A (ko) 반도체 장치 및 그 제조 방법
CN106611767A (zh) 电子设备及其制造方法
US9570511B2 (en) Electronic device having buried gate and method for fabricating the same
CN110047871A (zh) 电子设备
KR102079610B1 (ko) 전자 장치 및 그 제조 방법
US9293705B2 (en) Semiconductor device and method for fabricating the same, and microprocessor, processor, system, data storage system and memory system including the semiconductor device
CN104766874A (zh) 电子器件及其制造方法
CN109728159A (zh) 包括线形选择互连的半导体存储器件及包括其的电子系统
KR20150036985A (ko) 전자 장치 및 그 제조 방법
KR20160114948A (ko) 전자 장치 및 그 제조 방법
KR20140142887A (ko) 3차원 반도체 장치 및 그 제조방법
KR102037830B1 (ko) 반도체 장치 및 그 제조 방법
CN106935610A (zh) 电子设备及其制造方法
CN107706304B (zh) 电子设备及其制造方法
KR20150027976A (ko) 3차원 반도체 장치 및 그 제조방법
KR102043734B1 (ko) 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
CN106803507A (zh) 电子器件及制造其的方法
CN105374842B (zh) 电子器件及其制造方法
KR20150012837A (ko) 3차원 수평 채널을 갖는 반도체 장치 및 그 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20181218