JP2010226058A - 不揮発性記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】不揮発性記憶装置の低コスト化、スケールダウンを図る。
【解決手段】第１の方向に延在する、少なくとも一つの第１の配線と、前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、金属酸化物を主成分とする記憶素子を有した記憶セルと、を備え、前記記憶素子の少なくとも一部に、他の部分に対して、酸素濃度が相対的に低い改質層が形成されていることを特徴とする不揮発性記憶装置が提供される。これにより、不揮発性記憶装置の低コスト化、スケールダウンが成し遂げられる。
【選択図】図４
【解決手段】第１の方向に延在する、少なくとも一つの第１の配線と、前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、金属酸化物を主成分とする記憶素子を有した記憶セルと、を備え、前記記憶素子の少なくとも一部に、他の部分に対して、酸素濃度が相対的に低い改質層が形成されていることを特徴とする不揮発性記憶装置が提供される。これにより、不揮発性記憶装置の低コスト化、スケールダウンが成し遂げられる。
【選択図】図４
Description
本発明は、不揮発性記憶装置及びその製造方法に関する。
近年、不揮発性記憶装置として、抵抗材料の可変抵抗状態を利用した抵抗変化型記憶素子または相変化型記憶素子が注目されている。
例えば、抵抗変化型素子を動作する際には、予め、フォーミング電圧が印加されて、抵抗変化型素子のフォーミングが行われる。
そして、高抵抗状態にある抵抗変化型素子に徐々に電圧を印加していくと、電圧がある値（セット電圧：Ｖｓ）を超えたところで急激に抵抗値が減少し、抵抗変化型素子は低抵抗状態に遷移する。この動作を、一般に「セット」と呼ぶ。一方、低抵抗状態にある抵抗変化型素子に電圧を徐々に印加していくと、電圧がある値（リセット電圧：Ｖｒｓ）を超えたところで急激に抵抗値が増加し、抵抗変化型素子は高抵抗状態に遷移する。この動作を、一般に「リセット」と呼ぶ。
例えば、抵抗変化型素子を動作する際には、予め、フォーミング電圧が印加されて、抵抗変化型素子のフォーミングが行われる。
そして、高抵抗状態にある抵抗変化型素子に徐々に電圧を印加していくと、電圧がある値（セット電圧：Ｖｓ）を超えたところで急激に抵抗値が減少し、抵抗変化型素子は低抵抗状態に遷移する。この動作を、一般に「セット」と呼ぶ。一方、低抵抗状態にある抵抗変化型素子に電圧を徐々に印加していくと、電圧がある値（リセット電圧：Ｖｒｓ）を超えたところで急激に抵抗値が増加し、抵抗変化型素子は高抵抗状態に遷移する。この動作を、一般に「リセット」と呼ぶ。
これら動作により、抵抗変化型素子に単純に電圧を印加するだけで、抵抗変化型素子の抵抗状態を制御することができる（例えば、特許文献１参照）。
また、このような抵抗変化型素子は、通常、金属酸化膜で構成されている。そして、この金属酸化膜については、ＣＶＤ（Chemical Vapor Deposition）法またはＰＶＤ（Physical Vapor Deposition）法により形成するか、あるいは、金属膜に熱処理を施して金属酸化膜を形成している。
また、このような抵抗変化型素子は、通常、金属酸化膜で構成されている。そして、この金属酸化膜については、ＣＶＤ（Chemical Vapor Deposition）法またはＰＶＤ（Physical Vapor Deposition）法により形成するか、あるいは、金属膜に熱処理を施して金属酸化膜を形成している。
しかしながら、上記の製造方法では、フォーミング電圧と、セット電圧またはリセット電圧の差が大きくなってしまう。これにより、フォーミング用の周辺回路（高電圧印加用回路）と、セット電圧用またはリセット電圧用の周辺回路（低電圧印加用回路）とを別個に設ける必要がある。これにより、抵抗変化型素子を搭載した不揮発性記憶装置では、その装置の低コスト化、または、スケールダウンができないという問題があった。
本発明の目的は、上記の課題を解決するものである。
本発明の一態様によれば、第１の方向に延在する、少なくとも一つの第１の配線と、前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、金属酸化物を主成分とする記憶素子を有した記憶セルと、を備え、前記記憶素子の少なくとも一部に、他の部分に対して、酸素濃度が相対的に低い改質層が形成されていることを特徴とする不揮発性記憶装置が提供される。
また、本発明の一態様によれば、第１の方向に延在する、少なくとも一つの第１の配線と、前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、金属酸化物を主成分とする記憶素子を有した記憶セルと、を有する不揮発性記憶装置を製造する方法であって、前記記憶素子の少なくとも一部に、他の部分に対して、酸素濃度が相対的に低い改質層を形成することを特徴とする不揮発性記憶装置の製造方法が提供される。
不揮発性記憶装置の低コスト化、スケールダウンが実現する。
以下、図面を参照しつつ、本発明の実施の形態について説明する。
図１は、本実施の形態に係わる不揮発性記憶装置のセル断面構造の要部断面模式図である。ここで、図１（ａ）には、図１（ｂ）のＡ−Ａ’断面が示され、図１（ｂ）には、図１（ａ）のＢ−Ｂ’断面が示されている。また、各図の左下に示された矢印は、素子の向きを表し、３次元座標でいうＸ軸と、Ｘ軸に垂直なＹ軸と、Ｘ軸及びＹ軸に垂直なＺ軸が表示されている。
図１（ａ）に示すように、ＲｅＲＡＭメモリセルアレイ１ａの各記憶セル（単位メモリセル）８０においては、基板ｓｕｂ上に配設された配線層（ビッドライン）ＢＬ１を下地とし、下層から上層に向かって、記憶素子である抵抗変化膜１０、メタル膜２０、整流素子であるダイオード層３０を配置している。そして、隣接するダイオード層３０同士を配線層（ワードライン）ＷＬ１で接続している。
ここで、配線層ＢＬ１は、第１の方向（Ｘ軸方向）に延在し、配線層ＷＬ１は、前記第１の方向に対して非平行な第２の方向（Ｙ軸方向）に延在している。すなわち、記憶セル８０は、互いに交差した配線層ＢＬ１と配線層ＷＬ１との間に配置されている。そして、各記憶セル８０においては、ダイオード層３０と抵抗変化膜１０とが直列に接続されて、記憶セル８０の一方向に電流が流れる構成となっている。
また、ＲｅＲＡＭメモリセルアレイ１ａにおいては、隣接する記憶セル８０間の絶縁を確保するために、素子分離層７０が周期的に配置されている。
そして、いずれかのクロスポイントにおける配線層ＢＬ１と配線層ＷＬ１との間に電圧が印加されて、そのクロスポイントの抵抗変化膜１０に電流が供給されると、抵抗変化膜１０は、第１の状態と第２の状態との間を可逆的に遷移することができる。
また、不揮発性記憶装置においては、このようなＲｅＲＡＭメモリセルアレイ１ａを層間絶縁膜を介して複数段に積層させてもよい。これにより、さらなる大記憶容量の記憶装置が形成する。
そして、いずれかのクロスポイントにおける配線層ＢＬ１と配線層ＷＬ１との間に電圧が印加されて、そのクロスポイントの抵抗変化膜１０に電流が供給されると、抵抗変化膜１０は、第１の状態と第２の状態との間を可逆的に遷移することができる。
また、不揮発性記憶装置においては、このようなＲｅＲＡＭメモリセルアレイ１ａを層間絶縁膜を介して複数段に積層させてもよい。これにより、さらなる大記憶容量の記憶装置が形成する。
なお、配線層ＷＬ１，ＢＬ１の材質は、例えば、高温熱耐性に優れ、抵抗率の低いタングステン（Ｗ）が適用される。また、窒化タングステン（ＷＮ）、炭化タングステン（ＷＣ）を用いてもよい。
また、メタル膜２０の材質は、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等が適用される。
また、ＲｅＲＡＭメモリセルアレイ１ａにおいては、ＣＶＤ法、ＰＶＤ法あるいは熱酸化法により形成された抵抗変化膜がそのまま配置されているのではなく、抵抗変化膜が成膜された後に、後述する処理によって改質が施されている。
また、メタル膜２０の材質は、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等が適用される。
また、ＲｅＲＡＭメモリセルアレイ１ａにおいては、ＣＶＤ法、ＰＶＤ法あるいは熱酸化法により形成された抵抗変化膜がそのまま配置されているのではなく、抵抗変化膜が成膜された後に、後述する処理によって改質が施されている。
例えば、成膜直後の抵抗変化膜１０の全体が改質されたり、抵抗変化膜１０の表面近傍が改質されたりしている。そして、このような改質後の抵抗変化膜１０は、配線層ＷＬ１と配線層ＢＬ１とに与える電位の組み合わせによって、抵抗変化膜１０の主面間に印加される電圧が変化し、抵抗変化膜１０の特性（例えば、抵抗値）によって、情報を記憶したり消去したりすることができる。このため、抵抗変化膜１０には、印加される電圧によって特性が変化する任意の材料を用いることができる。
例えば、抵抗変化膜１０の材質としては、印加される電圧によって抵抗値が可逆的に遷移可能な可変抵抗層、あるいは結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層などが適用される。
例えば、抵抗変化膜１０の材質としては、印加される電圧によって抵抗値が可逆的に遷移可能な可変抵抗層、あるいは結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層などが適用される。
具体的な抵抗変化膜１０の材質としては、ＮｉＯｘ、ＺｎＭｎｘＯｙ、ＺｎＦｅｘＯｙ、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＴｉドープＮｉＯｘ膜、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＨｆＯｘ、あるいは、加熱されることにより抵抗状態が変わる、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、ＩｎｘＧｅｙＴｅｚ等から選択された少なくとも１つを含む材料が適用される。
また、記憶セル８０は、上述したように、整流素子としてのダイオード層３０を備えている。これにより、配線層ＷＬ１及び配線層ＢＬ１の組み合わせによって、任意の記憶セル８０が選択されても、当該記憶セル８０内に流れる電流の方向が規制される。
ダイオード層３０の材質は、例えば、ポリシリコン（poly-Ｓｉ）を主成分としている。あるいは、アモルファスシリコン、エピタキシャルシリコン、金属シリコン等であってもよい。また、ダイオード層３０としては、例えば、ＰＩＮ型ダイオード、ＰＮ接合ダイオード、ショットキーダイオード、ツェナーダイオード等が適用される。
なお、ダイオード層３０としては、シリコン（Ｓｉ）の他、ゲルマニウム（Ｇｅ）等の半導体材料、ＮｉＯ、ＴｉＯ、ＣｕＯ、ＩｎＺｎＯ等の金属酸化物の半導体材料を組み合わせて用いてもよい。
また、基板ｓｕｂとは、例えば、半導体基板の上層に形成された層間絶縁膜であり、当該層間絶縁膜の下層にＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路等が配置されている。
ダイオード層３０の材質は、例えば、ポリシリコン（poly-Ｓｉ）を主成分としている。あるいは、アモルファスシリコン、エピタキシャルシリコン、金属シリコン等であってもよい。また、ダイオード層３０としては、例えば、ＰＩＮ型ダイオード、ＰＮ接合ダイオード、ショットキーダイオード、ツェナーダイオード等が適用される。
なお、ダイオード層３０としては、シリコン（Ｓｉ）の他、ゲルマニウム（Ｇｅ）等の半導体材料、ＮｉＯ、ＴｉＯ、ＣｕＯ、ＩｎＺｎＯ等の金属酸化物の半導体材料を組み合わせて用いてもよい。
また、基板ｓｕｂとは、例えば、半導体基板の上層に形成された層間絶縁膜であり、当該層間絶縁膜の下層にＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路等が配置されている。
また、本実施の形態では、記憶素子の一例として、抵抗変化型素子を用いた場合を例示しているが、抵抗変化膜１０の代わりに相変化膜を用いて相変化型記憶素子としてもよい。 また、リセット（消去）動作において抵抗変化膜１０の加熱を効率よく行うために、抵抗変化膜１０の近傍にヒートシンク層を介設してもよい（図示しない）。
次に、不揮発性記憶装置のＲｅＲＡＭメモリセルアレイ１ａを製造する方法について説明する。
図２には、ＲｅＲＡＭメモリセルアレイを製造する方法のフローが示されている。
まず、基板ｓｕｂの上層に、平面状（べた状）の配線層を介して、平面状の第１の抵抗変化膜が、例えば、スパッタリング法またはＣＶＤ法で形成される（ステップＳ１０）。ここで、基板としては、基板ｓｕｂ、配線層ＢＬ１が該当する。
次に、第１の抵抗変化膜の膜改質が行われて、第２の抵抗変化膜が配線層上に形成される（ステップＳ２０）。この改質処理としては、例えば、熱処理、プラズマ処理が該当する。
次に、第２の抵抗変化膜上に、金属層を介して、平面状のダイオード層が形成される（ステップＳ３０）。
そして、第２の抵抗変化膜、ダイオード層等を含む平面状の積層体が縦横に分離加工されて、配線層ＷＬ１と配線層ＢＬ１のクロスポイントに、ダイオード層４０と抵抗変化膜１０とが直列に接続された記憶セル８０が形成される（ステップＳ４０）。
次に、上記のフローに基づき、ＲｅＲＡＭメモリセルアレイ１ａを製造する具体的な工程について説明する。
図２には、ＲｅＲＡＭメモリセルアレイを製造する方法のフローが示されている。
まず、基板ｓｕｂの上層に、平面状（べた状）の配線層を介して、平面状の第１の抵抗変化膜が、例えば、スパッタリング法またはＣＶＤ法で形成される（ステップＳ１０）。ここで、基板としては、基板ｓｕｂ、配線層ＢＬ１が該当する。
次に、第１の抵抗変化膜の膜改質が行われて、第２の抵抗変化膜が配線層上に形成される（ステップＳ２０）。この改質処理としては、例えば、熱処理、プラズマ処理が該当する。
次に、第２の抵抗変化膜上に、金属層を介して、平面状のダイオード層が形成される（ステップＳ３０）。
そして、第２の抵抗変化膜、ダイオード層等を含む平面状の積層体が縦横に分離加工されて、配線層ＷＬ１と配線層ＢＬ１のクロスポイントに、ダイオード層４０と抵抗変化膜１０とが直列に接続された記憶セル８０が形成される（ステップＳ４０）。
次に、上記のフローに基づき、ＲｅＲＡＭメモリセルアレイ１ａを製造する具体的な工程について説明する。
図３〜図７は、ＲｅＲＡＭメモリセルアレイ１ａの製造工程を説明するための要部断面模式図である。
まず、図３（ａ）に示すように、抵抗変化膜１０として改質される前の抵抗変化膜１１が形成される。ここで、図３（ａ）では、積層体をＸ軸方向に略垂直に切断した断面が例示されている。
まず、図３（ａ）に示すように、抵抗変化膜１０として改質される前の抵抗変化膜１１が形成される。ここで、図３（ａ）では、積層体をＸ軸方向に略垂直に切断した断面が例示されている。
すなわち、基板ｓｕｂ上に、平面状（べた状）の配線層ＢＬ１、抵抗変化膜１１がスパッタリング法またはＣＶＤ法（以下、スパッタリング法等）で成膜される。
但し、スパッタリング法等で形成した抵抗変化膜１１を記憶セル８０内に直接的に組み込むと、スパッタリング法等で形成した抵抗変化膜１１は緻密で、その密度が高いことから、抵抗変化膜１１の電気抵抗が高くなってしまう。例えば、発明者の調査では、抵抗変化膜１１を用いて、記憶セル８０を形成すると、抵抗変化膜１１のフォーミングに、約１０Ｖの電圧を要することが判明している。
従って、セット電圧が例えば、２〜３Ｖである場合、フォーミング電圧とセット電圧等との差が大きくなってしまう。これにより、ＲｅＲＡＭメモリセルアレイを駆動させるには、フォーミング用の周辺回路（高電圧印加用回路）と、セット電圧用またはリセット電圧用の周辺回路（低電圧印加用回路）とが別個に必要になる。
従って、セット電圧が例えば、２〜３Ｖである場合、フォーミング電圧とセット電圧等との差が大きくなってしまう。これにより、ＲｅＲＡＭメモリセルアレイを駆動させるには、フォーミング用の周辺回路（高電圧印加用回路）と、セット電圧用またはリセット電圧用の周辺回路（低電圧印加用回路）とが別個に必要になる。
そこで、本実施の形態では、室温（２０℃〜２５℃）において、配線層ＢＬ１上に、スパッタリング法等で抵抗変化膜１１を形成した後、熱処理により抵抗変化膜１１を改質して、当初形成させた抵抗変化膜１１よりも電気抵抗が低い抵抗変化膜を形成することを特徴としている。
例えば、本実施の形態では、スパッタリング法等により、ＮｉＯｘ等を主成分とする抵抗変化膜１１を配線層ＢＬ１上に形成した後、圧力が１ａｔｍ（１０１３ｈＰａ）のアルゴン（Ａｒ）雰囲気中で、抵抗変化膜１１に６００℃（１分）の加熱処理を施している。
例えば、本実施の形態では、スパッタリング法等により、ＮｉＯｘ等を主成分とする抵抗変化膜１１を配線層ＢＬ１上に形成した後、圧力が１ａｔｍ（１０１３ｈＰａ）のアルゴン（Ａｒ）雰囲気中で、抵抗変化膜１１に６００℃（１分）の加熱処理を施している。
また、処理用ガスとしては、アルゴン（Ａｒ）のほか、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）等の希ガス、水素（Ｈ２）、窒素（Ｎ２）の少なくともいずれか１つを含むガスであってもよい。また、温度としては、１００℃〜７５０℃の範囲で処理してもよい。
このような加熱処理により、抵抗変化膜１１内の還元が進行する。具体的には、抵抗変化膜１１の表面近傍または全体において酸素欠損が生じたり、抵抗変化膜１１と配線層ＢＬ１との界面から抵抗変化膜１１の露出面に向かい、徐々に酸素濃度が減少する被膜が形成する。すなわち、抵抗変化膜１１を改質させた抵抗変化膜１０は、抵抗変化膜１１よりも、所謂、金属リッチな被膜になる。
これにより、抵抗変化膜１１よりも電気抵抗が低い抵抗変化膜１０が配線層ＢＬ１上に形成される。この状態を、図３（ｂ）に示す。また、抵抗変化膜１０の膜厚をｄ（ｎｍ）とした場合の、抵抗変化膜１０の酸素の濃度勾配を図４に示す。ここで、図４の横軸には、抵抗変化膜１０の膜厚（ｎｍ）が示され、縦軸には、抵抗変化膜１０の酸素濃度（規格値）が示されている。また、図４には、抵抗変化膜１１の酸素濃度（規格値）も併せて示されている。
例えば、抵抗変化膜１０の全体の酸素欠損が進行している場合は（図４（ａ）参照）、抵抗変化膜１０の全体の電気抵抗が減少するため、抵抗変化膜１１よりも相対的に電気抵抗が低い抵抗変化膜１０が配線層ＢＬ１上に形成される。
また、抵抗変化膜１１と配線層ＢＬ１との界面から抵抗変化膜１１の露出面に向かい、抵抗変化膜１０の酸素濃度が徐々に減少する場合においては（図４（ｂ）参照）、抵抗変化膜１１よりも相対的に電気抵抗が低い抵抗変化膜１０が配線層ＢＬ１上に形成される。
また、抵抗変化膜１１と配線層ＢＬ１との界面から抵抗変化膜１１の露出面に向かい、抵抗変化膜１０の酸素濃度が徐々に減少する場合においては（図４（ｂ）参照）、抵抗変化膜１１よりも相対的に電気抵抗が低い抵抗変化膜１０が配線層ＢＬ１上に形成される。
また、抵抗変化膜１０の表面近傍においてのみ酸素欠損が進行している場合は（図４（ｃ）参照）、酸素濃度が段階的に変化し、抵抗変化膜１０の表面近傍の電気抵抗が減少するため、抵抗変化膜１１よりも相対的に電気抵抗が低い抵抗変化膜１０が配線層ＢＬ１上に形成される。
図４（ｂ）または、図４（ｃ）のような場合、膜中の組成比の変化をできるだけ抑え、その電気抵抗を低下させることができる。抵抗変化膜として、所定の組成比で金属酸化膜が構成されている場合、その組成比を、引いては抵抗変化膜としての特性を低下させることなく、その電気抵抗を低下させることができる。
なお、抵抗変化膜１１の密度を低減させる方法として、ポーラス（多孔質）状の抵抗変化膜１１を形成する方法が考えられる。しかしながら、このような被膜は、耐久性が悪く、その信頼性が高くない。
従って、この段階において、ポーラス状の抵抗変化膜１１を形成することは、望ましくない。
なお、抵抗変化膜１０の膜厚としては、２ｎｍ〜１００ｎｍの範囲に形成される。
従って、この段階において、ポーラス状の抵抗変化膜１１を形成することは、望ましくない。
なお、抵抗変化膜１０の膜厚としては、２ｎｍ〜１００ｎｍの範囲に形成される。
次に、図５（ａ）に示すように、平面状のメタル膜２０、ダイオード層３０が抵抗変化膜１０上に形成される。
すなわち、平面状のメタル膜２０、ダイオード層３０がスパッタリング法等により、抵抗変化膜１０上に成膜されて、平面状の記憶セル層８０ａが配線層ＢＬ１上に形成される。
すなわち、平面状のメタル膜２０、ダイオード層３０がスパッタリング法等により、抵抗変化膜１０上に成膜されて、平面状の記憶セル層８０ａが配線層ＢＬ１上に形成される。
次に、図５（ｂ）に示すように、ダイオード層３０上に、成膜並びにリソグラフィ技術等により、マスク部材１００が形成される。マスク部材１００の材質は、例えば、酸化シリコン（ＳｉＯ２）が適用される。
次に、図５（ｃ）に示すように、マスク部材１００をマスクとして、エッチングにより、記憶セル層８０ａ及び配線層ＢＬ１が加工される。
すなわち、ＲＩＥ（Reactive Ion etching）により、記憶セル層８０ａ及び配線層ＢＬ１がストライプ状に加工されて、ライン状の記憶セル層８０ａ及び配線層ＢＬ１が基板ｓｕｂ上に形成される。
次に、図５（ｃ）に示すように、マスク部材１００をマスクとして、エッチングにより、記憶セル層８０ａ及び配線層ＢＬ１が加工される。
すなわち、ＲＩＥ（Reactive Ion etching）により、記憶セル層８０ａ及び配線層ＢＬ１がストライプ状に加工されて、ライン状の記憶セル層８０ａ及び配線層ＢＬ１が基板ｓｕｂ上に形成される。
これにより、記憶セル層８０ａはＹ軸方向にトレンチＴＲ１を隔てて分離される。また、基板ｓｕｂの表面の一部が露出して、ストライプ状の配線層ＢＬ１が基板ｓｕｂ上に形成される。配線層ＢＬ１は、Ｘ軸方向に延在している。
また、この段階でのエッチング処理は、積層体を構成する各被膜毎にエッチング条件を変えて処理される。例えば、エッチング用ガス、放電条件等がそれぞれの被膜毎に変えられて処理される。
具体的には、抵抗変化膜１０をエッチングする際には、ハロゲン系のガスが用いられる。ここで、ハロゲン系のガスとしては、例えば、Ｃｌ２、ＢＣｌ３等が適用される。また、抵抗変化膜１０の材質として、高い蒸気圧を有する材を選択した場合には、加熱をしながら抵抗変化膜１０のエッチング処理を実施してもよい。
また、この段階でのエッチング処理は、積層体を構成する各被膜毎にエッチング条件を変えて処理される。例えば、エッチング用ガス、放電条件等がそれぞれの被膜毎に変えられて処理される。
具体的には、抵抗変化膜１０をエッチングする際には、ハロゲン系のガスが用いられる。ここで、ハロゲン系のガスとしては、例えば、Ｃｌ２、ＢＣｌ３等が適用される。また、抵抗変化膜１０の材質として、高い蒸気圧を有する材を選択した場合には、加熱をしながら抵抗変化膜１０のエッチング処理を実施してもよい。
また、メタル膜２０、配線層ＢＬ１をエッチングする際には、ハロゲン系のガスを含めたガスが用いられる。ハロゲン系のガスとしては、例えば、ＮＦ３、Ｃｌ２等が適用される。
次に、図６に示すように、トレンチＴＲ１内に素子分離層７０が埋設される。ここで、図６（ａ）には、Ｘ軸方向に略垂直に記憶セル層８０ａ等を切断した断面が例示され、図６（ｂ）には、Ｙ軸方向に略垂直に記憶セル層８０ａ等を切断した断面が例示されている。また、図６（ａ）には、図６（ｂ）のＡ−Ａ’断面が示され、図６（ｂ）には、図６（ａ）のＢ−Ｂ’断面が示されている。
この段階では、高アスペクト比のトレンチＴＲ１内に絶縁層を埋め込むために、塗布法を用いて、素子分離層７０が形成される。
例えば、素子分離層７０の原材料を含んだ溶液を用いて塗布する。具体的には、ポリシラザン系材料であるペルヒドロポリシラザン（ＰＨＰＳ）溶液を用いて、スピンコート等の塗布法により、トレンチＴＲ１内に酸化シリコン（ＳｉＯ２）を主成分とする素子分離層７０が埋設される。
また、素子分離層７０は、上記塗布法のほか、物理気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、分子層堆積法（ＭＬＤ）によって形成してもよい。
なお、トレンチＴＲ１内に素子分離層７０を埋め込んだ場合、素子分離層７０がダイオード層３０上を覆う場合もあることから、ＣＭＰ(Chemical Mechanical Polishing)研磨を施して、素子分離層７０、ダイオード層３０の表面の平坦化を行ってもよい。
例えば、素子分離層７０の原材料を含んだ溶液を用いて塗布する。具体的には、ポリシラザン系材料であるペルヒドロポリシラザン（ＰＨＰＳ）溶液を用いて、スピンコート等の塗布法により、トレンチＴＲ１内に酸化シリコン（ＳｉＯ２）を主成分とする素子分離層７０が埋設される。
また、素子分離層７０は、上記塗布法のほか、物理気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、分子層堆積法（ＭＬＤ）によって形成してもよい。
なお、トレンチＴＲ１内に素子分離層７０を埋め込んだ場合、素子分離層７０がダイオード層３０上を覆う場合もあることから、ＣＭＰ(Chemical Mechanical Polishing)研磨を施して、素子分離層７０、ダイオード層３０の表面の平坦化を行ってもよい。
次に、図７（ａ）に示すように、素子分離層７０及びダイオード層３０上に、スパッタリング法等によって、平面状の配線層ＷＬ１が形成される。ここで、図７（ａ）では、図６（ｂ）と同様に、Ｙ軸方向に略垂直に記憶セル層８０ａ等を切断した断面が例示されている。そして、平面状の配線層ＷＬ１上には、マスク部材１００が選択的に配置される。
続いて、図７（ｂ）に示すように、配線層ＷＬ１及び記憶セル層８０ａがＲＩＥにより選択的にエッチングされて、配線層ＷＬ１及び記憶セル層８０ａ間にトレンチＴＲ２が形成される。すなわち、配線層ＷＬ１及び記憶セル層８０ａは、Ｘ軸方向にトレンチＴＲ２を隔てて分離される。また、配線層ＢＬ１上に、Ｘ軸方向に延在する、島状の記憶セル８０が選択的に形成される。
続いて、図７（ｂ）に示すように、配線層ＷＬ１及び記憶セル層８０ａがＲＩＥにより選択的にエッチングされて、配線層ＷＬ１及び記憶セル層８０ａ間にトレンチＴＲ２が形成される。すなわち、配線層ＷＬ１及び記憶セル層８０ａは、Ｘ軸方向にトレンチＴＲ２を隔てて分離される。また、配線層ＢＬ１上に、Ｘ軸方向に延在する、島状の記憶セル８０が選択的に形成される。
また、Ｙ軸方向に隣接する島状のダイオード層３０同士は、Ｙ軸方向に、ライン状にパターニングされた配線層ＷＬ１により電気的に接続されている。
また、この段階でのエッチング処理は、上述したように、配線層ＷＬ１及び記憶セル層８０ａを構成する各被膜毎にエッチング条件を変えて処理される。
そして、この後においては、トレンチＴＲ２に、上述した方法で素子分離層７０が埋設される（図示しない）。これにより、図１に示すＲｅＲＡＭメモリセルアレイ１ａが形成する。なお、上述したように、素子分離層７０が配線層ＷＬ１を覆う場合もあることから、ＣＭＰ研磨を施して、素子分離層７０、配線層ＷＬ１の表面の平坦化を行ってもよい。
また、この段階でのエッチング処理は、上述したように、配線層ＷＬ１及び記憶セル層８０ａを構成する各被膜毎にエッチング条件を変えて処理される。
そして、この後においては、トレンチＴＲ２に、上述した方法で素子分離層７０が埋設される（図示しない）。これにより、図１に示すＲｅＲＡＭメモリセルアレイ１ａが形成する。なお、上述したように、素子分離層７０が配線層ＷＬ１を覆う場合もあることから、ＣＭＰ研磨を施して、素子分離層７０、配線層ＷＬ１の表面の平坦化を行ってもよい。
このように、本実施の形態に係わるＲｅＲＡＭメモリセルアレイ１ａの製造方法では、スパッタリング法等により形成した抵抗変化膜１１に改質処理を施している。例えば、抵抗変化膜１１に加熱処理を施して、抵抗変化膜１１よりも電気抵抗が低い抵抗変化膜１０をＲｅＲＡＭメモリセルアレイ１ａ内に配置している。
このような方法により、抵抗変化膜１０のフォーミング電圧を、より低減させることができる。
例えば、発明者の調査では、抵抗変化膜１１をもとに記憶セル８０を形成した場合は、フォーミング電圧が約１０Ｖであるのに対し、抵抗変化膜１０をもとに記憶セル８０を形成した場合では、フォーミング電圧が約３Ｖと低くなることが判明している。
このような方法により、抵抗変化膜１０のフォーミング電圧を、より低減させることができる。
例えば、発明者の調査では、抵抗変化膜１１をもとに記憶セル８０を形成した場合は、フォーミング電圧が約１０Ｖであるのに対し、抵抗変化膜１０をもとに記憶セル８０を形成した場合では、フォーミング電圧が約３Ｖと低くなることが判明している。
従って、フォーミング電圧と、セット電圧（２Ｖ〜３Ｖ）あるいはリセット電圧（０．５Ｖ〜１．５Ｖ）とが近似するために、フォーミング用の周辺回路（高電圧印加用回路）と、セット電圧用またはリセット電圧用の周辺回路（低電圧印加用回路）とを別個に作り分ける必要がなくなる。
その結果、ＲｅＲＡＭメモリセルアレイ１ａを搭載した不揮発性記憶装置においては、その低コスト化を図ることができ、さらに、不揮発性記憶装置のスケールダウンを可能にさせる。
また、抵抗変化膜１０は、スパッタリング法等により形成した、緻密な抵抗変化膜１１を原材料としていることから、抵抗変化膜１１を改質させた抵抗変化膜１０においても緻密に構成され、その耐久性も高い。これにより、信頼性の高いＲｅＲＡＭメモリセルアレイ１ａが実現する。
その結果、ＲｅＲＡＭメモリセルアレイ１ａを搭載した不揮発性記憶装置においては、その低コスト化を図ることができ、さらに、不揮発性記憶装置のスケールダウンを可能にさせる。
また、抵抗変化膜１０は、スパッタリング法等により形成した、緻密な抵抗変化膜１１を原材料としていることから、抵抗変化膜１１を改質させた抵抗変化膜１０においても緻密に構成され、その耐久性も高い。これにより、信頼性の高いＲｅＲＡＭメモリセルアレイ１ａが実現する。
次に、抵抗変化膜１１の別の処理法（プラズマ還元処理法）について説明する。
この実施の形態では、上述したように、スパッタリング法等で形成した抵抗変化膜１１に、プラズマ雰囲気で還元処理を施して、抵抗変化膜１１の改質を行う。
例えば、スパッタリング法等により、ＮｉＯｘ等を主成分とする抵抗変化膜１１を配線層ＢＬ１上に形成した後、水素プラズマを抵抗変化膜１１の表面に晒して、抵抗変化膜１０を形成する。
この実施の形態では、上述したように、スパッタリング法等で形成した抵抗変化膜１１に、プラズマ雰囲気で還元処理を施して、抵抗変化膜１１の改質を行う。
例えば、スパッタリング法等により、ＮｉＯｘ等を主成分とする抵抗変化膜１１を配線層ＢＬ１上に形成した後、水素プラズマを抵抗変化膜１１の表面に晒して、抵抗変化膜１０を形成する。
具体的には、抵抗変化膜１１を約３００℃にまで加熱させた後、圧力が１Ｔｏｒｒ（１３３Ｐａ）の水素プラズマを抵抗変化膜１１の表面に晒して、膜質が改質された抵抗変化膜１０を形成する。なお、水素プラズマを晒す時間は、約１０分とする。
また、還元用プラズマは、水素プラズマのほか、ヘリウムプラズマ、ネオンプラズマ、アルゴンプラズマ、クリプトンプラズマ、キセノンプラズマ等の希ガスプラズマ、窒素プラズマの少なくともいずれか１つであってもよい。
また、還元用プラズマは、水素プラズマのほか、ヘリウムプラズマ、ネオンプラズマ、アルゴンプラズマ、クリプトンプラズマ、キセノンプラズマ等の希ガスプラズマ、窒素プラズマの少なくともいずれか１つであってもよい。
このような方法であっても、上述した加熱処理法の実施の形態と同様な効果を得る。すなわち、抵抗変化膜１１よりも電気抵抗が低い抵抗変化膜１０が形成されて、そのフォーミング電圧を低減させることができる。
特に、この実施の形態では、反応性の高いプラズマを抵抗変化膜１１の表面に晒して、その改質を行うことから、抵抗変化膜１０の表面近傍を選択的に金属リッチとし易い。
特に、この実施の形態では、反応性の高いプラズマを抵抗変化膜１１の表面に晒して、その改質を行うことから、抵抗変化膜１０の表面近傍を選択的に金属リッチとし易い。
また、上述した加熱処理法では、抵抗変化膜１１の膜厚が薄くなるほど、抵抗変化膜１０の全体が金属リッチとなり易い傾向にあるが、プラズマ還元処理法では、抵抗変化膜１０の表面近傍を選択的に金属リッチとすることができるので、改質層の厚みを選択的に制御し易いという利点がある。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本実施の形態はこれらの具体例に限定されるものではない。すなわち、以上の具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものも含まれる。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものも含まれる。
１ａ メモリセルアレイ
１０、１１ 抵抗変化膜
２０ メタル膜
３０ ダイオード層
７０ 素子分離層
８０ 記憶セル
８０ａ 記憶セル層
１００ マスク部材
ＷＬ１、ＢＬ１ 配線層
ＴＲ１、ＴＲ２ トレンチ
ｓｕｂ 基板
１０、１１ 抵抗変化膜
２０ メタル膜
３０ ダイオード層
７０ 素子分離層
８０ 記憶セル
８０ａ 記憶セル層
１００ マスク部材
ＷＬ１、ＢＬ１ 配線層
ＴＲ１、ＴＲ２ トレンチ
ｓｕｂ 基板
Claims (8)
- 第１の方向に延在する、少なくとも一つの第１の配線と、
前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、
前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、金属酸化物を主成分とする記憶素子を有した記憶セルと、
を備え、
前記記憶素子の少なくとも一部に、他の部分に対して、酸素濃度が相対的に低い改質層が形成されていることを特徴とする不揮発性記憶装置。 - 前記第１の配線から前記第２の配線に向かう方向において、前記記憶素子の前記酸素濃度に勾配があることを特徴とする請求項１に記載の不揮発性記憶装置。
- 前記第１の配線から前記第２の配線に向かう方向において、前記記憶素子の前記酸素濃度が段階的に変化していることを特徴とする請求項１または２に記載の不揮発性記憶装置。
- 第１の方向に延在する、少なくとも一つの第１の配線と、
前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、
前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、金属酸化物を主成分とする記憶素子を有した記憶セルと、
を有する不揮発性記憶装置を製造する方法であって、
前記記憶素子の少なくとも一部に、他の部分に対して、酸素濃度が相対的に低い改質層を形成することを特徴とする不揮発性記憶装置の製造方法。 - 前記改質層を、加熱処理によって形成することを特徴とする請求項４記載の不揮発性記憶装置の製造方法。
- 前記加熱処理を、水素、希ガス、窒素の少なくともいずれかのガス雰囲気で行うことを特徴とする請求項５記載の不揮発性記憶装置の製造方法。
- 前記改質層を、プラズマ還元処理によって形成することを特徴とする請求項４記載の不揮発性記憶装置の製造方法。
- 前記プラズマ還元処理を、水素プラズマ、希ガスプラズマ、窒素プラズマの少なくともいずれかのプラズマ雰囲気で行うことを特徴とする請求項７記載の不揮発性記憶装置の製造方法。
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|---|---|---|---|---|
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2009
- 2009-03-25 JP JP2009074722A patent/JP2010226058A/ja active Pending
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