KR20230069477A - 콘택 플러그를 포함하는 반도체 소자 - Google Patents

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KR20230069477A
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박소현
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Abstract

콘택 플러그를 포함하는 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판; 상기 반도체 기판 상에서 활성 영역들을 한정하는 소자분리 층; 상기 활성 영역들을 가로지르며 상기 소자분리 층 내로 연장되는 게이트 트렌치들; 상기 게이트 트렌치들을 채우고, 상기 반도체 기판의 상부면과 평행한 제1 방향으로 연장되는 게이트 구조물들; 상기 활성 영역들, 상기 소자분리 층 및 상기 게이트 구조물들 상에 배치되는 절연성 장벽 구조물; 상기 절연성 장벽 구조물 보다 높은 레벨에서, 상기 반도체 기판의 상기 상부면과 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장되는 비트라인; 및 상기 활성 영역들 각각의 제1 부분과 상기 비트라인 사이의 제1 콘택 플러그들을 포함한다. 상기 절연성 장벽 구조물은, 상기 제1 방향으로 연장되고, 서로 평행하고, 상기 게이트 구조물들과 중첩하는 제1 장벽 패턴들; 및 상기 제1 방향과 상기 제2 방향 사이의 제1 사선 방향으로 연장되고, 서로 평행한 제2 장벽 패턴들을 포함한다. 상기 제1 콘택 플러그들은 상기 제1 장벽 패턴들 사이, 및 상기 제2 장벽 패턴들 사이에 배치된다.

Description

콘택 플러그를 포함하는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING CONTACT PLUG}
본 발명은 콘택 플러그를 포함하는 반도체 소자 및 반도체 소자 제조 방법에 관한 것이다.
반도체 소자를 구성하는 요소들의 크기를 축소하고 성능을 개선하기 위한 연구가 진행되고 있다. 예를 들어, 디램(DRAM)에서, 크기가 축소된 구성요소들(elements)을 신뢰성 있고 안정적으로 형성하기 위한 연구가 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성 있는 콘택 플러그를 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판; 상기 반도체 기판 상에서 활성 영역들을 한정하는 소자분리 층; 상기 활성 영역들을 가로지르며 상기 소자분리 층 내로 연장되는 게이트 트렌치들; 상기 게이트 트렌치들을 채우고, 상기 반도체 기판의 상부면과 평행한 제1 방향으로 연장되는 게이트 구조물들; 상기 활성 영역들, 상기 소자분리 층 및 상기 게이트 구조물들 상에 배치되는 절연성 장벽 구조물; 상기 절연성 장벽 구조물 보다 높은 레벨에서, 상기 반도체 기판의 상기 상부면과 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장되는 비트라인; 및 상기 활성 영역들 각각의 제1 부분과 상기 비트라인 사이의 제1 콘택 플러그들을 포함한다. 상기 절연성 장벽 구조물은, 상기 제1 방향으로 연장되고, 서로 평행하고, 상기 게이트 구조물들과 중첩하는 제1 장벽 패턴들; 및 상기 제1 방향과 상기 제2 방향 사이의 제1 사선 방향으로 연장되고, 서로 평행한 제2 장벽 패턴들을 포함한다. 상기 제1 콘택 플러그들은 상기 제1 장벽 패턴들 사이, 및 상기 제2 장벽 패턴들 사이에 배치된다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판; 상기 반도체 기판 상에서 활성 영역을 한정하는 소자분리 층; 상기 활성 영역을 가로지르며 상기 소자분리 층 내로 연장되는 게이트 트렌치; 상기 게이트 트렌치를 채우고, 상기 반도체 기판의 상부면과 평행한 제1 방향으로 연장되는 게이트 구조물; 상기 활성 영역, 상기 소자분리 층 및 상기 게이트 구조물 상에 배치되는 절연성 장벽 구조물; 상기 절연성 장벽 구조물 보다 높은 레벨에서, 상기 반도체 기판의 상기 상부면과 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장되는 비트라인; 및 상기 활성 영역의 제1 부분과 상기 비트라인 사이의 제1 콘택 플러그를 포함한다. 상기 절연성 장벽 구조물은 제1 장벽 패턴들 및 상기 제1 장벽 패턴들과 다른 제2 장벽 패턴들을 포함하고, 상기 비트라인 아래에서, 상기 제2 방향으로 서로 인접하는 상기 제2 장벽 패턴들 사이에 서로 이격된 한 쌍의 제1 장벽 패턴들이 배치되고, 상기 한 쌍의 제1 장벽 패턴들 사이에 상기 제1 콘택 플러그가 배치된다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판; 상기 반도체 기판 상에서 활성 영역들을 한정하는 소자분리 층; 상기 활성 영역들을 가로지르며 상기 소자분리 층 내로 연장되는 게이트 트렌치들; 상기 게이트 트렌치들을 채우고, 상기 반도체 기판의 상부면과 평행한 제1 방향으로 연장되는 게이트 구조물들; 각각의 상기 활성 영역들 내에 배치되고 서로 이격되는 제1 불순물 영역 및 제2 불순물 영역; 상기 활성 영역들, 상기 소자분리 층 및 상기 게이트 구조물들 상에 배치되는 절연성 장벽 구조물; 상기 절연성 장벽 구조물들 보다 높은 레벨에서, 상기 반도체 기판의 상기 상부면과 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장되는 비트라인; 상기 제1 불순물 영역들과 상기 비트라인 사이의 제1 콘택 플러그들; 상기 제2 불순물 영역들 상의 패드 층들; 및 상기 패드 층들 상의 제2 콘택 플러그들을 포함한다. 상기 절연성 장벽 구조물은, 상기 제1 방향으로 연장되고, 서로 평행하고, 상기 게이트 구조물들과 중첩하는 제1 장벽 패턴들; 및 상기 제1 방향과 상기 제2 방향 사이의 제1 사선 방향으로 연장되고, 서로 평행한 제2 장벽 패턴들을 포함한다. 상기 제1 콘택 플러그들 중 하나의 제1 콘택 플러그는 서로 인접하는 상기 제1 장벽 패턴들 사이, 및 서로 인접하는 상기 제2 장벽 패턴들 사이에 배치된다.
본 발명의 기술적 사상의 실시 예들에 따르면, 제1 방향으로 연장되는 제1 장벽 패턴 및 상기 제1 방향과 예각을 이루는 제1 사선 방향으로 연장되는 제2 장벽 패턴을 포함하는 장벽 구조물을 포함하는 반도체 소자를 제공할 수 있다. 이와 같은 장벽 구조물은 활성 영역 내에 형성되는 불순물 영역들을 노출시킬 수 있으며, 이와 같은 불순물 영역들과 전기적으로 연결될 수 있는 콘택 플러그들에 대한 신뢰성을 향상시킬 수 있다. 예를 들어, 상기 장벽 구조물을 배치함으로써, 상기 콘택 플러그들을 형성하기 위한 공정 난이도가 낮아질 수 있으며, 불량들을 방지할 수 있다. 예를 들어, 상기 장벽 구조물을 배치함으로써, 콘택 플러그들 사이의 누설을 방지할 수 있다. 따라서, 신뢰성 있는 콘택 플러그를 포함하는 반도체 소자를 제공할 수 있다.
또한, 상기 장벽 구조물을 배치함으로써, 상기 콘택 플러들을 균일한 크기로 형성할 수 있기 때문에, 산포 특성을 개선할 수 있다.
또한, 상기 장벽 구조물을 배치함으로써, 상기 콘택 플러그들을 형성하기 위한 콘택 홀들을 얕게(shallow)하게 형성할 수 있으므로, 상기 콘택 플러그들의 수직 두께를 전체적으로 감소시킬 수 있다. 따라서, 상기 반도체 소자의 전체 두께를 감소시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a 내지 도 2는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 도면들이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 3b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 4a 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 도면들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 7 내지 도 15는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 예시적인 예를 나타낸 도면들이다.
도 16 내지 도 20은 본 발명의 일 실시예에 따른 반도체 소자 변형 예의 형성 방법의 예시적인 예를 나타낸 도면들이다.
이하에서, "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다. "제1", "제2" 및 "제3"등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
우선, 도 1a, 도 1b, 도 1c 및 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 설명하기로 한다. 도 1a 내지 도 2에서, 도 1a는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 탑 뷰이고, 도 1b는 도 1a에서 일부 구성요소들을 나타낸 탑 뷰이고, 도 1c는 도 1a의 'A'로 표시된 영역을 확대한 도면이고, 도 2는 도 1a의 I-I'선, II-II'선, 및 III-III'선을 따라 취해진 영역들을 나타낸 단면도이다.
도 1a, 도 1b, 도 1c 및 도 2를 참조하면, 일 실시예에 따른 반도체 소자(1)는 반도체 기판(3), 소자분리 층(6s), 활성 영역들(6a), 셀 트랜지스터들(TR), 장벽 구조물(23), 비트라인들(45), 제1 콘택 플러그들(42) 및 제2 콘택 플러그들(64)을 포함할 수 있다.
상기 반도체 기판(3)은 단결정 실리콘 기판일 수 있다. 상기 소자분리 층(6s)은 상기 반도체 기판(3) 상에서 상기 활성 영역들(6a)을 한정할 수 있다. 상기 활성 영역들(6a)은 상기 반도체 기판(3)으로부터 상기 반도체 기판(3)의 상부면과 수직한 수직 방향(Z)으로 돌출되는 모양일 수 있다. 상기 활성 영역들(6a)은 단결정 실리콘으로 형성될 수 있다. 실시 예에서, 상기 활성 영역들(6a)은 단결정 실리콘 대신에, 다른 반도체 물질로 형성될 수도 있다.
각각의 상기 셀 트랜지스터들(TR)은 게이트 구조물(GS), 제1 불순물 영역(9a) 및 제2 불순물 영역(9b)을 포함할 수 있다. 상기 게이트 구조물들(GS)은 상기 활성 영역들(6a)을 가로지르며 상기 소자분리 층(6s) 내로 연장되는 게이트 트렌치들(12) 내에 배치될 수 있다. 상기 게이트 트렌치들(12)은 상기 반도체 기판(3)의 상부면과 평행한 제1 방향(X)으로 연장될 수 있다. 따라서, 상기 게이트 구조물(GS)은 상기 제1 방향(X)으로 연장될 수 있다.
각각의 상기 게이트 구조물들(GS)은 상기 게이트 트렌치(12)의 내벽을 콘포멀하게 덮는 게이트 유전체 층(14), 상기 게이트 유전체 층(14) 상에서 상기 게이트 트렌치(12)를 부분적으로 채우는 게이트 전극(16), 미 상기 게이트 전극(16) 상에서 상기 게이트 트렌치(12)의 나머지 부분을 채우는 게이트 캐핑 층(18)을 포함할 수 있다. 상기 게이트 전극(16)은 도우프트 폴리실리콘, 금속, 도전성 금속 질화물, 금속-반도체 화합물, 도전성 금속 산화물, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 게이트 전극(16)은 도우프트 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 게이트 전극(16)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 예를 들어, 상기 게이트 전극(16)은 금속 물질로 형성될 수 있는 제1 전극 층(16a) 및 상기 제1 전극 층(16a) 상에서 도우프트 폴리 실리콘으로 형성될 수 있는 제2 전극 층(16b)을 포함할 수 있다. 상기 게이트 캐핑 층(18)은 절연성 물질, 예를 들어 실리콘 질화물을 포함할 수 있다.
각각의 상기 셀 트랜지스터들(TR)에서, 상기 제1 및 제2 불순물 영역들(9a, 9b)은 소스/드레인들일 수 있다. 상기 제1 및 제2 불순물 영역들(9a, 9b)은 N형의 도전형을 가질 수 있다. 각각의 상기 셀 트랜지스터들(TR)에서, 상기 제1 불순물 영역(9a) 및 상기 제2 불순물 영역(9b)은 상기 게이트 구조물(GS) 양 옆의 상기 활성 영역(6a) 내에 배치될 수 있다.
상기 절연성 장벽 구조물(23)은 상기 활성 영역들(6a), 상기 소자분리 층(6s) 및 상기 게이트 구조물들(GS) 상에 배치될 수 있다.
상기 절연성 장벽 구조물(23)은 제1 장벽 패턴들(24) 및 제2 장벽 패턴들(36)을 포함할 수 있다. 상기 제1 장벽 패턴들(24) 및 제2 장벽 패턴들(36)은 서로 동일한 물질로 형성될 수 있다. 예를 들어, 상기 제1 장벽 패턴들(24) 및 제2 장벽 패턴들(36)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 제1 장벽 패턴들(24)은 상기 제1 방향(X)으로 연장될 수 있고, 서로 평행할 수 있다. 상기 제1 장벽 패턴들(24)은 상기 게이트 구조물들(GS)과 중첩할 수 있다. 상기 제1 장벽 패턴들(24)은 상기 게이트 구조물들(GS)의 상부면들과 접촉할 수 있다. 상기 제2 장벽 패턴들(36)은 제1 사선 방향(D1)으로 연장될 수 있고, 서로 평행할 수 있다. 상기 제2 장벽 패턴들(36)은 도 1a, 도 1b 및 도 1c에서와 같이, 상기 활성 영역들(6a)의 끝 부분들과 일부 중첩하면서 상기 제1 사선 방향(D1)으로 연장될 수 있다. 각각의 상기 제2 장벽 패턴들(36)은 상기 제1 장벽 패턴들(24)을 관통하며 상기 제1 사선 방향(D1)으로 연장되는 라인 모양일 수 있다.
상기 제1 방향(X)에서, 상기 제1 장벽 패턴들(24)은 상기 제2 장벽 패턴들(36)에 의해 상기 제1 방향(X)으로 서로 분리될 수 있다.
상기 제2 장벽 패턴들(36)은 상기 제1 장벽 패턴들(24)의 상부면들과 다른 레벨에 배치되는 상부면들을 가질 수 있다. 예를 들어, 상기 제2 장벽 패턴들(36)의 상기 상부면들은 상기 제1 장벽 패턴들(24)의 상기 상부면들 보다 높은 레벨에 배치될 수 있다. 상기 제2 장벽 패턴들(36)은 상기 제1 장벽 패턴들(24)의 하부면들과 다른 레벨에 배치되는 하부면들을 가질 수 있다. 예를 들어, 상기 제2 장벽 패턴들(36)의 상기 하부면들은 상기 제1 장벽 패턴들(24)의 상기 하부면들 보다 낮은 레벨에 배치될 수 있다. 따라서, 각각의 상기 제1 장벽 패턴들(24)은 제1 상부면 및 제1 하부면을 가질 수 있고, 각각의 상기 제2 장벽 패턴들(36)은 상기 제1 상부면 보다 높은 레벨에 배치되는 제2 상부면 및 상기 제1 하부면 보다 낮은 레벨에 배치되는 제2 하부면을 가질 수 있다. 상기 제2 장벽 패턴들(36)의 상기 하부면들은 상기 게이트 구조물(GS)의 상부면 보다 낮은 레벨에 배치될 수 있고, 상기 소자분리 층(6s)과 접촉할 수 있다.
상기 제2 장벽 패턴들(36)은 상기 제1 장벽 패턴들(24) 보다 큰 수직 두께를 가질 수 있다. 예를 들어, 상기 제2 장벽 패턴들(36) 각각의 수직 두께는 상기 제1 장벽 패턴들(24) 각각의 수직 두께 보다 클 수 있다. '수직 두께'는 상기 수직 방향(Z)에서의 두께를 의미할 수 있다.
상기 제1 콘택 플러그들(42)은 상기 활성 영역들(6a)의 제1 부분들 상에 배치될 수 있다. 상기 활성 영역들(6a)의 제1 부분들은 상기 제1 불순물 영역들(9a)이 각각 형성되는 부분들일 수 있다. 따라서, 상기 제1 콘택 플러그들(42)은 상기 제1 불순물 영역들(9a) 상에서 상기 제1 불순물 영역들(9a)과 접촉할 수 있다.
상기 제1 콘택 플러그들(42)은 상기 제2 장벽 패턴들(36)의 하부면들 보다 높은 레벨에 배치될 수 있다. 상기 제1 콘택 플러그들(42)의 하부면들은 상기 제1 장벽 패턴들(24)의 하부면들 보다 낮은 레벨에 배치될 수 있다.
각각의 상기 제1 콘택 플러그들(42)은 서로 대향하는 제1 측면들(S1a, S1b), 서로 대향하는 제2 측면들(S2a, S2b), 및 서로 대향하는 제3 측면들(S3a, S3b)을 가질 수 있다.
각각의 상기 제1 콘택 플러그들(42)에서, 상기 제1 측면들(S1a, S1b)은 상기 제1 장벽 패턴들(24)의 측면들과 실질적으로 평행할 수 있고, 상기 제2 측면들(S2a, S2b)은 상기 제2 장벽 패턴들(36)의 측면들과 실질적으로 평행할 수 있고, 상기 제3 측면들(S3a, S3b)은 상기 비트라인(45)의 측면들과 실질적으로 평행할 수 있다. 상기 제1 측면들(S1a, S1b)은 상기 제1 장벽 패턴들(24)과 접촉할 수 있다.
각각의 상기 제1 콘택 플러그들(42)에서, 상기 제1 측면들(S1a, S1b)과 상기 제2 측면들(S2a, S2b)이 만나는 부분들은 상기 활성 영역(6a)과 중첩할 수 있고, 상기 제2 측면들(S2a, S2b)과 상기 제3 측면들(S3a, S3b)이 만나는 부분들은 상기 소자분리 층(6s)과 중첩할 수 있다.
상기 제2 콘택 플러그들(64)은 상기 활성 영역들(6a)의 제2 부분들 상에 배치될 수 있다. 상기 활성 영역들(6a)의 제2 부분들은 상기 제2 불순물 영역들(9b)이 각각 형성되는 부분들일 수 있다. 따라서, 상기 제2 콘택 플러그들(64)은 상기 제2 불순물 영역들(9b)과 중첩할 수 있다.
일 실시예에 따른 반도체 소자(1)는 상기 제2 콘택 플러그들(64)과 상기 제2 불순물 영역들(9b) 사이의 패드 층들(21)을 더 포함할 수 있다. 예를 들어, 상기 패드 층들(21) 중 어느 하나의 패드 층은 하나의 제2 콘택 플러그(64)와 하나의 제2 불순물 영역(9b) 사이에 배치될 수 있다. 상기 패드 층들(21) 각각의 수직 두께는 상기 제2 장벽 패턴들(36) 각각의 수직 두께 보다 작을 수 있다. 상기 패드 층들(21)의 하부면들은 상기 제1 장벽 패턴들(24)의 하부면들과 공면을 이룰 수 있다. 상기 패드 층들(21)은 상기 장벽 구조물(23)과 접촉할 수 있다.
상기 패드 층들(21)은 도우프트 폴리 실리콘, 예를 들어 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다. 상기 패드 층들(21)은 상기 활성 영역들(6a)의 상기 제2 부분들, 즉 상기 제2 불순물 영역들(9b)과 접촉하며 상기 소자분리 층(6s)의 일부와 중첩할 수 있다.
각각의 상기 제2 콘택 플러그들(64)은 차레로 적층된 제1 내지 제3 도전 층들(64a, 64b, 64c)을 포함할 수 있다. 상기 제1 도전 층(64a)은 도우프트 폴리 실리콘, 예를 들어 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다. 상기 제1 도전 층(64a)은 상기 패드 층(21)과 접촉할 수 있다. 상기 제2 도전 층(64b)은 금속-반도체 화합물 층을 포함할 수 있다. 예를 들어, 상기 금속-반도체 화합물 층은 WSi, TiSi, TaSi, NiSi 및 CoSi 중 적어도 하나를 포함할 수 있다. 상기 제3 도전 층(64c)은 플러그 패턴 및 상기 플러그 패턴의 측면 및 바닥면을 덮는 도전성 배리어 층을 포함할 수 있다. 상기 도전성 배리어 층은 TiN, TaN, WN, TiSiN, TaSiN 또는 RuTiN 중 적어도 하나를 포함할 수 있고, 상기 플러그 패턴은 W 등과 같은 금속 물질을 포함할 수 있다.
상기 비트라인들(45)은 상기 제1 콘택 플러그들(42)과 중첩하며 제2 방향(Y)으로 연장될 수 있다. 상기 비트라인들(45)은 서로 평행할 수 있다. 상기 제2 방향(Y)은 상기 반도체 기판(3)의 상부면과 평행할 수 있고, 상기 제1 방향(X)과 수직할 수 있다.
각각의 상기 비트라인들(45)은 차례로 적층된 제1 내지 제3 도전 층들(45a, 45b, 45c)을 포함할 수 있다. 상기 제1 도전 층(45a)은 도우프트 폴리 실리콘, 예를 들어 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다. 상기 제2 도전 층(45b)은 금속-반도체 화합물 층 및 도전성 배리어 층 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 금속-반도체 화합물 층은 WSi, TiSi, TaSi, NiSi 및 CoSi 중 적어도 하나를 포함할 수 있고, 상기 도전성 배리어 층은 TiN, TaN, WN, TiSiN, TaSiN 또는 RuTiN 중 적어도 하나를 포함할 수 있다. 상기 제3 도전 층(45c)은 W 등과 같은 금속 물질을 포함할 수 있다.
각각의 상기 비트라인들(45)에서, 상기 제1 도전 층(45a)은 상기 제1 콘택 플러그들(42)과 접촉할 수 있다.
일 실시예에 따른 반도체 소자(1)는 상기 비트라인들(45) 상에서 상기 비트라인들(45)과 수직 정렬된 비트라인 캐핑 층들(47)을 더 포함할 수 있다. 상기 비트라인 캐핑 층(47)은 절연성 물질, 예를 들어 실리콘 질화물을 포함할 수 있다.
일 실시예에 따른 반도체 소자(1)는 절연성 펜스들(59)을 더 포함할 수 있다. 상기 절연성 펜스들(59)은 상기 비트라인들(45) 사이 및, 상기 비트라인 캐핑 층들(47) 사이에 배치되고, 상기 제2 콘택 플러그들(64) 사이에 배치될 수 있다. 상기 절연성 펜스들(59)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
일 실시예에 따른 반도체 소자(1)는 상기 비트라인들(45) 및 상기 비트라인 캐핑 층들(47)의 측면들 상에 배치되는 비트라인 스페이서들(53), 상기 비트라인 스페이서들(53) 하부에 배치되고 적어도 상기 제1 콘택 플러그들(42)과 상기 제1 패드 층들(21) 사이에 배치되는 콘택 스페이서들(50)을 더 포함할 수 있다. 상기 비트라인 스페이서들(53)은 절연성 물질, 예를 들어 실리콘 산화물, 실리콘산질화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 상기 콘택 스페이서들(50)은 절연성 물질, 예를 들어 실리콘 산화물, 실리콘 산질화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
일 실시예에 따른 반도체 소자(1)는 상기 비트라인 스페이서들(53)의 외측면을 덮는 절연성 라이너들(56)을 더 포함할 수 있다. 상기 절연성 라이너들(56)은 실리콘 질화물 등과 같은 절연성 물질을 포함할 수 있다.
일 실시예에 따른 반도체 소자(1)는 상기 제1 장벽 패턴들(24)과 상기 비트라인들(45) 사이에 배치되는 버퍼 절연 층(27a, 27b)을 더 포함할 수 있다. 상기 버퍼 절연 층(27a, 27b)은 단일 층 또는 다중 층일 수 있다. 예를 들어, 상기 버퍼 절연 층(27a, 27b)은 차례로 적층된 제1 버퍼 절연 층(27a) 및 제2 버퍼 절연 층(27b)을 포함할 수 있다. 상기 제1 버퍼 절연 층(27a) 및 상기 제2 버퍼 절연 층(27b)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 상기 제1 버퍼 절연 층(27a)은 실리콘 산화물로 형성될 수 있고, 상기 제2 버퍼 절연 층(27b)은 실리콘산질화물 또는 실리콘 질화물로 형성될 수 있다. 상기 제2 버퍼 절연 층(27b)은 상기 제2 장벽 패턴들(36)의 상기 상부면들과 공면을 이루는 상부면을 가질 수 있다. 상기 제2 버퍼 절연 층(27b)의 상부면은 상기 제1 콘택 플러그들(42)의 상부면들 보다 높은 레벨에 배치될 수 있다.
이하에서, 상기 활성 영역들(6a) 중 어느 하나의 활성 영역(6a)을 중심으로 설명하기로 한다.
상기 게이트 구조물들(GS) 중 서로 인접하는 한 쌍의 게이트 구조물들은 하나의 상기 활성 영역(6a)을 가로지를 수 있다. 각각의 상기 게이트 구조물들(GS)은 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 제1 방향(X)은 상기 반도체 기판(3)의 상부면과 평행할 수 있다.
상기 활성 영역(6a)은 상기 제1 방향(X)과 상기 제2 방향(Y) 사이의 제2 사선 방향(D2)으로 연장될 수 있다.
상기 제2 사선 방향(D2)은 상기 제1 사선 방향(D1)과 다를 수 있다. 상기 제1 사선 방향(D1)은 상기 제1 방향(X)과 제1 예각(θ1)을 형성할 수 있다. 상기 제2 사선 방향(D2)은 상기 제1 예각(θ1)과 다른 제2 예각(θ2)을 형성할 수 있다.
상기 제1 사선 방향(D1)과 상기 제2 사선 방향(D2)은 제3 예각(θ3)을 이루면서 교차할 수 있다. 따라서, 탑 뷰에서, 상기 제2 장벽 패턴들(36)은 상기 제1 장벽 패턴들(24)과 상기 제1 예각(θ1)을 형성할 수 있고, 상기 활성 영역(6a)은 상기 제1 장벽 패턴들(24)과 상기 제2 예각(θ2)을 형성할 수 있고, 상기 활성 영역(6a)은 상기 제2 장벽 패턴들(36)과 상기 제3 예각(θ3)을 형성할 수 있다.
상기 제2 예각(θ2)은 상기 제1 예각(θ1) 보다 클 수 있다.
상기 제2 예각(θ2)은 상기 제3 예각(θ3) 보다 클 수 있다.
상기 제1 예각(θ1)은 상기 제3 예각(θ3) 보다 클 수 있다.
상술한 실시예에 따르면, 상기 장벽 구조물(23)은 상기 활성 영역(6a) 내에 형성되는 상기 제1 및 제2 불순물 영역들(9a, 9b)을 노출시킬 수 있으며, 이와 같은 제1 및 제2 불순물 영역들(9a, 9b)과 전기적으로 연결될 수 있는 상기 제1 및 제2 콘택 플러그들(42, 64)에 대한 신뢰성을 향상시킬 수 있다. 예를 들어, 상기 제1 콘택 플러그들(42)은 상기 장벽 구조물(23)에 의해 서로 이격될 수 있으며, 상기 제1 불순물 영역들(9a)과 접촉하면서 전기적으로 연결될 수 있다. 상기 패드 층들(21) 중 서로 인접하는 패드 층들은 상기 장벽 구조물(23)에 의해 서로 이격될 수 있으며, 상기 제2 불순물 영역들(9b)과 접촉하면서 전기적으로 연결될 수 있다. 상기 제2 콘택 플러그들(64)은 이와 같은 상기 패드 층들(21)과 접촉하면서 전기적으로 연결될 수 있다. 따라서, 상기 제2 콘택 플러그들(64)은 상기 패드 층들(21)을 통하여 상기 제2 불순물 영역들(9b)과 안정적으로 전기적으로 연결될 수 있다.
상술한 실시예에 따르면, 상기 장벽 구조물(23)을 배치함으로써, 상기 제1 콘택 플러들(42)을 균일한 크기로 형성할 수 있다. 따라서, 반도체 소자(1)의 산포 특성을 개선할 수 있다.
이하에서, 상술한 반도체 소자(1)의 구성요소들의 다양한 변형 예들을 설명하기로 한다. 이하에서 설명하는 상술한 반도체 소자(1)의 구성요소들의 다양한 변형 예들은 변형되는 구성요소 또는 대체되는 구성요소를 중심으로 설명하기로 한다. 또한, 이하에서 설명하는 변형될 수 있는 구성요소들은 각각의 도면을 참조하여 각각 설명하지만, 변형될 수 있는 구성요소들은 서로 조합되어 본 발명의 실시예에 따른 반도체 소자(1)를 구성할 수 있다.
도 3a 및 도 3b를 각각 참조하여, 상술한 반도체 소자(1)에서 변형되거나 또는 대체될 수 있는 구성요소를 중심으로 설명하기로 한다. 도 3a는 본 발명의 일 실시예에 따른 반도체 소자(1)에서, 상기 제1 콘택 플러그들(도 2의 42)의 변형 예를 설명하기 위한 단면도로써, 도 1a의 I-I'선, II-II'선, 및 III-III'선을 따라 취해진 영역들을 나타낼 수 있고, 도 3b는 본 발명의 일 실시예에 따른 반도체 소자(1)에서, 상기 제2 콘택 플러그들(도 2의 64)의 변형 예를 설명하기 위한 단면도로써, 도 1a의 I-I'선, II-II'선, 및 III-III'선을 따라 취해진 영역들을 나타낼 수 있다.
변형 예에서, 도 3a를 참조하면, 도 2에서의 상기 제1 콘택 플러그들(42)을 대체할 수 있는 제1 콘택 플러그들(42')이 제공될 수 있다. 상기 제1 콘택 플러그들(42')은 상기 제1 장벽 패턴들(24) 보다 높은 레벨에 배치되는 상부면들을 가질 수 있다. 상기 제1 콘택 플러그들(42')의 상부면들은 상기 제2 버퍼 절연 층(27b)의 상부면과 공면을 이룰 수 있다.
각각의 상기 제1 콘택 플러그들(42')에서, 상기 제1 콘택 플러그(42')는 상기 제1 장벽 패턴(24)의 측면을 덮으며 상기 제1 장벽 패턴(24)의 상부면의 일부를 덮을 수 있다.
상기 제1 콘택 플러그들(42')은 도 2에서의 상기 제1 콘택 플러그들(도 2의 42)의 하부면들과 동일한 하부면을 가질 수 있다. 상기 제1 콘택 플러그들(42')의 하부면들은 상기 제1 불순물 영역들(9a)과 접촉할 수 있고, 상기 제2 장벽 패턴들(36)의 하부면들 보다 높은 레벨에 배치될 수 있고, 상기 제1 장벽 패턴들(24)의 하부면들 보다 낮은 레벨에 배치될 수 있다.
변형 예에서, 도 3b를 참조하면, 도 2에서의 상기 제2 콘택 플러그들(64)을 대체할 수 있는 제2 콘택 플러그들(64')이 제공될 수 있다. 각각의 상기 제2 콘택 플러그들(64')은 차레로 적층된 제1 및 제2 도전 층들(64a', 64b')을 포함할 수 있다. 상기 제1 도전 층(64a')은 상기 패드 층(21)과 접촉할 수 있으며, 금속-반도체 화합물 층을 포함할 수 있다. 예를 들어, 상기 금속-반도체 화합물 층은 WSi, TiSi, TaSi, NiSi 및 CoSi 중 적어도 하나를 포함할 수 있다. 상기 제2 도전 층(64b')은 플러그 패턴 및 상기 플러그 패턴의 측면 및 바닥면을 덮는 도전성 배리어 층을 포함할 수 있다. 상기 도전성 배리어 층은 TiN, TaN, WN, TiSiN, TaSiN 또는 RuTiN 중 적어도 하나를 포함할 수 있고, 상기 플러그 패턴은 W 등과 같은 금속 물질을 포함할 수 있다.
다음으로, 도 4a 및 도 4b 및 도 5를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기로 한다. 도 4a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 탑 뷰이고, 도 4b는 도 4a에서 일부 구성요소들을 나타낸 탑 뷰이고, 도 5는 도 4a의 Ia-Ia'선, IIa-IIa'선, 및 IIIa-IIIa'선을 따라 취해진 영역들을 나타낸 단면도이다.
변형 예에서, 도 4a 및 도 4b 및 도 5를 참조하면, 변형 예에서의 반도체 소자(1')는 앞에서 상술한 것과 실질적으로 동일한 상기 셀 트랜지스터들(TR), 상기 활성 영역들(6a) 및 상기 소자분리 층(6s)을 포함할 수 있다.
상기 반도체 소자(1')는 패드 층들(121), 절연성 장벽 구조물(123), 제1 콘택 플러그들(142), 제2 콘택 플러그들(164), 비트라인들(145) 및 비트라인 캐핑 층들(147)을 더 포함할 수 있다.
상기 패드 층들(121)은 도 2에서 설명한 상기 패드 층들(21)과 동일한 위치에서 상기 패드 층들(21)과 동일한 물질로 형성될 수 있다. 예를 들어, 상기 패드 층들(121)은 도 2에서와 같이, 상기 활성 영역들(6a)의 상기 제2 부분들, 즉 상기 제2 불순물 영역들(9b)과 접촉할 수 있다. 상기 제2 콘택 플러그들(164)은 도 2에서 설명한 상기 제2 콘택 플러그들(도 2의 64)과 동일하게 상기 패드 층들(121) 상에서 상기 패드 층들(121)과 접촉할 수 있다. 각각의 상기 제2 콘택 플러그들(164)은 도 2에서 설명한 차레로 적층된 제1 내지 제3 도전 층들(도 2의 64a, 64b, 64c)에 각각 대응하는 제1 내지 제3 도전 층들(164a, 164b, 164c)을 포함할 수 있다.
상기 절연성 장벽 구조물(123)은 제1 장벽 패턴들(124) 및 제2 장벽 패턴들(136)을 포함할 수 있다. 상기 제1 장벽 패턴들(124) 및 제2 장벽 패턴들(136)은 서로 동일한 물질로 형성될 수 있다. 예를 들어, 상기 제1 장벽 패턴들(124) 및 제2 장벽 패턴들(136)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
탑 뷰에서, 상기 절연성 장벽 구조물(123)의 평면 모양은 앞에서 설명한 상기 절연성 장벽 구조물(도 1a 내지 도 1c의 23)의 평면 모양과 실질적으로 동일할 수 있다.
상기 제1 장벽 패턴들(124)은 앞에서 설명한 상기 제1 장벽 패턴들(도 1a 내지 도 2의 24)과 마찬가지로, 상기 제1 방향(X)으로 연장될 수 있고, 서로 평행할 수 있다. 상기 제1 장벽 패턴들(124)은 상기 게이트 구조물들(GS)과 중첩할 수 있고, 상기 게이트 구조물들(GS)의 상부면들과 접촉할 수 있다. 상기 제2 장벽 패턴들(136)은 앞에서 설명한 상기 제2 장벽 패턴들(도 1a 내지 도 2의 36)과 마찬가지로, 상기 제1 사선 방향(D1)으로 연장될 수 있고, 서로 평행할 수 있다.
각각의 상기 제1 장벽 패턴들(124)은 상기 제2 장벽 패턴들(136)을 관통하며 상기 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 제1 사선 방향(D1)에서, 상기 제2 장벽 패턴들(136)은 상기 제1 장벽 패턴들(124)에 의해 상기 제1 사선 방향(D1)으로 서로 분리될 수 있다.
상기 제2 장벽 패턴들(136)의 상부면들은 상기 제1 장벽 패턴들(124)의 상부면들과 공면을 이룰 수 있다. 상기 제2 장벽 패턴들(136) 및 상기 제1 장벽 패턴들(124)의 상부면들은 상기 패드 층들(121)의 상부면들 보다 높은 레벨에 배치될 수 있다.
일 예에서, 상기 제2 장벽 패턴들(136)의 하부면들은 상기 제1 장벽 패턴들(124)의 하부면들과 다른 레벨에 배치될 수 있다. 예를 들어, 상기 제2 장벽 패턴들(136)의 하부면들은 상기 제1 장벽 패턴들(124)의 하부면들 보다 낮은 레벨에 배치될 수 있지만, 실시예는 이에 한정되지 않는다. 예를 들어, 상기 제2 장벽 패턴들(136)의 하부면들은 상기 제1 장벽 패턴들(124)의 하부면들 보다 높은 레벨에 배치될 수 있다.
다른 예에서, 상기 제2 장벽 패턴들(136)의 하부면들은 상기 제1 장벽 패턴들(124)의 하부면들과 실질적으로 동일한 레벨에 배치될 수 있다.
상기 반도체 소자(1')는 상기 패드 층들(121) 상에서 상기 제2 장벽 패턴들(136)과 상기 제2 콘택 플러그들(164) 사이에 배치되는 버퍼 절연 층(127a, 127b)을 더 포함할 수 있다. 상기 버퍼 절연 층(127a, 127b)은 차례로 적층된 제1 버퍼 절연 층(127a) 및 제2 버퍼 절연 층(127b)을 포함할 수 있다. 상기 제1 버퍼 절연 층(127a)은 실리콘 산화물로 형성될 수 있고, 상기 제2 버퍼 절연 층(127b)은 실리콘산질화물 또는 실리콘 질화물로 형성될 수 있다.
상기 제1 콘택 플러그들(142)은 도 2에서 설명한 상기 제1 콘택 플러그들(42)과 동일한 물질 배치될 수 있다. 탑 뷰에서, 상기 제1 콘택 플러그들(142)의 평면 모양은 도 1a 및 도 1c에서와 같은 상기 제1 콘택 플러그들(도 1a 및 도 1c의 42)의 평면 모양과 실질적으로 동일할 수 있다. 상기 제1 콘택 플러그들(142)은 도 2에서 설명한 상기 제1 콘택 플러그들(도 2의 42)과 마찬가지로, 상기 활성 영역들(6a)의 상기 제1 부분들, 즉 상기 제1 불순물 영역들(9a)과 접촉할 수 있다
상기 제1 콘택 플러그들(142)의 하부면들은 상기 제2 장벽 패턴들(136) 및 상기 제1 장벽 패턴들(124)의 하부면들 보다 높은 레벨에 배치될 수 있다.
상기 제1 콘택 플러그들(142)의 상부면들은 상기 제2 장벽 패턴들(136) 및 상기 제1 장벽 패턴들(124)의 상부면들과 실질적으로 동일한 레벨에 배치될 수 있다.
상기 비트라인들(145)은 도 2에서 설명한 차례로 적층된 상기 제1 내지 제3 도전 층들(도 2의 45a, 45b, 45c)에 각각 대응할 수 있는 차례로 적층된 제1 내지 제3 도전 층들(145a, 145b, 145c)을 포함할 수 있다. 상기 비트라인 캐핑 층들(147)은 상기 비트라인들(145) 상에서 상기 비트라인들(145)과 수직하게 정렬될 수 있다.
상기 반도체 소자(1')는 도 2에서 설명한 상기 절연성 펜스들(59), 상기 비트라인 스페이서들(53), 상기 콘택 스페이서들(50) 및 상기 절연성 라이너들(56)에 각각 대응하는 절연성 펜스들(159), 비트라인 스페이서들(153), 콘택 스페이서들(150) 및 절연성 라이너들(156)을 더 포함할 수 있다.
다음으로, 도 6을 참조하여, 상기 반도체 소자(1')에서, 상기 제2 콘택 플러그들(도 5의 164)의 변형 예를 설명하기로 한다. 도 6은 상기 반도체 소자(1')에서, 상기 제2 콘택 플러그들(도 5의 164)의 변형 예를 설명하기 위한 단면도로써, 도 4a의 Ia-Ia'선, IIa-IIa'선, 및 IIIa-IIIa'선을 따라 취해진 영역들을 나타낼 수 있다.
변형 예에서, 도 6을 참조하면, 도 5에서의 상기 제2 콘택 플러그들(164)을 대체할 수 있는 제2 콘택 플러그들(164')이 제공될 수 있다. 상기 제2 콘택 플러그들(164')은 도 3b에서 설명한 상기 제2 콘택 플러그들(도 3b의 64')과 실질적으로 동일할 수 있다. 예를 들어, 각각의 상기 제2 콘택 플러그들(164')은 차레로 적층된 제1 및 제2 도전 층들(164a', 164b')을 포함할 수 있다. 상기 제1 도전 층(164a')은 상기 패드 층(121)과 접촉할 수 있으며, 금속-반도체 화합물 층을 포함할 수 있다. 상기 제2 도전 층(164b')은 플러그 패턴 및 상기 플러그 패턴의 측면 및 바닥면을 덮는 도전성 배리어 층을 포함할 수 있다.
다음으로, 도 7 내지 도 15를 참조하여, 도 1a 내지 도 2에서 설명한 반도체 소자(1)의 형성 방법의 예시적인 예를 설명하기로 한다. 도 7 내지 도 15에서, 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 개략적으로 나타낸 공정 흐름도이고, 도 8a, 도 9a, 도 10a, 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 개략적인 탑 뷰들이고, 도 8b, 도 9b, 도 10b, 도 12a, 도 12b, 도 13, 도 14 및 도 15은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위해, 도 1a의 I-I'선, II-II'선, 및 III-III'선을 따라 취해진 영역들을 개략적인 단면도들이다.
도 7, 도 8a 및 도 8b를 참조하면, 셀 게이트 구조물들(GS)을 포함하는 셀 트랜지스터들(TR)을 형성할 수 있다. 상기 셀 트랜지스터들(TR)은 반도체 기판(3) 상에 형성될 수 있다. 상기 반도체 기판(3)은 실리콘 등과 같은 반도체 물질로 형성될 수 있다.
상기 셀 트랜지스터들(TR)을 형성하는 것은, 상기 반도체 기판(3) 상에 활성 영역들(6a)을 한정하는 소자분리 층(6s)을 형성하고, 상기 활성 영역들(6a)을 가로지르며 상기 소자분리 층(6s) 내로 연장되는 게이트 트렌치들(12)을 형성하고, 상기 게이트 트렌치들(12)를 각각 채우는 셀 게이트 구조물들(GS)을 형성하는 것을 포함할 수 있다.
각각의 상기 셀 게이트 구조물들(GS)은 상기 게이트 트렌치(12)의 내벽을 콘포멀하게 덮는 게이트 유전체 층(14), 상기 게이트 유전체 층(14) 상에서 상기 게이트 트렌치(12)를 부분적으로 채우는 게이트 전극(16), 상기 게이트 전극(16) 상에서 상기 게이트 트렌치(12)의 나머지 부분을 채우는 게이트 캐핑 층(18)을 포함할 수 있다.
상기 게이트 전극(16)은 단일층 또는 다중층을 포함할 수 있다. 예를 들어, 상기 게이트 전극(16)은 금속 물질로 형성될 수 있는 제1 전극 층(16a) 및 상기 제1 전극 층(16a) 상에서 도우프트 폴리 실리콘으로 형성될 수 있는 제2 전극 층(16b)을 포함할 수 있다. 상기 게이트 캐핑 층(18)은 절연성 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
상기 셀 트랜지스터들(TR)을 형성하는 것은, 상기 활성 영역들(6a) 내에 이온 주입 공정으로 제1 및 제2 불순물 영역들(9a, 9b)을 형성하는 것을 더 포함할 수 있다. 상기 제1 및 제2 불순물 영역들(9a, 9b)은 소스/드레인들일 수 있다.
일 예에서, 상기 제1 및 제2 불순물 영역들(9a, 9b)은 상기 소자분리 층(6s)을 형성하기 전에, 형성할 수 있다.
다른 예에서, 상기 제1 및 제2 불순물 영역들(9a, 9b)은 상기 소자분리 층(6s)을 형성한 후, 상기 게이트 트렌치들(12)을 형성하기 전에, 형성할 수 있다.
또 다른 예에서, 상기 제1 및 제2 불순물 영역들(9a, 9b)은 상기 게이트 구조물들(GS)을 형성한 후에, 형성할 수 있다.
상기 활성 영역들(6a)은 단결정 실리콘으로 형성될 수 있다. 상기 활성 영역들(6a)은 P형의 도전형을 가질 수 있고, 상기 제1 및 제2 불순물 영역들(9a, 9b)은 N형의 도전형을 가질 수 있다.
상기 셀 트랜지스터들(TR)을 갖는 상기 반도체 기판(3) 상에 패드 층(21)을 형성할 수 있다. 상기 패드 층(21)은 상기 셀 트랜지스터들(TR) 및 상기 소자분리 층(6s)을 덮을 수 있다.
상기 패드 층(21)은 실리콘 층, 예를 들어 도우프트 폴리 실리콘 층으로 형성될 수 있다. 상기 패드 층(21)은 상기 제1 및 제2 불순물 영역들(9a, 9b)과 동일한 도전형, 예를 들어 N 형의 도전형을 가질 수 있다.
제1 방향(X)으로 연장되며, 상기 셀 게이트 구조물들(GS)과 중첩하는 장벽 패턴들(24)을 형성할 수 있다 (S20). 상기 장벽 패턴들(24)은 상기 소자분리 층(6s)과 다른 절연성 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
일 에서, 상기 패드 층(21)을 형성한 후에, 상기 장벽 패턴들(24)을 형성할 수 있다. 상기 장벽 패턴들(24)은 상기 패드 층(21)을 가로지르며 상기 패드 층(21)을 관통할 수 있다.
다른 에서, 상기 장벽 패턴들(24)을 형성한 후에, 상기 패드 층(21)을 형성할 수 있다. 상기 패드 층(21)은 상기 장벽 패턴들(24) 사이를 채울 수 있다.
상기 장벽 패턴들(24)은 제1 장벽 패턴들로 지칭될 수 있다. 이하에서, 상기 장벽 패턴들(24)은 제1 장벽 패턴들로 지칭하여 설명하기로 한다.
도 7, 도 9a 및 도 9b를 참조하면, 상기 제1 장벽 패턴들(24) 및 상기 패드 층(21) 상에 차례로 적층된 제1 버퍼 절연 층(27a), 제2 버퍼 절연 층(27b) 및 제3 버퍼 절연 층(27c)을 형성할 수 있다. 상기 제1 및 제3 버퍼 절연 층들(27a, 27c)은 실리콘 산화물로 형성될 수 있고, 상기 제2 버퍼 절연 층(27b)은 실리콘 질화물로 형성할 수 있다.
상기 제3 버퍼 절연 층(27c) 상에 제1 마스크 패턴들(30)을 형성할 수 있다. 각각의 상기 제1 마스크 패턴들(30)은 사선 방향(D1)으로 연장되는 마스크 라인(30a), 및 상기 마스크 라인(30a)의 양 측면들을 덮는 마스크 스페이서들(30b)을 포함할 수 있다. 상기 마스크 스페이서들(30b)은 상기 마스크 라인(30a)과 다른 물질로 형성될 수 있다.
상기 제1 마스크 패턴들(30) 사이에 상기 사선 방향(D1)으로 연장되는 라인 모양의 마스크 개구부들(30o)이 형성될 수 있다.
도 7, 도 10a 및 도 10b를 참조하면, 상기 제1 마스크 패턴들(30)을 식각 마스크로 이용하는 식각 공정을 진행하여, 개구부들(33)을 형성할 수 있다.
상기 제1 마스크 패턴들(30)을 식각 마스크로 이용하는 상기 식각 공정을 진행하는 것은 상기 마스크 개구부들(30o)에 의해 노출되는 상기 제1 내지 제3 버퍼 절연 층들(21a, 21b, 21c), 및 상기 패드 층(21)을 차례로 식각하여 상기 개구부들(33)을 형성하는 것을 포함할 수 있다.
상기 사선 방향(D1)으로 연장되는 장벽 패턴들(36)을 형성할 수 있다 (S30).
상기 장벽 패턴들(36)은 제2 장벽 패턴들로 지칭될 수 있다. 이하에서, 상기 장벽 패턴들(36)은 제2 장벽 패턴들로 지칭하여 설명하기로 한다.
상기 제2 장벽 패턴들(36)은 상기 개구부들(33)을 채우고 상기 마스크 개구부들(30o)을 부분적으로 채울 수 있다. 상기 제2 장벽 패턴들(36)을 형성하는 것은 개구부들(33) 및 상기 마스크 개구부들(30o)을 채우고, 상기 제1 마스크 패턴들(30)을 덮는 절연성 물질 층을 형성하고, 적어도 상기 제1 마스크 패턴들(30)의 상부면들이 노출될 때까지 상기 절연성 물질 층을 부분 식각하는 것을 포함할수 있다.
상기 제2 장벽 패턴들(36)은 상기 제1 장벽 패턴들(24)과 동일한 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
도 7, 도 11 및 도 12a를 참조하면, 상기 제2 장벽 패턴들(36) 및 상기 마스크 스페이서들(30b)을 식각마스크로 이용하여, 상기 마스크 라인들(30a)을 제거하고, 이어서, 상기 마스크 라인들(30a)이 제거된 개구부들의 하부에 위치하는 상기 제1 내지 제3 버퍼 절연 층들(27a, 27b, 27c) 및 상기 패드 층(21)을 차례로 식각하여, 상기 제1 불순물 영역들(9a)을 노출시키는 콘택 홀들(39)을 형성할 수 있다. 상기 콘택 홀들(39)의 바닥면들은 상기 게이트 구조물들(GS)의 상부면들 보다 낮은 레벨에 위치할 수 있다.
도 7, 도 11 및 도 12b를 참조하면, 제1 콘택 플러그들(41)을 형성할 수 있다 (S40). 상기 제1 콘택 플러그들(41)은 도우프트 폴리 실리콘, 예를 들어 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다. 상기 제1 콘택 플러그들(41)을 형성하면서, 상기 마스크 스페이서들(30b)은 제거될 수 있고, 상기 제3 버퍼 절연 층(27c)이 제거될 수 있고, 상기 제2 장벽 패턴들(36)은 높이가 낮아질 수 있다.
일 예에서, 상기 제1 콘택 플러그들(41)은 상기 제1 및 제2 버퍼 절연 층들(27a, 27b) 보다 낮게 리세스될 수 있다.
다른 예에서, 일 예에서, 상기 제1 콘택 플러그들(41)은 상기 제2 버퍼 절연 층(27b)의 상부면과 공면을 이루는 상부면을 가질 수 있다.
도 7, 도 11 및 도 13을 참조하면, 상기 제1 콘택 플러그들(41)까지 형성된 상기 반도체 기판(3) 상에 차례로 적층된 제1 내지 제3 도전 층들(45a, 45b, 45c) 및 비트라인 캐핑 층(47)을 형성할 수 있다. 상기 제1 도전 층(45a)은 도우프트 폴리 실리콘, 예를 들어 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다. 상기 제2 도전 층(45b)은 금속-반도체 화합물 층 및 도전성 배리어 층 중 적어도 하나를 포함할 수 있다. 상기 제3 도전 층(45c)은 W 등과 같은 금속 물질을 포함할 수 있다. 상기 비트라인 캐핑 층(47)은 절연성 물질, 예를 들어 실리콘 질화물을 포함할 수 있다.
도 7, 도 11 및 도 14를 참조하면, 제2 방향(Y)으로 연장되는 비트라인들(45)을 형성할 수 있다 (S50).
상기 비트라인들(45)을 형성하는 것은 상기 제1 내지 제3 도전 층들(45a, 45b, 45c) 및 비트라인 캐핑 층(47)을 라인 모양으로 패터닝하는 것을 포함할 수 있다. 따라서, 각각의 상기 비트라인들(45)은 차례로 적층된 상기 제1 내지 제3 도전 층들(45a, 45b, 45c)을 포함할 수 있다.
상기 비트라인들(45) 하부에 위치하는 상기 제1 콘택 플러그들(41)을 같이 패터닝할 수 있다. 따라서, 상기 제1 콘택 플러그들(41)은 상기 비트라인들(45) 하부에 잔존할 수 있다.
도 7, 도 11 및 도 15를 참조하면, 적어도 상기 제1 콘택 플러그들(41)과 상기 패드 층들(21) 사이를 채우는 콘택 스페이서들(50)을 형성할 수 있다. 차례로 적층된 상기 비트라인들(45) 및 상기 비트라인 캐핑 층들(47)의 측면들 상에 비트라인 스페이서들(53)을 형성할 수 있다. 상기 비트라인 스페이서들(53)을 형성하면서, 상기 비트라인들(45) 및 상기 비트라인 스페이서들(53)을 포함하는 구조물의 양 옆의 상기 제1 및 제2 버퍼 절연 층들(27a, 27b) 및 상기 패드 층들(21)의 일부가 식각될 수 있다.
상기 비트라인 스페이서들(53)의 외측면들을 덮는 절연성 라이너들(56)을 형성할 수 있다. 상기 절연성 라이너들(56)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
도 7과 함께, 다시 도 1a, 도 1b, 도 1c 및 도 2를 참조하면, 상기 비트라인들(45) 사이 및, 상기 비트라인 캐핑 층들(47) 사이에 배치되고, 상기 제2 불순물 영역들(9b)과 접촉하는 상기 패드 층들(21)을 노출시키는 절연성 펜스들(59)을 형성할 수 있다. 상기 절연성 펜스들(59)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
제2 콘택 플러그들(64)을 형성할 수 있다 (S60). 상기 제2 콘택 플러그들(64)은 상기 패드 층들(21) 상에 형성될 수 있다.
일 예에서, 각각의 상기 제2 콘택 플러그들(64)은 차레로 적층된 제1 내지 제3 도전 층들(64a, 64b, 64c)을 포함할 수 있다. 상기 제1 도전 층(64a)은 도우프트 폴리 실리콘, 예를 들어 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다. 상기 제2 도전 층(64b)은 금속-반도체 화합물 층을 포함할 수 있다. 예를 들어, 상기 금속-반도체 화합물 층은 WSi, TiSi, TaSi, NiSi 및 CoSi 중 적어도 하나를 포함할 수 있다. 상기 제3 도전 층(64c)은 플러그 패턴 및 상기 플러그 패턴의 측면 및 바닥면을 덮는 도전성 배리어 층을 포함할 수 있다. 상기 도전성 배리어 층은 TiN, TaN, WN, TiSiN, TaSiN 또는 RuTiN 중 적어도 하나를 포함할 수 있고, 상기 플러그 패턴은 W 등과 같은 금속 물질을 포함할 수 있다.
이어서, 정보 저장 구조물을 형성할 수 있다 (S70). 상기 정보 저장 구조물은 DRAM 또는 MRAM 등과 같은 메모리 소자에서, 정보를 저장할 수 있는 구조물일 수 있다. 예를 들어, 상기 반도체 소자(1)가 DRAM과 같은 메모리 소자인 경우에, 상기 정보 저장 구조물은 DRAM의 셀 커패시터(cell capacitor)일 수 있다.
다음으로, 도 16 내지 도 20을 참조하여, 도 4a 내지 도 5에서 설명한 반도체 소자(1')의 형성 방법의 예시적인 예를 설명하기로 한다. 도 16 내지 도 22에서, 도 16은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 개략적으로 나타낸 공정 흐름도이고, 도 17a, 도 18a, 도 19a는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 개략적인 탑 뷰들이고, 도 17b, 도 18b, 도 19b, 및 도 20은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위해, 도 4a의 Ia-Ia'선, IIa-IIa'선, 및 IIIa-IIIa'선을 따라 취해진 영역들을 개략적인 단면도들이다.
도 16, 도 17a 및 도 17b를 참조하면, 도 16에서와 같은 상기 셀 트랜지스터들(TR)을 형성할 수 있다 (S10). 상기 셀 트랜지스터들(TR)을 형성한 후에, 패드 층(121)을 형성할 수 있다. 상기 패드 층(121)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다.
상기 패드 층(121) 상에 차례로 적층된 제1 내지 제3 버퍼 절연 층들(127a, 127b, 127c)을 형성할 수 있다.
상기 제3 버퍼 절연 층(127) 상에 도 7, 도 9a 및 도 9b에서 설명한 상기 제1 마스크 패턴들(30)과 실질적으로 동일한 제1 마스크 패턴들(130)을 형성할 수 있다. 상기 제1 마스크 패턴들(130)은 사선 방향(D1)으로 연장되는 마스크 라인(130a), 및 상기 마스크 라인(130a)의 양 측면들을 덮는 마스크 스페이서들(310b)을 포함할 수 있다. 상기 마스크 스페이서들(130b)은 상기 마스크 라인(130a)과 다른 물질로 형성될 수 있다.
사선 방향(D1)으로 연장되는 장벽 패턴들(136)을 형성할 수 있다 (S22). 상기 장벽 패턴들(136)은 제2 장벽 패턴들로 지칭될 수 있다. 이하에서, 상기 장벽 패턴들(136)은 제2 장벽 패턴들로 지칭하여 설명하기로 한다.
상기 제2 장벽 패턴들(136)을 형성하는 것은 상기 제1 마스크 패턴들(130)을 식각 마스크로 이용하는 식각 공정을 이용하여, 상기 제1 내지 제3 버퍼 절연 층들(21a, 21b, 21c), 및 상기 패드 층(21)을 차례로 식각하여 개구부들을 형성하고, 상기 개구부들을 절연성 물질로 채우는 것을 포함할 수 있다. 상기 제2 장벽 패턴들(136)은 실리콘 질화물로 형성될 수 있다.
도 16, 도 18a 및 도 18b를 참조하면, 상기 제1 마스크 패턴들(130) 및 상기 제2 장벽 패턴들(136) 상에 제1 방향(X)으로 연장되는 제2 마스크 패턴들(140)을 형성할 수 있다.
도 16, 도 19a 및 도 19b를 참조하면, 상기 제1 방향(X)으로 연장되며, 상기 셀 게이트 구조물들(GS)과 중첩하는 장벽 패턴들(124)을 형성할 수 있다 (S32).
상기 장벽 패턴들(124)은 제1 장벽 패턴들로 지칭될 수 있다. 이하에서, 상기 장벽 패턴들(124)은 제1 장벽 패턴들로 지칭하여 설명하기로 한다.
상기 제1 장벽 패턴들(124)을 형성하는 것은 상기 제2 마스크 패턴들(도 18a 및 도 18b의 140)을 식각 마스크로 이용하는 식각 공정을 진행하여, 개구부들을 형성하고, 상기 개구부들을 절연성 물질로 채우는 것을 포함할 수 있다. 상기 제1 장벽 패턴들(124)의 하부면은 상기 패드 층(121)의 하부면 보다 낮은 레벨에 위치할 수 있다. 상기 제2 마스크 패턴들(도 18a 및 도 18b의 140)을 제거할 수 있다.
상기 마스크 라인들(130a)은 상기 제1 장벽 패턴들(124)에 의해 서로 분리된 패턴들로 형성될 수 있다.
도 16 및 도 20을 참조하면, 제1 콘택 플러그들(141)을 형성할 수 있다 (S40). 상기 제1 콘택 플러그들(141)을 형성하는 것은, 상기 마스크 라인들(130a)을 선택적으로 제거하고, 상기 마스크 라인들(130a)을 제거하면서 형성되는 개구부들 아래의 상기 제1 내지 제3 버퍼 절연 층들(127a, 127b, 127c) 및 상기 패드 층(121)을 식각하여, 콘택 홀들(139)을 형성하고, 상기 콘택 홀들(139)을 채우는 도전성 물질 층을 형성하는 것을 포함할 수 있다. 상기 제1 콘택 플러그들(141)은 상기 콘택 홀들(139) 내에 각각 잔존할 수 있다. 상기 제1 콘택 플러그들(141)을 형성하면서, 잔존하는 상기 마스크 라인들(130a), 상기 마스크 스페이서들(130b) 및 상기 제3 버퍼 절연 층(127)을 제거하면서 상기 제2 장벽 패턴들(126)의 높이를 낮출 수 있다.
도 16과 함께, 다시 도 4a 내지 도 5를 참조하면, 상기 제2 방향(Y)으로 연장되는 비트라인들(145)을 형성할 수 있다 (S50). 제2 콘택 플러그들(164)을 형성할 수 있다. 정보 저장 구조물을 형성할 수 있다 (S70). 상기 비트라인들(145)을 형성하는 단계(S50)부터 상기 정보 저장 구조물을 형성하는 단계(S70)까지의 형성 방법은 도 7에서 설명한 상기 비트라인들(145)을 형성하는 단계(S50)부터 상기 정보 저장 구조물을 형성하는 단계(S70)까지의 형성 방법과 실질적으로 동일할 수 있다.
상술한 실시예에 따르면, 상기 장벽 구조물(도 2의 23, 도 5의 123)을 형성함으로써, 상기 제1 콘택 플러그들(도 2의 42, 도 5의 142)을 형성하기 위한 상기 콘택 홀들(도 12a의 39, 도 20의 139)을 얕게(shallow)하게 형성할 수 있으므로, 상기 제1 콘택 플러그들(도 2의 42, 도 5의 142)의 수직 두께를 전체적으로 감소시킬 수 있다. 따라서, 상기 반도체 소자(1, 1')의 전체 두께를 감소시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1, 1': 반도체 소자 3: 반도체 기판
6s: 소자분리 층 6a: 활성 영역
TR: 셀 트랜지스터 9a: 제1 불순물 영역
9b: 제2 불순물 영역 12: 게이트 트렌치
GS: 게이트 구조물 14: 게이트 유전체
16: 게이트 전극 18: 게이트 캐핑 층
21, 121: 패드 층 23, 123: 장벽 구조물
24, 124: 제1 장벽 패턴 27a, 127a: 제1 버퍼 절연 층
27b, 127b: 제2 버퍼 절연 층 30, 130: 제1 마스크 패턴들
30a, 130a: 마스크 라인들 30b, 130b: 마스크 스페이서들
30o, 130o: 마스크 개구부들 33, 133: 개구부들
36, 136: 제2 장벽 패턴들 140: 제2 마스크 패턴들
142: 개구부들 39, 139: 콘택 홀들
41: 제1 예비 콘택 플러그들 42, 142: 제1 콘택 플러그들
45, 145: 비트라인 47: 비트라인 캐핑 층
62: 제2 콘택 플러그들 62': 제2 콘택 플러그들

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 상에서 활성 영역들을 한정하는 소자분리 층;
    상기 활성 영역들을 가로지르며 상기 소자분리 층 내로 연장되는 게이트 트렌치들;
    상기 게이트 트렌치들을 채우고, 상기 반도체 기판의 상부면과 평행한 제1 방향으로 연장되는 게이트 구조물들;
    상기 활성 영역들, 상기 소자분리 층 및 상기 게이트 구조물들 상에 배치되는 절연성 장벽 구조물;
    상기 절연성 장벽 구조물 보다 높은 레벨에서, 상기 반도체 기판의 상기 상부면과 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장되는 비트라인; 및
    상기 활성 영역들 각각의 제1 부분과 상기 비트라인 사이의 제1 콘택 플러그들을 포함하되,
    상기 절연성 장벽 구조물은,
    상기 제1 방향으로 연장되고, 서로 평행하고, 상기 게이트 구조물들과 중첩하는 제1 장벽 패턴들; 및
    상기 제1 방향과 상기 제2 방향 사이의 제1 사선 방향으로 연장되고, 서로 평행한 제2 장벽 패턴들을 포함하고,
    상기 제1 콘택 플러그들은 상기 제1 장벽 패턴들 사이, 및 상기 제2 장벽 패턴들 사이에 배치되는 반도체 소자.
  2. 제 1 항에 있어서,
    탑 뷰에서,
    각각의 상기 활성 영역들은 상기 제1 방향과 상기 제2 방향 사이의 제2 사선 방향으로 연장되고,
    상기 제1 사선 방향은 상기 제1 방향과 제1 예각을 형성하고,
    상기 제2 사선 방향은 상기 제1 방향과 상기 제1 예각 보다 큰 제2 예각을 형성하는 반도체 소자.
  3. 제 2 항에 있어서,
    탑 뷰에서,
    상기 제1 사선 방향과 상기 제2 사선 방향은 제3 예각을 형성하고,
    상기 제3 예각은 상기 제2 예각 보다 작은 반도체 소자.
  4. 제 3 항에 있어서,
    탑 뷰에서,
    상기 제1 예각은 상기 제3 예각 보다 큰 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제1 콘택 플러그는,
    서로 대향하는 제1 측면들;
    서로 대향하는 제2 측면들; 및
    서로 대향하는 제3 측면들을 갖고
    상기 제1 측면들은 상기 제1 장벽 패턴들의 측면들과 평행하고,
    상기 제2 측면들은 상기 제2 장벽 패턴들의 측면들과 평행하고,
    상기 제3 측면들은 상기 비트라인의 측면들과 평행한 반도체 소자.
  6. 제 5 항에 있어서,
    상기 제1 측면들과 상기 제2 측면들이 만나는 부분들은 상기 활성 영역과 중첩하고,
    상기 제2 측면들과 상기 제3 측면들이 만나는 부분들은 상기 소자분리 층과 중첩하는 반도체 소자.
  7. 제 1 항에 있어서,
    각각의 상기 제1 장벽 패턴들은 제1 두께를 갖고,
    각각의 상기 제2 장벽 패턴들은 상기 제1 두께와 다른 제2 두께를 갖는 반도체 소자.
  8. 제 1 항에 있어서,
    각각의 상기 제1 장벽 패턴들은 제1 상부면 및 제1 하부면을 갖고,
    각각의 상기 제2 장벽 패턴들은 상기 제1 상부면 보다 높은 레벨에 배치되는 제2 상부면 및 상기 제1 하부면 보다 낮은 레벨에 배치되는 제2 하부면을 갖는 반도체 소자.
  9. 제 1 항에 있어서,
    각각의 상기 제2 장벽 패턴들은 상기 제1 장벽 패턴들을 관통하며 상기 제1 사선 방향으로 연장되는 라인 모양인 반도체 소자.
  10. 제 1 항에 있어서,
    각각의 상기 제1 장벽 패턴들은 상기 제2 장벽 패턴들을 관통하며 상기 제1 방향으로 연장되는 라인 모양인 반도체 소자.
  11. 제 1 항에 있어서,
    상기 제1 콘택 플러그들은 상기 제2 장벽 패턴들의 하부면들 보다 높은 레벨에 배치되는 하부면을 갖는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 제1 콘택 플러그들 각각의 상기 하부면은 상기 제1 장벽 패턴들의 하부면들 보다 낮은 레벨에 배치되는 반도체 소자.
  13. 제 11 항에 있어서,
    상기 제1 콘택 플러그들 각각의 상기 하부면은 상기 제1 장벽 패턴들의 하부면들 보다 높은 레벨에 배치되는 반도체 소자.
  14. 제 1 항에 있어서,
    각각의 상기 활성 영역들 내에 배치되고 서로 이격되는 제1 불순물 영역 및 제2 불순물 영역;
    상기 제2 불순물 영역들 상의 패드 층들; 및
    상기 패드 층들 상의 제2 콘택 플러그들을 더 포함하되,
    상기 제1 콘택 플러그들은 상기 제1 불순물 영역들과 접촉하고,
    상기 패드 층들은 상기 제2 불순물 영역들과 접촉하고,
    상기 패드 층들은 상기 장벽 구조물과 접촉하고,
    상기 제2 장벽 패턴들은 상기 패드 층들의 수직 두께 보다 큰 수직 두께를 갖는 반도체 소자.
  15. 반도체 기판;
    상기 반도체 기판 상에서 활성 영역을 한정하는 소자분리 층;
    상기 활성 영역을 가로지르며 상기 소자분리 층 내로 연장되는 게이트 트렌치;
    상기 게이트 트렌치를 채우고, 상기 반도체 기판의 상부면과 평행한 제1 방향으로 연장되는 게이트 구조물;
    상기 활성 영역, 상기 소자분리 층 및 상기 게이트 구조물 상에 배치되는 절연성 장벽 구조물;
    상기 절연성 장벽 구조물 보다 높은 레벨에서, 상기 반도체 기판의 상기 상부면과 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장되는 비트라인; 및
    상기 활성 영역의 제1 부분과 상기 비트라인 사이의 제1 콘택 플러그를 포함하되,
    상기 절연성 장벽 구조물은 제1 장벽 패턴들 및 상기 제1 장벽 패턴들과 다른 제2 장벽 패턴들을 포함하고,
    상기 비트라인 아래에서, 상기 제2 방향으로 서로 인접하는 상기 제2 장벽 패턴들 사이에 서로 이격된 한 쌍의 제1 장벽 패턴들이 배치되고, 상기 한 쌍의 제1 장벽 패턴들 사이에 상기 제1 콘택 플러그가 배치되는 반도체 소자.
  16. 제 15 항에 있어서,
    상기 제2 장벽 패턴들은 상기 제1 장벽 패턴들의 하부면들과 다른 레벨에 위치하는 하부면들을 갖는 반도체 소자.
  17. 제 15 항에 있어서,
    상기 제1 장벽 패턴들은 상기 제1 방향으로 연장되고,
    상기 제2 장벽 패턴들은 상기 제1 방향과 예각을 이루면서 연장되는 반도체 소자.
  18. 제 15 항에 있어서,
    상기 활성 영역 내에 배치되고 서로 이격되는 제1 불순물 영역 및 제2 불순물 영역;
    상기 제2 불순물 영역 상의 패드 층; 및
    상기 패드 층 상의 제2 콘택 플러그를 더 포함하되,
    상기 제1 콘택 플러그는 상기 제1 불순물 영역과 접촉하고,
    상기 패드 층은 상기 제2 불순물 영역과 접촉하고,
    상기 패드 층은 상기 장벽 구조물과 접촉하고,
    상기 제2 장벽 패턴들은 상기 패드 층의 수직 두께 보다 큰 수직 두께를 갖는 반도체 소자.
  19. 반도체 기판;
    상기 반도체 기판 상에서 활성 영역들을 한정하는 소자분리 층;
    상기 활성 영역들을 가로지르며 상기 소자분리 층 내로 연장되는 게이트 트렌치들;
    상기 게이트 트렌치들을 채우고, 상기 반도체 기판의 상부면과 평행한 제1 방향으로 연장되는 게이트 구조물들;
    각각의 상기 활성 영역들 내에 배치되고 서로 이격되는 제1 불순물 영역 및 제2 불순물 영역;
    상기 활성 영역들, 상기 소자분리 층 및 상기 게이트 구조물들 상에 배치되는 절연성 장벽 구조물;
    상기 절연성 장벽 구조물들 보다 높은 레벨에서, 상기 반도체 기판의 상기 상부면과 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장되는 비트라인;
    상기 제1 불순물 영역들과 상기 비트라인 사이의 제1 콘택 플러그들;
    상기 제2 불순물 영역들 상의 패드 층들; 및
    상기 패드 층들 상의 제2 콘택 플러그들을 포함하되,
    상기 절연성 장벽 구조물은,
    상기 제1 방향으로 연장되고, 서로 평행하고, 상기 게이트 구조물들과 중첩하는 제1 장벽 패턴들; 및
    상기 제1 방향과 상기 제2 방향 사이의 제1 사선 방향으로 연장되고, 서로 평행한 제2 장벽 패턴들을 포함하고,
    상기 제1 콘택 플러그들 중 하나의 제1 콘택 플러그는 서로 인접하는 상기 제1 장벽 패턴들 사이, 및 서로 인접하는 상기 제2 장벽 패턴들 사이에 배치되는 반도체 소자.
  20. 제 19 항에 있어서,
    탑 뷰에서, 각각의 상기 활성 영역들은 상기 제1 방향과 상기 제2 방향 사이의 제2 사선 방향으로 연장되고,
    상기 제1 사선 방향은 상기 제1 방향과 제1 예각을 형성하고,
    상기 제2 사선 방향은 상기 제1 방향과 상기 제1 예각 보다 큰 제2 예각을 형성하고,
    각각의 상기 제1 장벽 패턴들은 제1 두께를 갖고,
    각각의 상기 제2 장벽 패턴들은 상기 제1 두께와 다른 제2 두께를 갖는 반도체 소자.
KR1020210155548A 2021-11-12 2021-11-12 콘택 플러그를 포함하는 반도체 소자 KR20230069477A (ko)

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