CN106711148B - 一种垂直结构浮栅闪存及其制造方法 - Google Patents
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Abstract
本发明涉及存储器制造技术领域，尤其涉及一种垂直结构浮栅闪存及其制造方法，本发明的垂直结构浮栅闪存的制造方法从工艺整合的角度考量，优化工艺顺序，通过将水平结构的浮栅闪存制造为垂直结构的浮栅闪存，有效提高了浮栅闪存的存储密度，且不会导致短沟道效应和漏源击穿电压变低。
Description
技术领域
本发明涉及存储器制造技术领域，尤其涉及一种垂直结构浮栅闪存及其制造方法。
背景技术
目前的浮栅型闪存基本都是水平沟道，也即横向沟道器件，在衬底上成水平分布的源极区和漏极区，在源极区和漏极区之间形成水平沟道，在水平沟道上方再形成浮栅和控制栅。
由于源极和漏极之间的沟道水平分布，这种结构的浮栅型闪存需要额外的区域给源极和漏极，从而影响了器件的存储密度。若要提高这种浮栅型闪存的存储密度，一般需要降低沟道长度以及源极和漏极的宽度，但是降低沟道长度会带来短沟道效应的问题，降低源极和漏极的宽度会带来漏源击穿电压变低的问题。
发明内容
鉴于上述技术问题，本发明提供一种垂直结构浮栅闪存及其制造方法，可以有效提高浮栅闪存的存储密度，且不会造成短沟道效应和漏源击穿电压变低。
本发明解决上述技术问题的主要技术方案为：
一种垂直结构浮栅闪存，包括半导体衬底和设置于所述半导体衬底上的外延层，其特征在于，所述外延层中设置有多个垂直沟道闪存结构，每个所述垂直沟道闪存结构包括：
沟槽；
多对源极区和漏极区，以垂直分布的方式设置于所述沟槽侧壁的所述外延层中，每对所述源极区和漏极区之间形成所述垂直沟道；
隧穿氧化层，设置于所述沟槽内侧壁；
多个浮栅，设置于所述遂穿氧化层侧面，所述遂穿氧化层将所述浮栅和所述垂直沟道分隔开；
隔离氧化层，设置于所述沟槽底部以及每两个所述浮栅之间；
控制栅，填充在所述沟槽中且位于所述浮栅侧面；以及
隔离层，设置于所述控制栅与所述浮栅之间。
优选的，上述的垂直结构浮栅闪存，其中，所述半导体衬底为P型硅衬底，所述外延层为P型外延层，所述源极区为N型离子掺杂源极区，且所述漏极区为N型离子掺杂漏极区；或者
所述半导体衬底为N型硅衬底，所述外延层为N型外延层，所述源极区为P型离子掺杂源极区，且所述漏极区为P型离子掺杂漏极区。
本发明还提供一种垂直结构浮栅闪存的制造方法，其特征在于，包括：
步骤S1，提供一半导体衬底，在所述半导体衬底的表面上形成ONO堆叠层，所述ONO堆叠层包括底层氧化硅层、多层交替的中间氮化硅层和中间氧化硅层以及顶层氧化硅层；
步骤S2，蚀刻所述ONO堆叠层，以在所述ONO堆叠层中形成多个将所述半导体衬底暴露的第一沟槽；
步骤S3，在所述多个第一沟槽中生长外延层，所述外延层与剩余的所述ONO堆叠层齐平；
步骤S4，在所述外延层的上表面及部分剩余的所述ONO堆叠层的上表面形成氮化硅硬掩膜后，蚀刻剩余的所述ONO堆叠层，以在剩余的所述ONO堆叠层中形成多个将剩余的所述底层氧化硅层暴露的第二沟槽；
步骤S5，去除位于所述第二沟槽侧面剩余的所述中间氧化硅层后，于所述第二沟槽侧面暴露的外延层表面向内扩散形成第一离子掺杂区；
步骤S6，去除所述第二沟槽侧面剩余的所述中间氮化硅层后，于所述第二沟槽侧壁沉积隧穿氧化层，并于所述第二沟槽中沉积形成多个浮栅，每两个浮栅之间沉积隔离氧化层进行隔离；
步骤S7，在所述氮化硅硬掩膜的侧壁形成氧化硅侧墙后，以所述氮化硅硬掩膜和所述氧化硅侧墙为掩膜蚀刻所述浮栅和所述隔离氧化层，以形成将所述浮栅分隔的第三沟槽；
步骤S8，在所述第三沟槽的底部和侧壁沉积形成隔离层，并在所述隔离层表面沉积控制栅填充所述第三沟槽，以形成所述垂直结构闪存。
优选的，上述的制造方法，其中，在所述步骤S1中，所述形成ONO堆叠层的步骤包括：
在所述半导体衬底的表面上沉积所述底层氧化硅层，并在所述底层氧化硅层上交替沉积中间氮化硅层和中间氧化硅层；以及
沉积顶层氮化硅层，以形成所述ONO堆叠层；
其中，所述ONO堆叠层的层数与所述垂直结构闪存的待存储位数一致。
优选的，上述的制造方法，其中，在所述步骤S2中，所述形成第一沟槽的步骤包括：
涂覆光刻胶以在所述ONO堆叠层上定义出待蚀刻的第一沟槽图形；
干法蚀刻未被所述光刻胶覆盖的区域，所述干法蚀刻停止在所述半导体衬底表面。
优选的，上述的制造方法，其中，在所述步骤S3中，所述生长外延层的步骤包括：
利用选择性外延工艺，在暴露的所述半导体衬底上向上生长形成所述外延层。
优选的，上述的制造方法，其中，在所述步骤S4中，所述形成第二沟槽的步骤包括：
在所述氮化硅硬掩膜上方涂覆光刻胶，以在剩余的所述ONO堆叠层上定义出待蚀刻的第二沟槽图形；
干法蚀刻未被所述光刻胶覆盖的区域，所述干法蚀刻停止在剩余的所述底层氧化硅层表面。
优选的，上述的制造方法，其中，在所述步骤S5中，采用湿法蚀刻的方式去除剩余的所述中间氧化硅层。
优选的，上述的制造方法，其中，所述半导体衬底为P型硅衬底，所述外延层为P型外延层，所述第一离子为N型离子；或者
所述半导体衬底为N型硅衬底，所述外延层为N型外延层，所述第一离子为P型离子。
优选的，上述的制造方法，其中，在所述步骤S6中，所述浮栅形成在位于两个所述第一离子掺杂区之间的所述第二沟槽中的位置，且所述浮栅与所述第一离子掺杂区之间通过所述隧穿氧化层隔离。
优选的，上述的制造方法，其中，在所述步骤S7中，所述氧化硅侧墙覆盖所述隧穿氧化层的上表面以及部分所述浮栅的上表面。
优选的，上述的制造方法，其中，在所述步骤S8中，所述沉积控制栅后，还包括：
去除所述氮化硅硬掩膜和所述氧化硅侧墙，对所述第一离子掺杂区进行源漏注入；以及
在所述半导体衬底上方沉积氧化层。
上述技术方案具有如下优点或有益效果：
本发明的垂直结构浮栅闪存的制造方法从工艺整合的角度考量，优化工艺顺序，通过将水平结构的浮栅闪存制造为垂直结构的浮栅闪存，有效提高了浮栅闪存的存储密度，且不会导致短沟道效应和漏源击穿电压变低。
附图说明
参考所附附图，以更加充分地描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1是本发明的垂直结构浮栅闪存的制造方法的流程图；
图2～图12是本发明的制造方法中各步骤结构图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
需要说明的是，在不冲突的前提下，以下描述的技术方案和技术方案中的技术特征可以相互组合。
实施例一：
本实施例介绍一种垂直结构浮栅闪存，可参照图12所示，该垂直结构浮栅闪存包括半导体衬底1和设置于半导体衬底1上的外延层10，在外延层10中设置有多个垂直沟道闪存结构，每个垂直沟道闪存结构包括：
沟槽；
多对源极区和漏极区(图中将源极区和漏极区统一标示为60)，以垂直分布的方式设置于沟槽侧壁的外延层10中，每对源极区和漏极区之间(也即每两个区域60之间)形成垂直沟道；
隧穿氧化层7，设置于沟槽内侧壁；
多个浮栅80，设置于遂穿氧化层7侧面，该遂穿氧化层7将浮栅80和垂直沟道分隔开；
隔离氧化层70，设置于沟槽底部以及每两个浮栅80之间；
控制栅13，填充在沟槽中且位于浮栅80侧面；以及
隔离层12，设置于控制栅13与浮栅80之间。
在上述技术方案的基础上，优选的，半导体衬底1可为P型硅衬底，则外延层10为生长在P型硅衬底1上的P型外延层，源极区为N型离子掺杂源极区，且漏极区为N型离子掺杂漏极区；或者
半导体衬底1可为N型硅衬底，则外延层10为生长在N型硅衬底1上的N型外延层，源极区为P型离子掺杂源极区，且漏极区为P型离子掺杂漏极区。
本实施例的垂直结构浮栅闪存，采用垂直沟道结构，当漏极端加高压时，会在漏极端产生热载流子，然后利用控制栅13的正压将热载流子拉入浮栅80，从而实现器件的写入；当控制栅13加较高的负压时，浮栅80中的电子将被推出，从而实现器件的擦除功能，该垂直结构浮栅闪存能在单个沟槽内实现多个比特的存储。
实施例二：
本实施例介绍一种垂直结构浮栅闪存的制造方法，参照图1的流程图以及图2～图12的结构图所示，该制造方法包括以下步骤：
步骤S1，参照图2所示，提供一半导体衬底1，在该半导体衬底1的表面上形成ONO堆叠层2，该ONO堆叠层2包括底层氧化硅层21、多层交替的中间氮化硅层(图中标示为22、24)和中间氧化硅层(图中标示为23、25)以及顶层氮化硅层26。
在该步中，作为一个优选的实施方式，形成ONO堆叠层2的步骤包括：在半导体衬底1的表面上沉积底层氧化硅层21，并在底层氧化硅层21上交替沉积中间氮化硅层(包括22、24)和中间氧化硅层(包括23、25)；然后再沉积顶层氮化硅层26，以形成该ONO堆叠层2。需要注意的是，本实施例仅示例性地展示出包括六层堆叠膜层的ONO堆叠层2，在实际制造过程中，ONO堆叠层2的堆叠层数根据单个沟槽里面需要存储的位数决定。
步骤S2，参照图3所示，蚀刻ONO堆叠层2，以在ONO堆叠层2中形成多个将半导体衬底1暴露的第一沟槽，蚀刻后剩余的ONO堆叠层在图中标示为20，相应的，剩余ONO堆叠层20包含的各膜层分别标示为剩余的底层氧化硅层210、剩余的中间氮化硅层220、剩余的中间氧化硅层230、剩余的中间氮化硅层240、剩余的中间氧化硅层250以及剩余的顶层氮化硅层260。
在该步中，作为一个优选的实施方式，形成第一沟槽的步骤包括：涂覆光刻胶3以在ONO堆叠层2上定义出待蚀刻的第一沟槽图形；然后干法蚀刻未被光刻胶3覆盖的区域，该干法蚀刻停止在半导体衬底1表面，使得蚀刻完形成多个将半导体衬底1暴露的第一沟槽。
步骤S3，参照图4所示，在多个第一沟槽中生长外延层10，使得外延层10与剩余的ONO堆叠层20齐平。
在该步中，作为一个优选的实施方式，生长外延层10的步骤包括：利用选择性外延工艺，在暴露的半导体衬底1上向上生长形成外延层10，并使得生长形成的外延层10与剩余的ONO堆叠层20齐平。
步骤S4，参照图5所示，在外延层10的上表面及部分剩余的ONO堆叠层20的上表面形成氮化硅硬掩膜4后，蚀刻剩余的ONO堆叠层20，以在剩余的ONO堆叠层20中形成多个将剩余的底层氧化硅层210暴露的第二沟槽5，蚀刻后剩余的ONO堆叠层的各膜层分别标示为剩余的底层氧化硅层210、剩余的中间氮化硅层221、剩余的中间氧化硅层231、剩余的中间氮化硅层241、剩余的中间氧化硅层251以及剩余的顶层氮化硅层261。
在该步中，作为一个优选的实施方式，形成第二沟槽5的步骤包括：在氮化硅硬掩膜4上方涂覆光刻胶30，以在剩余的ONO堆叠层上20定义出待蚀刻的第二沟槽图形；然后干法蚀刻未被光刻胶30覆盖的区域，该干法蚀刻停止在剩余的底层氧化硅层210表面，以在剩余的ONO堆叠层20中形成多个将剩余的底层氧化硅层210暴露的第二沟槽5。
步骤S5，参照图6所示，去除位于第二沟槽5侧面剩余的中间氧化硅层231和251，然后于第二沟槽5侧面暴露的外延层10表面向内扩散形成第一离子掺杂区6，形成如图7所示的结构。
在该步中，作为一个优选的实施方式，采用湿法蚀刻的方式去除位于第二沟槽5侧面剩余的中间氧化硅层231和251，从而保证剩余的中间氮化硅层221、241和剩余的顶层氮化硅层261不会被蚀刻掉。
进一步的，上述的半导体衬底1可为P型硅衬底，相应的，外延层10为P型外延层，第一离子为N型离子；或者，半导体衬底1可为N型硅衬底，相应的，外延层10为N型外延层，第一离子为P型离子。
步骤S6，参照图8所示，去除第二沟槽5侧面剩余的中间氮化硅层(包括中间氮化硅层221、241和顶层氮化硅层261)，并且一并去除覆盖在顶层氮化硅层261上方的部分氮化硅硬掩膜，剩余的氮化硅硬掩膜在图中标示为40；然后于第二沟槽5侧壁沉积隧穿氧化层7，并于第二沟槽5中沉积形成多个浮栅8，每两个浮栅8之间沉积隔离氧化层70进行隔离。
在该步中，作为一个优选的实施方式，浮栅8形成在位于两个第一离子掺杂区6之间的第二沟槽5中的位置，且浮栅8与第一离子掺杂区6间形成的垂直沟道之间通过隧穿氧化层7隔离。
步骤S7，参照图8所示，在剩余的氮化硅硬掩膜40的侧壁形成氧化硅侧墙9，然后以该剩余的氮化硅硬掩膜40和该氧化硅侧墙9为掩膜蚀刻浮栅8和隔离氧化层70，以形成将浮栅8分隔成若干分立的浮栅80的第三沟槽11，形成如图10所示的结构。
在该步中，作为一个优选的实施方式，氧化硅侧墙9覆盖在隧穿氧化层7的上表面以及部分浮栅8的上表面，以在浮栅8中间预留出待蚀刻区域。
步骤S8，参照图11所示，在第三沟槽11的底部和侧壁沉积形成隔离层12，并在隔离层12表面沉积控制栅13填充第三沟槽11，优选的还可以对控制栅13进行回刻，以获得需要的厚度。
在该步中，作为一个优选的实施方式，沉积控制栅13并回刻到需要的厚度后，还包括：去除剩余的氮化硅硬掩膜40和氧化硅侧墙9，对第一离子掺杂区6进行源漏注入形成源漏区域60，以及在半导体衬底1上方沉积氧化层14，以最终形成如图12所示的垂直结构浮栅闪存。
本实施例的垂直结构浮栅闪存的制造方法从工艺整合的角度考量，优化工艺顺序，通过将水平结构的浮栅闪存制造为垂直结构的浮栅闪存，有效提高了浮栅闪存的存储密度，且不会导致短沟道效应和漏源击穿电压变低。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
Claims (12)
1.一种垂直结构浮栅闪存，包括半导体衬底和设置于所述半导体衬底上的外延层，其特征在于，所述外延层中设置有多个垂直沟道闪存结构，每个所述垂直沟道闪存结构包括：
沟槽；
多对源极区和漏极区，以垂直分布的方式设置于所述沟槽侧壁的所述外延层中，每对所述源极区和漏极区之间形成所述垂直沟道；
隧穿氧化层，设置于所述沟槽内侧壁；
多个浮栅，设置于所述隧穿氧化层侧面，且所述隧穿氧化层的相对的侧面中，每个所述侧面分别设置有两个浮栅，所述隧穿氧化层将所述浮栅和所述垂直沟道分隔开；
隔离氧化层，设置于所述沟槽底部以及每两个所述浮栅之间；
控制栅，填充在所述沟槽中且位于所述浮栅侧面；以及
隔离层，设置于所述控制栅与所述浮栅之间。
2.如权利要求1所述的垂直结构浮栅闪存，其特征在于，所述半导体衬底为P型硅衬底，所述外延层为P型外延层，所述源极区为N型离子掺杂源极区，且所述漏极区为N型离子掺杂漏极区；或者所述半导体衬底为N型硅衬底，所述外延层为N型外延层，所述源极区为P型离子掺杂源极区，且所述漏极区为P型离子掺杂漏极区。
3.一种垂直结构浮栅闪存的制造方法，其特征在于，包括：
步骤S1，提供一半导体衬底，在所述半导体衬底的表面上形成ONO堆叠层，所述ONO堆叠层包括底层氧化硅层、多层交替的中间氮化硅层和中间氧化硅层以及顶层氮化硅层；
步骤S2，蚀刻所述ONO堆叠层，以在所述ONO堆叠层中形成多个将所述半导体衬底暴露的第一沟槽；
步骤S3，在所述多个第一沟槽中生长外延层，使得所述外延层与剩余的所述ONO堆叠层齐平；
步骤S4，在所述外延层的上表面及部分剩余的所述ONO堆叠层的上表面形成氮化硅硬掩膜后，蚀刻剩余的所述ONO堆叠层，以在剩余的所述ONO堆叠层中形成多个将剩余的所述底层氧化硅层暴露的第二沟槽；
步骤S5，去除位于所述第二沟槽侧面剩余的所述中间氧化硅层后，于所述第二沟槽侧面暴露的外延层表面向内扩散形成第一离子掺杂区；
步骤S6，去除所述第二沟槽侧面剩余的所述中间氮化硅层后，于所述第二沟槽侧壁沉积隧穿氧化层，并于所述第二沟槽中沉积形成多个浮栅，每两个浮栅之间沉积隔离氧化层进行隔离；
步骤S7，在所述氮化硅硬掩膜的侧壁形成氧化硅侧墙后，以所述氮化硅硬掩膜和所述氧化硅侧墙为掩膜蚀刻所述浮栅和所述隔离氧化层，以形成将所述浮栅分隔的第三沟槽；
步骤S8，在所述第三沟槽的底部和侧壁沉积形成隔离层，并在所述隔离层表面沉积控制栅填充所述第三沟槽，以形成所述垂直结构闪存。
4.如权利要求3所述的制造方法，其特征在于，在所述步骤S1中，所述形成ONO堆叠层的步骤包括：
在所述半导体衬底的表面上沉积所述底层氧化硅层，并在所述底层氧化硅层上交替沉积中间氮化硅层和中间氧化硅层；以及
沉积顶层氮化硅层，以形成所述ONO堆叠层；
其中，所述ONO堆叠层的层数与所述垂直结构浮栅闪存的待存储位数一致。
5.如权利要求3所述的制造方法，其特征在于，在所述步骤S2中，所述形成第一沟槽的步骤包括：
涂覆光刻胶以在所述ONO堆叠层上定义出待蚀刻的第一沟槽图形；
干法蚀刻未被所述光刻胶覆盖的区域，所述干法蚀刻停止在所述半导体衬底表面。
6.如权利要求3所述的制造方法，其特征在于，在所述步骤S3中，所述生长外延层的步骤包括：
利用选择性外延工艺，在暴露的所述半导体衬底上向上生长形成所述外延层。
7.如权利要求3所述的制造方法，其特征在于，在所述步骤S4中，所述形成第二沟槽的步骤包括：
在所述氮化硅硬掩膜上方涂覆光刻胶，以在剩余的所述ONO堆叠层上定义出待蚀刻的第二沟槽图形；
干法蚀刻未被所述光刻胶覆盖的区域，所述干法蚀刻停止在剩余的所述底层氧化硅层表面。
8.如权利要求3所述的制造方法，其特征在于，在所述步骤S5中，采用湿法蚀刻的方式去除剩余的所述中间氧化硅层。
9.如权利要求3所述的制造方法，其特征在于，所述半导体衬底为P型硅衬底，所述外延层为P型外延层，所述第一离子为N型离子；或者
所述半导体衬底为N型硅衬底，所述外延层为N型外延层，所述第一离子为P型离子。
10.如权利要求3所述的制造方法，其特征在于，在所述步骤S6中，所述浮栅形成在位于两个所述第一离子掺杂区之间的所述第二沟槽中的位置，且所述浮栅与所述第一离子掺杂区间形成的垂直沟道之间通过所述隧穿氧化层隔离。
11.如权利要求3所述的制造方法，其特征在于，在所述步骤S7中，所述氧化硅侧墙覆盖所述隧穿氧化层的上表面以及部分所述浮栅的上表面，以在所述浮栅中间预留出待蚀刻区域。
12.如权利要求3所述的制造方法，其特征在于，在所述步骤S8中，所述沉积控制栅后，还包括：
去除所述氮化硅硬掩膜和所述氧化硅侧墙，对所述第一离子掺杂区进行源漏注入；以及
在所述半导体衬底上方沉积氧化层。
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