CN109742082B - 存储器及其形成方法 - Google Patents

Abstract

本发明涉及一种存储器及其形成方法，所述存储器的形成方法包括：提供衬底，在所述衬底表面形成堆叠结构，所述堆叠结构包括交替堆叠的绝缘层和牺牲层，所述绝缘层的厚度自衬底表面向上逐渐变大；刻蚀所述堆叠结构至衬底表面，形成贯穿所述堆叠结构的栅线隔槽；采用湿法刻蚀工艺，沿所述栅线隔槽，去除所述牺牲层，在去除所述牺牲层的过程中，所述湿法刻蚀工艺对所述绝缘层的刻蚀量自衬底表面向上逐渐增大，所述绝缘层厚度的变化用于抵消对所述绝缘层的刻蚀量的变化。所述方法形成的存储器的绝缘层厚度均匀，有利于提高产品良率。

Description

存储器及其形成方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种存储器及其形成方法。

背景技术

近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。

在形成3D NAND存储器的过程中，需要在衬底表面形成牺牲层与绝缘层堆叠而成的堆叠结构，然后形成贯穿所述堆叠结构的栅线隔槽之后，沿栅线隔槽去除所述牺牲层，形成控制栅极。

现有技术中，通常采用湿法刻蚀工艺去除所述牺牲层，但是现有技术在去除所述牺牲层后，往往发现，所述绝缘层的厚度自上至下逐渐变大，最终使得在相邻绝缘层之间形成的控制栅极层的厚度自上之下逐渐变小，使得各个存储单元的控制栅极之间的电阻等电性参数发生变化，进而影响整个存储器的性能。

如何避免去除牺牲层后，绝缘层厚度不均匀的问题，是目前亟待解决的问题。

发明内容

本发明所要解决的技术问题是，提供一种存储器及其形成方法，使得存储器各存储单元之间的绝缘层厚度均匀。

本发明提供一种存储器的形成方法，包括：提供衬底，在所述衬底表面形成堆叠结构，所述堆叠结构包括交替堆叠的绝缘层和牺牲层，所述绝缘层的厚度自衬底表面向上逐渐变大；刻蚀所述堆叠结构至衬底表面，形成贯穿所述堆叠结构的栅线隔槽；采用湿法刻蚀工艺，沿所述栅线隔槽，去除所述牺牲层，在去除所述牺牲层的过程中，所述湿法刻蚀工艺对所述绝缘层的刻蚀量自衬底表面向上逐渐增大，所述绝缘层厚度的变化用于抵消对所述绝缘层的刻蚀量的变化。

可选的，所述堆叠结构包括若干子堆叠层，所述子堆叠层包括相邻堆叠的一层绝缘层和一层牺牲层；各子堆叠层的厚度一致。

可选的，自衬底表面向上，各绝缘层的厚度依次增大。

可选的，自衬底表面向上，若干相邻绝缘层为一绝缘层组，同一绝缘层组内的绝缘层厚度一致；相邻绝缘层组的绝缘层厚度依次增大。

可选的，所述堆叠结构包括至少两个子堆叠结构，相邻子堆叠结构之间具有衔接层，所述衔接层的厚度大于绝缘层厚度。

可选的，将衬底浸没于盛有刻蚀溶液的刻蚀槽内进行所述湿法刻蚀。

可选的，去除所述牺牲层之后，在相邻绝缘层之间形成控制栅层。

可选的，还包括：形成所述控制栅层之后，形成覆盖所述栅线隔槽侧壁的控制栅层与绝缘层的隔离层，以及填充满所述栅线隔槽的共源极接触部。

可选的，还包括：在形成所述栅线隔槽之前，形成贯穿所述堆叠结构的沟道孔结构。

可选的，所述存储器为3D NAND存储器。

本发明的技术方案还提供这一种存储器，包括：衬底，位于所述衬底表面的存储堆叠结构，所述存储堆叠结构包括自衬底表面交替堆叠的绝缘层和控制栅层，各绝缘层与衬底之间的距离与绝缘层的厚度分布无关。

可选的，各绝缘层厚度一致。

可选的，所述存储堆叠结构包括若干子堆叠层，所述子堆叠层包括相邻的一层绝缘层和一层控制栅层；各子堆叠层的厚度一致。

可选的，所述存储堆叠结构包括至少两个子堆叠结构，相邻子堆叠结构之间具有衔接层，所述衔接层的厚度大于绝缘层厚度。

可选的，所述衬底上形成有贯穿所述存储堆叠结构的沟道孔结构以及贯穿所述存储堆叠结构的共源极接触部。

可选的，所述存储器为3D NAND存储器。

本发明的存储器的形成方法中，形成堆叠结构时，堆叠结构中的绝缘层的厚度自上至下逐渐变小，与湿法刻蚀去除牺牲层过程中，对不同位置处的绝缘层的刻蚀量变化相抵消，使得最终去除牺牲层之后，绝缘层的厚度均匀。提高了存储器形成过程中，绝缘层损失的工艺窗口，提高产品的良率。且在相邻绝缘层之间形成的控制栅层的厚度一致，使得各控制栅层电学性能一致。

本发明的存储器的存储堆叠结构中各绝缘层的厚度与距离衬底的距离无关，具有均匀的厚度，使得相邻绝缘层之间的控制栅层的厚度均匀，提高存储器的性能。

附图说明

图1至图6为本发明的具体实施方式中存储器的形成过程的结构示意图。

具体实施方式

如背景技术中所述，现有技术在去除牺牲层之后，容易发生绝缘层厚度不均匀的问题。

研究发现，由于衬底表面堆叠结构的厚度较大，导致去除牺牲层前形成的栅线隔槽深度较大。虽然湿法刻蚀过程中，刻蚀溶液对牺牲层具有较高的刻蚀选择性，但是对于绝缘层也会造成一定程度的刻蚀。湿法刻蚀的过程中，靠近栅线隔槽顶部位置处，刻蚀溶液交换速率大于靠近栅线隔槽底部位置处的刻蚀溶液的交换速率，导致随着刻蚀过程的进行，栅线隔槽内的刻蚀溶液中硅浓度自堆叠结构顶部向下，逐渐增大，使得栅线隔槽顶部位置处对绝缘层的刻蚀速率高于底部位置处的刻蚀速率，使得去除牺牲层之后，所述绝缘层的厚度自上至下逐渐变大，那么相邻绝缘层之间的间距自上至下至下逐渐变小，导致后续在相邻绝缘层之间的控制栅层厚度不均匀。需要通对湿法刻蚀过程的调整、刻蚀溶液的更换等方式来刻蚀后绝缘层厚度的差异，使得湿法刻蚀过程中，绝缘层的被刻蚀量的窗口较小，工艺控制难度较大，且随着堆叠结构厚度增大，将更难实现。

为解决上述问题，本发明的具体实施方式中，通过形成自衬底向上厚度逐渐增大的绝缘层，来补偿湿法刻蚀过程中，刻蚀溶液在不同位置处对绝缘层的刻蚀量差异，让刻蚀后的绝缘层的厚度自上至下保持一致，从而增大湿法刻蚀工艺中，绝缘层厚度损失的工艺窗口，提高存储器的良率。

下面结合附图对本发明提供的存储器及其形成方法的具体实施方式做详细说明。在以下的具体实施方式中，所述存储器为3D NAND存储器。

请参考图1，提供衬底100，在所述衬底表面形成堆叠结构110，所述堆叠结构包括交替堆叠的绝缘层111和牺牲层112，所述绝缘层111的厚度自衬底100表面向上逐渐变大。

所述衬底100可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI或GOI等；根据器件的实际需求，可以选择合适的半导体材料作为所述衬底100，在此不作限定。该具体实施方式中，所述衬底100为单晶硅晶圆。所述衬底100还是包括半导体基底及位于半导体基底表面的氧化层。

所述绝缘层111的材料为氧化硅，所述牺牲层112的材料为氮化硅；在其他具体实施方式中，所述绝缘层111和牺牲层112还可以采用其他合适的材料。

可以采用化学气相沉积工艺、原子层沉积工艺等交替沉积所述绝缘层111和牺牲层112。该具体实施方式中，为了对所述绝缘层111和牺牲层112的厚度进行准确控制，采用原子层沉积工艺形成所述绝缘层111和牺牲层112，通过沉积工艺的各项参数，调整各绝缘层111以及各牺牲层112的厚度。

自衬底100表面向上，绝缘层111的厚度逐渐增大，以至少抵消部分后续刻蚀牺牲层112的过程中，对不同位置处绝缘层111的刻蚀量的变化。所述绝缘层111的厚度可以以一固定的步进值进行变化，或者相邻绝缘层111之间的厚度差按照一定规律变化，例如线性或非线性变化。较佳的，可以根据现有工艺过程中，在去除牺牲层的湿法刻蚀过程中对距离衬底不同距离处的绝缘层的刻蚀量的变化规律，来设定本发明具体实施方式中，绝缘层111的厚度的变化规律，使得所述绝缘层111厚度的变化能够最大程度抵消对所述绝缘层111的刻蚀量的变化。

在该具体实施方式中，绝缘层111的厚度逐层变大。

在其他具体实施方式中，若干相邻的绝缘层111为一绝缘层组，同一绝缘层组内的绝缘层111厚度一致；相邻绝缘层组111之间，绝缘层厚度增大。例如以2～5层绝缘层为一组，自衬底100表面起第1至3层的绝缘层111均具有第一厚度；第4至6层的绝缘层111均具有第二厚度，第二厚度大于第一厚度；第7至9层的绝缘层111均具有第三厚度，第三厚度大于第二厚度，以此类推。不同组的厚度之间的变化量可以固定，也可以按照一定规律变化。

进一步的，所述堆叠结构110包括若干子堆叠层，所述子堆叠层包括相邻堆叠的一层绝缘层111和一层牺牲层112；各子堆叠层的厚度一致，均为h。从而使得所述牺牲层112的厚度自衬底100表面向上逐渐变小。后续刻蚀去除所述牺牲层112之后，绝缘层111的厚度均匀，使得相邻绝缘层111之间的间距均匀，从而后续在绝缘层111之间形成的控制栅层的厚度也均匀。

所述堆叠结构110内还形成有贯穿所述堆叠结构110至衬底100的沟道孔结构，所述沟道孔结构包括位于底部的衬底100表面的半导体外延层120，覆盖沟道孔侧壁表面的功能侧墙121以及填充所述沟道孔的沟道介质层122。所述功能侧墙121包括由外之内依次设置的电荷阻挡层、电荷捕获层、电荷隧穿层以及沟道层。

请参考图2，在本发明的另一具体实施方式中，衬底表面的堆叠结构包括至少两个子堆叠结构，相邻子堆叠结构之间具有衔接层，所述衔接层与牺牲层相邻，所述衔接层的厚度大于绝缘层厚度。该具体实施方式中，所述堆叠结构包括子堆叠结构110b和子堆叠结构110a，之间通过衔接层113衔接。图2中，各子堆叠结构内仅示出了若干层绝缘层111和牺牲层112作为示例，在实际产品结构中，各子堆叠结构内可以包括32层、64层或128层。通过设置所述衔接层113，能够提高堆叠结构的整体高度，提高存储器的存储密度。所述衔接层113的材料与绝缘层111的材料一致，位于两层牺牲层112之间。由于所述衔接层113起到上下子堆叠结构之间的衔接作用，所述衔接层113的厚度较大，大于所有绝缘层111的厚度。所述衔接层113两侧的子堆叠结构110b和子堆叠结构110a内的绝缘层111的厚度自上至下依次降低，所述衔接层113的厚度无需符合所述绝缘层111的厚度变化规律。

请参考图3，在图1的基础上，刻蚀所述堆叠结构110至衬底100表面，形成贯穿所述堆叠结构110的栅线隔槽200。

所述栅线隔槽200底部暴露出衬底100表面，形成所述栅线隔槽200之后，对所述栅线隔槽200底部进行离子注入，形成共源极掺杂区201。

请参考图4，采用湿法刻蚀工艺，沿所述栅线隔槽200，去除所述牺牲层112(请参考图3)，在去除所述牺牲层112的过程中，所述湿法刻蚀工艺对所述绝缘层111(请参考图3)的刻蚀量自衬底100表面向上逐渐增大，不同绝缘层111的厚度的变化用于抵消对所述绝缘层111的刻蚀量的变化。

具体的，所述湿法刻蚀工艺过程中，将形成有堆叠结构110的衬底100浸没于盛有刻蚀溶液的刻蚀槽内进行所述湿法刻蚀。该具体实施方式中，所述牺牲层112的材料为氮化硅，所述刻蚀槽内的刻蚀溶液为磷酸溶液。刻蚀溶液进入所述栅线隔槽200后，对牺牲层112进行刻蚀，使得刻蚀溶液中硅离子浓度增大。所述刻蚀溶液在刻蚀牺牲层112的过程中，对绝缘层111也会进行刻蚀，且对所述绝缘层111的刻蚀速率与溶液中硅离子浓度成反比。随着刻蚀过程的进行，刻蚀溶液中硅离子浓度会逐渐增大。由于所述栅线隔槽200的深度较大，栅线隔槽200顶部的溶液交换速率较大，使得顶部的刻蚀溶液中硅离子浓度保持较低，对绝缘层111的刻蚀速率较大；而所述栅线隔槽200底部处，刻蚀溶液交换的速率较低，从而使得栅线隔槽200底部处硅离子浓度较大，对绝缘层111的刻蚀速率较小。

所述湿法刻蚀过程中，对不同位置处绝缘层111的刻蚀速率的变化与绝缘层111不同位置处的厚度变化相抵消。具体的，对靠近顶部的绝缘层111的厚度较大，同时湿法刻蚀过程中，对靠近顶部绝缘层111的刻蚀量较大；而靠近底部的绝缘层111厚度较小，同时湿法刻蚀过程中，对靠近底部的绝缘层111的刻蚀速率也较低；使得刻蚀后的绝缘层111a的厚度一致或接近。

去除所述牺牲层112之后，在所述绝缘层111a之间形成开口301。由于所述绝缘层111a的厚度均匀，所述开口301的宽度均匀。

请参考图5，去除所述牺牲层112之后，在相邻绝缘层111a之间的开口301(请参考图4)内形成控制栅层400。

所述控制栅层400包括覆盖所述开口301内壁表面的栅介质层401以及填充所述开口301的控制栅极402。所述控制栅层400的厚度一致，使得各控制栅层400的电学性能一致。

请参考图6，形成所述控制栅层400之后，形成覆盖所述栅线隔槽200(请参考图5)侧壁的控制栅层400与绝缘层111a的隔离层501，以及填充满所述栅线隔槽200的共源极接触部502。所述隔离层501作为所述共源极接触部502与所述控制栅层400之间的隔离结构。

上述具体实施方式中的存储器的形成方法，形成堆叠结构时，形成的所述绝缘层的厚度自上至下逐渐变小，与湿法刻蚀去除牺牲层过程中，对不同位置处的绝缘层的刻蚀量变化相抵消，使得最终去除牺牲层之后，绝缘层的厚度均匀。提高了存储器形成过程中，绝缘层损失的工艺窗口，提高产品的良率。且在相邻绝缘层之间形成的控制栅层的厚度一致，使得各控制栅层电学性能一致。

本发明的具体实施方式还提供一种存储器。

请参考图6，为本发明一具体实施方式的存储器的结构示意图。

所述存储器包括衬底100，位于所述衬底表面的存储堆叠结构，所述存储堆叠结构包括自衬底100表面交替堆叠的绝缘层111a和控制栅层400，各绝缘层111a与衬底100之间的距离与绝缘层111a的厚度分布无关。该具体实施方式中，所述存储器为3D NAND存储器。

各绝缘层111a的厚度一致或接近，基本呈均匀分布。

所述存储堆叠结构包括若干子堆叠层，所述子堆叠层包括相邻的一层绝缘111a层和一层控制栅层400；各子堆叠层的厚度一致，使得各相邻绝缘层111a之间的控制栅层400的厚度也一致，从而使得各控制栅层400的电学性能一致。

在其他具体实施方式中，所述存储堆叠结构包括至少两个子堆叠结构，相邻子堆叠结构之间具有衔接层，所述衔接层与控制栅层400相邻，所述衔接层的厚度大于绝缘层111a厚度。通过设置所述衔接层，能够提高存储堆叠结构的整体高度，提高存储器的存储密度。

所述存储堆叠结构内还形成有贯穿所述存储堆叠结构至衬底100的沟道孔结构，所述沟道孔结构包括位于底部的衬底100表面的半导体外延层120，覆盖沟道孔侧壁表面的功能侧墙121以及填充所述沟道孔的沟道介质层122。所述功能侧墙121包括由外之内依次设置的电荷阻挡层、电荷捕获层、电荷隧穿层以及沟道层。

所述衬底100上还形成有贯穿所述存储堆叠结构的共源极接触部502，所述共源极接触部502与存储堆叠结构侧壁之间具有隔离层501。所述共源极接触部502底部的衬底100内形成有共源极掺杂区201。

上述存储器的存储堆叠结构各绝缘层的厚度与距离衬底的距离无关，具有均匀的厚度，使得相邻绝缘层之间的控制栅层的厚度均匀，提高存储器的性能。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (16)

1.一种存储器的形成方法，其特征在于，包括：

提供衬底，在所述衬底表面形成堆叠结构，所述堆叠结构包括交替堆叠的绝缘层和牺牲层，所述绝缘层的厚度自衬底表面向上逐渐变大；

刻蚀所述堆叠结构至衬底表面，形成贯穿所述堆叠结构的栅线隔槽；

采用湿法刻蚀工艺，沿所述栅线隔槽，去除所述牺牲层，在去除所述牺牲层的过程中，所述湿法刻蚀工艺对所述绝缘层的刻蚀量自衬底表面向上逐渐增大，所述绝缘层厚度的变化用于抵消对所述绝缘层的刻蚀量的变化。

2.根据权利要求1所述的存储器的形成方法，其特征在于，所述堆叠结构包括若干子堆叠层，所述子堆叠层包括相邻堆叠的一层绝缘层和一层牺牲层；各子堆叠层的厚度一致。

3.根据权利要求1所述的存储器的形成方法，其特征在于，自衬底表面向上，各绝缘层的厚度依次增大。

4.根据权利要求1所述的存储器的形成方法，其特征在于，自衬底表面向上，若干相邻绝缘层为一绝缘层组，同一绝缘层组内的绝缘层厚度一致；相邻绝缘层组的绝缘层厚度依次增大。

5.根据权利要求1所述的存储器的形成方法，其特征在于，所述堆叠结构包括至少两个子堆叠结构，相邻子堆叠结构之间具有衔接层，所述衔接层的厚度大于绝缘层厚度。

6.根据权利要求1所述的存储器的形成方法，其特征在于，将衬底浸没于盛有刻蚀溶液的刻蚀槽内进行所述湿法刻蚀。

7.根据权利要求1所述的存储器的形成方法，其特征在于，去除所述牺牲层之后，在相邻绝缘层之间形成控制栅层。

8.根据权利要求7所述的存储器的形成方法，其特征在于，还包括：

形成所述控制栅层之后，形成覆盖所述栅线隔槽侧壁的控制栅层与绝缘层的隔离层，以及填充满所述栅线隔槽的共源极接触部。

9.根据权利要求1所述的存储器的形成方法，其特征在于，还包括：

在形成所述栅线隔槽之前，形成贯穿所述堆叠结构的沟道孔结构。

10.根据权利要求1所述的存储器的形成方法，其特征在于，所述存储器为3D NAND存储器。

11.一种存储器，采用权利要求1-9任意一项所述的形成方法制备，其特征在于，所述存储器包括：

衬底，位于所述衬底表面的存储堆叠结构，所述存储堆叠结构包括自衬底表面交替堆叠的绝缘层和控制栅层，各绝缘层与衬底之间的距离与绝缘层的厚度分布无关。

12.根据权利要求11所述的存储器，其特征在于，各绝缘层厚度一致。

13.根据权利要求11所述的存储器，其特征在于，所述存储堆叠结构包括若干子堆叠层，所述子堆叠层包括相邻的一层绝缘层和一层控制栅层；各子堆叠层的厚度一致。

14.根据权利要求11所述的存储器，其特征在于，所述存储堆叠结构包括至少两个子堆叠结构，相邻子堆叠结构之间具有衔接层，所述衔接层的厚度大于绝缘层厚度。

15.根据权利要求11所述的存储器，其特征在于，所述衬底上形成有贯穿所述存储堆叠结构的沟道孔结构以及贯穿所述存储堆叠结构的共源极接触部。

16.根据权利要求11所述的存储器，其特征在于，所述存储器为3D NAND存储器。

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