JP2019041056A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】積層体の積層方向に延びる半導体ボディとコンタクトする基板の凸部の高さのばらつきを抑えることが可能な半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、複数の柱状の凸部と、凸部の下方に形成されたボイドとを含む基板と、基板上に設けられ、絶縁体を介して積層された複数の電極層を有する積層体と、積層体内を積層体の積層方向に延び、凸部に接する半導体ボディと、を備えている。凸部の上端は、複数の電極層のうちの最下層の電極層と、下から２層目の電極層との間の高さに位置する。【選択図】図４

Description

実施形態は、半導体装置及びその製造方法に関する。
３次元メモリデバイスの製造方法として、複数のホールを形成し、そのホールの底面から半導体材料をエピタキシャル成長させる方法が提案されている。複数のホールのアスペクト比が高くなると、複数のホール間で深さがばらつきやすくなる。この深さのばらつきは、ホール底面から成長した半導体材料の上面高さのばらつきにつながり、デバイス特性や歩留まりに影響し得る。
米国特許第９０６４７３６号明細書 米国特許第９６５３４７２号明細書
実施形態は、積層体の積層方向に延びる半導体ボディとコンタクトする基板の凸部の高さのばらつきを抑えることが可能な半導体装置及びその製造方法を提供する。
実施形態によれば、半導体装置は、複数の柱状の凸部と、前記凸部の下方に形成されたボイドとを含む基板と、前記基板上に設けられ、絶縁体を介して積層された複数の電極層を有する積層体と、前記積層体内を前記積層体の積層方向に延び、前記凸部に接する半導体ボディと、を備えている。前記凸部の上端は、前記複数の電極層のうちの最下層の電極層と、下から２層目の電極層との間の高さに位置する。
実施形態の半導体装置の模式斜視図。 実施形態の半導体装置の模式平面図。 図２におけるＡ−Ａ’断面図。 図３における一部分の拡大図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の一部分の模式拡大断面図。 実施形態の半導体装置の一部分の模式拡大断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
実施形態では、半導体装置として、例えば、３次元構造のメモリセルアレイを有する半導体記憶装置を説明する。
図１は、実施形態のメモリセルアレイ１の模式斜視図である。
図２は、メモリセルアレイ１の模式平面図である。
図３は、図２におけるＡ−Ａ’断面図である。
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。
メモリセルアレイ１は、基板１０と、基板１０上に設けられた積層体１００と、複数の柱状部ＣＬと、複数の分離部６０と、積層体１００の上方に設けられた上層配線とを有する。図１には、上層配線として、例えばビット線ＢＬとソース線ＳＬを示す。
柱状部ＣＬは、積層体１００内を積層体１００の積層方向（Ｚ方向）に延びる略円柱状に形成されている。分離部６０は、基板１０上でＺ方向およびＸ方向に広がり、積層体１００をＹ方向に複数のブロック（またはフィンガー）２００に分離している。
複数の柱状部ＣＬは、例えば千鳥配列されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配列されていてもよい。
複数のビット線ＢＬが積層体１００の上方に設けられている。複数のビット線ＢＬは、Ｙ方向に延びる例えば金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。
柱状部ＣＬの後述する半導体ボディ２０の上端は、図１に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続されている。
図３に示すように、基板１０は複数の凸部１０ｂを有する。凸部１０ｂも含めた基板１０は、半導体基板であり、例えばシリコンを主に含むシリコン基板である。
凸部１０ｂは、基板１０の上面１０ａよりも上方に突出している。柱状の凸部１０ｂが、柱状部ＣＬの下に設けられている。複数の柱状部ＣＬに対応して、複数の凸部１０ｂが設けられている。
後述するように、凸部１０ｂは、基板１０に形成されたメモリホールＭＨにエピタキシャル成長されたシリコン結晶層である。
積層体１００は、基板１０の上面１０ａ上に設けられている。積層体１００は、複数の電極層７０を有する。複数の電極層７０が、絶縁層（絶縁体）７２を介して、基板１０の上面１０ａに対して垂直な方向（Ｚ方向）に積層されている。電極層７０は、金属層であり、例えばタングステン層またはモリブデン層である。絶縁層４１が、基板１０の上面１０ａと、最下層の電極層７０との間に設けられている。
図４（ｂ）は、図３における凸部１０ｂが設けられた部分の拡大図である。
図４（ａ）は、積層体１００において図４（ｂ）の部分よりも上方の一部分の拡大図である。
図４（ｂ）に示すように、凸部１０ｂの上端は、最下層の電極層７０と、下から２層目の電極層７０との間の高さに位置する。
最下層の電極層７０は、基板１０の上面１０ａよりも上で、柱状の凸部１０ｂの側面を囲んでいる。最下層の電極層７０は、柱状部ＣＬの下端よりも下方の高さに位置する。
絶縁膜４２が、凸部１０ｂの側面と、最下層の電極層７０との間に設けられている。凸部１０ｂの側面は、最下層の絶縁層７２、絶縁膜４２、および絶縁層４１によって覆われている。
最下層の電極層７０と、下から２層目の電極層７０との間の距離は、他の電極層７０間の距離よりも大きい。最下層の絶縁層７２の厚さは、他の絶縁層７２の厚さよりも厚い。
柱状部ＣＬは、メモリ膜３０と、半導体ボディ２０と、絶縁性のコア膜５０とを有する。半導体ボディ２０、メモリ膜３０、およびコア膜５０は、凸部１０ｂの上で、積層体１００の積層方向に延びている。
半導体ボディ２０はパイプ状に形成され、その内側にコア膜５０が設けられている。メモリ膜３０は、最下層の電極層７０よりも上の電極層７０と、半導体ボディ２０との間に設けられ、半導体ボディ２０の周囲を囲んでいる。
半導体ボディ２０はシリコン膜であり、半導体ボディ２０の下端部は凸部１０ｂに接している。半導体ボディ２０の上端部は、図１に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続している。
メモリ膜３０は、トンネル絶縁膜３１と、電荷蓄積膜（電荷蓄積部）３２と、ブロック絶縁膜３３とを含む積層膜である。
最下層の電極層７０よりも上の電極層７０と、半導体ボディ２０との間に、電極層７０側から順に、ブロック絶縁膜３３、電荷蓄積膜３２、およびトンネル絶縁膜３１が設けられている。
半導体ボディ２０、メモリ膜３０、および電極層７０は、メモリセルＭＣを構成する。図４（ａ）に示すように、メモリセルＭＣは、半導体ボディ２０の周囲を、メモリ膜３０を介して、電極層７０が囲んだ縦型トランジスタ構造を有する。
その縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０はチャネルとして機能し、電極層７０はコントロールゲートとして機能する。電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。または、電荷蓄積膜３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。
ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷が電極層７０へ放出されるのを防止する。また、ブロック絶縁膜３３は、電極層７０から柱状部ＣＬへの電子のバックトンネリングを防止する。
ブロック絶縁膜３３は、例えばシリコン酸化膜を含む。または、電荷蓄積膜３２と電極層７０との間に、シリコン酸化膜と、シリコン酸化膜よりも誘電率の高い金属酸化膜との積層膜をブロック絶縁膜として設けてもよい。
図１に示すように、ドレイン側選択トランジスタＳＴＤが積層体１００の上層部に設けられ、ソース側選択トランジスタＳＴＳが積層体１００の下層部に設けられている。
複数のメモリセルＭＣが、ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間に設けられている。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、柱状部ＣＬの半導体ボディ２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、ＸＹ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
次に、分離部６０について説明する。
図３に示すように、分離部６０は、配線部ＬＩと絶縁膜６１を有する。配線部ＬＩは、図１においてＸ方向およびＺ方向に広がり、例えば金属を含む膜である。絶縁膜６１は、配線部ＬＩの側面に設けられている。絶縁膜６１は、積層体１００と配線部ＬＩとの間に設けられている。
図３に示すように、基板１０の表面に複数の半導体領域１０ｃが形成されている。配線部ＬＩの下端は半導体領域１０ｃに接している。複数の配線部ＬＩに対応して複数の半導体領域１０ｃが設けられている。半導体領域１０ｃは、例えばＮ型シリコン領域である。配線部ＬＩの上端は、図１に示すコンタクトＣｓを介してソース線ＳＬに接続されている。
読み出し動作時、配線部ＬＩから、半導体領域１０ｃ、基板１０の表面および凸部１０ｂを通じて半導体ボディ２０に電子が供給される。
最下層の電極層７０はボトムトランジスタのコントロールゲートとして機能し、図４（ｂ）に示す絶縁層４１および絶縁膜４２はボトムトランジスタのゲート絶縁膜として機能する。ボトムトランジスタは、凸部１０ｂの周囲を、絶縁膜４２を介して、最下層の電極層７０が囲んだ構造を有する。また、最下層の電極層７０は、絶縁層４１を介して、基板１０の上面１０ａに対向している。
前述したソース側選択トランジスタＳＴＳは、少なくともそのボトムトランジスタを有する。または、ソース側選択トランジスタＳＴＳは、最下層の電極層７０も含めた下から複数層の電極層７０をコントロールゲートとする複数のトランジスタを含むこともある。
最下層の電極層７０に与える電位制御により、基板１０の上面１０ａ付近、および凸部１０ｂの側面付近に反転層（Ｎチャネル）を誘起し、半導体領域１０ｃと半導体ボディ２０の下端との間に電流を流すことができる。
図４（ｂ）に示すように、基板１０中において凸部１０ｂの下方にボイドｖが形成されている。ボイドｖは、基板１０の上面１０ａよりも下方に位置し、凸部１０ｂ中には形成されていない。
基板１０中において、ボイドｖの下方に高不純物濃度領域８１が形成されている。図４（ｂ）に示す例では、領域８１は例えば塩素（Ｃｌ）を含む。領域８１の塩素濃度は、基板１０中におけるボイドｖよりも上方の領域の塩素濃度、および凸部１０ｂの塩素濃度よりも高い。
次に、図５〜図１３を参照して、実施形態の半導体装置の製造方法について説明する。
図５に示すように、絶縁層４１が基板１０の上面１０ａに形成され、その絶縁層４１の上に、第１層として犠牲層７１と、第２層として絶縁層７２とが交互に積層される。犠牲層７１と絶縁層７２とを交互に積層する工程が繰り返され、基板１０上に複数の犠牲層７１と複数の絶縁層７２が形成される。例えば、犠牲層７１はシリコン窒化層であり、絶縁層７２はシリコン酸化層である。
図６に示すように、例えば図示しないマスクを用いたＲＩＥ（reactive ion etching）で、積層体１００に複数のメモリホールＭＨを形成する。メモリホールＭＨは、積層体１００を貫通し、基板１０に達する。
図７（ａ）に示すように、メモリホールＭＨの底面は、基板１０の上面１０ａよりも深い位置にある。メモリホールＭＨにおける基板１０の上面１０ａよりも下方のボトム領域ＭＨＢの深さＤは、メモリホールＭＨの直径よりも大きい。ボトム領域ＭＨＢのアスペクト比は１より大きい。このボトム領域ＭＨＢのアスペクト比が１より大きくなるようにＲＩＥ時間を制御することで、複数のメモリホールＭＨを確実に基板１０に到達させることができる。
メモリホールＭＨのボトム領域ＭＨＢの側壁および底面に、基板１０が露出する。その基板１０の露出部から、基板１０と同じ半導体材料であるシリコン結晶をエピタキシャル成長させる。
メモリホールＭＨは、例えば塩素（Ｃｌ２）を含むガスを用いたＲＩＥで形成される。そのＲＩＥのとき、メモリホールＭＨの底面付近は、メモリホールＭＨの深さ方向に加速された塩素が打ち込まれることによってダメージを受け、シリコンの結晶配列が乱れる。そのメモリホールＭＨの底面付近に、塩素を含む領域８１が形成される。領域８１の塩素濃度は、ボトム領域ＭＨＢの側壁付近の塩素濃度よりも高い。
その領域８１は、ボトム領域ＭＨＢの底面からのシリコンの成長を阻害する成長阻害領域として機能する。したがって、シリコンはボトム領域ＭＨＢの底面よりも側壁から選択的に（優先的に）成長促進される。
ボトム領域ＭＨＢの底面からのシリコンの成長レートは、ボトム領域ＭＨＢの側壁からのシリコンの成長レートよりも遅い。または、シリコンの成長開始時における、ボトム領域ＭＨＢの底面から成長するシリコンのインキュベーションタイムは、ボトム領域ＭＨＢの側壁から成長するシリコンのインキュベーションタイムよりも長い。
このようにボトム領域ＭＨＢの側壁から選択的に（優先的に）成長させたシリコンによって、図７（ｂ）の過程を経て、図８（ａ）に示すように、メモリホールＭＨの下方領域に凸部１０ｂが形成される。
ボトム領域ＭＨＢの側壁から横方向に成長したシリコン同士は合体して、基板１０の上面１０ａよりも上方の位置でメモリホールＭＨを閉塞する。メモリホールＭＨを閉塞した後、さらにシリコンを成長させ、凸部１０ｂの上端が、最下層の犠牲層７１と、下から２層目の犠牲層７１との間の高さに位置するように制御する。
メモリホールＭＨの底面からの成長が阻害されることで、シリコン（凸部１０ｂ）は、メモリホールＭＨの底面付近にボイドｖを形成しつつ、メモリホールＭＨを閉塞する。
図８（ｂ）に示すように、複数のメモリホールＭＨに対応して複数の凸部１０ｂが形成され、それら複数の凸部１０ｂのうちの９０％以上の凸部１０ｂの下方にボイドｖが形成される。
実施形態によれば、凸部１０ｂの形成にとって、ボトム領域ＭＨＢの側壁からのシリコン成長を支配的にすることで、ＲＩＥによる複数のメモリホールＭＨの深さ（底面の位置）がばらついても、複数の凸部１０ｂ間で上端位置（上端高さ）のばらつきを抑えることが可能となる。
複数の凸部１０ｂの上端位置（上端高さ）の均一化は、複数の半導体ボディ２０間におけるセル電流のばらつき低減、凸部１０ｂを通じた電極層７０間リークを防ぎ、歩留まりを向上させる。
凸部１０ｂを形成した後、その凸部１０ｂの上のメモリホールＭＨ内に、図９（ａ）および図９（ｂ）に示すように、柱状部ＣＬが形成される。メモリ膜３０、半導体ボディ２０、およびコア膜５０が順にメモリホールＭＨ内に形成される。半導体ボディ２０の下端部は凸部１０ｂに接する。
柱状部ＣＬを形成した後、図１０に示すように、複数のスリットＳＴを積層体１００に形成する。スリットＳＴは、図示しないマスクを用いたＲＩＥ法により形成される。スリットＳＴは、積層体１００を貫通し、基板１０に達する。
基板１０においてスリットＳＴのボトムに露出する領域に、イオン注入法により不純物が打ち込まれ、半導体領域１０ｃが形成される。
次に、スリットＳＴを通じて供給されるエッチング液またはエッチングガスにより、犠牲層７１を除去する。例えば、燐酸を含むエッチング液を用いて、シリコン窒化層である犠牲層７１を除去する。
犠牲層７１が除去され、図１１および図１２（ａ）に示すように、上下で隣接する絶縁層７２の間に空隙７３が形成される。空隙７３は、絶縁層４１と最下層の絶縁層７２との間にも形成される。
複数の絶縁層７２は、複数の柱状部ＣＬの側面を囲むように、その側面に接している。複数の絶縁層７２は、このような複数の柱状部ＣＬとの物理的結合によって支えられ、空隙７３が保たれる。
図１２（ａ）に示すように、絶縁膜４１と最下層の絶縁層７２との間に形成された空隙７３に、凸部１０ｂの側面が露出する。その露出部に対して、例えば熱酸化法により、絶縁膜（シリコン酸化膜）を成長させる。図１２（ｂ）に示すように、絶縁膜４２が、凸部１０ｂの側面に形成される。
その後、空隙７３に、図１３に示すように電極層７０が形成される。例えば、ＣＶＤ（chemical vapor deposition）法により、電極層７０としてタングステン層またはモリブデン層が形成される。スリットＳＴを通じてソースガスが空隙７３に供給される。
電極層７０を形成した後、スリットＳＴ内に、図３に示す絶縁膜６１と配線部ＬＩを含む分離部６０が形成される。配線部ＬＩの下端部は、半導体領域１０ｃに接する。
図１４は、図４（ｂ）と同様の部分の模式断面図である。
基板１０中において凸部１０ｂの下方にボイドｖが形成されている。基板１０は厚さ方向に不純物濃度の分布をもち、前述したボトム領域ＭＨＢの底面付近に不純物濃度のピークがある。
すなわち、基板１０中において、ボイドｖの下方に高不純物濃度領域８２が形成されている。領域８２は不純物として例えば炭素（Ｃ）を含む。領域８２の炭素濃度は、例えば３×１０１９ｃｍ−３以上であり、基板１０中におけるボイドｖよりも上方の領域の炭素濃度、および凸部１０ｂの炭素濃度よりも高い。
または、領域８２は不純物として例えばリン（Ｐ）を含む。領域８２のリン濃度は、例えば３×１０１９ｃｍ−３以上であり、基板１０中におけるボイドｖよりも上方の領域のリン濃度、および凸部１０ｂのリン濃度よりも高い。または、不純物は酸素（Ｏ）、窒素（Ｎ）、弗素（Ｆ）であってもよい。これら酸素、窒素、弗素についても、領域８２の不純物濃度は、基板１０中におけるボイドｖよりも上方の領域の不純物濃度、および凸部１０ｂの不純物濃度よりも高い。
このような領域８２は、ボトム領域ＭＨＢの底面からのシリコンの成長を阻害する成長阻害領域として機能する。したがって、シリコンはボトム領域ＭＨＢの底面よりも側壁から選択的に（優先的に）成長促進される。ボトム領域ＭＨＢの側壁から選択的に（優先的に）成長させたシリコンによって、メモリホールＭＨの下方領域に凸部１０ｂが形成される。
メモリホールＭＨの底面からの成長が阻害されることで、シリコン（凸部１０ｂ）は、メモリホールＭＨの底面付近にボイドｖを形成しつつ、メモリホールＭＨを閉塞する。
図１４に示す例においても、凸部１０ｂの形成にとって、ボトム領域ＭＨＢの側壁からのシリコン成長を支配的にすることで、ＲＩＥによる複数のメモリホールＭＨの深さ（底面の位置）がばらついても、複数の凸部１０ｂ間で上端位置（上端高さ）のばらつきを抑えることが可能となる。
図１５は、図４（ｂ）と同様の部分の模式断面図である。
基板１０中において凸部１０ｂの下方にボイドｖが形成されている。そして、基板１０中におけるボイドｖの下方に、基板１０とは異なる材料の膜８３が設けられている。膜８３は、例えば、シリコン酸化膜またはシリコン窒化膜である。
このような膜８３は、ボトム領域ＭＨＢの底面からのシリコンの成長を阻害する成長阻害領域として機能する。したがって、シリコンはボトム領域ＭＨＢの底面よりも側壁から選択的に（優先的に）成長促進される。ボトム領域ＭＨＢの側壁から選択的に（優先的に）成長させたシリコンによって、メモリホールＭＨの下方領域に凸部１０ｂが形成される。
メモリホールＭＨの底面からの成長が阻害されることで、シリコン（凸部１０ｂ）は、メモリホールＭＨの底面付近にボイドｖを形成しつつ、メモリホールＭＨを閉塞する。
図１５に示す例においても、凸部１０ｂの形成にとって、ボトム領域ＭＨＢの側壁からのシリコン成長を支配的にすることで、ＲＩＥによる複数のメモリホールＭＨの深さ（底面の位置）がばらついても、複数の凸部１０ｂ間で上端位置（上端高さ）のばらつきを抑えることが可能となる。
図１６（ａ）〜図１７は、凸部１０ｂの形成方法の他の例を示す模式断面図である。
メモリホールＭＨを形成した後、図１６（ａ）に示すように、シリコン結晶の（１１１）面（ファセット）８５を露出させる。
メモリホールＭＨを形成した後、必要に応じて、メモリホールＭＨの下部の直径を拡大して、ボトム領域ＭＨＢの肩部を露出させ、その肩部を例えばアルカリを使ってウェットエッチングして、（１１１）面８５を露出させる。
メモリホールＭＨの底面は（００１）面であり、シリコン結晶において（１１１）面８５は、（００１）面よりもシリコンの成長レートが速い成長条件を適宜選択できる。
したがって、シリコンはボトム領域ＭＨＢの底面（（００１）面）よりも、（１１１）面８５から選択的に（優先的に）成長促進される。その（１１１）面８５から選択的に（優先的に）成長させたシリコンによって、図１６（ｂ）に示すように、メモリホールＭＨの下方領域に凸部１０ｂが形成される。
メモリホールＭＨの底面からの成長が阻害されることで、シリコン（凸部１０ｂ）は、メモリホールＭＨの底面付近にボイドｖを形成しつつ、メモリホールＭＨを閉塞する。
その後、前述した工程と同様に、柱状部ＣＬの形成、犠牲層７１の電極層７０への置換などが続けられ、図１７に示す構造が得られる。
図１６（ａ）〜図１７に示す例においても、凸部１０ｂの形成にとって、（１１１）面８５からのシリコン成長を支配的にすることで、ＲＩＥによる複数のメモリホールＭＨの深さ（底面の位置）がばらついても、複数の凸部１０ｂ間で上端位置（上端高さ）のばらつきを抑えることが可能となる。
なお、ボトム領域ＭＨＢの底面を単結晶、側壁を単結晶よりも結晶性が悪い多結晶またはアモルファスにすることでも、シリコンはボトム領域ＭＨＢの底面よりも側壁から選択的に（優先的に）成長促進することができる。
前述した実施形態において、絶縁層（第２層）７２をスリットＳＴを通じたエッチングにより除去して、上下で隣接する電極層７０の間を空隙にしてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…基板、１０ａ…上面、１０ｂ…凸部、２０…半導体ボディ、７０…電極層、７２…絶縁層、ｖ…ボイド

Claims (10)

  1. 複数の柱状の凸部と、前記凸部の下方に形成されたボイドとを含む基板と、
    前記基板上に設けられ、絶縁体を介して積層された複数の電極層を有する積層体と、
    前記積層体内を前記積層体の積層方向に延び、前記凸部に接する半導体ボディと、
    を備え、
    前記凸部の上端は、前記複数の電極層のうちの最下層の電極層と、下から２層目の電極層との間の高さに位置する半導体装置。
  2. 前記基板はシリコン基板であり、
    前記基板中における前記ボイドの下方領域の不純物濃度と、前記ボイドの上方領域の不純物濃度とは異なる請求項１記載の半導体装置。
  3. 前記不純物は炭素、塩素、窒素、酸素、弗素のいずれか１つ以上であり、前記下方領域の不純物濃度は、前記上方領域の不純物濃度よりも高い請求項２記載の半導体装置。
  4. 前記基板中における前記ボイドの下方に、前記基板とは異なる材料の膜が設けられている請求項１記載の半導体装置。
  5. 前記複数の凸部のうちの９０％以上の凸部の下方に前記ボイドが形成されている請求項１〜４のいずれか１つに記載の半導体装置。
  6. 基板の上面上に、交互に積層された第１層および第２層を含む複数の第１層および複数の第２層を有する積層体を形成し、
    前記積層体を貫通し、前記基板の前記上面よりも深い位置に底面をもつ複数のホールを形成し、
    前記ホールに露出する前記基板の側壁から選択的に成長させた半導体材料で、前記基板の前記上面よりも上方の位置で前記ホールを閉塞し、
    前記ホール内に、前記積層体の積層方向に延び、前記半導体材料に接する半導体ボディを形成する半導体装置の製造方法。
  7. 前記ホールの前記底面からの前記半導体材料の成長レートは、前記基板の前記側壁からの前記半導体材料の成長レートよりも遅い請求項６記載の半導体装置の製造方法。
  8. 前記半導体材料の成長開始時における、前記ホールの前記底面から成長する前記半導体材料のインキュベーションタイムは、前記基板の前記側壁から成長する前記半導体材料のインキュベーションタイムよりも長い請求項６記載の半導体装置の製造方法。
  9. 前記半導体材料は、前記ホールの底面付近にボイドを形成しつつ、前記ホールを閉塞する請求項６〜８のいずれか１つに記載の半導体装置の製造方法。
  10. 前記ホールにおける前記基板の前記上面よりも下方の部分の深さは、前記ホールの直径よりも大きい請求項６記載の半導体装置の製造方法。
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