JP2021040108A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】半導体基板に形成されたコンタクト部と、半導体膜との接続を十分に確保することが可能な半導体装置を提供する。
【解決手段】一実施形態に係る半導体装置は、第１面と、第１面よりも深い位置に設けられた第１コンタクト部と、第１コンタクト部から第１面よりも高い位置まで突出した第２コンタクト部と、を有する半導体基板と、第１面上で絶縁層と電極層とが交互に積層された積層体と、第２コンタクト部上で積層体内を第１面に垂直な第１方向に延びる半導体膜と、を備える。第１コンタクト部と第２コンタクト部との界面において、第１コンタクト部の第１面に平行な第２方向の長さが、第２コンタクト部の第２方向の長さよりも長い。
【選択図】図４
【解決手段】一実施形態に係る半導体装置は、第１面と、第１面よりも深い位置に設けられた第１コンタクト部と、第１コンタクト部から第１面よりも高い位置まで突出した第２コンタクト部と、を有する半導体基板と、第１面上で絶縁層と電極層とが交互に積層された積層体と、第２コンタクト部上で積層体内を第１面に垂直な第１方向に延びる半導体膜と、を備える。第１コンタクト部と第２コンタクト部との界面において、第１コンタクト部の第１面に平行な第２方向の長さが、第２コンタクト部の第２方向の長さよりも長い。
【選択図】図４
Description
本発明の実施形態は、半導体装置およびその製造方法に関する。
半導体装置には、電極層が積層された３次元積層型半導体記憶装置がある。この３次元積層型半導体記憶装置の製造工程には、半導体基板上で積層された積層体を貫通するホールを形成し、そのホール内で半導体材料をエピタキシャル成長させてコンタクト部を形成する工程がある。その後、コンタクト部の上には、メモリ膜を含む半導体膜が形成される。
上記ホール内で半導体材料をエピタキシャル成長させると、コンタクト部の上面が凸形状になる場合がある。この場合、コンタクト部が上記半導体膜と接続されない、または接続が不十分になるといった事態が想定される。
本発明の実施形態は、半導体基板に形成されたコンタクト部と、半導体膜との接続を十分に確保することが可能な半導体装置およびその製造方法を提供する。
一実施形態に係る半導体装置は、第１面と、第１面よりも深い位置に設けられた第１コンタクト部と、第１コンタクト部から第１面よりも高い位置まで突出した第２コンタクト部と、を有する半導体基板と、第１面上で絶縁層と電極層とが交互に積層された積層体と、第２コンタクト部上で積層体内を第１面に垂直な第１方向に延びる半導体膜と、を備える。第１コンタクト部と第２コンタクト部との界面において、第１コンタクト部の第１面に平行な第２方向の長さが、第２コンタクト部の第２方向の長さよりも長い。
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
以下の実施形態では、３次元構造のメモリセルアレイを有する半導体記憶装置を説明する。この半導体記憶装置は、データの消去および書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
（第１実施形態）
図１は、第１実施形態に係るメモリセルアレイ１の斜視図である。図２は、図１に示すメモリセルアレイ１の平面図である。図３は、図２に示す切断線Ａ−Ａ’に沿った断面図である。各図において、半導体基板１０の上面１０ａ（第１面）に平行な方向であって相互に直交する２方向をＸ方向およびＹ方向（第２方向）とする。また、上面１０ａに垂直な方向であって、Ｘ方向およびＹ方向に対して直交する方向をＺ方向（第１方向）とする。
図１は、第１実施形態に係るメモリセルアレイ１の斜視図である。図２は、図１に示すメモリセルアレイ１の平面図である。図３は、図２に示す切断線Ａ−Ａ’に沿った断面図である。各図において、半導体基板１０の上面１０ａ（第１面）に平行な方向であって相互に直交する２方向をＸ方向およびＹ方向（第２方向）とする。また、上面１０ａに垂直な方向であって、Ｘ方向およびＹ方向に対して直交する方向をＺ方向（第１方向）とする。
メモリセルアレイ１は、半導体基板１０と、半導体基板１０上に設けられた積層体１００と、複数の半導体膜ＣＬと、複数の分離部６０と、ビット線ＢＬと、ソース線ＳＬと、を有する。
半導体膜ＣＬは、積層体１００内をＺ方向に延びる略円柱状に形成されている。分離部６０は、半導体基板１０上でＺ方向およびＸ方向に広がり、積層体１００をＹ方向に複数のブロック（またはフィンガー）２００に分離している。複数の半導体膜ＣＬは、図２に示すように、例えば千鳥配列されている。なお、複数の半導体膜ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配列されていてもよい。
複数のビット線ＢＬは積層体１００の上方に設けられている。複数のビット線ＢＬは、Ｙ方向に延びる例えば金属膜である。複数のビット線ＢＬは、Ｘ方向で互いに分離している。
半導体基板１０は、例えばシリコン基板である。半導体基板１０は、図３に示すように、複数の第１コンタクト部１１および複数の第２コンタクト部１２を有する。第１コンタクト部１１および第２コンタクト部１２は、半導体基板１０に形成されたメモリホールＭＨでシリコンをエピタキシャル成長させたシリコン結晶層である。
第１コンタクト部１１は、半導体基板１０の上面１０ａよりも深い位置に設けられている。また、第１コンタクト部１１は、ボロン（Ｂ）を含む。第２コンタクト部１２は、第１コンタクト部１１から上面１０ａよりも高い位置まで突出したドープ層１２ａと、ドープ層１２ａ上に設けられたアンドープ層１２ｂと、を有する。ドープ層１２ａは、第１コンタクト部１１と同じボロンを含む。一方、アンドープ層１２ｂはボロンを含んでいない。第１コンタクト部１１およびドープ層１２ａに含まれるボロンの濃度は、好ましくは１×１０１７〜５×１０１８ｍ−３の範囲内である。
積層体１００は、半導体基板１０の上面１０ａ上に設けられている。積層体１００は、複数の電極層７０を有する。複数の電極層７０が、絶縁層７２を介して、Ｚ方向に積層されている。各電極層７０は、金属層であり、例えばタングステン層またはモリブデン層である。また、半導体基板１０の上面１０ａと、最下層の電極層７０との間には、絶縁層４１が設けられている。
図４は、図３の一部を拡大した断面図である。図４に示すように、第２コンタクト部１２のドープ層１２ａの上端は、絶縁層４１よりも高くて最下層の電極層７０よりも低い位置にある。また、第２コンタクト部１２のアンドープ層１２ｂの上端は、最下層の電極層７０と、下から２層目の電極層７０との間に位置する。アンドープ層１２ｂの上端と、下から２層目の電極層７０との距離は、アンドープ層１２ｂの上端と、最下層の電極層７０との距離よりも短い。最下層の電極層７０は、半導体基板１０の上面１０ａよりも上で、柱状の第２コンタクト部１２の側面を囲んでいる。
最下層の電極層７０は、半導体膜ＣＬの下端よりも下方の高さに位置する。また、絶縁膜４２が、第２コンタクト部１２の側面と、最下層の電極層７０との間に設けられている。第２コンタクト部１２の側面は、最下層の絶縁層７２、絶縁膜４２、および絶縁層４１によって覆われている。
最下層の電極層７０と、下から２層目の電極層７０との間の距離は、他の電極層７０間の距離よりも大きい。最下層の絶縁層７２の厚さは、他の絶縁層７２の厚さよりも厚い。
半導体膜ＣＬは、図４に示すように、メモリ膜３０と、半導体ボディ２０と、絶縁性のコア膜５０とを有する。半導体ボディ２０、メモリ膜３０、およびコア膜５０は、第２コンタクト部１２の上でＺ方向に延びている。
半導体ボディ２０は、パイプ状に形成され、その内側にコア膜５０が設けられている。半導体ボディ２０は、例えばアモルファスシリコン膜であり、半導体ボディ２０の下端部は第２コンタクト部１２に接している。半導体ボディ２０の上端は、図１に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続している。
メモリ膜３０は、最下層の電極層７０よりも上の電極層７０と、半導体ボディ２０との間に設けられ、半導体ボディ２０の周囲を囲んでいる。メモリ膜３０は、トンネル絶縁膜３１と、電荷蓄積膜３２と、ブロック絶縁膜３３とを含む積層膜である。最下層の電極層７０よりも一段上の電極層７０と、半導体ボディ２０との間に、電極層７０側から順に、ブロック絶縁膜３３、電荷蓄積膜３２、およびトンネル絶縁膜３１が設けられている。半導体ボディ２０、メモリ膜３０、および電極層７０は、メモリセルＭＣを構成する。
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜を含む。または、電荷蓄積膜３２は、その周囲を絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。
ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷が電極層７０へ放出されるのを防止する。また、ブロック絶縁膜３３は、電極層７０から半導体膜ＣＬへの電子のバックトンネリングを防止する。ブロック絶縁膜３３は、例えばシリコン酸化膜を含む。または、電荷蓄積膜３２と電極層７０との間に、シリコン酸化膜と、シリコン酸化膜よりも誘電率の高い金属酸化膜との積層膜をブロック絶縁膜として設けてもよい。
メモリセルＭＣは、半導体ボディ２０の周囲を、メモリ膜３０を介して、電極層７０が囲んだ縦型トランジスタ構造を有する。この縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０はチャネルとして機能し、電極層７０はコントロールゲートとして機能する。電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。
複数のメモリセルＭＣは、図１に示すように、ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間に設けられている。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、半導体膜ＣＬの半導体ボディ２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、ＸＹ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
次に、分離部６０について説明する。図３に示すように、分離部６０は、配線部ＬＩと絶縁膜６１を有する。配線部ＬＩは、Ｘ方向およびＺ方向に広がり、例えば金属を含む膜である。絶縁膜６１は、配線部ＬＩの側面に設けられている。絶縁膜６１は、積層体１００と配線部ＬＩとの間に設けられている。
図３に示すように、半導体基板１０の表面に複数の半導体領域１３が形成されている。配線部ＬＩの下端は半導体領域１３に接している。複数の配線部ＬＩに対応して複数の半導体領域１３が設けられている。半導体領域１３は、例えばＮ型シリコン領域である。配線部ＬＩの上端は、コンタクトＣｓを介してソース線ＳＬに接続されている。データの読み出し動作時、配線部ＬＩから、半導体領域１３、半導体基板１０の表面および第２コンタクト部１２を通じて半導体ボディ２０に電子が供給される。
最下層の電極層７０は、ボトムトランジスタのコントロールゲートとして機能し、図４に示す絶縁層４１および絶縁膜４２はボトムトランジスタのゲート絶縁膜として機能する。ボトムトランジスタは、第２コンタクト部１２のドープ層１２ａの周囲を、絶縁膜４２を介して、最下層の電極層７０が囲んだ構造を有する。また、最下層の電極層７０は、絶縁層４１を介して、半導体基板１０の上面１０ａに対向している。
最下層の電極層７０に与える電位制御により、半導体基板１０の上面１０ａ付近、および第２コンタクト部１２のドープ層１２ａの側面付近に反転層（Ｎチャネル）を誘起し、半導体領域１３と半導体ボディ２０の下端との間にセル電流を流すことができる。
以下、本実施形態に係る半導体装置の製造方法について説明する。
まず、図５に示すように、絶縁層４１が半導体基板１０の上面１０ａに形成され、その絶縁層４１の上に、犠牲層７１と絶縁層７２とがＺ方向に交互に積層される。例えば、犠牲層７１はシリコン窒化層であり、絶縁層７２はシリコン酸化層である。
次に、図６に示すように、例えば塩素（Ｃｌ２）を含むガスを用いたＲＩＥ（Reactive Ion Etching）によって、積層体１００に複数のメモリホールＭＨを形成する。メモリホールＭＨは、積層体１００を貫通し、半導体基板１０に到達する。
図７は、メモリホールの拡大図である。図７に示すように、メモリホールＭＨの底面は、半導体基板１０の上面１０ａよりも深い位置にある。上面１０ａよりも下方のメモリホールＭＨのボトム領域ＭＨＢ（第１部分）の深さＤは、メモリホールＭＨの直径ｄＭＨよりも大きい。ボトム領域ＭＨＢのアスペクト比は１より大きい。このボトム領域ＭＨＢのアスペクト比が１より大きくなるようにＲＩＥ時間を制御することで、複数のメモリホールＭＨを確実に半導体基板１０に到達させることができる。
次に、図８に示すように、塩化水素（ＨＣｌ）を含むガスを用いてボトム領域ＭＨＢを異方性エッチングする。異方性エッチングの条件は、例えば、チャンバ内の圧力が５３３３Ｐａ（４０Ｔｏｒｒ）以上であり、１０６６６Ｐａ（８０Ｔｏｒｒ）以下である。塩化水素ガスの流量は１０００ｓｃｃｍ以上２０００ｓｃｃｍ以下である。このようなプロセス条件を用いることでエッチングの異方性を大きくすることができる。
上記異方性エッチングによって、ボトム領域ＭＨＢのＹ方向の長さｄｒは、メモリホールＭＨの直径ｄＭＨよりも長くなる。また、ボトム領域ＭＨＢには、上記長さｄｒが積層体１００に近づくにつれて長くなるように傾斜したテーパ面１１ａが形成される。テーパ面１１ａの大部分では、シリコン結晶の（１１１）面が露出している。テーパ面１１ａは（１１１）と等価な面である（−１１１）、（１−１１）、（１１−１）を含み、ボトム領域ＭＨＢは下方向に向かい四角錐状の面形状を有する。
次に、図９に示すように、メモリホールＭＨのボトム領域ＭＨＢで、半導体基板１０と同じ半導体材料であるシリコンをエピタキシャル成長させると同時に、ボロンをドーピングする。シリコン結晶のエピタキシャル成長とボロンのドーピングは、上述したボトム領域ＭＨＢの異方性エッチングを行った装置内で連続して行われる。
エピタキシャル成長の条件は、例えば、ジクロロシラン（ＤＣＳ）ガスの流量が１００ｓｃｃｍ以上４００ｓｃｃｍ以下であり、塩化水素ガスの流量が１００ｓｃｃｍ以上２５０ｓｃｃｍ以下であり、チャンバ内の圧力が１３３３Ｐａ（１０Ｔｏｒｒ）以上、５３３３Ｐａ（４０Ｔｏｒｒ）以下である。前記異方性エッチングにおける塩化水素ガスの流量は、エピタキシャル成長における塩化水素ガスの流量の１０倍より大きく、２０倍より小さい。前記異方性エッチングにおける圧力は、エピタキシャル成長における圧力より２倍より大きく４倍より小さい。このようなプロセス条件を用いることでエッチングの異方性を大きくすることができる。また、ボロンのドーピングは、シリコン結晶の高さが、最下層の犠牲層７１に達すると終了する。その結果、ボロンがドーピングされた第１コンタクト部１１がボトム領域ＭＨＢに形成されるとともに、ボロンがドーピングされたドープ層１２ａが第１コンタクト部１１上に形成される。
ボロンのドーピングが終了した後、図１０に示すように、シリコン結晶のエピタキシャル成長は、同じ装置内で所定時間継続される。その結果、ボロンがドーピングされていないアンドープ層１２ｂが、ドープ層１２ａ上に形成され、第２コンタクト部１２が完成する。
第２コンタクト部１２の形成後、図１１に示すように、半導体膜ＣＬが第２コンタクト部１２のアンドープ層１２ｂ上に形成される。具体的には、メモリ膜３０、半導体ボディ２０、およびコア膜５０が順にメモリホールＭＨ内に形成される。このとき、半導体ボディ２０の下端部はアンドープ層１２ｂに接する。
半導体膜ＣＬを形成した後、図１２に示すように、複数のスリットＳＴを積層体１００に形成する。スリットＳＴは、例えば、ＲＩＥにより形成される。スリットＳＴは、積層体１００を貫通し、半導体基板１０に達する。スリットＳＴのボトムには、イオン注入により不純物が打ち込まれる。これにより、半導体領域１３が形成される。
次に、図１３に示すように、スリットＳＴを通じて供給されるエッチング液またはエッチングガスにより、犠牲層７１を除去する。例えば、燐酸を含むエッチング液を用いて、シリコン窒化層である犠牲層７１を除去する。これにより、Ｚ方向で隣接する絶縁層７２の間に空隙７３が形成される。空隙７３は、絶縁層４１と最下層の絶縁層７２との間にも形成される。このとき、複数の絶縁層７２は、半導体膜ＣＬとの結合によって支えられ、空隙７３が維持される。
次に、図１４に示すように、空隙７３から露出したドープ層１２ａに、例えば熱酸化法により、絶縁膜（シリコン酸化膜）を成長させる。これにより、絶縁膜４２が、ドープ層１２ａの側面に形成される。
その後、図１５に示すように、電極層７０が空隙７３に形成される。例えば、ＣＶＤ（Chemical Vapor Deposition）により、電極層７０として例えばタングステン層またはモリブデン層が形成される。
電極層７０の形成後、図３に示すように、絶縁膜６１と配線部ＬＩを含む分離部６０がスリットＳＴ内に形成される。配線部ＬＩの下端部は、半導体領域１３に接する。
以上説明した本実施形態に係る半導体装置の製造工程に続いて、比較例に係る半導体装置の製造方法について説明する。ここでは、上述した本実施形態と異なる製造工程について説明する。
図１６および図１７は、比較例に係る半導体装置の製造方法を説明するための断面図である。本比較例では、図１６に示すように、メモリホールＭＨの形成に続いてボトム領域ＭＨＢでシリコン結晶をエピタキシャル成長させる。このとき、ボトム領域ＭＨＢには、様々な面方位を有するシリコン結晶が露出している。そのため、半導体基板１０の格子情報が損なわれ、その結果、図１７に示すように、第２コンタクト部１２０の上端が凸形状になる場合がある。この場合、第２コンタクト部１２０の上に形成される半導体ボディ２０が、第２コンタクト部１２と接続されないか、または接続が不十分になる事態が起こり得る。
これに対し、本実施形態では、第２コンタクト部１２の上端が凸形状になるのを見越して、メモリホールＭＨでシリコン結晶をエピタキシャル成長させる前に、ボトム領域ＭＨＢを予め異方性エッチングする。この異方性エッチングによって、ボトム領域ＭＨＢの長さｄｒはメモリホールの直径ｄＭＨに対してＹ方向に拡大する（図８参照）。また、上記異方性エッチングによって、テーパ面１１ａでは、シリコン結晶の（１１１）面が最も多く露出している。その結果、第２コンタクト部１２のアンドープ層１２ｂの上端は、図１０に示すように、平坦面となる。よって、半導体ボディ２０と第２コンタクト部１２との接続を十分に確保することができ、工程不良を低減することが可能となる。また、異方性エッチングとエピタキシャル成長とボロンのドーピングを同一装置・同一炉で連続して行うことで、アンドープ層１２ｂの上端が平坦面になる効果が大きい。
また、本実施形態では、第１コンタクト部１１および第２コンタクト部１２の一部にボロンが注入されている。このボロンによって、最下層の電極層７０に加わる電圧によりオンおよびオフするボトムトランジスタのしきい値電圧（Ｖｔｈ）を制御することができる。そのため、ボトムトランジスタのしきい値電圧のばらつきを抑制することが可能となる。異方性エッチングとエピタキシャル成長とボロンのドーピングとを同一装置・同一炉で連続して行うことで、ボロンの空間的な濃度分布を制御することができ、しきい値電圧のばらつきを抑制することが可能となる。
さらに、上記ボロンの注入領域は、半導体基板１０の全面ではなくメモリホールＭＨの形成領域内に限定されている。そのため、分離部６０の半導体領域１３から半導体ボディ２０の下端までのセル電流の電流経路のうち、半導体基板１０の表面部分の電気抵抗を必要最小限に抑制することができる。
（変形例１）
図１８は、変形例１に係るメモリセルアレイの要部の構造を示す断面図である。上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
図１８は、変形例１に係るメモリセルアレイの要部の構造を示す断面図である。上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
図１８に示すメモリセルアレイ１ａでは、ボロンは第１コンタクト部１１に含まれている一方で第２コンタクト部１２には含まれていない。このような第２コンタクト部１２は、シリコン結晶のエピタキシャル成長が、半導体基板１０の上面１０ａに達したときにボロンのドーピングを終了することによって形成できる。
本変形例によれば、ボロンは、少なくとも第１コンタクト部１１にドーピングされているため、ボトムトランジスタのばらつきを抑制することが可能となる。さらに本変形例では、第２コンタクト部１２にはボロンがドーピングされていないため、ボロンのドーピング領域（第１コンタクト部１１）と半導体ボディ２０との距離ｄＢが、第１実施形態よりも大きくなる。そのため、上記セル電流の電流経路のうち、第２コンタクト部１２の電気抵抗を低減することができる。
（変形例２）
図１９は、変形例２に係るメモリセルアレイの要部の構造を示す断面図である。上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
図１９は、変形例２に係るメモリセルアレイの要部の構造を示す断面図である。上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
図１９に示すメモリセルアレイ１ｂでは、変形例１と同様に、ボロンは、第２コンタクト部１２には含まれていない。さらに、本変形例では、ボロンは、第１コンタクト部１１における第２コンタクト部１２の直下領域にも含まれていない。その一方で、第１コンタクト部１１における最下層の電極層７０と対向する領域には、ボロンは含まれている。このような第１コンタクト部１１は、シリコン結晶のエピタキシャル成長中にドーピングの時間を調整することによって形成できる。
本変形例によれば、第１コンタクト部１１の一部にもボロンがドーピングされていない領域が形成されているため、ボロンのドーピング領域と半導体ボディ２０との距離ｄＢが、変形例１よりも大きくなる。そのため、上記セル電流の電流経路の電気抵抗をさらに低減することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０：半導体基板、１０ａ：上面、１１：第１コンタクト部、１２：第２コンタクト部、１２ａ：ドープ層、１２ｂ：アンドープ層、７０：電極層、７１：犠牲層、７２：絶縁層、１００：積層体、ＣＬ：半導体膜、ＭＨ：メモリホール
Claims (5)
- 第１面と、前記第１面よりも深い位置に設けられた第１コンタクト部と、前記第１コンタクト部から前記第１面よりも高い位置まで突出した第２コンタクト部と、を有する半導体基板と、
前記第１面上で絶縁層と電極層とが交互に積層された積層体と、
前記第２コンタクト部上で前記積層体内を前記第１面に垂直な第１方向に延びる半導体膜と、を備え、
前記第１コンタクト部と前記第２コンタクト部との界面において、前記第１コンタクト部の前記第１面に平行な第２方向の長さが、前記第２コンタクト部の前記第２方向の長さよりも長い、半導体装置。 - 前記第２コンタクト部は、前記第２方向の長さが前記積層体に近づくにつれて長くなるように傾斜したテーパ面を有し、前記テーパ面では、シリコン結晶の（１１１）面が最も露出している、請求項１に記載の半導体装置。
- 前記第１コンタクト部は、ボロンを含み、
前記第２コンタクト部は、前記ボロンを含むドープ層と、前記ドープ層上に設けられ、前記ボロンを含まないアンドープ層と、を有する、請求項１または２に記載の半導体装置。 - 前記ドープ層の上端は、前記積層体における最下層の前記絶縁層よりも高くて最下層の前記電極層よりも低い位置に配置されている、請求項３に記載の半導体装置。
- 半導体基板の第１面上に、絶縁層と犠牲層とが前記第１面に垂直な第１方向に交互に積層された積層体を形成し、
前記積層体を前記第１方向に貫通し、前記第１面よりも深い位置まで到達するホールを形成し、
前記第１面よりも下方の前記ホールの第１部分を異方性エッチングすることによって、前記第１部分の前記第１面に平行な第２方向の長さを、前記ホールの前記第１面よりも上方の第２部分の前記第２方向の長さよりも長くし、
前記第１部分で前記半導体基板と同じ半導体材料を結晶成長させた第１コンタクト部と、前記第２部分で前記半導体材料を結晶成長させた第２コンタクト部と、を形成し、
前記ホール内の前記第２コンタクト部上に半導体膜を形成する、
半導体装置の製造方法。
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