TWI786367B - 半導體裝置及其製造方法 - Google Patents

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Abstract

實施形態係關於一種半導體製造裝置及其製造方法。 實施形態之半導體裝置具備：半導體基板，其有第1面、設置於較第1面更深之位置之第1觸點部、及從第1觸點部突出至較第1面更高之位置之第2觸點部；積層體，其係於第1面上交替地積層著絕緣層與電極層；及半導體膜，其係於第2觸點部上以與第1面垂直之第1方向於積層體內延伸。於第1觸點部與第2觸點部之界面上，第1觸點部之與第1面平行之第2方向之長度長於第2觸點部之第2方向之長度。

Description

半導體裝置及其製造方法
本發明之實施形態係關於一種半導體製造裝置及其製造方法。
半導體裝置中，存在將電極層積層而成之三維積層型半導體記憶裝置。該三維積層型半導體記憶裝置之製造步驟中存在如下步驟，即，形成將半導體基板上積層而成之積層體貫通之孔，且於該孔內使半導體材料磊晶生長，形成觸點部。此後，於觸點部之上，形成包含記憶體膜之半導體膜。
實施形態提供一種可充分地確保半導體基板上形成之觸點部與半導體膜之連接之半導體裝置及其製造方法。
實施形態之半導體裝置具備：半導體基板，其具有第1面、設置於較第1面更深之位置之第1觸點部、及從第1觸點部突出至較第1面更高之位置之第2觸點部；積層體，其於第1面上交替地積層著絕緣層與電極層；及半導體膜，其於第2觸點部上以與第1面垂直之第1方向於積層體內延伸。於第1觸點部與第2觸點部之界面上，第1觸點部之與第1面平行之第2方向之長度長於第2觸點部之第2方向之長度。
以下，一面參照圖式，一面說明實施形態。再者，實施形態並不限定本發明。
以下之實施形態中，說明具有三維構造之記憶胞陣列之半導體記憶裝置。該半導體記憶裝置係可電性地自由進行資料之抹除及寫入，且即便切斷電源亦可保存記憶內容之非揮發性半導體記憶裝置。
(第1實施形態) 圖1係第1實施形態之記憶胞陣列1之立體圖。圖2係圖1所示之記憶胞陣列1之俯視圖。圖3係沿著圖2所示之切斷線A-A'處所得之剖視圖。於各圖中，將半導體基板10之與上表面10a(第1面)平行且相互地正交之2方向設為X方向及Y方向(第2方向)。又，將與上表面10a垂直且相對X方向及Y方向正交之方向設為Z方向(第1方向)。
記憶胞陣列1具有半導體基板10、設置於半導體基板10上之積層體100、複數個半導體膜CL、複數個分離部60、位元線BL、及源極線SL。
半導體膜CL形成為於積層體100內以Z方向延伸之大致圓柱狀。分離部60於半導體基板10上在Z方向及X方向上伸展，將積層體100於Y方向上分離為複數個區塊(或指狀構造)200。複數個半導體膜CL如圖2所示地例如交錯排列。再者，複數個半導體膜CL亦可沿著X方向及Y方向，正方晶格排列。
複數個位元線BL設置於積層體100之上方。複數個位元線BL係Y方向上延伸之例如金屬膜。複數個位元線BL於X方向上彼此分離。
半導體基板10係例如矽基板。半導體基板10如圖3所示具有複數個第1觸點部11及複數個第2觸點部12。第1觸點部11及第2觸點部12係於形成於半導體基板10上之記憶體空洞MH中使矽磊晶生長所得之矽晶體層。
第1觸點部11設置於較半導體基板10之上表面10a更深之位置。又，第1觸點部11含有硼(B)。第2觸點部12具有從第1觸點部11突出至較上表面10a更高之位置之摻雜層12a、及設置於摻雜層12a上之未摻雜層12b。摻雜層12a係與第1觸點部11相同地含有硼。另一方面，未摻雜層12b不含硼。第1觸點部11及摻雜層12a中所含之硼之濃度較佳為1×1017 ～5×1018 m-3 之範圍內。
積層體100設置於半導體基板10之上表面10a上。積層體100具有複數個電極層70。複數個電極層70介隔絕緣層72於Z方向上積層而成。各電極層70係金屬層、例如鎢層或鉬層。又，於半導體基板10之上表面10a與最下層之電極層70之間，設置有絕緣層41。
圖4係將圖3之一部分放大所得之剖視圖。如圖4所示，第2觸點部12之摻雜層12a之上端位於較絕緣層41更高且較最下層之電極層70更低之位置。又，第2觸點部12之未摻雜層12b之上端位於最下層之電極層70與自下而上第2層之電極層70之間。未摻雜層12b之上端與自下而上第2層之電極層70之距離短於未摻雜層12b之上端與最下層之電極層70之距離。最下層之電極層70於較半導體基板10之上表面10a更靠上處，將柱狀之第2觸點部12之側面包圍。
最下層之電極層70位於較半導體膜CL之下端更靠下方之高度。又，絕緣膜42設置於第2觸點部12之側面與最下層之電極層70之間。第2觸點部12之側面由最下層之絕緣層72、絕緣膜42及絕緣層41覆蓋。
最下層之電極層70與自下算起第2層之電極層70之間之距離大於與其他電極層70間之距離。最下層之絕緣層72之厚度厚於其他絕緣層72之厚度。
半導體膜CL係如圖4所示具有記憶體膜30、半導體本體20、絕緣性芯膜50。半導體本體20、記憶體膜30及芯膜50於第2觸點部12之上以Z方向延伸。
半導體本體20形成為管狀，且於其內側設置有芯膜50。半導體本體20係例如非晶矽膜，且半導體本體20之下端部與第2觸點部12相接。半導體本體20之上端經由圖1所示之觸點Cb及觸點V1而與位元線BL連接。
記憶體膜30設置於較最下層之電極層70更靠上方之電極層70與半導體本體20之間，且將半導體本體20之周圍包圍。記憶體膜30係包含隧道絕緣膜31、電荷累積膜32、及阻擋絕緣膜33之積層膜。於較最下層之電極層70更上一層之電極層70與半導體本體20之間，從電極層70側起依序設置有阻擋絕緣膜33、電荷累積膜32及隧道絕緣膜31。半導體本體20、記憶體膜30及電極層70構成記憶胞MC。
記憶胞MC係例如電荷捕捉型記憶胞。電荷累積膜32係於絕緣性之膜中較多地具有捕捉電荷之捕捉位點，且例如含有氮化矽膜。或者，電荷累積膜32亦可為以絕緣體包圍其周圍且具備導電性之浮動閘極。
隧道絕緣膜31係於將電荷從半導體本體20注入至電荷累積膜32時或將電荷累積膜32中存儲之電荷釋放至半導體本體20時成為電位障壁。隧道絕緣膜31含有例如氧化矽膜。
阻擋絕緣膜33係防止電荷累積膜32中存儲之電荷被釋放至電極層70。又，阻擋絕緣膜33防止電子從電極層70穿過半導體膜CL之反向隧道效應。阻擋絕緣膜33含有例如氧化矽膜。或者，亦可於電荷累積膜32與電極層70之間，設置氧化矽膜與介電常數高於氧化矽膜之金屬氧化膜之積層膜作為阻擋絕緣膜。
記憶胞MC具有電極層70介隔記憶體膜30將半導體本體20之周圍包圍之垂直電晶體構造。於該垂直電晶體構造之記憶胞MC中，半導體本體20作為通道發揮作用，電極層70作為控制閘極發揮作用。電荷累積膜32作為儲存從半導體本體20注入之電荷之資料記憶層發揮作用。
複數個記憶胞MC如圖1所示地設置於汲極側選擇電晶體STD與源極側選擇電晶體STS之間。複數個記憶胞MC、汲極側選擇電晶體STD及源極側選擇電晶體STS穿過半導體膜CL之半導體本體20串聯連接，構成1個記憶體字串。該記憶體字串於相對XY面平行之面方向上例如交錯配置，且複數個記憶胞MC於X方向、Y方向及Z方向上三維地設置。
繼而，對分離部60進行說明。如圖3所示，分離部60具有配線部LI及絕緣膜61。配線部LI係於X方向及Z方向上伸展，且含有例如金屬之膜。絕緣膜61設置於配線部LI之側面。絕緣膜61設置於積層體100與配線部LI之間。
如圖3所示，於半導體基板10之表面上形成有複數個半導體區域13。配線部LI之下端與半導體區域13相接。與複數個配線部LI對應地設置有複數個半導體區域13。半導體區域13係例如N型矽區域。配線部LI之上端經由觸點Cs而與源極線SL連接。於資料讀出動作時，從配線部LI，穿過半導體區域13、半導體基板10之表面及第2觸點部12對半導體本體20供給電子。
最下層之電極層70作為底部電晶體之控制閘極發揮作用，圖4所示之絕緣層41及絕緣膜42作為底部電晶體之閘極絕緣膜發揮作用。底部電晶體具有最下層之電極層70介隔絕緣膜42包圍第2觸點部12之摻雜層12a之周圍之構造。又，最下層之電極層70介隔絕緣層41而與半導體基板10之上表面10a對向。
可藉由對於最下層之電極層70之電位控制，於半導體基板10之上表面10a附近及第2觸點部12之摻雜層12a之側面附近感應反轉層(N通道)，使單元電流流入半導體區域13與半導體本體20之下端之間。
以下，對本實施形態之半導體裝置之製造方法進行說明。
首先，如圖5所示，將絕緣層41形成於半導體基板10之上表面10a，且於該絕緣層41之上，於Z方向上交替地積層犧牲層71與絕緣層72。例如，犧牲層71為氮化矽層，絕緣層72為氧化矽層。
繼而，如圖6所示，藉由例如使用含氯(Cl2 )氣體之RIE (Reactive Ion Etching，反應離子蝕刻)，於積層體100上形成複數個記憶體空洞MH。記憶體空洞MH貫通積層體100，到達半導體基板10。
圖7係記憶體空洞之放大圖。如圖7所示，記憶體空洞MH之底面位於較半導體基板10之上表面10a更深之位置。較上表面10a更靠下方之記憶體空洞MH之底部區域MHB(第1部分)之深度D大於記憶體空洞MH之直徑dMH 。底部區域MHB之縱橫比大於1。可藉由以該底部區域MHB之縱橫比變為大於1之方式控制RIE時間，而使複數個記憶體空洞MH確實地到達半導體基板10。
繼而，如圖8所示，使用含氯化氫(HCl)之氣體，將底部區域MHB進行各向異性蝕刻。各向異性蝕刻之條件係例如腔室內之壓力為5333 Pa (40 Torr)以上且10666 Pa (80 Torr)以下。氯化氫氣體之流量為1000 sccm以上2000 sccm以下。可藉由採用如此之製程條件而增大蝕刻之各向異性。
藉由上述各向異性蝕刻，底部區域MHB之Y方向之長度dr 變得大於記憶體空洞MH之直徑dMH 。又，於底部區域MHB中，形成以上述長度dr隨著靠近積層體100而變長之方式傾斜之傾斜面11a。於傾斜面11a之大部分中，露出矽晶體之(111)面。傾斜面11a包含作為與(111)等效之面之(-111)、(1-11)、(11-1)，且底部區域MHB朝向下方向具有四角錐狀之面形狀。
繼而，如圖9所示，於記憶體空洞MH之底部區域MHB，使作為與半導體基板10相同之半導體材料之矽磊晶生長，同時地摻雜硼。矽晶體之磊晶生長與硼之摻雜係於進行上述底部區域MHB之各向異性蝕刻之裝置內連續地進行。
磊晶生長之條件係例如二氯矽烷(DCS)氣體之流量為100 sccm以上400 sccm以下，氯化氫氣體之流量為100 sccm以上250 sccm以下，腔室內之壓力為1333 Pa (10 Torr)以上5333 Pa (40 Torr)以下。上述各向異性蝕刻中之氯化氫氣體之流量大於磊晶生長中之氯化氫氣體之流量之10倍，且小於該磊晶生長中之氯化氫氣體之流量之20倍。上述各向異性蝕刻中之壓力大於該磊晶生長中之壓力之2倍，且小於該磊晶生長中之壓力之4倍。可藉由採用如此之製程條件而增大蝕刻之各向異性。又，硼之摻雜係於矽晶體之高度達到最下層之犧牲層71後結束。其結果，被摻雜硼之第1觸點部11形成於底部區域MHB，並且被摻雜硼之摻雜層12a形成於第1觸點部11上。
硼之摻雜結束後，如圖10所示，將矽晶體之磊晶生長於相同裝置內持續特定時間。其結果，未被摻雜硼之未摻雜層12b形成於摻雜層12a上，從而完成第2觸點部12。
於第2觸點部12之形成後，如圖11所示，將半導體膜CL形成於第2觸點部12之未摻雜層12b上。具體而言，將記憶體膜30、半導體本體20及芯膜50依序地形成於記憶體空洞MH內。此時，半導體本體20之下端部與未摻雜層12b相接。
於形成半導體膜CL後，如圖12所示，於積層體100形成複數個狹縫ST。狹縫ST係例如藉由RIE而形成。狹縫ST將積層體100貫通，到達半導體基板10。於狹縫ST之底部，藉由離子注入而注入雜質。藉此，形成半導體區域13。
繼而，如圖13所示，藉由穿過狹縫ST供給之蝕刻液或蝕刻氣體，將犧牲層71去除。例如使用含磷酸之蝕刻液，將作為氮化矽層之犧牲層71去除。藉此，於Z方向上相鄰之絕緣層72之間形成空隙73。空隙73亦形成於絕緣層41與最下層之絕緣層72之間。此時，複數個絕緣層72因與半導體膜CL結合而得到支撐，從而維持空隙73。
繼而，如圖14所示，於從空隙73中露出之摻雜層12a，藉由例如熱氧化法，使絕緣膜(氧化矽膜)生長。藉此，將絕緣膜42形成於摻雜層12a之側面。
此後，如圖15所示，將電極層70形成於空隙73。例如，藉由CVD (Chemical Vapor Deposition，化學氣相沈積法)，形成例如鎢層或鉬層作為電極層70。
於電極層70之形成後，如圖3所示，將包含絕緣膜61與配線部LI之分離部60形成於狹縫ST內。配線部LI之下端部與半導體區域13相接。
接著以上說明之本實施形態之半導體裝置之製造步驟，對比較例之半導體裝置之製造方法進行說明。此處，對與上述本實施形態不同之製造步驟進行說明。
圖16及圖17係用以說明比較例之半導體裝置之製造方法之剖視圖。於本比較例中，如圖16所示，接著記憶體空洞MH之形成後，於底部區域MHB使矽晶體磊晶生長。此時，於底部區域MHB，露出具有各種面方位之矽晶體。因此，損及半導體基板10之晶格信息，其結果，如圖17所示，存在第2觸點部120之上端成為凸形狀之情況。於此情況下，可能引發形成於第2觸點部120之上之半導體本體20未與第2觸點部12連接或者連接不充分之狀況。
對此，本實施形態預計第2觸點部12之上端成為凸形狀，而於記憶體空洞MH中使矽晶體磊晶生長之前，預先將底部區域MHB進行各向異性蝕刻。因該各向異性蝕刻，底部區域MHB之長度dr 相對於記憶體空洞之直徑dMH 於Y方向上擴大(參照圖8)。又，藉由上述各向異性蝕刻而於傾斜面11a中，矽晶體之(111)面露出最多。其結果，第2觸點部12之未摻雜層12b之上端如圖10所示地成為平坦面。由此，便可充分地確保半導體本體20與第2觸點部12之連接，從而可減少步驟不良。又，因於同一裝置、同一爐內連續地進行各向異性蝕刻、磊晶生長及硼之摻雜，未摻雜層12b之上端成為平坦面之效果較大。
又，本實施形態係對第1觸點部11及第2觸點部12之一部分注入硼。可藉由該硼，控制因施加至最下層電極層70之電壓而接通及斷開之底部電晶體之閾值電壓(Vth)。因此，能夠抑制底部電晶體之閾值電壓之不均。可藉由於同一裝置、同一爐內連續地進行各向異性蝕刻、磊晶生長及硼之摻雜而控制硼之空間上之濃度分佈，從而可抑制閾值電壓之不均。
進而，上述硼之注入區域係限定於記憶體空洞MH之形成區域內而並非為半導體基板10之整面。因此，可於分離部60之半導體區域13至半導體本體20之下端為止之單元電流之電流路徑中，最大限度地抑制半導體基板10之表面部分之電阻。
(變化例1) 圖18係表示變化例1之記憶胞陣列之主要部分之構造之剖視圖。對於與上述第1實施形態相同之構成要素標註相同符號，且省略詳細說明。
圖18所示之記憶胞陣列1a中，硼包含於第1觸點部11中但不包含於第2觸點部12中。如此之第2觸點部12可藉由於矽晶體之磊晶生長到達半導體基板10之上表面10a時結束硼之摻雜而形成。
根據本變化例，硼因至少摻雜至第1觸點部11而可抑制底部電晶體之不均。進而於本變化例中，因第2觸點部12中未摻雜硼，故硼之摻雜區域(第1觸點部11)與半導體本體20之距離dB 變得大於第1實施形態。因此，可於上述單元電流之電流路徑中，降低第2觸點部12之電阻。
(變化例2) 圖19係表示變化例2之記憶胞陣列之主要部分之構造之剖視圖。對於與上述第1實施形態相同之構成要素標註相同符號，且省略詳細說明。
圖19所示之記憶胞陣列1b中，與變化例1同樣地，硼不包含於第2觸點部12中。進而，於本變化例中，硼亦不包含於第1觸點部11中之第2觸點部12之正下方區域。另一方面，於第1觸點部11中之與最下層之電極層70對向之區域中含有硼。如此之第1觸點部11可藉由於矽晶體之磊晶生長過程中調整摻雜之時間而形成
根據本變化例，因亦於第1觸點部11之一部分形成未摻雜硼之區域，故硼之摻雜區域與半導體本體20之距離dB 變得大於變化例1。因此，可進一步降低上述單元電流之電流路徑之電阻。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施形態可以其它多種形態實施，且能夠於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於專利申請範圍中記載之發明及其均等之範圍內。 [相關申請]
本申請案享有以日本專利申請2019-162305號(申請日：2019年9月5日)為基礎申請之優先權。本申請案因參照該基礎申請而包含基礎申請之全部內容。
1、1a、1b:記憶胞陣列 10:半導體基板 10a:上表面 11:第1觸點部 11a:傾斜面 12、120:第2觸點部 12a:摻雜層 12b:未摻雜層 13:半導體區域 20:半導體本體 30:記憶體膜 31:隧道絕緣膜 32:電荷累積膜 33:阻擋絕緣膜 41、72:絕緣層 42、61:絕緣膜 50:芯膜 60:分離部 70:電極層 71:犧牲層 73:空隙 100:積層體 200:區塊(或指狀構造) BL:位元線 Cb、Cs、V1:觸點 CL:半導體膜 D:深度 dMH :直徑 dr :長度 MC:記憶胞 MH:記憶體空洞 MHB:底部區域 SL:源極線 ST:狹縫 STD:汲極側選擇電晶體 STS:源極側選擇電晶體 L1:配線部
圖1係第1實施形態之記憶胞陣列1之立體圖。 圖2係圖1所示之記憶胞陣列1之俯視圖。 圖3係沿著圖2所示之切斷線A-A'處所得之剖視圖。 圖4係將圖3之一部分放大所得之剖視圖。 圖5係表示積層體之形成步驟之剖視圖。 圖6係表示記憶體空洞之形成步驟之剖視圖。 圖7係記憶體空洞之放大圖。 圖8係表示底部區域之各向異性蝕刻步驟之剖視圖。 圖9係表示矽晶體之磊晶生長及硼之離子注入步驟之剖視圖。 圖10係表示未摻雜層之形成步驟之剖視圖。 圖11係表示半導體膜之成膜步驟之剖視圖。 圖12係表示狹縫之形成步驟之剖視圖。 圖13係表示犧牲層之蝕刻步驟之剖視圖。 圖14係表示絕緣膜之形成步驟之剖視圖。 圖15係表示電極層之形成步驟之剖視圖。 圖16係用以說明比較例之半導體裝置之製造方法之剖視圖。 圖17係用以說明比較例之半導體裝置之製造方法之剖視圖。 圖18係表示變化例1之記憶胞陣列之主要部分之構造之剖視圖。 圖19係表示變化例2之記憶胞陣列之主要部分之構造之剖視圖。
10:半導體基板
10a:上表面
11:第1觸點部
12:第2觸點部
12a:摻雜層
12b:未摻雜層
20:半導體本體
30:記憶體膜
31:隧道絕緣膜
32:電荷累積膜
33:阻擋絕緣膜
41、72:絕緣層
42:絕緣膜
50:芯膜
70:電極層
100:積層體
CL:半導體膜

Claims (12)

  1. 一種半導體裝置，其具有：半導體基板，其具有第1面、於較上述第1面更深之位置使與上述半導體基板相同之半導體材料結晶生長所得之第1觸點部、及從上述第1觸點部突出至較上述第1面更高之位置，使與上述半導體基板相同之半導體材料結晶生長所得之第2觸點部；積層體，其係於上述第1面上交替地積層有絕緣層與電極層；及半導體膜，其係於上述第2觸點部上，以與上述第1面垂直之第1方向於上述積層體內延伸；於上述第1觸點部與上述第2觸點部之界面，上述第1觸點部之與上述第1面平行之第2方向之長度長於上述第2觸點部之上述第2方向之長度。
  2. 如請求項1之半導體裝置，其中上述第1觸點部具有以上述第2方向之長度隨著靠近上述積層體而變長之方式傾斜之傾斜面，且上述傾斜面中，矽晶體之(111)面露出最多。
  3. 如請求項1之半導體裝置，其中上述第1觸點部含有硼，上述第2觸點部具有含有上述硼之摻雜層、及設置於上述摻雜層上且不含上述硼之未摻雜層。
  4. 如請求項3之半導體裝置，其中上述摻雜層之上端配置於上述積層體中較最下層之上述絕緣層更高且較最下層之上述電極層更低之位置。
  5. 如請求項1之半導體裝置，其中上述第1觸點部含有硼，上述第2觸點部不含上述硼。
  6. 如請求項5之半導體裝置，其中上述硼不包含於上述第1觸點部中之上述第2觸點部之正下方區域中，但包含於上述第1觸點部中與最下層之電極層對向之區域。
  7. 一種半導體裝置之製造方法，其係於半導體基板之第1面上，形成將絕緣層與犧牲層於與上述第1面垂直之第1方向上交替地積層而成之積層體，形成於上述第1方向上貫通上述積層體且到達較上述第1面更深之位置之孔，藉由將較上述第1面更靠下方之上述孔之第1部分進行各向異性蝕刻，而使上述第1部分之與上述第1面平行之第2方向之長度長於上述孔之較上述第1面更靠上方之第2部分之上述第2方向之長度，形成上述第1部分中使與上述半導體基板相同之半導體材料結晶生長所得之第1觸點部、及上述第2部分中使上述半導體材料結晶生長所得之第2觸點部，且於上述孔內之上述第2觸點部上形成半導體膜。
  8. 如請求項7之半導體裝置之製造方法，其中將以上述第2方向之長度隨著靠近上述積層體而變長之方式傾斜且矽晶體之(111)面露出最多之傾 斜面形成於上述第1觸點部。
  9. 如請求項7之半導體裝置之製造方法，其中於上述第1觸點部中摻雜硼，且於上述第2觸點部中，形成含有上述硼之摻雜層、及設置於上述摻雜層上且不含上述硼之未摻雜層。
  10. 如請求項9之半導體裝置之製造方法，其中以上述摻雜層之上端成為上述積層體中較最下層之上述絕緣層更高且較最下層之上述電極層更低之位置之方式，調整上述硼之摻雜時間。
  11. 如請求項8之半導體裝置之製造方法，其中於上述第1觸點部中摻雜硼，且於上述第2觸點部中不摻雜上述硼。
  12. 如請求項11之半導體裝置之製造方法，其中於上述第1觸點部中之上述第2觸點部之正下方區域中不摻雜上述硼，但於上述第1觸點部中與最下層之電極層對向之區域中摻雜上述硼。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021150605A (ja) * 2020-03-23 2021-09-27 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2023032792A (ja) 2021-08-27 2023-03-09 キオクシア株式会社 半導体記憶装置、および半導体記憶装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160056169A1 (en) * 2014-08-22 2016-02-25 Woong Lee Semiconductor device, method of fabricating the semiconductor device, and method of forming epitaxial layer
US9324727B2 (en) * 2013-03-14 2016-04-26 Samsung Electronics Co., Ltd. Memory devices having semiconductor patterns on a substrate and methods of manufacturing the same
US20180122822A1 (en) * 2016-11-01 2018-05-03 Joon-Suk Lee Vertical memory devices and methods of manufacturing the same
TW201830686A (zh) * 2016-07-22 2018-08-16 三星電子股份有限公司 記憶體裝置
TW201911581A (zh) * 2017-08-11 2019-03-16 美商美光科技公司 電荷捕獲結構之孔隙形成

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012074542A (ja) * 2010-09-29 2012-04-12 Hitachi Ltd 不揮発性記憶装置およびその製造方法
KR101774508B1 (ko) * 2010-10-18 2017-09-04 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US20170069657A1 (en) 2015-09-09 2017-03-09 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US20170069653A1 (en) * 2015-09-09 2017-03-09 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US9887273B2 (en) 2016-03-31 2018-02-06 Toshiba Memory Corporation Semiconductor memory device
KR102609516B1 (ko) * 2016-05-04 2023-12-05 삼성전자주식회사 반도체 장치
US9842849B1 (en) * 2016-09-16 2017-12-12 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
JP2018160612A (ja) 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体装置及びその製造方法
US10115730B1 (en) * 2017-06-19 2018-10-30 Sandisk Technologies Llc Three-dimensional memory device containing structurally reinforced pedestal channel portions and method of making thereof
US10290645B2 (en) * 2017-06-30 2019-05-14 Sandisk Technologies Llc Three-dimensional memory device containing hydrogen diffusion barrier layer for CMOS under array architecture and method of making thereof
US10103169B1 (en) * 2017-08-21 2018-10-16 Sandisk Technologies Llc Method of making a three-dimensional memory device using a multi-step hot phosphoric acid wet etch process
JP6969935B2 (ja) 2017-08-28 2021-11-24 キオクシア株式会社 半導体装置及びその製造方法
US10269820B1 (en) * 2018-04-03 2019-04-23 Sandisk Technologies Llc Three-dimensional memory device containing different pedestal width support pillar structures and method of making the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324727B2 (en) * 2013-03-14 2016-04-26 Samsung Electronics Co., Ltd. Memory devices having semiconductor patterns on a substrate and methods of manufacturing the same
US20160056169A1 (en) * 2014-08-22 2016-02-25 Woong Lee Semiconductor device, method of fabricating the semiconductor device, and method of forming epitaxial layer
TW201830686A (zh) * 2016-07-22 2018-08-16 三星電子股份有限公司 記憶體裝置
US20180122822A1 (en) * 2016-11-01 2018-05-03 Joon-Suk Lee Vertical memory devices and methods of manufacturing the same
TW201911581A (zh) * 2017-08-11 2019-03-16 美商美光科技公司 電荷捕獲結構之孔隙形成

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