KR100655028B1 - 비휘발성 반도체 기억장치 - Google Patents

비휘발성 반도체 기억장치 Download PDF

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Abstract

강유전체 커패시터를 FET의 게이트전위 제어에 이용하는 반도체 메모리에 있어서 강유전체막에서의 누설전류에 따르는 전하의 손실을 생기기 어렵게 하여, 장시간에 걸쳐 데이터를 유지할 수 있도록 한다.
실리콘 기판(10)상에 소스영역(11) 및 드레인영역(12)이 형성되고, 실리콘 기판(10)에서의 소스영역(11)과 드레인영역(12) 사이의 영역의 상측에 실리콘 산화막(14)이 형성되며, 그 실리콘 산화막(14) 위에 강유전체막(15)이 형성되고, 그 강유전체막(15) 위에 게이트전극(16)이 형성되어 있다. 강유전체막 및 실리콘 기판은 제 1 도전형이고, 소스영역 드레인영역은 제 2 도전형이다.

Description

비휘발성 반도체 기억장치{NONVOLATILE SEMICONDUCTOR MEMORY}
도 1은 제 1 및 제 2 실시예에 관한 비휘발성 반도체 기억장치의 단면도
도 2의 (a) 및 (b)는 제 1 실시예에 관한 비휘발성 반도체 기억장치에 있어서 데이터를 유지하였을 때의 에너지 밴드 도면
도 3의 (a) 및 (b)는 제 2 실시예에 관한 비휘발성 반도체 기억장치에 있어서 데이터를 유지하였을 때의 에너지 밴드 도면
도 4는 종래의 비휘발성 반도체 기억장치의 단면도
도 5의 (a) 및 (b)는 종래의 비휘발성 반도체 기억장치에 있어서 데이터를 유지하였을 때의 에너지 밴드 도면
도 6의 종래의 강유전체 메모리에 있어서 게이트전극 및 실리콘 기판이 접지전위일 때의 등가회로를 도시하는 도면
*도면의 주요 부분에 대한 부호의 설명*
10 : 실리콘 기판 11 : 소스영역
12 : 드레인 영역 13 : 채널 영역
14 : 실리콘 산화막 15 : 강유전체막
16 : 게이트 전극
본 발명은 강유전체 커패시터를 전계효과형 트랜지스터(FET)의 게이트전위 제어에 이용하는 비휘발성 반도체 기억장치에 관한 것이다.
강유전체 커패시터를 FET의 게이트전위 제어에 이용하는 비휘발성 강유전체 메모리에 있어서는 도 4에 도시하는 바와 같이, 실리콘 기판(1)에 소스영역(2) 및 드레인영역(3)이 형성되고, 실리콘 기판(1)에서의 소스영역(2)과 드레인영역(3) 사이에 형성되는 채널영역(4) 위에 유전체막으로서의 실리콘 산화막(5)이 형성되어 있다. 실리콘 산화막(5) 위에 지르콘산-티탄산납(PZT) 또는 탄탈산 비스무트-스트론튬(SBT) 등의 금속산화물로 이루어진 강유전체막(6)이 형성되고, 그 강유전체막(6) 위에 게이트전극(7)이 형성되어 있다.
상기 강유전체 메모리에서는 강유전체막(6)에 상향 또는 하향의 분극을 형성할 수 있는 동시에, 강유전체막(6)의 2개의 분극상태에 대응하여 실리콘 기판(1)에서의 게이트전극(7)의 하측영역의 표면 포텐셜의 깊이를 2개의 다른 값으로 설정할 수 있다.
이 경우, 실리콘 기판(1)에서의 게이트전극(7)의 하측영역(채널영역)의 표면 포텐셜의 깊이는 소스영역(2)과 드레인영역(3) 사이의 저항을 지배하기 때문에, 강유전체막(6)의 분극의 방향에 따라 소스영역(2)과 드레인영역(3) 사이의 저항은 높은 값 및 낮은 값 중의 하나가 된다. 그리고, 이러한 상태는 강유전체막(6)의 분극이 유지되는 한 유지(기억)되기 때문에, 강유전체 메모리는 비휘발성 메모리가 된 다.
상기 강유전체 메모리에 대해서 2개의 논리상태를 기억시키는 동시에, 강유전체 메모리로부터 2개의 논리상태를 판독하기 위해, 예를 들어 강유전체막(6)이 하향으로 분극한 상태를 논리 "1"로 하고, 상향으로 분극한 상태를 논리 "0"으로 한다.
강유전체 메모리에 데이터(논리 "1")를 기입하기 위해서 강유전체막(6)의 분극을 하향으로 할 때에는 실리콘 기판(1)을 접지전위로 설정한 상태에서, 게이트전극(7)에 큰 양(+)의 전압을 인가하는 한편, 강유전체 메모리에 데이터(논리 "0")를 기입하기 위해서 강유전체막(6)의 분극을 상향으로 할 때에는 실리콘 기판(1)을 접지전위로 설정한 상태에서, 게이트전극(7)에 큰 음(-)의 전압을 인가한다. 그 후, 게이트전극(7)의 전위는 FET의 접합 누설전류에 의해 급속하게 접지전위로 변화하기 때문에, 즉, 게이트전극(7)과 실리콘 기판(1)과의 사이에는 전위차가 생기지 않게 되므로, 기입된 데이터는 유지된다.
이하, 도 5의 (a), (b)의 에너지 밴드 도면을 참조하여 상기의 강유전체 메모리에서의 데이터의 유지상태를 설명한다.
예를 들어, 실리콘 기판(1)의 도전형을 p형으로 하고, 소스영역(2) 및 드레인영역(3)의 도전형을 n형으로 가정한다. 도 5의 (a)는 상기 강유전체 메모리에 있어서 게이트전극(7)에 양의 바이어스전압을 인가함으로써, 강유전체막(6)의 분극이 하향이 되는 상태(논리 "1"의 데이터가 기입된 상태)로 한 후, 게이트전극(7)을 접지전위로 하였을 때의 에너지 밴드를 도시하고 있다. 도 5의 (b)는 상기 강유전체 메모리에 있어서 게이트전극(7)에 음의 바이어스전압을 인가함으로써, 강유전체막(6)의 분극이 상향이 되는 상태(논리 "0"의 데이터가 기입된 상태)로 한 후, 게이트전극(7)을 접지전위로 하였을 때의 에너지 밴드를 도시하고 있다. 도 5의 (a), (b)에 있어서, 30은 분극의 방향을 나타내고, 31은 게이트전극(7)의 전도대를 나타내며, 32는 강유전체막(6)의 에너지 밴드를 나타내고, 33은 실리콘 산화막(5)의 에너지 밴드를 나타내며, 34는 p형의 실리콘 기판(1)의 에너지 밴드를 나타내고, 35는 n형의 전도채널을 나타내며, 점선은 페르미준위를 나타내고 있다.
강유전체막(6)의 분극이 하향이 되는 상태에서는 음으로 이온화된 공핍층이 실리콘 기판(1)의 깊은 영역으로까지 확산되므로, 도 5의 (a)에 도시하는 바와 같이 실리콘 기판(1)에서의 게이트전극(7)의 하측영역(채널영역(4))에 n형의 전도채널(35)이 형성되기 때문에, 실리콘 기판(1)의 계면 포텐셜은 접지전위보다도 내려간다.
한편, 강유전체막(6)의 분극이 상향으로 있는 상태에서는 도 5의 (b)에 도시하는 바와 같이, 실리콘 기판(1)에서의 게이트전극(7)의 하측영역(채널영역(4))에 p형의 캐리어인 정공이 축적되므로, 채널영역(4)에 n형의 전도채널이 형성되지 않기 때문에, 실리콘 기판(1)의 계면 포텐셜은 접지전위가 된다.
이와 같이, 강유전체막(6)의 분극의 방향에 따라 실리콘 기판(1)의 게이트전극에 하측영역의 계면 포텐셜이 다르기 때문에, 드레인영역(3)과 소스영역(2) 사이에 전위차를 주면, 분극의 방향에 따라 다른 전류가 드레인영역(3)과 소스영역(2) 사이에 흐른다. 즉, 실리콘 기판(1)의 계면 포텐셜이 접지전위보다도 낮은 상태(논 리 "1"의 상태)에서는 드레인영역(3)과 소스영역(2) 사이는 저저항이 되기(온상태가 된다) 때문에 큰 전류가 흐르는 한편, 실리콘 기판(1)의 계면 포텐셜이 접지전위인 상태(논리 "0"의 상태)에서는 드레인영역(3)과 소스영역(2) 사이는 고저항이 되기(오프상태가 된다) 때문에 전류는 거의 흐르지 않는다. 따라서, 드레인영역(3)과 소스영역(2) 사이를 흐르는 전류의 크기를 측정하면 강유전체 메모리가 온상태(논리 "1"의 상태)인지 또는 오프상태(논리 "0"의 상태)인지를 알 수 있다.
이와 같이 하여, 게이트전극(7)에 바이어스전압을 인가하지 않고, 드레인·소스간에 전위차를 주는 것만으로, 강유전체 메모리의 논리상태를 판독할 수 있다. 따라서, 강유전체 메모리의 온상태는 MOS 트랜지스터의 디프레션상태에 상당한다.
그런데, 도 5의 (a) 및 (b)에 도시한 바와 같이 강유전체 메모리에 데이터를 기입한 후에는, 강유전체막(6)에는 반드시 양 또는 음의 바이어스전압이 발생하고 있다. 그리고, 이러한 바이어스전압을 상쇄하도록 실리콘 산화막(5) 및 실리콘 기판(1)에 전위가 배분되어 있고, 이러한 배분된 전위가 온상태 또는 오프상태를 결정하고 있다.
강유전체막(6)은 절연막이기는 하지만, 강유전체막(6)의 비저항은 겨우 1015Ω·㎝ 정도이기 때문에, 강유전체막(6)의 두께를 100㎚으로 하면 1㎠당 강유전체막(6)의 저항은 107Ω가 된다.
도 4에 도시된 바와 같이 강유전체막(6)의 면적은 게이트전극(7)의 면적과 거의 동일하기 때문에, 이하에서는 강유전체막(6) 및 게이트전극(7)의 면적을 1㎠로 규격화하여, 강유전체 메모리의 전기특성을 논의한다.
도 6은 도 4에 도시하는 강유전체 메모리에 있어서, 게이트전극(7)과 실리콘 기판(1)이 접지전위일 때의 등가회로를 도시하고 있다. 도 6에서 COX는 실리콘 산화막(5)의 용량이고, CF는 강유전체막(6)의 용량이며, RF는 강유전체막(6)의 내부저항이다. COX의 값은 표준적인 MOS 트랜지스터의 실리콘 산화막의 용량과 거의 동일하게 겨우 0.1㎌/㎠이고, CF의 값은 1㎌/㎠이기 때문에, 이러한 2개의 용량의 병렬용량은 거의 1㎌/㎠가 된다. RF의 값은 상술한 바와 같이, 107Ω이기 때문에 용량 COX와 용량 CF가 저항 RF를 통해 방전함으로써, 도 6에 도시하는 등가회로에서의 A점의 가상적인 부유전위는 지수함수적으로 저하한다. 이 때의 시정수는 (COX + CF) ×RF 이기 때문에 약 10초가 된다. 게이트전극(7)에서의 트랩 및 저전압영역에서의 옴전도성으로부터의 어긋남에 의해 실제의 시정수는 커지는 경향이 있지만, 그래도 실험에 의해 구해지는 시정수의 한계는 겨우 103초이다.
이것은 103초 정도에서, 강유전체막(6)에 인가되는 바이어스전압이 소멸하여 전도채널이 소실되는 것을 의미한다.
강유전체 메모리가 비휘발성 메모리로서 실용화되기 위해서는 데이터의 유지 시간은 10년(=108초) 이상인 것이 바람직하지만, 이를 위해서는 강유전체막(6)의 비저항을 적어도 1020Ω·㎝ 정도로까지 크게, 즉, 비저항을 5자리수 이상으로 크게 해야만 한다.
그러나, 이와 같은 비저항이 높은 강유전체막은 현재시점에서 실현할 수 없기 때문에 강유전체 메모리의 실용화가 어렵다.
상기 사항을 감안하여, 본 발명은 강유전체막에서의 누설전류에 따르는 전하의 손실을 생기기 어렵게 하여, 장시간에 걸쳐 데이터를 유지할 수 있는 비휘발성 반도체 기억장치를 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위해서, 본 발명에 관한 제 1 비휘발성 반도체 기억장치는 실리콘 기판상에 형성된 소스영역 및 드레인영역과, 실리콘 기판에서의 소스영역과 드레인영역 사이의 영역의 상측에 형성된 유전체막과, 그 유전체막 위에 형성된 강유전체막과, 그 강유전체막 위에 형성된 게이트전극을 구비한 비휘발성 반도체 기억장치를 전제로 하고, 강유전체막의 도전형 및 실리콘 기판의 도전형은 모두 p형인 동시에 소스영역 및 드레인영역의 도전형은 n형이다.
상기의 목적을 달성하기 위해서, 본 발명에 관한 제 2 비휘발성 반도체 기억장치는 실리콘 기판상에 형성된 소스영역 및 드레인영역과, 실리콘 기판에서의 소스영역과 드레인영역 사이의 영역의 상측에 형성된 유전체막과, 그 유전체막 위에 형성된 강유전체막과, 그 강유전체막 위에 형성된 게이트전극을 구비한 비휘발성 반도체 기억장치를 전제로 하고, 강유전체막의 도전형 및 실리콘 기판의 도전형은 모두 n형인 동시에 소스영역 및 드레인영역의 도전형은 p형이다.
본 발명에 관한 제 1 또는 제 2 비휘발성 반도체 기억장치에 의하면 강유전체막의 도전형과 실리콘 기판의 도전형이 동일하기 때문에, 데이터를 기입하기 위해서 강유전체막에 바이어스전압이 인가되어도 그 바이어스전압에 대해서 순방향의 극성을 갖는 전하의 담체가 적기 때문에, 강유전체막에서의 누설전류에 의한 전하의 손실이 생기지 않는다. 이 때문에, 실리콘 기판의 표면에 형성된 전도채널은 장시간에 걸쳐 유지되고, 전도채널의 소거동작이 행해지기까지 전도채널의 유지상태가 변화하는 일은 없다. 또한, 전도채널의 소거동작이 행해지면 전도채널의 비유지상태는 계속 유지된다.
(실시예)
이하, 본 발명의 제 1 및 제 2 실시예에 관한 비휘발성 반도체 기억장치의 단면구조에 대해서 도 1을 참조하여 설명한다.
도 1은 제 1 실시예 및 제 2 실시예에 공통하는 비휘발성 반도체 기억장치의 단면구조를 도시하고 있고, 실리콘 기판(10)에 소스영역(11) 및 드레인영역(12)이 형성되고, 실리콘 기판(10)에 있어서의 소스영역(11)과 드레인영역(12) 사이에 형성되는 채널영역(13) 위에 유전체막으로서의 실리콘 산화막(14)이 형성되어 있다. 실리콘 산화막(14) 위에 금속산화물로 이루어진 강유전체막(15)이 형성되고, 그 강유전체막(15) 위에 게이트전극(16)이 형성되어 있다.
(제 1 실시예)
본 발명의 제 1 실시예에 관한 강유전체 메모리에 있어서는 강유전체막(15)의 도전형은 p형인 동시에 실리콘 기판(10)의 도전형은 p형이고, 소스영역(11) 및 드레인영역(12)은 n형이며, 이에 의해 전계효과형 트랜지스터는 n채널형 트랜지스터이다.
이와 같은 구성으로 함으로써, 강유전체막(15)에서의 누설전류에 따르는 전하의 손실이 생기기 어려워지고, 이에 의해서 장시간에 걸쳐 데이터를 유지할 수 있다. 이하, 그 이유에 대해서 도 2의 (a) 및 (b)를 참조하여 설명한다.
도 2의 (a), (b)는 본 발명의 제 1 실시예에 관한 비휘발성 반도체 기억장치에 있어서, 즉, 강유전체막(15)의 도전형 및 실리콘 기판(10)의 도전형이 p형인 강유전체 메모리에 있어서 데이터를 유지하였을 때의 에너지 밴드 도면을 도시하고 있다.
도 2의 (a), (b)에 있어서 20은 분극의 방향을 나타내고, 21은 게이트전극(16)의 에너지 밴드를 나타내며, 22는 강유전체막(15)의 에너지 밴드를 나타내고, 23은 실리콘 산화막(14)의 에너지 밴드를 나타내며, 24는 p형의 실리콘 기판(10)의 에너지 밴드를 나타내고, 점선은 페르미준위를 나타내고 있다.
도 1에 도시하는 강유전체 메모리의 강유전체막(15)의 내부저항을 통하여 흐르는 누출전류의 전하의 담체에 주목하면, 강유전체막(15)과 실리콘 산화막(14)은 직접적으로 접하고 있기 때문에, 이러한 계면에 존재하는 전하는 분극전하이다. 따라서, 자유롭게 돌아다닐 수 있는 담체는 이러한 계면에는 존재하지 않는다.
제 1 실시예에 관한 강유전체 메모리를 온상태로 하기 위해서는 게이트전극(16)에 p형 실리콘 기판(10)에 대하여 양이 되는 바이어스전압을 인가하여, 강유전체막(15)의 분극을 하향으로 한 후, 바이어스전압을 제로로 하고, 도 2의 (a)에 도시하는 바와 같이, p형 실리콘 기판(10)의 표면에 형성되어 있는 n형 전도채널(25)를 유지한다.
이 때, 도 2의 (a)에서 분명한 바와 같이, 강유전체막(15)에는 실리콘 기판(10)에 대하여 음이 되는 바이어스전압이 인가되어 있다. 이와 같이 음의 바이어스전압이 인가되어 있기 때문에, 전하의 담체가 강유전체막(15)에 주입되는 것은 실리콘 산화막(14) 측으로부터 정공이 주입되는 경우이거나 또는 게이트전극(16) 측으로부터 전자가 주입되는 경우 중 하나이다.
그러나, 강유전체막(15)과 실리콘 산화막(14)의 계면근방에는 자유롭게 돌아다닐 수 있는 담체는 존재하지 않기 때문에, 실리콘 산화막(14) 측으로부터 정공이 주입되는 일은 없다. 따라서, 담체의 주입은 게이트전극(16) 측으로부터의 전자의 주입뿐이다.
그런데, 제 1 실시예에 의하면 실리콘 기판(10)의 도전형이 p형인 동시에 강유전체막(15)의 도전형은 p형이기 때문에, 게이트전극(16) 측으로부터 주입된 전자는 강유전체막(15)의 내부를 전도할 수는 없다. 이 때문에 전도할 수 없는 전자는 게이트전극(16)과 강유전체막(15)의 계면에 일부 존재하게 되지만, 이에 의해 전자에 대한 강유전체막(15)의 계면 포텐셜은 가속도적으로 높아지기 때문에 전자의 주입은 사실상 행해지지 않는다.
이와 같이 하여, 게이트전극(16) 측으로부터의 전자의 주입도 행해지지 않기 때문에, 강유전체막(15)에 걸리는 바이어스전압은 장시간에 걸쳐 유지되므로, p형 실리콘 기판(10)의 표면에 형성되어 있는 n형 전도채널(25)은 유지된다.
제 1 실시예에 관한 강유전체 메모리를 오프상태로 하기 위해서는 게이트전극(16)에 p형 실리콘 기판(10)에 대해서 음이 되는 바이어스전압을 인가하여, 강유전체막(15)의 분극을 상향으로 한 후, 바이어스전압을 제로로 하고, 도 2의 (b)에 도시하는 바와 같이, p형 실리콘 기판(10)의 표면에 형성되어 있는 n형 전도채널(25)를 소거한다.
이 때, 바이어스전압이 강유전체막(15)에 인가되지 않도록 게이트전극(16)으로의 음의 바이어스를 충분히 작게 설정하기 때문에, 도 2의 (b)에 도시하는 바와 같이, 에너지 밴드는 거의 열평형상태가 되므로, n형 전도채널(25)의 소실된 상태는 계속 유지된다.
(제 2 실시예)
본 발명의 제 2 실시예에 관한 강유전체 메모리는 강유전체막(15)의 도전형은 n형인 동시에 실리콘 기판(10)의 도전형은 n형이고, 소스영역(11) 및 드레인영역(12)은 p형이며, 이에 의해 전계효과형 트랜지스터는 p채널형 트랜지스터이다.
이와 같이 구성함으로써, 강유전체막(15)에서의 누설에 따르는 전하의 손실이 생기기 어려워지고, 이에 의해서 장시간에 걸쳐 데이터를 유지할 수 있다. 이하, 그 이유에 대해서 도 3의 (a) 및 (b)를 참조하여 설명한다.
도 3의 (a), (b)는 본 발명의 제 2 실시예에 관한 비휘발성 반도체 기억장치에 있어서, 즉, 강유전체막(15)의 도전형 및 실리콘 기판(10)의 도전형이 n형인 강 유전체 메모리에 있어서 데이터를 유지하였을 때의 에너지 밴드 도면을 도시하고 있다.
도 3의 (a), (b)에서 20은 분극의 방향을 나타내고, 21은 게이트전극(16)의 에너지 밴드를 나타내며, 22는 강유전체막(15)의 에너지 밴드를 나타내고, 23은 실리콘 산화막(14)의 에너지 밴드를 나타내며, 24는 n형의 실리콘 기판(10)의 에너지 밴드를 나타내고, 점선은 페르미준위를 나타내고 있다.
제 2 실시예에 관한 강유전체 메모리를 온상태로 하기 위해서는 게이트전극(16)에 n형 실리콘 기판(10)에 대하여 음이 되는 바이어스전압을 인가하여, 강유전체막(15)의 분극을 상향으로 한 후, 바이어스전압을 제로로 하고, 도3의 (a)에 도시하는 바와 같이, n형 실리콘 기판(10)의 표면에 형성되어 있는 p형 전도채널(27)을 유지한다.
이 때, 도 3의 (a)에서 분명한 바와 같이, 강유전체막(15)에는 실리콘 기판(10)에 대하여 양이 되는 바이어스전압이 인가되어 있다. 이와 같이 양의 바이어스전압이 인가되어 있기 때문에, 전하의 담체가 강유전체막(15)에 주입되는 것은 실리콘 산화막(14) 측으로부터 전자가 주입되는 경우이거나 또는 게이트전극(16) 측으로부터 정공이 주입되는 경우 중 하나이다.
그러나, 강유전체막(15)과 실리콘 산화막(14)과의 계면근방에는 자유롭게 돌아다닐 수 있는 담체는 존재하지 않기 때문에, 실리콘 산화막(14) 측으로부터 전자가 주입되는 일은 없다. 따라서, 담체의 주입은 게이트전극(16) 측으로부터의 정공의 주입뿐이다.
그런데, 제 2 실시예에 의하면, 실리콘 기판(10)의 도전형이 n형인 동시에 강유전체막(15)의 도전형은 n형이기 때문에, 게이트전극(16) 측으로부터 주입된 정공은 강유전체막(15)의 내부를 전도할 수는 없다. 이 때문에, 전도할 수 없는 정공은 게이트전극(16)과 강유전체막(15)의 계면에 일부 존재하게 되지만, 이에 의해, 정공에 대한 강유전체막(15)의 계면 포텐셜은 가속도적으로 높아지기 때문에, 정공의 주입은 사실상 행해지지 않는다.
이와 같이 하여, 게이트전극(16) 측으로부터의 정공의 주입도 행해지지 않기 때문에, 강유전체막(15)에 인가되는 바이어스전압은 장시간 유지되므로, n형 실리콘 기판(10)의 표면에 형성되어 있는 p형 전도채널(27)은 유지된다.
제 2 실시예에 관한 강유전체 메모리를 오프상태로 하기 위해서는 게이트전극(16)에, n형 실리콘 기판(10)에 대해서 양이 되는 바이어스전압을 인가하여, 강유전체막(15)의 분극을 하향으로 한 후, 바이어스전압을 제로로 하고, 도 3의 (b)에 도시한 바와 같이, n형 실리콘 기판(10)의 표면에 형성되어 있는 p형 전도채널(27)을 소거한다.
이 때, 바이어스전압이 강유전체막(15)에 인가되지 않도록 게이트전극(16)으로의 양의 바이어스를 충분히 작게 설정하기 때문에, 도 3의 (b)에 도시하는 바와 같이, 에너지 밴드는 거의 열평형상태가 되므로, 소실한 p형 전도채널(27)의 소실된 상태는 계속 유지된다.
따라서, 예를 들어, 강유전체막(15)으로서 그 도전형이 n형이 되는 SrBi2(Ta, Nb)2O9막을 이용하는 경우에는, n형의 실리콘 기판을 이용하여 p채널형 FET를 형성하는 편이, p형의 실리콘 기판을 이용하여 n채널형 FET을 형성하는 것보다도 데이터의 유지시간은 길어진다.
본 발명에 관한 제 1 또는 제 2 비휘발성 반도체 기억장치에 의하면, 강유전체막의 도전형과 실리콘 기판의 도전형이 동일하기 때문에, 실리콘 기판의 표면에 형성된 전도채널은 장시간에 걸쳐 유지되고, 전도채널의 소거동작이 행해지기까지 전도채널의 유지상태가 변화하지 않는 동시에, 전도채널의 소거동작이 행해지면 전도채널의 비유지상태는 계속 유지되기 때문에, 장시간에 걸쳐 데이터를 유지할 수 있다.

Claims (2)

  1. 실리콘 기판상에 형성된 소스영역 및 드레인영역과, 상기 실리콘 기판에서의 상기 소스영역과 상기 드레인영역 사이의 영역의 상측에 형성된 유전체막과, 상기 유전체막 위에 형성된 강유전체막과, 상기 강유전체막 위에 형성된 게이트전극을 구비한 비휘발성 반도체 기억장치에 있어서,
    상기 강유전체막의 도전형 및 상기 실리콘 기판의 도전형은 모두 p형인 동시에 상기 소스영역 및 상기 드레인영역의 도전형은 n형인 것을 특징으로 하는 비휘발성 반도체 기억장치.
  2. 실리콘 기판상에 형성된 소스영역 및 드레인영역과, 상기 실리콘 기판에서의 상기 소스영역과 상기 드레인영역 사이의 영역의 상측에 형성된 유전체막과, 상기 유전체막 위에 형성된 강유전체막과, 상기 강유전체막 위에 형성된 게이트전극을 구비한 비휘발성 반도체 기억장치에 있어서,
    상기 강유전체막의 도전형 및 상기 실리콘 기판의 도전형은 모두 n형인 동시에 상기 소스영역 및 상기 드레인영역의 도전형은 p형인 것을 특징으로 하는 비휘발성 반도체 기억장치.
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