CN1350333A - 非易失性半导体存储装置 - Google Patents
非易失性半导体存储装置 Download PDFInfo
- Publication number
- CN1350333A CN1350333A CN01118833A CN01118833A CN1350333A CN 1350333 A CN1350333 A CN 1350333A CN 01118833 A CN01118833 A CN 01118833A CN 01118833 A CN01118833 A CN 01118833A CN 1350333 A CN1350333 A CN 1350333A
- Authority
- CN
- China
- Prior art keywords
- dielectric film
- strong dielectric
- silicon substrate
- gate electrode
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 64
- 239000010703 silicon Substances 0.000 claims abstract description 64
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 230000005669 field effect Effects 0.000 abstract 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 230000010287 polarization Effects 0.000 description 16
- 238000004321 preservation Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 239000002800 charge carrier Substances 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 239000002305 electric material Substances 0.000 description 2
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
Abstract
一种非易失性半导体存储装置,是将强电介质电容器用于控制场效应型晶体管栅电位的非易失性半导体存储装置。在硅衬底10上形成源极区域11以及漏极区域12,在硅衬底10的源极区域11和漏极区域12之间的区域上侧形成硅氧化膜14,在该硅氧化膜14上形成强电介质膜15,在该强电介质膜15上形成栅电极16。强电介质膜以及硅衬底为第1导电型;源极区域以及漏极区域为第2导电型。在强电介质膜上不易产生伴随泄漏电流的电荷损失,能长期保存数据。
Description
本发明涉及一种将强电介质电容器用于控制场效应型晶体管(FET)栅电位的非易失性半导体存储装置。
如图4所示，在将强电介质电容器用于控制FET栅电位的非易失性强电介质存储器中，在硅衬底1上形成源极区域2以及漏极区域3，在形成于硅衬底1的源极区域2和漏极区域3之间的沟道区域4上形成作为强电介质膜的硅氧化膜5。在硅氧化膜5上形成由锆钛酸铅(PZT)或钽铋酸锶(SBT)等金属氧化物所构成的强电介质膜6，在该强电介质膜6上形成栅电极7。
在所述强电介质存储器中，能在强电介质膜6上形成向上或向下的极化，同时对应强电介质膜6的两种极化状态，能够把在硅衬底1上的栅电极7下侧区域的表面位势深度设定在两个不同的值上。
此时，在硅衬底1上的栅电极7下侧区域(沟道区域)的表面位势深度，决定源极区域2和漏极区域3之间的电阻，所以对应强电介质膜6的极化方向，源极区域2和漏极区域3之间的电阻成为较高值以及较低值中任意1值。而且，只要强电介质膜6的极化被保持，这些状态就将被保持(储存)，所以强电介质存储器为非易失性存储器。
为使所述强电介质存储器储存两种逻辑状态，同时从强电介质存储器中读出两种逻辑状态，例如把强电介质膜6向下极化的状态设为逻辑“1”，而把向上极化的状态设为逻辑“0”。
为了在强电介质存储器中存入数据(逻辑“1”)，在使强电介质膜6向下极化时，以把硅衬底1设定在接地电位上的状态，在栅电极7上外加较大的正电压，另一方面，为了在强电介质存储器中存入数据(逻辑“0”)，在使强电介质膜6向上极化时，以把硅衬底1设定在接地电位上的状态，在栅电极7上外加较大的负电压。而后，栅电极7的电位因FET的结合漏损电流而迅速变为接地电位，所以在栅电极7和硅衬底1之间不产生电位差，所以能保存所存入的数据。
下面，参照图5(a)、图5(b)的能带图来说明所述强电介质存储器中的数据保存状态。
例如，将硅衬底1的导电型设为p型，而将源极区域2以及漏极区域3的导电型设为n型。图5(a)表示在所述强电介质存储器中，通过在栅电极7上外加正偏置电压，使强电介质膜6处于向下极化的状态(存入逻辑“1”数据的状态)之后，将栅电极7置于接地电位时的能带。图5(b)表示在所述强电介质存储器中，通过在栅电极7上外加负偏置电压，使强电介质膜6处于向上极化的状态(存入逻辑“0”数据的状态)之后，将栅电极7置于接地电位时的能带。在图5(a)、图5(b)中，30表示极化的方向，31表示栅电极7的传导带，32表示强电介质膜6的能带，33表示硅氧化膜5的能带，34表示p型硅衬底1的能带，35表示n型传导沟道，虚线表示费米能级。
当强电介质膜6处于向下极化的状态时，被负离子化的空穴层扩散到硅衬底1的较深区域，如图5(a)所示，在硅衬底1上的栅电极7下侧区域(沟道区域4)上形成n型传导沟道35，所以硅衬底1的界面电位降到接地电位以下。
另一方面，当强电介质膜6处于向上极化的状态时，如图5(b)所示，因为在硅衬底1上的栅电极7下侧区域(沟道区域4)上储存作为p型载流子的空穴，所以在沟道区域4上不形成n型传导沟道，因此硅衬底1的界面电位为接地电位。
如此，因为对应强电介质膜6的极化方向，在硅衬底1的栅电极上的下侧区域界面电位不同，所以如果在漏极区域3和源极区域2之间外加电位差，则对应极化方向的不同，而有不同的电流在漏极区域3和源极区域2之间流动。即，当硅衬底1的界面电位低于接地电位时(逻辑“1”的状态)，漏极区域3和源极区域2之间为低电阻(呈导通状态)，所以有较大的电流流动；而当硅衬底1的界面电位为接地电位时(逻辑“0”的状态)，漏极区域3和源极区域2之间为高电阻(呈截止状态)，所以几乎没有电流流动。因此，如果测定流动在漏极区域3和源极区域2之间的电流的大小，就能知道强电介质存储器是处在导通状态(逻辑“1”的状态)，还是处在截止状态(逻辑“0”的状态)。
这样一来，无需在栅电极7上外加偏置电压，只要在漏极和源极之间外加电位差，就能读出强电介质存储器的逻辑状态。因此，强电介质存储器的导通状态相当于MOS晶体管的耗尽状态。
但是，如图5(a)以及图5(b)所示，在将数据存入强电介质存储器之后，在强电介质膜6上一定会产生正或负的偏置电压。而且，通过将电位分配到硅氧化膜5以及硅衬底1上，抵消这些偏置电压，这些被分配的电位决定导通状态或截止状态。
虽然强电介质膜6是绝缘膜，但因为强电介质膜6的电阻率最多为1015Ω·cm，所以如果设强电介质膜6的厚度为100nm，则每1cm2的强电介质膜6的电阻为107Ω。
如图4所示，因为强电介质膜6的面积与栅电极7的面积几乎相等，所以下面通过将强电介质膜6以及栅电极7的面积标准化为1cm2来讨论强电介质存储器的电气特性。
图6表示在图4所示的强电介质存储器中，当栅电极7和硅衬底1为接地电位时的等效电路。在图6中，COX为硅氧化膜5的容量，CF为强电介质膜6的容量，RF为强电介质膜6的内部电阻。因为COX的值与标准的MOS晶体管的硅氧化膜的容量几乎相等，最高为0.1μF/cm2，而CF的值为1μF/cm2，所以这两个电容的并联后容量近似为1μF/cm2。因为RF的值如以上所述，为107Ω，所以容量COX和CF通过电阻RF放电，在如图6所述等效电路中A点的假定的悬浮电位呈指数函数性降低。因为此时的时间常数是(COX+CF)×RF，所以大约为10秒。由于栅电极7上的阱以及来自低电压区域的欧姆传导性偏差的影响，实际的时间常数有变大的倾向，尽管如此，通过实验求出的时间常数最高值也仅为103秒。
这意味着经过103秒，外加在强电介质膜6上的偏置电压将会消失，传导沟道将会消失。
为了把强电介质存储器作为非易失性存储器来实用化，数据的保存时间最好为10年(108秒)以上，为此，必须使强电介质膜6的电阻率至少提高到1020Ω·cm，即，必须把电阻率增大5位数以上。
但是，由于目前还不能实现具有这样高电阻率的强电介质膜，所以妨碍了强电介质存储器的实用化。
鉴于以上所述问题，本发明的目的在于：提供一种在强电介质膜上不易产生伴随泄漏电流的电荷损失的、能长期保存数据的非易失性半导体存储装置。
为了实现所述目的，本发明的第1非易失性半导体存储装置包括：形成在硅衬底上的源极区域以及漏极区域；形成在硅衬底的源极区域和漏极区域之间的区域上侧的电介质膜；形成在该电介质膜上的强电介质膜；形成在该强电介质膜上的栅电极；强电介质膜的导电型以及硅衬底的导电型都是p型，同时源极区域以及漏极区域的导电型是n型。
为了实现所述目的，本发明的第2非易失性半导体存储装置包括：形成在硅衬底上的源极区域以及漏极区域；形成在硅衬底的源极区域和漏极区域之间的区域上侧的电介质膜；形成在该电介质膜上的强电介质膜；形成在该强电介质膜上的栅电极；强电介质膜的导电型以及硅衬底的导电型都是n型，同时源极区域以及漏极区域的导电型是p型。
根据本发明的第1或第2非易失性半导体存储装置，因为强电介质膜的导电型与硅衬底的导电型相同，所以即使为存入数据而在强电介质膜上外加偏置电压，由于相对于该偏置电压具有正方向极性的电荷载体比较少，所以在强电介质膜上不会产生由于泄漏电流所造成的电荷损失。因此，能长期保存在硅衬底表面上形成的传导沟道，直到进行传导沟道消去工作为止，传导沟道的保存状态不发生变化。而且，如果进行传导沟道消去工作，则传导沟道的不保存状态将被永久性地维持下去。
下面，简单说明附图。
图1是实施例1以及实施例2的非易失性半导体存储装置的剖面图。
图2(a)以及图2(b)是实施例1的非易失性半导体存储装置保存数据时的能带图。
图3(a)以及图3(b)是实施例2的非易失性半导体存储装置保存数据时的能带图。
图4是以往非易失性半导体存储装置的剖面图。
图5(a)以及图5(b)是以往的非易失性半导体存储装置在保存数据时的能带图。
图6是表示在以往的强电介质存储器中，当栅电极以及硅衬底为接地电位时的等效电路图。
下面，对附图符号进行简单说明。
10—硅衬底；11—源极区域；12—漏极区域；13—频道区域；14—硅氧化膜；15—强电介质膜；16—栅电极。
下面，参照图1来说明本发明实施例1以及实施例2的非易失性半导体存储装置的剖面构造。
图1表示实施例1以及实施例2共同的非易失性半导体存储装置的剖面构造；在硅衬底10上形成源极区域11以及漏极区域12，在硅衬底10的源极区域11和漏极区域12之间形成的频道区域13上形成作为电介质膜的硅氧化膜14。在硅氧化膜14上形成由金属氧化物构成的强电介质膜15，在该强电介质膜15上形成栅电极16。
实施例1
在本发明实施例1的强电介质存储器中，强电介质膜15的导电型以及所述硅衬底10的导电型都是p型，源极区域11以及漏极区域12是n型，因此，场效应型晶体管是n沟道型晶体管。
根据这样的构成，在强电介质膜15上难以产生伴随泄漏电流的电荷损失，因此，能长期保存数据。下面，参照图2(a)以及图2(b)来说明其理由。
图2(a)以及图2(b)是在本发明实施例1的非易失性半导体存储装置中，即在强电介质膜15的导电型以及硅衬底10的导电型为p型时的强电介质存储器中，保存数据时的能带图。
在图2(a)以及图2(b)中，20表示极化的方向，21表示栅电极16的能带，22表示强电介质膜15的能带，23表示硅氧化膜14的能带，24表示p型硅衬底10的能带，虚线表示费米能级。
如果着眼于经图1所示的强电介质存储器的强电介质膜15内部电阻流动的泄漏电流中的电荷载体，则因为强电介质膜15和硅氧化膜14直接接触，所以存在于两者界面的电荷为极化电荷。因此，在两者界面上不存在能自由转动的载体。
为了使实施例1的强电介质存储器为导通状态，在栅电极16上外加相对于p型硅衬底10为正的偏置电压，使强电介质膜15的极化向下之后，使偏置电压为0，如图2(a)所示，保持形成在p型硅衬底10表面上的n型传导沟道25。
此时，如同由图2(a)所明确的那样，在强电介质膜15上外加相对于硅衬底10为负的偏置电压。象这样，因为外加有负偏压，电荷载体被注入强电介质膜15的情况有两种，即，或是从硅氧化膜14一侧注入空穴的情况，或是从栅电极16一侧注入电子的情况。
但是，因为在强电介质膜15和硅氧化膜14的界面附近不存在能自由转动的载体，所以从硅氧化膜14一侧没有空穴被注入。因此，载体的注入只有从栅电极16一侧注入电子的情况。
可是，根据实施例1，硅衬底10的导电型是p型，同时强电介质膜15的导电型也是p型，所以从栅电极16一侧注入的电子不能传导到强电介质膜15的内部。因此，不能传导的电子部分存在于栅电极16和强电介质膜15的界面上，因此，强电介质膜15相对于电子的界面位势呈加速度地提高，所以电子的注入实际上变得不可能。
这样一来，因为从栅电极16一侧注入电子也不能进行了，所以能长期地维持加在强电介质膜15上的偏置电压，因此能维持形成在p型硅衬底10的表面上的n型传导沟道25。
为了使实施例1的强电介质存储器为截止状态，在栅电极16上外加相对于p型硅衬底10为负的偏置电压，使强电介质膜15的极化向上之后，使偏置电压为0，如图2(b)所示，除去形成在p型硅衬底10表面上的n型传导沟道25。
此时，为把施加给栅电极16的负偏压设定得足够小，以使偏置电压不能加到强电介质膜15上，如图2(b)所示，能带几乎成为热平衡状态，所以消除了n型传导沟道25的状态得以永久维持。
实施例2
在本发明实施例2的强电介质存储器中，强电介质膜15的导电型以及所述硅衬底10的导电型都是n型，源极区域11以及漏极区域12是p型，因此，场效应型晶体管是p沟道型晶体管。
根据这样的构成，在强电介质膜15上难以产生伴随泄漏电流的电荷损失，因此，能长期保存数据。下面，参照图3(a)以及图3(b)来说明其理由。
图3(a)以及图3(b)是在本发明实施例2的非易失性半导体存储装置中，即在强电介质膜15的导电型以及硅衬底10的导电型为n型时的强电介质存储器中，保存数据时的能带图。
在图3(a)以及图3(b)中，20表示极化的方向，21表示栅电极16的能带，22表示强电介质膜15的能带，23表示硅氧化膜14的能带，24表示n型硅衬底10的能带，虚线表示费米能级。
为了使实施例2的强电介质存储器为导通状态，在栅电极16上外加相对于n型硅衬底10为负的偏置电压，使强电介质膜15的极化向上之后，使偏置电压为0，如图3(a)所示，保持形成在n型硅衬底10表面上的p型传导沟道27。
此时，如同由图3(a)所明确的那样，在强电介质膜15上外加相对于硅衬底10为正的偏置电压。象这样，因为外加有正偏压，电荷载体被注入强电介质膜15的情况有两种，即，或是从硅氧化膜14一侧注入电子的情况，或是从栅电极16一侧注入空穴的情况。
但是，因为在强电介质膜15和硅氧化膜14的界面附近不存在能自由转动的载体，所以从硅氧化膜14一侧没有电子被注入。因此，载体的注入只有从栅电极16一侧注入空穴的情况。
可是，根据实施例2，硅衬底10的导电型是n型，同时强电介质膜15的导电型也是n型，所以从栅电极16一侧注入的空穴不能传导到强电介质膜15的内部。因此，不能传导的空穴部分存在于栅电极16和强电介质膜15的界面上，因此，强电介质膜15相对于空穴的界面位势呈加速度地提高，所以空穴的注入实际上变得不可能。
这样一来，因为从栅电极16一侧注入空穴也不能进行了，所以能长期地维持加在强电介质膜15上的偏置电压，因此能维持形成在n型硅衬底10的表面上的p型传导沟道27。
为了使实施例2的强电介质存储器为截止状态，在栅电极16上外加相对于n型硅衬底10为正的偏置电压，使强电介质膜15的极化向下之后，使偏置电压为0，如图3(b)所示，除去形成在n型硅衬底10表面上的p型传导沟道27。
此时，为把施加给栅电极16的正偏压设定得足够小，以使偏置电压不能加到强电介质膜15上，如图3(b)所示，能带几乎成为热平衡状态，所以消除了p型传导沟道27的状态得以永久维持。
因此，例如在把其导电型为n型的SrBi2(Ta，Nb)2O9膜作为强电介质膜15来使用时，使用n型硅衬底来形成p沟道型FET较之使用p型硅衬底来形成n沟道型FET，其数据的保存时间更长。
根据本发明的第1或第2非易失性半导体存储装置，因为强电介质膜的导电型和硅衬底的导电型相同，因此，能长期保持在硅衬底表面上形成的传导沟道，直到进行传导沟道消去工作为止，传导沟道的保存状态都不发生变化，而且，如果进行传导沟道的消去工作，则传导沟道的不保持状态将被永久性地维持下去，所以能长期保存数据。
Claims (2)
1.一种非易失性半导体存储装置，包括：形成在硅衬底上的源极区域以及漏极区域，形成在所述硅衬底的所述源极区域和所述漏极区域之间的区域上侧的电介质膜，形成在所述电介质膜上的强电介质膜，形成在所述强电介质膜上的栅电极；其特征在于：
所述强电介质膜的导电型以及所述硅衬底的导电型都是p型，同时所述源极区域以及所述漏极区域的导电型是n型。
2.一种非易失性半导体存储装置，包括：形成在硅衬底上的源极区域以及漏极区域，形成在所述硅衬底的所述源极区域和所述漏极区域之间的区域上侧的电介质膜，形成在所述电介质膜上的强电介质膜，形成在所述强电介质膜上的栅电极；其特征在于：
所述强电介质膜的导电型以及所述硅衬底的导电型都是n型，同时所述源极区域以及所述漏极区域的导电型是p型。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000182643A JP2002009255A (ja) | 2000-06-19 | 2000-06-19 | 不揮発半導体記憶装置 |
| JP182643/2000 | 2000-06-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1350333A true CN1350333A (zh) | 2002-05-22 |
| CN1181553C CN1181553C (zh) | 2004-12-22 |
Family
ID=18683366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB011188332A Expired - Fee Related CN1181553C (zh) | 2000-06-19 | 2001-06-19 | 非易失性半导体存储装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6455883B2 (zh) |
| EP (1) | EP1168454B1 (zh) |
| JP (1) | JP2002009255A (zh) |
| KR (1) | KR100655028B1 (zh) |
| CN (1) | CN1181553C (zh) |
| DE (1) | DE60118061T2 (zh) |
| TW (1) | TW511275B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004172355A (ja) * | 2002-11-20 | 2004-06-17 | National Institute Of Advanced Industrial & Technology | 強誘電体メモリアレイ |
| JP4831562B2 (ja) * | 2005-06-23 | 2011-12-07 | 富士通株式会社 | 強誘電体メモリ装置 |
| FR2973553B1 (fr) * | 2011-03-31 | 2013-03-29 | Thales Sa | Procédé de mise en oeuvre d'une jonction tunnel ferroelectrique, dispositif comprenant une jonction tunnel ferroelectrique et utilisation d'un tel dispositif |
| US11502103B2 (en) * | 2018-08-28 | 2022-11-15 | Intel Corporation | Memory cell with a ferroelectric capacitor integrated with a transtor gate |
| US11018239B2 (en) * | 2019-04-13 | 2021-05-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US11980037B2 (en) | 2020-06-19 | 2024-05-07 | Intel Corporation | Memory cells with ferroelectric capacitors separate from transistor gate stacks |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5578846A (en) * | 1995-03-17 | 1996-11-26 | Evans, Jr.; Joseph T. | Static ferroelectric memory transistor having improved data retention |
| KR0141160B1 (ko) * | 1995-03-22 | 1998-06-01 | 김광호 | 강유전체 메모리 장치 및 그 제조방법 |
-
2000
- 2000-06-19 JP JP2000182643A patent/JP2002009255A/ja active Pending
-
2001
- 2001-06-13 US US09/879,081 patent/US6455883B2/en not_active Expired - Fee Related
- 2001-06-19 DE DE60118061T patent/DE60118061T2/de not_active Expired - Lifetime
- 2001-06-19 CN CNB011188332A patent/CN1181553C/zh not_active Expired - Fee Related
- 2001-06-19 KR KR1020010034609A patent/KR100655028B1/ko not_active IP Right Cessation
- 2001-06-19 TW TW090114863A patent/TW511275B/zh not_active IP Right Cessation
- 2001-06-19 EP EP01114688A patent/EP1168454B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP1168454A3 (en) | 2004-03-03 |
| EP1168454B1 (en) | 2006-03-22 |
| DE60118061T2 (de) | 2006-08-17 |
| US20010052607A1 (en) | 2001-12-20 |
| CN1181553C (zh) | 2004-12-22 |
| JP2002009255A (ja) | 2002-01-11 |
| KR20010113555A (ko) | 2001-12-28 |
| DE60118061D1 (de) | 2006-05-11 |
| TW511275B (en) | 2002-11-21 |
| KR100655028B1 (ko) | 2006-12-07 |
| EP1168454A2 (en) | 2002-01-02 |
| US6455883B2 (en) | 2002-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5524092A (en) | Multilayered ferroelectric-semiconductor memory-device | |
| US5623439A (en) | Ferroelectric memory device | |
| US6878980B2 (en) | Ferroelectric or electret memory circuit | |
| RU2269830C1 (ru) | Ферроэлектрический или электретный запоминающий контур | |
| KR19980024074A (ko) | 금속-강유전체-금속-절연체 반도체 구조를 기본으로 한 비휘발성 메모리 | |
| JP2005501398A (ja) | 複合分子材料を使用したフローティングゲートメモリデバイス | |
| KR100691037B1 (ko) | 강유전성 트랜지스터 | |
| US11569250B2 (en) | Ferroelectric memory device using back-end-of-line (BEOL) thin film access transistors and methods for forming the same | |
| US3590337A (en) | Plural dielectric layered electrically alterable non-destructive readout memory element | |
| CN1898747A (zh) | 利用有机双极半导体的非易失性铁电薄膜设备和所述设备的制备方法 | |
| CN1181553C (zh) | 非易失性半导体存储装置 | |
| KR20220111670A (ko) | 수소 차단 유전체 장벽을 포함하는 박막 트랜지스터 및 이를 형성하기 위한 방법 | |
| CN1347156A (zh) | 半导体存储器 | |
| JP5440803B2 (ja) | Ｍｆｍｓ型電界効果トランジスタ及び強誘電体メモリ装置並びにこれらの製造方法 | |
| CN1332889A (zh) | 铁电晶体管及其制造方法 | |
| WO2009054707A2 (en) | Mfms-fet, ferroelectric memory device, and methods of manufacturing the same | |
| CN1305230A (zh) | 适用于非易失性存储器的隧道晶体管 | |
| Sakai et al. | Organic field-effect-transistor-based memory with nylon 11 as gate dielectric | |
| KR101385735B1 (ko) | 강유전체 메모리 소자 및 그 제조 방법 | |
| KR20130021534A (ko) | 엠에프아이에스형 전계효과 트랜지스터 및 강유전체 메모리 장치와 그 제조방법 | |
| JP5440852B2 (ja) | Ｍｆｍｓ型電界効果トランジスタ及び強誘電体メモリ装置 | |
| US20230099330A1 (en) | Semiconductor device including ferroelectric layer and insulation layer with metal particles and methods of manufacturing the same | |
| Honda et al. | Visualization of electrons and holes localized in the gate thin film of metal-oxide nitride-oxide semiconductor type flash memory by using scanning nonlinear dielectric microscopy | |
| JPH05135570A (ja) | 不揮発性半導体記憶装置 | |
| Yang et al. | Fabrication of one-transistor-capacitor structure of nonvolatile TFT ferroelectric RAM devices using Ba (Zr 0.1 Ti 0.9) O 3 gated oxide film |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C19 | Lapse of patent right due to non-payment of the annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |