JPH03256292A - 半導体記憶装置及びその情報書込読出消去方法 - Google Patents
半導体記憶装置及びその情報書込読出消去方法Info
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- JPH03256292A JPH03256292A JP2054400A JP5440090A JPH03256292A JP H03256292 A JPH03256292 A JP H03256292A JP 2054400 A JP2054400 A JP 2054400A JP 5440090 A JP5440090 A JP 5440090A JP H03256292 A JPH03256292 A JP H03256292A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［目次」
［概要］
［産業上の利用針！ｌｔＦ］
Ｅ従来の技術」
１発明が解決しようとする課題］
［課題を解決するための手段］
基本原理（第１図、第２図）
基本構成（第３図）
基本読出動作Ｉ （Ｑ＞０／Ｑ＝Ｏ） （第４図）基
本読出動作ｎ （Ｑ＞０／Ｑ＜Ｏ） （第５図）基本
読出動作ＩＩＩ （Ｑ＝０／Ｑ＜Ｏ） （第６図）読
出動作の変形 １ ・・・１２ ・・・ １４ ・・・１４ ・・・１４ ・・・ １５ ・・・ １５ ・・・ １８ ・・・２０ ・・・３０ ・・・３９ ・・・４６ 基本書込動作■（第７図〉 ・・・４７基本
書込動作■（第８図） ・・・４９［作用］
・・・５１［実方拒例
］ ・・・５２第１の実施例
（第９〜１２図） ・・・５２′！！４造、製造
方法 第２の実施例（第１３〜１７図） ・・・５８基本
構造、詳細構造、製造方法、変形１造第３の実施例（第
１８図、第１９図） ・・・６９第４の実施例（第２０
図、第２１図） ・・・７０第５の実施例（第２２ＵＡ
、第２３図） ・・・７２第６の実施例（第２４図、第
２５図） ・・・７３基本構造、詳細構造 第７の実施例（第２６図） ・・・７７［発
明の効果］ ・・・７８［ＩＩ要
］ 半導体記憶装置、特に電気的に書換え可能なＲＯＭ （
Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）の機能とリフレッ
シュすることにより情報を記憶できるＤ ＲＡ Ｍ （
Ｄｙｎａ！１ｌｉｃ２ ＲａｎｄｏｌｌｌＡｃｃｅｓｓ Ｈｅｎ＋ｏｒｙ）の機
能を兼ね備えた新規な半導体記憶装置及びその情報書込
読出消去方法に関し、 特別な材料を用いることなくヒステリシス特性を実現し
てＲＯＭとしての機能を実現すると共に、ＲＡＭとして
の機能をも実現できる半導体記憶装置及びその情報書込
読出消去方法を提供することを目的とし、 情報を記憶する蓄積容量と情報を読み書きする転送トラ
ンジスタとを有するメモリセルを縦横に配置し、前記転
送トランジスタのゲートにワードラインか接続され、前
記転送トランジスタの一方の電極にビットラインが接続
された半導体記憶装置において、前記蓄積容量が、前記
転送トランジスタの他方の電極に接続された蓄積電極と
、電荷を蓄積する電荷蓄積層と、前記電荷蓄積層を挟ん
で前記蓄積電極に相対する対向電極とを有し、前記蓄積
容量の容量値かバイアス電圧に応じて変化するように構
成する。 ［産業上の利用分野」 本発明は半導体記１１！！装置、特に電気的に書換え可
能なＲＯＭ （Ｒｅａｄ ０ｎｌｙ Ｈｅｎ＋ｏｒｙ）
の機能とリフレッシュすることにより情報を記憶できる
ＤＲＡＭ（Ｄｙｎａｎｌｉｃ Ｒａｎｄｏ１１＾（：ｃ
ｅｓｓ Ｈｅｎ＋ｏｒｙ）の機能を兼ね備えた新規な半
導体記憶装置及びその情報書込読出消去方法に関する。 ［従来の技術］ 電気的に書換え可能な不揮発性メモリとしてＥＥＰＲＯ
Ｍか知られている。このＥＥＰＲＯＭではメモリセルか
選択トランジスタと記憶トランジスタという少なくとも
２つのトランジスタにより構成されているため、メモリ
セルの面積を縮小することが困難である。また、ＢＥＰ
ＲＯＭでは情報の読出しは電流検出により行われている
ため、高速読出しか困難である。 ［発明か解決しようとする課題］ このように従来のＥＥＰＲＯＭはセル面積を小さくして
高集積化することが困難であるとともに高速に情報を読
出すのが困難であるという問題があった。 一方、Ｄ １１．ＡＭの蓄積容量用誘電体膜として強誘
電体膜を用い、強誘電体膜のヒステリシス特性を利用し
て不揮発性メモリを実現しようとする提案かある。しか
し、強誘電体膜は、材料として安定で均一なものが今だ
確立されておらず、半導体装置を製造する従来のプロセ
スとの整合性を実現するのが難しい。 本発明の目的は、特別な材料を用いることなくビステリ
シス特性を実現してＲＯＭとしての機能を実現すると共
に、ＲＡＭとしての機能をも実現できる半導体記憶装置
及びその情報書込読出消去方法を提供することにある。 ［課題を解決するための手段］ 本発明の原理を第１図乃至第８図を用いて説明する。 ４主属１ 第１図に本発明による容量Ｃとその特性を示す。 第１図（ａ）に示ずように容量Ｃの一方の電極を例えは
ｎ型番結晶シリコン層Ｐ１とし、他方の電極を高濃度の
例えばｎ＋型多結晶シリコン層Ｐ２とする。これら多結
晶シリコン層Ｐ１とＰ２により絶縁膜Ｉを挟んで容量Ｃ
を構成する。 第１図（ｂ）に等価回路を示す。ｎ型番結晶シリコン層
Ｐ１の電極をＯ［Ｖ］とし、ｎ＋型多結晶シリコン層Ｐ
２の電極をＶ［Ｖ］としてバイアス電圧■を印加する。 ｎ型番結晶シリコン層Ｐ１の不純物濃度か高い場合は、
バイアス電圧■が変化しても容量Ｃの値はほとんど変化
しないが、ｎ型番結晶シリコン層Ｐ１の不純物濃度が低
い場合は、バイアス電圧■により容量Ｃの値か変化する
。バイアス電圧■を負にすると、ｎ型多結晶シリコン層
Ｐｉの中に空乏層が広かり、全体の容量Ｃは、この空乏
層による容量が直列に接続されたことになって減少する
。 第１図（Ｃ）はバイアス電圧■と容量Ｃとの関係（Ｃ−
Ｖ特性〉を示すグラフである。バイアス電５ ６ 圧■が正であればｎ型番結晶シリコン層Ｐ１には空乏層
が形成されないからｎ型番結晶シリコン層Ｐ１の不純物
濃度による容量Ｃの相違はない。しかし、バイアス電圧
■が負になるとｎ型番結晶シリコン層Ｐ１に空乏層か形
成される。不純物濃度か低いほど電子が追いやられて空
乏層の厚さは厚くなるので、空乏層による容量が小さく
なり、全体の容量Ｃも小さくなる。したがって、第１図
（Ｃ）に示すように、バイアス電圧Ｖが負の場合、ｎ型
番結晶シリコン層Ｐ１の不純物濃度が低いほど容量Ｃが
小さくなる。すなわち、ｎ型番結晶シリコン層Ｐ１の不
純物濃度を低くすると、バイアス電圧■に応じて容量Ｃ
が２つの値をとるようになる。 第２図は、第１図の原理を利用して容量Ｃにヒステリシ
ス特性を持たせるようにしたものである。 第２図（ａ）に示ずようにｎ型番結晶シリコン層Ｐ１と
ｎ＋型多結晶シリコン層Ｐ２の間に多結晶シリコン層Ｐ
３を挿入し、この多結晶シリコン層Ｐ３に電荷Ｑを蓄積
する。多結晶シリコン層Ｐ１とＰ３により絶縁膜■１を
挟んで容量Ｃ１を構成し、多結晶シリコン層Ｐ３とＰ２
により絶縁ＷＡＩ２を挟んで容量Ｃ２を構成する。すな
わち、第２図（ｂ〉に示すように、容量Ｃは、容量Ｃ１
と容量Ｃ２が電荷Ｑを挟んで直列接続された構成をして
いる。 バイアス電圧■に応じて容量Ｃが２つの値をとるように
ｎ型番結晶シリコン層Ｐ１の不純物濃度を低くすると、
第２図（Ｃ）のＣ−■特性に示すように、多結晶シリコ
ン屑Ｐ３に蓄積された電荷Ｑに応じて、バイアス電圧■
に対する容量Ｃの変化がシフトする。すなわち、電荷Ｑ
が正の場合は、ｎ型番結晶シリコン層Ｐ１において空乏
層が形成され難くなるので、左開にシフトし、電荷Ｑが
負の場合は、ｎ型番結晶シリコン層Ｐ１において空乏層
が形成され易くなるので、右側にシフトする。 したがって、容量Ｃがヒステリシス特性を有するように
なる。 ４本目減 上述の基本原理に基ついた容量Ｃを用いた半導体記憶装
置のメモリセルの基本構成を第３図に示す。 ７ ８ 本発明によるメモリセルは、転送トランジスタＴと上述
の蓄積容量Ｃにより構成されている。転送トランジスタ
１゛のソースにはビットラインＢＬが接続され、ゲー１
〜にはワードラインＷＬが接続され、ドレインには蓄積
容量Ｃが接続されている。 蓄積容量Ｃにおける多結晶シリコン層Ｐ１は蓄積電極Ｓ
Ｅとして機能してトランジスタ゛■゛のドレインに接続
され、多結晶シリコン層Ｐ２は対向電極ＣＥとして機能
し、多結晶シリコン層Ｐ３はフローティングゲートＦＧ
として機能して電荷Ｑを蓄積する。したかって、空乏層
が形成される容量Ｃ１か転送トランジスタＴ側、高濃度
のｎ＋型多結晶シリコン層Ｐ２を有する容ｉｃ２が対向
電極ＣＥ開となる。 本発明のメモリセルでは、第２図に示すように、フロー
ティングゲートＦＧに蓄積する電荷Ｑにより蓄積容量Ｃ
そのものの容量値を異ならせることかできる。すなわち
、蓄積容量Ｃの容量値を電荷Ｑにより制御して、蓄積容
量Ｃに蓄積される電荷量を異ならせることかできるとい
う特徴的特性を有している。 本発明によるメモリセルは、この特徴的特性を利用して
制御方法を工夫することによりＲＡＭ（Ｄ Ｒ，Ａ Ｍ
）としてもＲＯＭとしても機能する。 すなわち、このメモリセルは、蓄積容量Ｃに任意のＲ，
Ａ Ｍ情報（揮発性情報）を目出に書込み、必要に応じ
て害換えることができるＲＡＭとしても機能すると共に
、フローティングゲートＦＧに電荷Ｑを注入して固定し
たＲＯＭ情報（不揮発性情報）を書込み、書込まれたＲ
ＯＭ情報を読ｎ）すＲＯＭとしても機能する。 なお、上述の蓄積容量Ｃでは電荷Ｑを蓄積する電荷蓄積
層ＥＬとしてフローティングゲートＦＧを用いたが、５
ｉＮ−３ｉｎ２の２層構造やＳｔＯ□−８ｉＮ−８ｉＯ
□の３層構造のようにトラップの多い層を電荷蓄積層Ｅ
Ｌとして用いてもよい。 ０ −Ｏ 第１の基本読出動作例を第４図を用いて説明する。 ９ ０ 第１の動作例では、フローティングゲートＦＧに注入さ
れた電荷Ｑか正であるか＜Ｑ＞Ｏ）、０であるか（Ｑ＝
Ｏ）によりＲＯＭとしての「１」又は「Ｏ」の情報を記
憶するものとする。対向型％ ＣＥ （１’）電圧Ｖｃ
を２．５ｖとして、転送トランジスタＴ側の蓄積容量Ｃ
の電位ＶｓがＯＶ （Ｌレベル）又は５Ｖ（Ｈレベル）
になるように、蓄積容量Ｃに電荷を蓄積して情報を記憶
するようにする。蓄積容量Ｃへのバイアス電圧Ｖ（＝Ｖ
ｃ−ＶＳ）は−２，５■と２．５■の２値をとる。この
場合のＣ−■特性は第４図（ａ）に示ずようになる。 フローティングゲートＦＧの電荷Ｑが正の場合（第４図
（ａ）の実線〉、バイアス電圧Ｖが−２゜５■から２．
５■の範囲内において蓄積容量Ｃは常に大きい値である
。電荷ＱがＯの場合（第４図（ａ）の破線）、蓄積容量
Ｃは、バイアス電圧■か２．５■で小さい値となり、−
１−２，５Ｖで大きい値となる。 情報の読出動作は、基本的に、プリチャージ手段（図示
せず）によりプリチャージしたヒツトラインＢＬをフロ
ーティングとした状態でワードラインＷＬを５Ｖ（ＷＬ
ｏｎ＞として転送トランジスタＴをオンし、このときの
ビットラインＢＩ、の電位変化に基づいて情報を読出す
。このときピットラインＢＬの電位Ｖｂｌを何ボルトに
プリチャージするかにより読出動作制御か異なる。 プ１ −ジ Ｖｂｌ＝ 、 Ｖ ビットラインＢＬの電位Ｖｂｌが２．５Ｖのフローディ
ング状態でワードラインＷＬを５Ｖ（Ｗｌ−ｏｎ）とし
て転送トランジスタ１゛をオンすると、電荷Ｑの値（Ｑ
＞Ｏ又はＱ−０）と、蓄積容量Ｃに記憶された情報（Ｌ
レベル（Ｖｓ＝ＯＶ）、）ｆレベル（Ｖｓ＝５Ｖ））に
基づいて、電位Ｖｂｌは第４図（ｂｌ）に示すように変
化する。 電荷Ｑ＞Ｏの場合は、バイアス電圧■か＋２゜５■でも
−２，５■でも蓄積容量Ｃが大きな値であるから、電位
Ｖｂｌは曲線ＢＬ＋ｌｌ、ＢＬ＋Ｌのように共に上下に
大きく変化する。しかし、電荷ＱＯの場合は、バイアス
電圧■か＋２，５■では蓄積容量Ｃが大きい値であるか
ら電位Ｖｂｌは曲線Ｂ１ つつ ■−０１のように大きく下がり、バイアス電圧Ｖか２．
５ｖでは蓄積容量Ｃが小さい値であるから電位Ｖｂｌは
曲線ＢＬＯＨのようにほとんど上がらない。 生亙旦菫韮 ＲＡＭ動作においては、蓄積容量Ｃに記憶した揮発性情
報を読出ず揮発性情報読出手段（図示せず）により、第
４図（ｂｌ）に示ずように、ビットラインＢ Ｌの電位
Ｖｂｌを基準電位Ｖ ｒｅｌｌと比較することにより、
■線Ｂ Ｌ ＋１１．ＲＬ ０１１と、Ｂ１．、、ＯＩ
、ｎＬ→１とを識別することができ、電荷Ｑの値に拘ら
ず蓄積容量Ｃに記憶された揮発性情報を読出ずことがで
きる。なお、蓄積容量Ｃに書込まれた情報は徐々に放電
するので、このＲＡＭ動作においては一定時間ごとに蓄
積容量Ｃに読出結果を再書込するリフレッシュ動作が必
要である。 ＲＯＭ 二 の フローティングゲートＦＧに記憶された不揮発性情報を
読出す不揮発性情報読出手段（図示せず）により、全ビ
ットのメモリセルの蓄積容量ＣにＨレベルを書込んだ後
に、ビットラインＢＬを２゜５■でフローティングした
状態でワードラインＷＬを５Ｖ（ＷＬＯｎ）とする。ビ
ットラインＢＬの電位Ｖｂｌは、第４図（ｂｌ）のよう
に変化するので、基準電位Ｖ ｒｅ１２と比較すること
により、曲線ＢＬ→１１とＢＬＯｌｌとを識別すること
ができ、電荷Ｑの値、ずなわちフローティングゲートＦ
Ｇに記憶された不揮発性のＲＯＭ情報を読出ずことがで
きる。 なお、蓄積容量Ｃに書込まれた情報は徐々に放電するの
で、このＲＯＭ動作（その１）では読出時に全ピッｌ〜
のメモリセルの蓄積容量ＣにＩ−Ｉレベルを害込む書込
動作が、読出結果に基ついて蓄積容量Ｃに情報を再書込
みするりフレッシュ動作が必要である。 ＲＯＭ−二の 上述のＲＯＭ動作（その１）では曲線Ｂｔ、＋ｈとＢＬ
、０１１の電位差が小さいので高速読出しが難しい。 このＲＯＭ動作（その２）は高速読出しを可能にしたも
のである。 最初はＲＯＭ動作（その１）と同様にしてフローティン
フケ−１−Ｆ Ｇに記憶されたＲＯＭ情報を３ ４ 読出す。その後、読出結果に基づいた情報を＠積容量Ｃ
に書込む。すなわち、Ｑ＞０であると識別された場合は
蓄積容量ＣにＨレベル（電位Ｖｓ５Ｖ）を書込み、Ｑ＝
Ｏであると識別された場合は蓄積容量ＣにＬレベル（電
位Ｖｓ＝ＯＶ）を書込む。その後、ビットラインＢＬの
電位Ｖｂｌを２゜５■でフローティングした状態でワー
ドラインＷＬを５Ｖ（ＷＬｏｎ）とすると、第４図（ｂ
３）のように変化する。ビットラインＢ ｌ、の電位■
旧を基準電位Ｖ ｒｅ１３と比較することにより、曲線
ＢＬ＋ｌｌとＢＬＯＬとを識別することができる。ＲＯ
Ｍ動作（その１）（第４図（ｂｌ））に比べて、曲線Ｂ
Ｌ＋ｌｌとＢＬＯＩの電位差が大きいので識別が容易で
あると共に高速読出か可能である。 なお、蓄積容量Ｃに書込まれた情報は徐々に放電するの
で、このＲＯＭ動作（その２）でも読出結果に基づいて
一定時間ごとに蓄積容量Ｃに情報を再書込みするリフレ
ッシュ動作か必要である。 −ジ Ｖｂｌ＝ Ｖ ビットラインＢＬの電位Ｖｂｌが５Ｖのフローティング
状態でワードラインＷＬを５Ｖ（ＷＬｏｎ）として転送
トランジスタ１゛をオンすると、電荷Ｑの値（Ｑ＞Ｏ又
はＱ−０）と、蓄積容量Ｃに記憶された情報（Ｌレベル
（Ｖｓ＝ＯＶ）、１４レベル（Ｖｓ−５Ｖ））に基づい
て、電位■１）１は第４図ｆｃ）に示ず上うに変化する
。 蓄積容量Ｃに記憶された情報が１■レベル（Ｖｓ５Ｖ）
の場合は、ビットラインＢＬの電位変化は蓄積容量Ｃの
容量値に依存しないから曲線ＢＬ１■、ＢＬＯｌｌのよ
うに５■が維持される。蓄積容量Ｃに記憶された情報が
Ｌレベル（Ｖｓ＝ＯＶ）の場合は、蓄積容量Ｃの容量値
に応じて変化か異なる。しかし、第４図（ａ）に示ずよ
うに、Ｑ＞Ｏの場合でもＱ＝Ｏの場合でも共に蓄積界ｉ
Ｃは大きな値であるから、ビットラインＢＬの電位Ｖｂ
ｌは第４図（Ｃ）の曲線ＢＬ＋ｌ、Ｂｌ、ＯＬのように
大きく下がる。 旦コ
本読出動作ｎ （Ｑ＞０／Ｑ＜Ｏ） （第５図）基本
読出動作ＩＩＩ （Ｑ＝０／Ｑ＜Ｏ） （第６図）読
出動作の変形 １ ・・・１２ ・・・ １４ ・・・１４ ・・・１４ ・・・ １５ ・・・ １５ ・・・ １８ ・・・２０ ・・・３０ ・・・３９ ・・・４６ 基本書込動作■（第７図〉 ・・・４７基本
書込動作■（第８図） ・・・４９［作用］
・・・５１［実方拒例
］ ・・・５２第１の実施例
（第９〜１２図） ・・・５２′！！４造、製造
方法 第２の実施例（第１３〜１７図） ・・・５８基本
構造、詳細構造、製造方法、変形１造第３の実施例（第
１８図、第１９図） ・・・６９第４の実施例（第２０
図、第２１図） ・・・７０第５の実施例（第２２ＵＡ
、第２３図） ・・・７２第６の実施例（第２４図、第
２５図） ・・・７３基本構造、詳細構造 第７の実施例（第２６図） ・・・７７［発
明の効果］ ・・・７８［ＩＩ要
］ 半導体記憶装置、特に電気的に書換え可能なＲＯＭ （
Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）の機能とリフレッ
シュすることにより情報を記憶できるＤ ＲＡ Ｍ （
Ｄｙｎａ！１ｌｉｃ２ ＲａｎｄｏｌｌｌＡｃｃｅｓｓ Ｈｅｎ＋ｏｒｙ）の機
能を兼ね備えた新規な半導体記憶装置及びその情報書込
読出消去方法に関し、 特別な材料を用いることなくヒステリシス特性を実現し
てＲＯＭとしての機能を実現すると共に、ＲＡＭとして
の機能をも実現できる半導体記憶装置及びその情報書込
読出消去方法を提供することを目的とし、 情報を記憶する蓄積容量と情報を読み書きする転送トラ
ンジスタとを有するメモリセルを縦横に配置し、前記転
送トランジスタのゲートにワードラインか接続され、前
記転送トランジスタの一方の電極にビットラインが接続
された半導体記憶装置において、前記蓄積容量が、前記
転送トランジスタの他方の電極に接続された蓄積電極と
、電荷を蓄積する電荷蓄積層と、前記電荷蓄積層を挟ん
で前記蓄積電極に相対する対向電極とを有し、前記蓄積
容量の容量値かバイアス電圧に応じて変化するように構
成する。 ［産業上の利用分野」 本発明は半導体記１１！！装置、特に電気的に書換え可
能なＲＯＭ （Ｒｅａｄ ０ｎｌｙ Ｈｅｎ＋ｏｒｙ）
の機能とリフレッシュすることにより情報を記憶できる
ＤＲＡＭ（Ｄｙｎａｎｌｉｃ Ｒａｎｄｏ１１＾（：ｃ
ｅｓｓ Ｈｅｎ＋ｏｒｙ）の機能を兼ね備えた新規な半
導体記憶装置及びその情報書込読出消去方法に関する。 ［従来の技術］ 電気的に書換え可能な不揮発性メモリとしてＥＥＰＲＯ
Ｍか知られている。このＥＥＰＲＯＭではメモリセルか
選択トランジスタと記憶トランジスタという少なくとも
２つのトランジスタにより構成されているため、メモリ
セルの面積を縮小することが困難である。また、ＢＥＰ
ＲＯＭでは情報の読出しは電流検出により行われている
ため、高速読出しか困難である。 ［発明か解決しようとする課題］ このように従来のＥＥＰＲＯＭはセル面積を小さくして
高集積化することが困難であるとともに高速に情報を読
出すのが困難であるという問題があった。 一方、Ｄ １１．ＡＭの蓄積容量用誘電体膜として強誘
電体膜を用い、強誘電体膜のヒステリシス特性を利用し
て不揮発性メモリを実現しようとする提案かある。しか
し、強誘電体膜は、材料として安定で均一なものが今だ
確立されておらず、半導体装置を製造する従来のプロセ
スとの整合性を実現するのが難しい。 本発明の目的は、特別な材料を用いることなくビステリ
シス特性を実現してＲＯＭとしての機能を実現すると共
に、ＲＡＭとしての機能をも実現できる半導体記憶装置
及びその情報書込読出消去方法を提供することにある。 ［課題を解決するための手段］ 本発明の原理を第１図乃至第８図を用いて説明する。 ４主属１ 第１図に本発明による容量Ｃとその特性を示す。 第１図（ａ）に示ずように容量Ｃの一方の電極を例えは
ｎ型番結晶シリコン層Ｐ１とし、他方の電極を高濃度の
例えばｎ＋型多結晶シリコン層Ｐ２とする。これら多結
晶シリコン層Ｐ１とＰ２により絶縁膜Ｉを挟んで容量Ｃ
を構成する。 第１図（ｂ）に等価回路を示す。ｎ型番結晶シリコン層
Ｐ１の電極をＯ［Ｖ］とし、ｎ＋型多結晶シリコン層Ｐ
２の電極をＶ［Ｖ］としてバイアス電圧■を印加する。 ｎ型番結晶シリコン層Ｐ１の不純物濃度か高い場合は、
バイアス電圧■が変化しても容量Ｃの値はほとんど変化
しないが、ｎ型番結晶シリコン層Ｐ１の不純物濃度が低
い場合は、バイアス電圧■により容量Ｃの値か変化する
。バイアス電圧■を負にすると、ｎ型多結晶シリコン層
Ｐｉの中に空乏層が広かり、全体の容量Ｃは、この空乏
層による容量が直列に接続されたことになって減少する
。 第１図（Ｃ）はバイアス電圧■と容量Ｃとの関係（Ｃ−
Ｖ特性〉を示すグラフである。バイアス電５ ６ 圧■が正であればｎ型番結晶シリコン層Ｐ１には空乏層
が形成されないからｎ型番結晶シリコン層Ｐ１の不純物
濃度による容量Ｃの相違はない。しかし、バイアス電圧
■が負になるとｎ型番結晶シリコン層Ｐ１に空乏層か形
成される。不純物濃度か低いほど電子が追いやられて空
乏層の厚さは厚くなるので、空乏層による容量が小さく
なり、全体の容量Ｃも小さくなる。したがって、第１図
（Ｃ）に示すように、バイアス電圧Ｖが負の場合、ｎ型
番結晶シリコン層Ｐ１の不純物濃度が低いほど容量Ｃが
小さくなる。すなわち、ｎ型番結晶シリコン層Ｐ１の不
純物濃度を低くすると、バイアス電圧■に応じて容量Ｃ
が２つの値をとるようになる。 第２図は、第１図の原理を利用して容量Ｃにヒステリシ
ス特性を持たせるようにしたものである。 第２図（ａ）に示ずようにｎ型番結晶シリコン層Ｐ１と
ｎ＋型多結晶シリコン層Ｐ２の間に多結晶シリコン層Ｐ
３を挿入し、この多結晶シリコン層Ｐ３に電荷Ｑを蓄積
する。多結晶シリコン層Ｐ１とＰ３により絶縁膜■１を
挟んで容量Ｃ１を構成し、多結晶シリコン層Ｐ３とＰ２
により絶縁ＷＡＩ２を挟んで容量Ｃ２を構成する。すな
わち、第２図（ｂ〉に示すように、容量Ｃは、容量Ｃ１
と容量Ｃ２が電荷Ｑを挟んで直列接続された構成をして
いる。 バイアス電圧■に応じて容量Ｃが２つの値をとるように
ｎ型番結晶シリコン層Ｐ１の不純物濃度を低くすると、
第２図（Ｃ）のＣ−■特性に示すように、多結晶シリコ
ン屑Ｐ３に蓄積された電荷Ｑに応じて、バイアス電圧■
に対する容量Ｃの変化がシフトする。すなわち、電荷Ｑ
が正の場合は、ｎ型番結晶シリコン層Ｐ１において空乏
層が形成され難くなるので、左開にシフトし、電荷Ｑが
負の場合は、ｎ型番結晶シリコン層Ｐ１において空乏層
が形成され易くなるので、右側にシフトする。 したがって、容量Ｃがヒステリシス特性を有するように
なる。 ４本目減 上述の基本原理に基ついた容量Ｃを用いた半導体記憶装
置のメモリセルの基本構成を第３図に示す。 ７ ８ 本発明によるメモリセルは、転送トランジスタＴと上述
の蓄積容量Ｃにより構成されている。転送トランジスタ
１゛のソースにはビットラインＢＬが接続され、ゲー１
〜にはワードラインＷＬが接続され、ドレインには蓄積
容量Ｃが接続されている。 蓄積容量Ｃにおける多結晶シリコン層Ｐ１は蓄積電極Ｓ
Ｅとして機能してトランジスタ゛■゛のドレインに接続
され、多結晶シリコン層Ｐ２は対向電極ＣＥとして機能
し、多結晶シリコン層Ｐ３はフローティングゲートＦＧ
として機能して電荷Ｑを蓄積する。したかって、空乏層
が形成される容量Ｃ１か転送トランジスタＴ側、高濃度
のｎ＋型多結晶シリコン層Ｐ２を有する容ｉｃ２が対向
電極ＣＥ開となる。 本発明のメモリセルでは、第２図に示すように、フロー
ティングゲートＦＧに蓄積する電荷Ｑにより蓄積容量Ｃ
そのものの容量値を異ならせることかできる。すなわち
、蓄積容量Ｃの容量値を電荷Ｑにより制御して、蓄積容
量Ｃに蓄積される電荷量を異ならせることかできるとい
う特徴的特性を有している。 本発明によるメモリセルは、この特徴的特性を利用して
制御方法を工夫することによりＲＡＭ（Ｄ Ｒ，Ａ Ｍ
）としてもＲＯＭとしても機能する。 すなわち、このメモリセルは、蓄積容量Ｃに任意のＲ，
Ａ Ｍ情報（揮発性情報）を目出に書込み、必要に応じ
て害換えることができるＲＡＭとしても機能すると共に
、フローティングゲートＦＧに電荷Ｑを注入して固定し
たＲＯＭ情報（不揮発性情報）を書込み、書込まれたＲ
ＯＭ情報を読ｎ）すＲＯＭとしても機能する。 なお、上述の蓄積容量Ｃでは電荷Ｑを蓄積する電荷蓄積
層ＥＬとしてフローティングゲートＦＧを用いたが、５
ｉＮ−３ｉｎ２の２層構造やＳｔＯ□−８ｉＮ−８ｉＯ
□の３層構造のようにトラップの多い層を電荷蓄積層Ｅ
Ｌとして用いてもよい。 ０ −Ｏ 第１の基本読出動作例を第４図を用いて説明する。 ９ ０ 第１の動作例では、フローティングゲートＦＧに注入さ
れた電荷Ｑか正であるか＜Ｑ＞Ｏ）、０であるか（Ｑ＝
Ｏ）によりＲＯＭとしての「１」又は「Ｏ」の情報を記
憶するものとする。対向型％ ＣＥ （１’）電圧Ｖｃ
を２．５ｖとして、転送トランジスタＴ側の蓄積容量Ｃ
の電位ＶｓがＯＶ （Ｌレベル）又は５Ｖ（Ｈレベル）
になるように、蓄積容量Ｃに電荷を蓄積して情報を記憶
するようにする。蓄積容量Ｃへのバイアス電圧Ｖ（＝Ｖ
ｃ−ＶＳ）は−２，５■と２．５■の２値をとる。この
場合のＣ−■特性は第４図（ａ）に示ずようになる。 フローティングゲートＦＧの電荷Ｑが正の場合（第４図
（ａ）の実線〉、バイアス電圧Ｖが−２゜５■から２．
５■の範囲内において蓄積容量Ｃは常に大きい値である
。電荷ＱがＯの場合（第４図（ａ）の破線）、蓄積容量
Ｃは、バイアス電圧■か２．５■で小さい値となり、−
１−２，５Ｖで大きい値となる。 情報の読出動作は、基本的に、プリチャージ手段（図示
せず）によりプリチャージしたヒツトラインＢＬをフロ
ーティングとした状態でワードラインＷＬを５Ｖ（ＷＬ
ｏｎ＞として転送トランジスタＴをオンし、このときの
ビットラインＢＩ、の電位変化に基づいて情報を読出す
。このときピットラインＢＬの電位Ｖｂｌを何ボルトに
プリチャージするかにより読出動作制御か異なる。 プ１ −ジ Ｖｂｌ＝ 、 Ｖ ビットラインＢＬの電位Ｖｂｌが２．５Ｖのフローディ
ング状態でワードラインＷＬを５Ｖ（Ｗｌ−ｏｎ）とし
て転送トランジスタ１゛をオンすると、電荷Ｑの値（Ｑ
＞Ｏ又はＱ−０）と、蓄積容量Ｃに記憶された情報（Ｌ
レベル（Ｖｓ＝ＯＶ）、）ｆレベル（Ｖｓ＝５Ｖ））に
基づいて、電位Ｖｂｌは第４図（ｂｌ）に示すように変
化する。 電荷Ｑ＞Ｏの場合は、バイアス電圧■か＋２゜５■でも
−２，５■でも蓄積容量Ｃが大きな値であるから、電位
Ｖｂｌは曲線ＢＬ＋ｌｌ、ＢＬ＋Ｌのように共に上下に
大きく変化する。しかし、電荷ＱＯの場合は、バイアス
電圧■か＋２，５■では蓄積容量Ｃが大きい値であるか
ら電位Ｖｂｌは曲線Ｂ１ つつ ■−０１のように大きく下がり、バイアス電圧Ｖか２．
５ｖでは蓄積容量Ｃが小さい値であるから電位Ｖｂｌは
曲線ＢＬＯＨのようにほとんど上がらない。 生亙旦菫韮 ＲＡＭ動作においては、蓄積容量Ｃに記憶した揮発性情
報を読出ず揮発性情報読出手段（図示せず）により、第
４図（ｂｌ）に示ずように、ビットラインＢ Ｌの電位
Ｖｂｌを基準電位Ｖ ｒｅｌｌと比較することにより、
■線Ｂ Ｌ ＋１１．ＲＬ ０１１と、Ｂ１．、、ＯＩ
、ｎＬ→１とを識別することができ、電荷Ｑの値に拘ら
ず蓄積容量Ｃに記憶された揮発性情報を読出ずことがで
きる。なお、蓄積容量Ｃに書込まれた情報は徐々に放電
するので、このＲＡＭ動作においては一定時間ごとに蓄
積容量Ｃに読出結果を再書込するリフレッシュ動作が必
要である。 ＲＯＭ 二 の フローティングゲートＦＧに記憶された不揮発性情報を
読出す不揮発性情報読出手段（図示せず）により、全ビ
ットのメモリセルの蓄積容量ＣにＨレベルを書込んだ後
に、ビットラインＢＬを２゜５■でフローティングした
状態でワードラインＷＬを５Ｖ（ＷＬＯｎ）とする。ビ
ットラインＢＬの電位Ｖｂｌは、第４図（ｂｌ）のよう
に変化するので、基準電位Ｖ ｒｅ１２と比較すること
により、曲線ＢＬ→１１とＢＬＯｌｌとを識別すること
ができ、電荷Ｑの値、ずなわちフローティングゲートＦ
Ｇに記憶された不揮発性のＲＯＭ情報を読出ずことがで
きる。 なお、蓄積容量Ｃに書込まれた情報は徐々に放電するの
で、このＲＯＭ動作（その１）では読出時に全ピッｌ〜
のメモリセルの蓄積容量ＣにＩ−Ｉレベルを害込む書込
動作が、読出結果に基ついて蓄積容量Ｃに情報を再書込
みするりフレッシュ動作が必要である。 ＲＯＭ−二の 上述のＲＯＭ動作（その１）では曲線Ｂｔ、＋ｈとＢＬ
、０１１の電位差が小さいので高速読出しが難しい。 このＲＯＭ動作（その２）は高速読出しを可能にしたも
のである。 最初はＲＯＭ動作（その１）と同様にしてフローティン
フケ−１−Ｆ Ｇに記憶されたＲＯＭ情報を３ ４ 読出す。その後、読出結果に基づいた情報を＠積容量Ｃ
に書込む。すなわち、Ｑ＞０であると識別された場合は
蓄積容量ＣにＨレベル（電位Ｖｓ５Ｖ）を書込み、Ｑ＝
Ｏであると識別された場合は蓄積容量ＣにＬレベル（電
位Ｖｓ＝ＯＶ）を書込む。その後、ビットラインＢＬの
電位Ｖｂｌを２゜５■でフローティングした状態でワー
ドラインＷＬを５Ｖ（ＷＬｏｎ）とすると、第４図（ｂ
３）のように変化する。ビットラインＢ ｌ、の電位■
旧を基準電位Ｖ ｒｅ１３と比較することにより、曲線
ＢＬ＋ｌｌとＢＬＯＬとを識別することができる。ＲＯ
Ｍ動作（その１）（第４図（ｂｌ））に比べて、曲線Ｂ
Ｌ＋ｌｌとＢＬＯＩの電位差が大きいので識別が容易で
あると共に高速読出か可能である。 なお、蓄積容量Ｃに書込まれた情報は徐々に放電するの
で、このＲＯＭ動作（その２）でも読出結果に基づいて
一定時間ごとに蓄積容量Ｃに情報を再書込みするリフレ
ッシュ動作か必要である。 −ジ Ｖｂｌ＝ Ｖ ビットラインＢＬの電位Ｖｂｌが５Ｖのフローティング
状態でワードラインＷＬを５Ｖ（ＷＬｏｎ）として転送
トランジスタ１゛をオンすると、電荷Ｑの値（Ｑ＞Ｏ又
はＱ−０）と、蓄積容量Ｃに記憶された情報（Ｌレベル
（Ｖｓ＝ＯＶ）、１４レベル（Ｖｓ−５Ｖ））に基づい
て、電位■１）１は第４図ｆｃ）に示ず上うに変化する
。 蓄積容量Ｃに記憶された情報が１■レベル（Ｖｓ５Ｖ）
の場合は、ビットラインＢＬの電位変化は蓄積容量Ｃの
容量値に依存しないから曲線ＢＬ１■、ＢＬＯｌｌのよ
うに５■が維持される。蓄積容量Ｃに記憶された情報が
Ｌレベル（Ｖｓ＝ＯＶ）の場合は、蓄積容量Ｃの容量値
に応じて変化か異なる。しかし、第４図（ａ）に示ずよ
うに、Ｑ＞Ｏの場合でもＱ＝Ｏの場合でも共に蓄積界ｉ
Ｃは大きな値であるから、ビットラインＢＬの電位Ｖｂ
ｌは第４図（Ｃ）の曲線ＢＬ＋ｌ、Ｂｌ、ＯＬのように
大きく下がる。 旦コ
【」」鬼」二
ＲＡＭ動作においては、蓄積界ｊｔＣに記憶した揮発性
情報を読出す揮発性情報読出手段（図示せ９ 円 ６ ず）により、第４図（Ｃ）に示すように、ビットライン
ＢＬの電位ｖｂ＋を基準電位Ｖ ｒｅ１４と比較するこ
とにより、曲線ＢＬ＋Ｈ，ＢＬＯＨと、ＢＬＯＩ、ＢＬ
＋Ｌとを識別することができ、電荷Ｑの値に拘らず蓄積
容量Ｃに記憶された情報を読出すことができる。なお、
蓄積容量Ｃに書込まれた情報は徐々に放電するので、こ
のＲＡＭ動作においては一定時間ごとに蓄積容量Ｃに読
出結果を再書込するリフレッシュ動作が必要である。 里仄旦亘韮 第４図（０の場合は、曲線ＢＬ＋ｌ＋と曲線ＢＬＯ１１
の電位差も、曲線ＢＬＯＬと曲線Ｂｌ十りの電位差も０
であるから、電荷Ｑ＞Ｏと電荷Ｑ＝０を区別することが
できず、ＲＯＭ動作させることはできない。 −ジ Ｖｂｌ＝ Ｖ ビットラインＢＬの電位Ｖ旧がＯＶのフローディング状
態でワードラインＷＬを５Ｖ（ＷＬｏｎ）として転送ト
ランジスタＴをオンすると、電荷Ｑの値＜Ｑ＞Ｏ又はＱ
−０）と、蓄積容量Ｃに記憶された情報（１，、レベル
（Ｖｓ＝ＯＶ）、Ｈレベル（Ｖｓ−５Ｖ））に基づいて
、電位Ｖｂｌは第４図（ｄｌ）に示すように変化する。 蓄積容量Ｃに記憶された情報かＬレベル（ＶｓＯＶ）の
場合は、ビットラインＢＬの電位変化は蓄積容量Ｃの容
量値に依存しないから曲線Ｂｌ叫、Ｂｌ、０１のように
０■か維持される。蓄積容量Ｃに記憶された情報が１−
ルベル（Ｖｓ＝５Ｖ）の場合は、蓄積容量Ｃの容量値に
応じて変化が異なる。すなわち、第４図（ａ）に示すよ
うに、Ｑ＞０の場合は容量値が大きいからビットライン
Ｂ Ｌの電位Ｖｂｌは第４図（ｄｌ）の曲線Ｂｌ十ｌ＋
のように大きく上がる。Ｑ＝０の場合は容量値が小さい
から、ビットラインＢＬの電位Ｖｂｌは第４図（ｄｌ）
の曲線ＢＬＯ）Ｉのようにほとんど変化しない。 ＲＡＭ動作 第４図（ｄｌ）の場合は、曲線ＢＬＯＨと曲線ＢＬＯＬ
の電位差がほとんどなく、蓄積容量Ｃに記憶された情報
を識別することができず、基本的にＲ，ＡＭ動作させる
ことはできない。しかし、全ビットの ７ ８ メモリセルのフローティングゲー）ＦＧに正の電荷Ｑを
注入すればＲＡＭ動作可能である。すなわち、電荷Ｑ＞
Ｏの場合、ビットラインＢＬの電位Ｖｂｌは曲ｆｌ！Ｂ
Ｌ＋ＩＩと曲線ＢＬ＋Ｌのように変化するから、蓄積容
量Ｃに記憶した揮発性情報を読出す揮発性情報読出手段
（図示せず）により、基準電位Ｖ ｒｅ１５と比較する
ことにより、曲線ＢＬ、＋ｌ＋と曲線ＢＬ＋Ｌを識別す
ることができる。なお、蓄積容量Ｃに書込まれた情報は
徐々に放電するので、このＲＡＭ動作においては一定時
間ごとに蓄積容量Ｃに読出結果を再書込するリフレッシ
ュ動作か必要である。 生立旦盈番 フローティングゲートＦＧに記憶された不ｍ発性情報を
読Ｈ４ｄず不揮発性情報読出手段（図示せず）により、
全ビットのメモリセルの蓄積容量ＣにトＩレベルを書込
んだ後に、ビットラインＢＬを０■でフローティングし
た状態でワードラインＷＬを５Ｖ（ＷＬｏｎ）とする。 ビットラインＢＬの電位Ｖｌ］ｌは、第４図（ｄｌ）に
示ずように、曲線ＢＬ＋ｌＩと曲線Ｂｌ叶にしたがって
変化するので、基準電位Ｖｒｅ１５と比軸することに上
り、曲線１１１−ＩｌｌとＢＬｏｌｌとを識別すること
ができ、電荷Ｑの値、ずなわちフローティンクゲー１〜
Ｆ Ｇに記憶された不揮発・昨のＲＯＭ ＝ｌｉ 報を
読出すことができる。 鉢’ ＞ｏ ＜。 第２の基本読出動作例を第５図を用いて説明する。 第２の動作例では、フローティングゲートＰＧに注入さ
れた電荷Ｑか正であるか（Ｑ＞Ｏ）、負であるか（Ｑ＜
Ｏ）によりＲＯＭとしての「１」又は「０」の情報を記
憶するものとする。対向型％ ＣＥの電圧ＶＣを２．５
Ｖとして、転送トランジスタ′Ｉ″■すの蓄積容量Ｃの
電位ＶＳかＯＶ （Ｌレベル〉又は５Ｖ（Ｈレベル）に
なるように、蓄積容量Ｃに電荷を蓄積して情報を記憶す
るようにする。蓄積容量Ｃへのバイアス電圧Ｖ（＝Ｖｃ
−ＶＳ）は−２，５Ｖと２．５■の２値をとる。この場
合の（−−−Ｖ ４１−、＋７性ζよ第５図（ａ）に示
すようになるフ１コーディンクケ−１−ＦＧの電荷Ｑが
正の場合２つ ０ （第５図（ａ）の実線）、バイアス電圧■が−２゜５■
から２．５■の範囲内において蓄積容量Ｃは常に大きい
値である。電荷Ｑが０の場合（第５図（ａ）の破線）、
蓄積容量Ｃは、バイアス電圧■が２．５Ｖから２．５Ｖ
の範囲内において蓄積容量Ｃは常に小さい値である。 情報の読出動作は、基本的に、ビットライン８Ｌをフロ
ーティングとした状態でワードラインＷＬを５Ｖ（Ｗｌ
、Ｏｎ）として転送トランジスタ′ｒをオンし、このと
きのビットラインＢＬの電位変化に基づいて情報を読出
す。このときビットラインＢｌ−の電位Ｖｂｌを何ボル
トにプリチャージするかにより読出動作制御が異なる。 ７” ヤーンＶｂｌ＝２．５Ｖ ビツトラインＢＬの電位■旧が２．５■のフローティン
グ状態でワードラインＷＬを５Ｖ （ＷＬＯｉ））とし
て転送トランジスタＴをオンすると、電荷Ｑの値（Ｑ＞
Ｏ又はＱく０）と、蓄積容量Ｃに記憶された情報（Ｌレ
ベル（Ｖｓ＝ＯＶ）、Ｈレベル（Ｖｓ−５Ｖ））に基づ
いて、電位Ｖｂｌは第５図（ｂｌ）に示すように変化す
る。 電荷Ｑ＞Ｏの場合は、バイアス電圧■か＋２゜５ｖでも
−２，５■でも蓄積容量Ｃが大きな値であるから、電位
Ｖｂｌは曲線ＢＬ＋ｌＩ、ＢＬ→［のように共に上下に
大きく変化する。しかし、電荷Ｑく０の場合は、バイア
ス電圧Ｖか＋２，５■でも２．５■でもは蓄積容量Ｃが
小さい値であるから電位Ｖ旧は曲線ＢＬ−１１）ＢＬ−
Ｌのように共に上下に小さく変化する。 生表出盈ｌ ＲＡＭ動作においては、蓄積容量Ｃに記憶した揮発性情
報を読出す揮発性情報読出手段（図示せず）により、第
５図（ｂｌ）に示すように、ビットラインＢＬの電位Ｖ
ｂｌを基準電位Ｖ ｒｅ２１と比較することにより、曲
線Ｂ Ｌ＋Ｈ，Ｂ Ｌ−Ｈと、ＢＬ−Ｌ、ＢＬ４Ｌとを
識別することができ、電荷Ｑの値に拘らず蓄積容量Ｃに
記憶された情報を読出すことかできる。なお、蓄積容量
Ｃに書込まれた情報は徐々に放電するので、このＲＡＭ
動作においては一定時間ごとに蓄積容量Ｃに読出結果を
再書込するす１ ２ フレッシュ動作が必要である。 ＲＯＭ 二 の１ フローティングゲートＦＧに記憶された不揮発性情報を
読出す不揮発性情報読出手段（図示せず）により、全ピ
ッ１へのメモリセルの蓄積容量ＣにＨレベルを書込んだ
後に、ビットラインＢＬを２゜５■でフローティングし
た状態でワードラインＷＬを５Ｖ（ＷＬＯｎ＞とする。 ビットラインＢｌ−の電位Ｖｂｌは、第５図（ｂ２）の
ように変化するので、基準電位Ｖ ｒｅ１２と比較する
ことにより、曲線ＢＬ神とＢＬ−１１とを識別すること
ができ、電荷Ｑの値、すなわちフローティングゲートＦ
Ｇに記憶されたＲＯＭ情報を読出すことができる。 なお、蓄積容量Ｃに書込まれた情報は徐々に放電するの
で、このＲＯＭ動作（その１）では読出時に全ビットの
メモリセルの蓄積容量ＣにＨレベルを書込む書込動作が
、読出結果に基づいて蓄積容量Ｃに情報を再書込みする
りフレッシュ動作が必要である。 ＲＯＭ 起動時に全ビットのメモリセルの蓄積容量ＣにＬレベル
を書込んだ後に、ビットラインＢＬを２゜５■でフロー
ティングした状態でワードラインＷＬを５Ｖ（ＷＬｏｎ
）とする。ピッ１−ラインＢＬの電位■旧は、第５図（
ｂ３）のように変化するので、基準電位Ｖ 「１０２３
と比較することにより、曲線ＢＬ−１とＢＬ＋Ｌとを識
別することかでき、電荷Ｑの値、すなわちフローティン
グゲートＦＧに記憶されたＲＯＭ情報を読出ずことがで
きる。 なお、蓄積容量Ｃに書込まれる情報は１７レベルである
ので、情報が消滅することなくリフレッシュ動作は不要
である。 −ジ Ｖｂｌ＝ Ｖ ビットラインＢＬの電位Ｖｂｌが５■のフローティング
状態でワードラインＷＬを５Ｖ（ＷＬＯｎ）として転送
トランジスタＴをオンすると、電荷Ｑの値（Ｑ〉０スは
Ｑ＜Ｏ）と、蓄積容量Ｃに記憶された情報（Ｌレベル（
Ｖｓ−ＯＶ）、Ｈレベル（Ｖｓ＝５Ｖ））に基づいて、
電位Ｖ旧は第５図（Ｃ１）に示すように変化する。 ３ Ａ 蓄積容量Ｃに記憶された情報がＨレベル（Ｖｓ５Ｖ）の
場合は、ビットラインＢＬの電位変化は蓄積容量Ｃの容
量値に依存しないがら曲線ＢＬ十１１）ＢＬ−１１のよ
うに５■が維持される。蓄積容量Ｃに記憶された情報が
Ｌレベル（Ｖ ｓ ＝ ＯＶ ）の場合は、蓄積容量Ｃ
の容量値に応じて変化が異なる。第５図（ａ）に示すよ
うに、Ｑ＞０の場合は蓄積容量Ｃの容量値は太きくＱ＜
Ｏの場合は蓄積容量Ｃの容量値は小さいがら、ビットラ
インＢＴ−の電位Ｖｂｌは第５図（Ｃ１）の曲線ＢＬ＋
Ｌは大きく下がり、曲線ＢＬ−Ｌはほとんど下がらない
。 里土旦盟１ 第５図（Ｃ１）の場合は、曲線ＢＬ−Ｉ＋と曲線ＢＬ−
Ｌの電位差かＯであり、蓄積容量Ｃに記憶された情報を
識別することかできず、基本的にＲＡＭ動作させること
はできない。しかし、全ビットのメモリセルのフローテ
ィングゲートＦＧに正の電荷Ｑを注入ずればＲＡＭ動作
可能である。すなわち、電荷Ｑ＞０の場合、ビットライ
ンＢＬの電位Ｖｂｌは曲線ＢＬ４１１と曲ＩＢＬ＋ｔの
ように変化するから、５ 基準電位Ｖ ｒｅ２４と比較することにより、曲線ＢＬ
＋１１と曲線ＢＬ＋Ｌを識別することができる。なお、
蓄積容量Ｃに書込まれた情報は徐々に放電するので、こ
のＲＡＭ動作においては一定時間ごとに蓄積容量Ｃに読
出結果を再書込するリフレッシュ動作が必要である。 生止旦盈韮 フローティングゲートＦ Ｇに記憶された不揮発性情報
を読出ず不揮発性情報読出手段（図示せず）により、全
ビットのメモリセルの蓄積容量ＣにＬレベルを書込んだ
後に、ピットラインンＢ Ｌを５■でフローティングし
た状態でワードラインＷＬを５Ｖ（ＷＬＯｎ）とする。 ビットラインＢＬの電位Ｖ旧は、第５図（Ｃ２）に示す
ように、曲１ＢＬ−Ｌと曲線ＢＬ＋１にしたかって変化
するので、基準電位Ｖ ｒｅ２４と比較することにより
、曲線ＢＬ−１と曲線ＢＬ十りとを識別することができ
、電荷Ｑの値、すなわちフローティングゲートＦＧに記
憶されたＲＯＭ情報を読出すことができる。 −ジ ■旧＝ＯＶ ６ ビットラインＢＬの電位Ｖ旧がＯＶのフローティング状
態でワードラインＷｌ−を５Ｖ（ＷＬｏｎ）として転送
トランジスタＴをオンすると、電荷Ｑの値（Ｑ〉０又は
Ｑ＜Ｏ）と、蓄積容量Ｃに記憶された情報（Ｌレベル（
Ｖｓ＝ＯＶ） 、Ｈレベル（Ｖｓ−５Ｖ））に基づいて
、電位Ｖ旧は第５図（ｄｌ）に示すように変化する。 蓄積容量Ｃに記憶された情報がＬレベル（Ｖ ｓＯ■）
の場合は、ビットラインＢＬの電位変化は蓄積容量Ｃの
容量値に依存しないから曲線ＢＬ川、ＢＬ−Ｌのように
Ｏｖが維持される。蓄積容量Ｃに記憶された情報が）ル
ベル（Ｖｓ＝５Ｖ）の場合は、蓄積容量Ｃの容量値に応
じて変化が異なる。すなわち、第５図（ａ）に示すよう
に、Ｑ＞０の場合は容量値が大きいからビットラインＢ
Ｌの電位■旧は第５図（ｄｌ）の曲線ＢＬ＋Ｈのように
大きく上がる。Ｑ＜Ｏの場合は容量値が小さいがら、ビ
ットラインＢＬの電位Ｖ旧は第５図（ｄｌ）の曲線ＢＬ
−Ｈのようにほとんど変化しない。 長Ｎ旦髪１ 第５図（ｄｌ）の場合は、曲線ＢＬ−１１と曲線ＢＬ−
Ｌの電位差かほとんどなく、蓄積容量Ｃに記憶された情
報を識別することかできず、基本的にＲＡＭ動作させる
ことはできない。しかし、全ビットのメモリセルのフロ
ーティングゲートＦＧに正の電荷Ｑを注入すれはＲＡＭ
動作可能である。すなわち、電荷Ｑ＞Ｏの場合、ビット
ラインＢＬの電位Ｖｂｌは曲線ＢＬ＋ｌ＋と曲線ＢＬ＋
１のように変化するから、基準電位Ｖ ｒｅ２５と比較
することにより、曲線ＢＬ十Ｈと曲線ＢＬ→Ｌを識別す
ることができる。 なお、蓄積容量Ｃに書込まれた情報は徐々に放電するの
で、このＲＡＭ動作においては一定時間ごとに蓄積容量
Ｃに読出結果を再書込するリフレッシュ動作が必要であ
る。 ｋ立旦豊韮 全ビットのメモリセルの蓄積容量ＣにＨレベルを書込ん
だ後に、ビットラインＢＬを０■でフローティングした
状態でワードラインＷＬを５■（ｗＬｏｎ）とする。ビ
ットラインＢ１−の電位ｖｂは、第５図（ｄ２）に示す
ように、曲線ＢＬ十ＩＩとｌＩｉ］線 ７ ８ ＢＬ−１１にしたがって変化するので、基準電位ｖｒｅ
２５と比較することにより、曲線ＢＬ＋１１とＢＬ−１
１とを識別することかでき、電荷Ｑの値、すなわちフロ
ーテイングゲー１〜ＦＧに記憶されたＲ ＯＭ ’ｆｆ
Ｊ報を読出ずことかできる。 ＝０〈０ 第３の基本読出動作例を第６図を用り）て説明づ゛る。 第３の動作例では、フローティングゲートＦＧに注入さ
れた電荷Ｑか０であるか＜Ｑ＝Ｏ）、負であるか＜Ｑ＜
Ｏ）によりＲＯＭとしての １」又はｒＱＪの情報を記
憶するものとする。対向電極ＣＥの電圧Ｖｃを２．５■
として、転送トランジスタＴ側の蓄積容量Ｃの電位Ｖｓ
かＱＶ （Ｌレベル）又は５ Ｖ （１−ｔレベル）に
なるように、蓄積容量Ｃに電荷を蓄積して情報を記憶す
るよう（こする。蓄積容量Ｃへのバイアス電圧Ｖ（−Ｖ
ｃ−ＶＳ）は−２，５■と２．５■の２値をとる。この
場合のＣ−■特性は第６図（ａ）に示すようになる。 フローティングゲートＦＧの電荷Ｑが０の場合９ （第６図（ａ）の実線）、バイアス電圧■か−２゜５■
で小さい値となり、＋２．５Ｖで大き〜）ｆ直となる。 電荷Ｑが負の場合（第６図（ａ）の破線）、蓄積容量Ｃ
は、バイアス電圧■か−２，５Ｖカ・ら−１−２，５Ｖ
の範囲内で常に小さい値となる。 情報の読出動作は、基本的に、ビ・ソトラインＢＬをフ
ローティングとした状態でソー１ｚラインＷＬを５ｖ（
ｗＬｏｎ）として転送トランジスタ１゛□をオンし、こ
のときのビットラインＢ Ｌσ）電位変イヒに基つい”
（情報を読出す。このときビ・ソトラインＢＬの電位Ｖ
ｂｌを何ボルトにプリチャージする力）により読出動作
制御か異なる。 −ジ Ｖｂｌ二２．５■ ビットラインＢＬの電位Ｖｂｌか２．５■のフローテイ
ンク状態でワードラインＷＬを５Ｖ（ＷＬｏｎ）として
転送トランジスタＴをオンすると、電荷Ｑの値（Ｑ−０
又はＱく０）と、蓄積容量ｃｃこ記憶された情報（Ｌレ
ベル（Ｖｓ＝ＯＶ）、Ｈレベル（Ｖｓ＝５Ｖ））に基づ
いて、電位Ｖｂｌは第６図（ｂｌ）に示すように変化す
る。 ０ 電荷Ｑ＝０の場合は、バイアス電圧■が＋２５ｖでは蓄
積容量Ｃが大きい値であるから電位■ｂ１は曲ｍＢＬＯ
１−のように大きく下がり、バイアス電圧■か−２，５
ｖでは蓄積容量Ｃが小さい値であるから電位Ｖｂｌは曲
線ＢＬＯＨのようにほとんど上がらない。しかし、電荷
Ｑ＜Ｏの場合は、バイアス電圧■が＋２．５■でも−２
，５■でも蓄積容量Ｃは小さい値であるから、電位ｖｂ
ｔは曲線ＢＬ−１１）ＢＬ−Ｌのように共に上下に小さ
く変化する。 里Ｎ址勤池 ＲＡ Ｍ ！ＩＪ作においては、蓄積容量Ｃに記憶した
揮発性情報を読出ず揮発性情報読出手段（図示せず）に
より、第６図（ｂｌ）に示すように、ビットラインＢＬ
の電位Ｖｂｌを基準電位Ｖ ｒｅ３１と比較することに
より、曲線Ｂ ＬＯＨ，Ｂ Ｌ−１１と、ＢＬ−Ｌ、Ｂ
Ｌ（１１とを識別することができ、電荷Ｑの値に拘らず
蓄積容量Ｃに記憶ｍされた情報を読出ずことかできる。 なお、蓄積容量Ｃに書込まれた情報は徐々に放電するの
で、このＲ，ＡＭ釣動作おいては一定時間コとに蓄積容
量Ｃに読出結果を再書込するリフレッシ２動作か必要で
ある。 生止旦困韮 フローティングゲートＦＧに記憶された不ｍ発性情報を
読出す不揮発性情報読出手段（図示せず）により、全ピ
ットのメモリセルの蓄積容量ＣにＬレベルを書込んだ後
に、ビ・ントラインＢＬを２５■でフローティングした
状態でワードラインＷＬを５ Ｖ ＜ Ｗ Ｌ ｏｎ”
）とする。ビ・ン１ヘラインＢｌ−の電位Ｖｂｌは、第
６図（ｂｌ）のようＧ、：変イヒづ−るので、基準電位
Ｖ ｒ０３２と比較することＧこより、ｄｔ＋線１３
Ｌ−１とＢＬＯＬとを識別すること力５て゛き、電荷Ｑ
の値、すなわちフローテインクゲー）１？Ｇ４二ｇ己・
隠さｆｔたＲ ＯＭ情報を読出すこと力Ｓできる。 なお、蓄積容量Ｃに書込まｈる・隋報番よ１．レベルテ
１＞ ６ ノで、情報が消滅することなく１ノフレ、ア
シュ動作は不要である。 °Ｉ ↑−ジ舒ｆＶｂに ■ ビットラインＢＬの電位Ｖｂｌか５■のフ。−ティング
状態でワードラインＷＬを５Ｖ（ＷＬｏｎ）トシテ転送
トランジスタ′１゛をオンすると、電荷Ｑ１ Ａ ノ の値（Ｑ−０又はＱ＜Ｏ）と、蓄積容量Ｃに記憶された
情報（Ｌレベル（Ｖｓ−ＯＶ） 、Ｈレベル（Ｖｓ＝５
Ｖ））に基づいて、電位■旧は第６図（Ｃ１）に示すよ
うに変化する。 蓄積容量Ｃに記憶された情報が１４レベル（Ｖ ５５Ｖ
）の場合は、ビットラインＢＬの電位変化は蓄積容量Ｃ
の容量値に依存しないから曲線ＢＬ０１１）ＢＬ−Ｉｔ
のように５■か維持される。蓄積容量Ｃに記憶された情
報がＬレベル（Ｖｓ＝ＯＶ）の場合は、蓄積容量Ｃの容
量値に応じて変化が異なる。第６図（ａ）に示すように
、Ｑ＝Ｏの場合は蓄積容量Ｃは大きな値であり、Ｑ＜０
の場合は蓄積容量Ｃは小さな値であるから、ピッ１−ラ
インＢ Ｌの電位■旧は第６図（Ｃ１）に示すように曲
線ＢＬＯＬは大きく下がり、曲線ＢＬ−１はほとんど下
からない。 旦１［Ｍｊ１佳 第６図（Ｃ１）の場合は、曲線ＢＬ−Ｈと曲線ＢＬ−Ｌ
の電位差がほとんどなく、蓄積容量Ｃに記憶された情報
を識別することができず、基本的にＲＡＭ３ 動作させることはできない。しかし、全ピットのメモリ
セルのフローティングゲートＦＧの電荷ＱをＯにずれは
ＲＡＭ動作可能である。すなわち、電荷Ｑ＝０の場合、
ビットラインＢ１）の電位■旧は曲線ＢＬ叶と曲線ＢＬ
ＯＩのように変化するから、基準電位Ｖ ｒｅ３３と比
較することにより、曲線ＢＬ０１１と曲線ＢＬＯＩを識
別することができる。なお、蓄積容量Ｃに書込まれた情
報は徐〃に放電するので、このＲＡＭ動作においては一
定時間ことに蓄積容、ｔｉｃに読出結果を再書込するリ
フレッシュ動作が必要である。 ｋ立Ｍ農番 フローティングゲートＦＣに記憶された不揮発性情報を
読出す不揮発性情報読出手段（図示せず）により、全ビ
ットのメモリセルの蓄積容量ＣにＬレベルを書込んだ後
に、ビットラインＢＬを５Ｖでフローティングした状態
でワードラインＷＬを５ｖ（ｗｔ、ｏｎ）とする。ビッ
トラインＢＬの電位■旧は、第６図（Ｃ２）のように変
化するので、基準電位Ｖ ｒｅ３２と比較することによ
り、曲線ＢＬ−１と４ ＢＬＯＩとを識別することができ、電荷Ｑの値、すなわ
ちフローティングゲートＦＧに記憶されたＲＯＭ情報を
読出すことができる。 なお、蓄積容量Ｃに書込まれる情報はＬレベルであるの
で、情報が消滅することなくリフレッシュ動作は不要で
ある。 一ジ ｖｂ＋＝ｏｖ ビットラインＢＬの電位ＶｂｌがＯＶのフローティング
状態でワードラインＷＬを５Ｖ（ＷＬｏｎ）として転送
トランジスタＴをオンすると、電荷Ｑの値（Ｑ−０又は
Ｑく０）と、蓄積容量Ｃに記憶された情報（Ｌレベル（
Ｖｓ−ＯＶ）、Ｈレベル（Ｖｓ＝５Ｖ））に基づいて、
電位Ｖｂｌは第６図（ｄ）に示すように変化する。 蓄積容量Ｃに記憶された情報がＬレベル（ＶｓＯＶ）の
場合は、ビットラインＢＬの電位変化は蓄積容量Ｃの容
量値に依存しないから曲線ＢＬ０１）ＢＬ−Ｌのように
ＯＶが維持される。蓄積容量Ｃに記憶された情報がＨレ
ベル（Ｖ ｓ ＝ ５ Ｖ ）の場合は、蓄積容量Ｃの
容量値に応じて変化が異なる。しかし、Ｑ＝０の場合も
Ｑ＜０の場合も容量値が小さいから、ビットラインＢＬ
の電位Ｖｂｌは第６図（ｄ）の曲線Ｂ Ｌ−１１，Ｂ
Ｌ−Ｌのようにほとんど変化しない。 里表出立番 第６図（ｄ）の場合は、曲線Ｂ ＬＯＩＩ、 Ｂ Ｌ−
Ｈ，ＢＬ−Ｌ、 ＢＬＯＬの電位差がほとんどなく、蓄
積容量Ｃに記憶された情報を識別することができず、Ｒ
ＡＭ動作させることはできない。 長旦且亘１ 第６図（ｄ）の場合は、曲線ＢＬＯＨ，ＢＬ−Ｈ，ＢＬ
−Ｌ、 ＢＬＯＬの電位差がほとんどなく、電荷ＱＯで
あるか電荷Ｑ＜Ｏであるかを識別することができず、Ｒ
ＯＭ動作させることはできない。 直肚艶止曵笠養 上述の基本読出動作■〜■では対向電極ＣＢの電圧Ｖｃ
を２．５■としたが、対向電圧ＣＥの電圧Ｖｃを変える
ことにより、Ｈレベル及びＬレベル時に蓄積容量Ｃに印
加されるバイアス電圧■を変えることができる。これに
より蓄積容量Ｃの容５ ６ 量値を自由に設定することができ、設定された容量値に
応じて所定の読出動作が可能である。 益ｊ（鉦晃１Ｌ止］− 第１の基本書込動作例を第７図を用いて説明する。 第１の動作例における蓄積容量Ｃの構成を第７図（ａ）
に、その等価回路を第７図（ｂ）に示す。この蓄積容量
Ｃでは、対向電極ＣＢ（多結晶シリコン層Ｐ２）とフロ
ーティングゲー）ＦＧ（多結晶シリコン層Ｐ３）の間の
絶縁ＪＩＩＩ２の一部を薄くしてトンネル絶縁膜１２′
とし、トンネル電流を流れやすくしている。そして、対
向電極ＣＢとフローティングゲートＦＧ間に印加される
電圧が高くなるように、対向電極ＣＥとフローティング
ゲートＦＧにより絶縁膜Ｉ２を挟んで構成した容量Ｃ２
の方を、蓄積電極ＳＲとフローテイングゲー）ＦＧによ
り絶縁膜１１を挟んで構成した容量Ｃ１より小さくする
。すなわち、容量Ｃ１には（Ｃ２／ （ＣＩ＋Ｃ２））
（Ｖｃ−Ｖｓ）なる電圧が印加され、容量Ｃ２には ７ （Ｃ１／ （Ｃ１−＋−Ｃ２）） （Ｖｃ−Ｖｓ）
なる電圧が印加されるので、容量Ｃ２を容量Ｃ１より小
さくして対向＠ｉｃＥとフローティングゲートＦ０間に
高い電圧を印加するようにする。この動作例の説明では
例えは容量Ｃ１を容量Ｃ２の２倍にする。 の０ ゛ の０ の 第３図の蓄積容量Ｃを第７図（ａ）に示す′Ｗｉ或にし
て、ビットラインＢＬを０■、対向型［ｉＣＥを１５Ｖ
にして、ワードラインＷＬに例えば１５Ｖを印加して転
送トランジスタＴをオンさせる。すると、対向電極ＣＥ
とフローティングゲートＦＧ間には、蓄積容量Ｃに印加
された１５Ｖの２／３）ずなわち１．ＯＶの電圧が印加
され、トンネル絶縁膜Ｉ２′を介して対向型［ｉＣＥか
らフローティングゲートＦＧに電流が流れて正の電荷Ｑ
か書込まれる。フローティングゲートＦＧにすでに負の
電荷Ｑが注入されている場合はこの負の電荷Ｑが消去さ
れる。 の の０ の ８ ビットラインＢＬを１５Ｖ、対向電極ＣＥをＯＶにして
、ワードラインＷＬを例えば１５Ｖにして転送トランジ
スタＴをオンさせる。すると、対向電極ＣＥとフローテ
ィングゲートＦＧ間には、蓄積容量Ｃに印加された１５
Ｖの２／３）ずなわちＩＯＶの電圧が印加され、トンネ
ル絶縁％１２′を介してフローティングゲートＦＧから
対向電極ＣＥに電流が流れて負の電荷Ｑが書込まれる。 フローティングゲートＦＧにすでに正の電荷Ｑが注入さ
れている場合はこの正の電荷Ｑが消去される。 轟」Ｉも込Ｅ目１正 第２の基本書込動作例を第８図を用いて説明する。 第２の動作例における蓄積容量Ｃの構成を第８図に示す
。この蓄積容量Ｃでは、転送トランジスタＴ側の蓄積電
＠ＳＥとフローティングゲートＦＧの間の絶縁膜１１の
一部を薄くしてトンネル絶縁膜■１′とし、トンネル電
流を流れやすくしている。そして、蓄積電極ＳＥとフロ
ーティングゲートＰＧ間に印加される電圧が高くなるよ
うに、蓄積電極ＳＥとフローティングゲートＰＧにより
絶縁膜１１を挟んで構成した容量Ｃ１の方を、対向電極
ＣＥとフローティングゲートＦＧにより絶縁ｌ１ＩＩ２
を挟んで構成した容量Ｃ２より小さくして対向電極ＣＢ
とフローティングゲートＰＧ間に高い電圧を印加するよ
うにする。この動作例の説明では例えば容量Ｃ１を容量
Ｃ２の２倍にする。 の 第３図の蓄積容量Ｃを第８図に示す構成にして、ビット
ラインＢＬを１５Ｖ、対向電極ＣＥをＱＶにして、ワー
ドラインＷＬに例えば１５Ｖを印加して転送トランジス
タ１゛をオンさせる。すると、蓄積電ｆｉｓＥとフロー
ティングゲー）ＦＧ間には、蓄積容量Ｃに印加された１
５Ｖの２／３）すなわちＩＯＶの電圧が印加され、トン
ネル絶縁膜１１′を介して蓄積電極ＳＥからフローティ
ングゲートＦＧに電流が流れて正の電荷Ｑが書込まれる
。 フローティングゲートＦＧにすでに負の電荷Ｑが注入さ
れている場合はこの負の電荷Ｑか消去され４ つ ０ る。 ビットラインＢＬｅＯＶ、対向電極ＣＦ、を１５Ｖにし
て、ワードラインＷＬを例えば１．５Ｖにして転送トラ
ンジスタＴをオンさせる。すると、蓄積電［ｉＳＥとフ
ローティングゲートＦＧ間には、蓄積容量Ｃに印加され
た１５Ｖの２／３）ずなわち１０Ｖの電圧が印加され、
トンネル絶縁膜１１′を介してフローティングゲートＦ
Ｇから蓄積電極ＳＥに電流が流れて負の電荷Ｑが書込ま
れる。 フローティングゲートＰＧにずでに正の電荷Ｑか注入さ
れている場合はこの正の電荷Ｑが消去される。 ［作用］ 本発明によれば、特別な材料を用いることなくヒステリ
シス特性を実現してＲＯＭとしての機能と共にＲＡＭと
しての機能をも実現することかできる。 ［実施例］ 族上空失見朗 本発明の第１の実施例による半導体記憶装置を第９図乃
至第１２図を用いて説明する。 椎ゑ 本実施例の半導体記憶装置のメモリセルＭＣ１１）ＭＣ
Ｉ２）・・・は、第９図に示すようにレイアウトされて
いる。ワードラインＷＬＩ、Ｗｌ、２）・・・か縦方向
に、ピッ１−ラインＢＬＩ、ＢＬ２）・・・と対向電極
ＣＥＩ、ＣＲ２）・・・か横方向に配されている。対向
＠極ＣＥＩ、ＣＲ２）・・・はビットラインＢＬＩ、Ｂ
Ｌ２）・・・ことに分離されている。 ワードラインＷＬＩ、ＷＬ２）・・・とビットラインＢ
ＬＩ、ＢＬ２）・・・の各交差位置にメモリセルＭＣ１
１ＭＣＩ２）・・・か配されている。ビットラインＢＬ
、ＢＬ２）・・・にはセンスアンプ（図示せず）が接続
されている。 各メモリセルＭＣ１１）ＭＣ１２）・・・は、情報を記
憶する蓄積容量Ｃと情報の読み書きのための転送トラン
ジスタＴとで構成され、転送１〜ランジ１ ２ スタＴのゲートがワードラインＷＬに接続され、ソース
がビットラインＢＬに接続され、ドレインが蓄積容量Ｃ
の蓄積電極ＳＲに接続されている。 本実施例の半導体記憶装置の詳細を第１０図及び第１１
図を用いて説明する。第１０図は平面図、第１１図（ａ
）はＸＩａ−ＸＩａ線断面図、第１１図（ｂ）はＸＩｂ
−ＸＩｂ線断面図である。 半導体基板１０表面のフィールド酸化膜１２で分離され
た活性領域１３に転送トランジスタＴのソース領域１４
及びドレイン領域１６が形成されている。ソース領域１
４とトレイン領域１６間にゲート酸化１１！１８を介し
てワードラインＷＬＩ、Ｗｌ２が設けられている。ワー
ドラインＷＬ３はフィールド酸化膜１２上に設けられて
いる。ワードラインＷＬＩ、Ｗｌ２）Ｗｌ３上には酸化
ＷＡ２０が形成され、ビットラインＢＬＩ、ＢＬ２は酸
化膜２０に形成されたコンタクトホールを介してソース
領域１４にコンタクト（ビットラインコンタクトＣＢＬ
）ｌ、ている。 蓄積容量Ｃは酸化膜２２上に形成されており、蓄積電極
ＳＥ上に絶縁膜１１を介してフローティングゲートＦＧ
が形成され、フローテイングゲー）−ＦＧ上に絶縁膜Ｉ
２を介して対向型９ｉｉＣＥが形成されている。蓄積電
極ＳＥは、酸化膜２０．２２に形成されたコンタクトホ
ールを介してトレイン領域１６にコンタクト〈蓄積コン
タクトＣ３Ｂ）している。 対向電極ＣＥとフローティングゲートＦＧ間の絶縁膜Ｉ
２のうち、蓄積コンタクトＣ３Ｅ」−の部分を薄くして
トンネル絶縁膜１２’ とし、１〜ンネル電流を流れや
ずくしている。このトンネル絶縁膜Ｉ２′を介してフロ
ーティングゲートＦＧへ電荷Ｑを注入する。 なお、蓄積容量Ｃ及び全体の保護のために対向電＠ＣＥ
上にＰＳＧ膜２４を形成している。 艷遺五並 次に、本実施例の半導体記憶装置の製造方法を第１２図
を用いて説明する。第１２図の各工程において右側はＸ
Ｉａ−ＸＩａ線断面図であり、左開はＸＩｂ−ＸＩｂ線
断面図である。 ３ ４ ます、半導体基板１０表面を選択酸化してフィールド酸
化膜１２を形成し、活性領域１３を画定するく第１２図
（ａ））。 次に、この活性領域１３表面を熱酸化してゲート酸化膜
１８を形成する。続いて、多結晶シリコン層を堆積した
後パターニングしてワードラインＷ Ｌ １ 、Ｗ Ｌ
２）”ＡＩ Ｌ ３を形成する。活性領域１３内にお
いてはゲー１へ酸化Ｍ１８を介してゲート電極として形
成され、他の領域ではフィールド酸化膜１２上に形成さ
れる。続いて、ゲート電極であるワードラインＷＬＩ、
ＷＬ２をマスクとしてイオン注入してソース領域１４及
びトレイン領域１６を形成する（第１２図（ｂ））。 次に、ＣＶＤ酸化膜２０を堆積した後、ソース領域１４
とコンタクトするビットラインコンタク）ＣＢ＋−の形
成予定領域にコンタクトボールを形成する ｌａいて、
多結晶シリコン層を堆積した後パターニングしてビット
ラインＢＬＩ、ＢＬ２）ＢＬ３を形成する（第１２図（
Ｃ））。 次に、ＣＶＤ酸化１１！２２を堆積した後、ＣＶＤ５ 酸化Ｍ２０．２２におけるドレイン領域１６とコンタク
トする蓄積コンタクトＣ８Ｅの形成予定領域にコンタク
トホールを形成する。続いて、蓄積電極ＳＥとなる多結
晶シリコン層を例えは１０００人形成し、この多結晶シ
リコン層には例えばＡＳをＩ Ｘ １０”ｃｍ−２のド
ース量でイオン注入し、ｎ−型多結晶シリコン層にする
。続いて、絶縁膜１１となる酸化膜を形成した後、フロ
ーティングゲートＦＧとなる多結晶シリコン層を形成す
る。 この多結晶シリコン層に対してＰＯＣｌ２をソースとし
た熱拡散法により不純物を添加し、例えば１０”ｃｍ−
２以上の不純物濃度のｎ＋型多結晶シリコン層にする。 続いて、これらｎ−型多結晶シリコン層、酸化膜、ｎ＋
型多結晶シリコン層を同一のマスクによりエツチングし
て、蓄積電［ｉ Ｓ Ｅ、絶縁膜１１）フローティング
ゲートＦＧの第１０図の平面図における縦方向の底形を
同時に行う（第１２図（ｄ））。 次に、酸化膜の稼鋤耐圧を保証するために全面を酸化す
る。続いて、ＣＶＤ酸化膜を堆積した後６ に、ＲＩＢ等の垂直異方性エツチングを行って、蓄積電
極ＳＥ、絶縁膜ＩＩ、フローティングゲー）ＦＧの側壁
に酸化膜２６を形成する（第１２図（ｅ））。酸化膜２
６を形成するのは、蓄積電極ＣＢの側面と後はど形成す
る対向電極ＣＥとの間で十分な絶縁耐圧を確保すると共
に、蓄積電極ＣＢと対向＠極ＣＦ、間の結合容量を小さ
くするためである。 次に、全面に絶縁１１ｉ１２となる酸化膜を形成した後
、１〜ンネル絶縁膜１２′の形成予定領域をエツチング
して除去する（第１２図（ｆ））。 次に、熱酸化してトンネル絶縁膜Ｉ２′を形成する。続
いて、全面に対向電極ＣＥとなる多結晶シリコン層を堆
積する。この多結晶シリコン層に対してもＰＯＣ，Ｉｌ
□をソースとした熱拡散法により不純物を添加し、例え
ば１０”ｃｍ−２以上の不純物濃度のｎ＋型多結晶シリ
コン層にする。 その後、蓄積電極ＳＥ、絶縁膜ＩＩ、フローティングゲ
ートＦＧ、絶縁ＪｌｉＩ２及びｎ＋型多結晶シリコン層
を同一のマスクによりエツチングして、蓄積電極ＳＲ１
絶縁ＷＡｌｌ、フローテイングゲーＴ−ＦＧ、絶縁膜Ｉ
２及び対向電極ＣＥの第１０図の平面図における横方向
の底形を同時に行う（第１２図（ｇ））。 次に、全面にｐｓＧＭ２４を形成して、半導体記憶装置
の製造を終了する。 虹１△叉Ａ北 本発明の第２の実施例による半導体記憶装置を第１３図
乃至第１７図を用いて説明する。 Ｌ本璽童 本実施例の半導体記憶装置の基本構造の概念を第１３図
に示す。 ワードラインＷＬ１）ＷＬ２）・・・か縦方向に、ビッ
トラインＢＬＩ、ＢＬ２）・・・か横方向に配置され、
こらら交差位置にメモリセルＭＣ１１）ＭＣ１２）・・
・か配されている。ビットラインＢＬ、ＢＬ２）・・・
には、その電位を検出するためにセンスアンプ（図示せ
ず〉か接続されている。 対向型［１ＣＥＩＣＥ２）・・・は、ビットラインＢＬ
Ｉ、ＢＬ２）・・・ごとに分離されて、ピットラフ インＢＬＩ、ＢＬ２）・・・と同様に横方向に配されて
いる。 各メモリセルＭＣＩＩ、ＭＣ１２）・・・は、情報を記
憶する蓄積容量Ｃ〈第１図と表記方法が相違している〉
と情報の読み書きのための転送トランジスタＴとで構成
され、転送トランジスタＴのゲートがワードラインＷＬ
に接続され、ソースがビットラインＢＬに接続され、ド
レインが蓄積容量Ｃの蓄積電極ＳＲに接続されている。 蓄積容量Ｃでは、蓄積電［ｉＳＥと対向電極ＣＥの間に
電荷蓄積層ＥＬが挿入されており、蓄積容量ＣによりＲ
ＡＭ情報を記憶すると共に、電荷蓄積層ＥＬに電荷Ｑを
注入してＲＯＭ情報を記憶する。 次に、本実施例の半導体記憶装置において、不揮発性情
報の書込又は消去を行う不揮発性情報書込消去手段（図
示せず）によるＲＯＭ情報の消去方法及び書込方法の詳
細について説明する。 合には、対向電極ＣＥＩを正の高電圧（例えば１５Ｖ）
に、ビットラインＢＬＩと基板を接地（ＯＶ）して、ワ
ードラインＷＬＩを所定の電位にして転送トランジスタ
１゛をオンする。メモリセルＭＣ１ｌの蓄積容量Ｃの蓄
積電極ＳＥが０■、対向電極ＣＥか１５Ｖとなり、蓄積
電極ＳＥから電荷蓄積層ＥＬに電荷Ｑか注入されて記憶
されていたＲＯＭ情報が消去される。 このときワードラインＷＬ２と共に対向電極ＣＥ２を接
地しておく。ワードラインＷＬ２を接地することにより
、メモリセルＭＣ２１の誤消去を防止し、対向型１ｃＥ
２を接地することにより、メモリセルＭＣ１２）ＭＣ２
２の誤消去を防止している。 このように丁導体記憶装置のＲＯＭ情報を１ビツト毎に
選択的に消去することができる。 なお、ワードラインＷＬ１）Ｗｌ２及び対向電極ＣＥ１
）Ｃ８４を選択的に高電位にするが、対向型ｔｉｆＩＣ
Ｅか複数のビットラインＢＬに共通もしくは、全ビット
に共通の場合には、ことにより、９ ０ 複数ビットを一括消去することも可能である。 Ｓ メモリセルＭＣＩＩにＲＯＭ情報を書込む場合には、対
向電極ＣＥＩ、ＣＦ、２を接地し、ビットラインＢＬＩ
を正の高電圧（例えば１５Ｖ）にして、ワードラインＷ
ＬＩを正の高電圧にして転送トランジスタＴをオンする
。メモリセルＭＣＩＩの蓄積容量Ｃの蓄積電極ＳＥが１
５Ｖ、対向電極ＣＥがＯＶとなり、電荷蓄積層ＥＬから
蓄積電極ＳＥに電荷Ｑが放出されＲＯＭ情報が書込まれ
る。 ここで、ワードラインＷＬを正の高電圧にするのは転送
トランジスタ１゛の電圧降下分を補償するためである。 このときピッＩ・ラインＢＬ２と共にワードラインＷ
Ｌ ２を接地しておく。ビットラインＢＬ２を接地する
ことによりメモリセルＭＣ２１は書込動作前の情報を保
持する。ワードラインＷＬ２を接地することにより、メ
モリセルＭＣ２１）ＭＣ２２は書込動作前の情報を保持
する。 このように半導体記憶装置のＲＯＭ情報を１ビツト毎に
選択的に書込むことができる。 なお、ワードラインＷＬＩ、Ｗｌ、２及び対向電極ＣＥ
Ｉ、Ｃ８４を選択的に高電位にすることにより、複数ビ
ット同時にＲＯＭ情報を書込むことも可能である。 ・ ？ ２ メモリセルＭＣ１１にＲＯＭ情報を書込する場合には、
対向電極ＣＥＩと基板に負の高電圧（例えば−１５■）
にして、ビットラインＢＬＩ、ＢＬ２を接地して、ワー
ドラインＷＬＩを所定の電位にして転送トランジスタＴ
をオンする。メモリセルＭＣＩＩの蓄積容量Ｃの蓄積電
極ＳＥがＯｖ、対向型［１ＣＥ１が一１５Ｖとなり、電
荷蓄積層ＥＬから蓄積電極ＳＥに電荷Ｑが放出されＲＯ
Ｍ情報が書込まれる。 このとき対向型１ｃＥ２を接地すると共に、ワードライ
ンＷＬ２を接地しておく。対向電極ＣＥ２を接地するこ
とによりメモリセルＭＣ１２）ＭＣ２２は書込動作前の
情報を保持する。ワードラインＷＬ２を接地することに
より、メモリセルＭＣ２１は書込動作前の情報を保持す
る。 このように半導体記憶装置のＲＯＭ情報を１ビツト毎に
選択的に書込むことができる。 対向型ｌ＃ＩＣＥ１）ＣＥ２）・・・を選択的に負の高
電位にすることにより、複数ビットに同じＲ，ＯＭ情報
を同時に書込むことも可能である。 なお、基板を接地した場合には、メモリセルＭＣ２１の
蓄積電′Ｊ＃ｌＳＥはフローティング状態のため対向電
極ＣＥ１の電位の影響により負の電位となり、基板から
蓄積電極ＳＥに電流が流れて接地される。このため、メ
モリセルＭＣ２１の蓄積電％ Ｓ Ｅと対向電極ＣＥの
間に高電圧が印加されて、電荷蓄積層ＥＬから蓄積電極
ＳＲに電荷が放出されて誤書込が行われる。 これら消去方法及び書込方法では、蓄積電ｆｆ１ｓＥと
電荷蓄積層ＥＬとの間で電荷Ｑの注入及び放出か行われ
るものとして説明したが、対向電極ＣＥと電荷蓄積層Ｅ
Ｌとの間で電荷Ｑの注入及び放出が行われる場合も同様
である。 色組益並 ３ 本実施例の半導体記憶装置の詳細を第１４図及び第１５
図を用いて説明する。第１４図は平面図、第１５図（ａ
）はＸ Ｖ ａ−Ｘ Ｖ ａ線断面図、第１１図（ｂ）
はｘｖｂ−ｘｖｂ線断面図である。 本実施例では蓄積容量Ｃの蓄積電極ＳＥが半導体基板表
面に形成されたプレーナ型であると共に、電荷蓄積層Ｅ
Ｌがトラップの多い膜である点に特徴がある。 第１４図の半導体記憶装置は基本的には第１３図の基本
補遺を実現するものであるが、第１４図に示ずレイアラ
１〜では２本のビットラインＢＬ毎に対向電極ＣＥを分
離するようにしている。 半導体基板３０表面のフィールド酸化膜３１で分離され
た活性領域３２には、蓄積電極ＳＥとして機能するｎ型
不純物領域３３と共に、転送トランジスタＴのソース領
域３４及びドレイン領域３６が形成されている。蓄積電
極ＳＥであるｎ型不純物領域３３は、例えばＡｓをｌＸ
ｌ０”ｃｍのドーズ量でイオン注入して形成したもので
あり、転送トランジスタＴのトレイン領域３６に接続さ
４ れている。 蓄積電ｔｉｆ！ＳＥであるｎ型不純物領域３３上には電
荷蓄積層ＥＬを介して対向電極Ｃしか形成されている。 対向電極ＣＢは多結晶シリコン層により形成され、ＰＯ
Ｃｌ２をソースとした熱拡散法により、例えば１０”ｃ
ｍ−”以上の不純物が添加されている。 本実施例の電荷蓄積層ＥＬはトラップの多い膜、例えば
、５ｉＮ−３ｉＯ２の２層′＃ｉ造、又は５ｉ０２
ＳｉＮ ＳｉＯ□の３層構造により構成される。ｎ型
不純物領域３３）電荷蓄積層ＥＬ、対向電極ＣＢにより
蓄積電極Ｃを構成している。なお、トラップの多い膜を
電荷蓄積層ＥＬに用いる場合Ｇこはトンネル酸化膜を形
成する必要がない。 断面部分のメモリセルを選択するワードラインＷＬは、
転送トランジスタＴのソース領域３４とドレイン領域３
６間にゲート酸化膜３８を介して形成されている。他の
メモリセルを選択するワードラインＷＬは、対向電極Ｃ
Ｅ上に酸化膜３９を介して形成されている。 ワードラインＷＬ上には全体を覆うＰＳＧ膜４０を介し
てビットラインＢＬが形成される。ビットラインＢＬは
ＰＳＧ膜４０に形成されたコンタクトホールを介してソ
ース領域３４にコンタクト（ビットラインコンタクトＣ
ＢＬ）している。 艷遺去ム 次に、本実施例の半導体記憶装置の製造方法を第１６図
を用いて説明する。第１６図の各工程において右曲はＸ
Ｖａ−ＸＶａ線断面図であり、左側はｘｖｂ−ｘｖｂ線
断面図である。 まず、半導体基板３０表面を選択酸化してフィールド酸
化膜３１を形成し、活性領域３２を画定する（第１６図
（ａ））。 次に、この活性領域３２表面の蓄積電極ＳＥ形成予定領
域に、例えばＡｓをＩ Ｘ １０１３ｃｍ−２のドーズ
量でイオン注入しｎ型不純物領域３３（蓄積電極ＳＲ）
を形成する。なお、Ａｓをイオン注入しなくともよい。 続いて、ｓ ｉ ０２ Ｈ１ＳｉＮ膜、ＳｉＯ□膜を順
次形成して、電荷蓄積層ＥＬを形成する（第１６図（ｂ
））。 ５ ６ 次に、多結晶シリコン層を堆積した後パターニングして
対向車［ｉＣＥを形成し、ＰＯＣｊｌ ２をソースとし
た熱拡散法により、例えば１０”ｃｍ−２以上の不純物
を添加してｎ＋型多結晶シリコン層とする。続いて、熱
酸化により活性領域３２表面にゲート酸化膜３８を形成
する（第１６図（Ｃ））。 次に、多結晶シリコン層を堆積した後パターニングして
ワードラインＷＬを形成する。活性領域３２内において
はゲート酸化膜３８を介してゲート電極として形成され
、他の領域では酸化膜３９上に形成される。続いて、ゲ
ート電極であるワードラインＷＬをマスクとしてイオン
注入してソース領域３４及びドレイン領域３６を形成す
る（第１６図（ｄ））。 次に、ＰＳＧ膜４０を堆積した後、ソース領域１４とコ
ンタクトするビットラインコンタクトＣＢＬの形成予定
領域にコンタクトホールを形成する。続いて、多結晶シ
リコン層を堆積した後パターニングしてビットラインＢ
Ｌを形成して、半導体記憶装置の製造を終了する（第１
６図（ｅ））。 変１１４逍 第１７図は、電荷蓄積層ＥＬにフローティングゲートＦ
Ｇを用いたプレーナ型の蓄積容量Ｃを用いた半導体記憶
装置のＸＶａ−ＸＶａ線断面図である。第１５図と同一
の構成要素には同一の符号を付して説明を省略する。 この半導体記憶装置においては、蓄積電極ＳＥであるｎ
型不純物領域３３と対向電極ＣＥの間に、ｎ＋型多結晶
シリコン層であるフローティングゲートＦＧが形成され
ている。フーコーティングゲートＦＧは、対向電極ＣＦ
、と同様に、例えばＰＯＣ１□をソースとした熱拡散法
によりＩＱ”ｃｍ以上の不純物を添加して形成したｎ＋
型多結晶シリコン層である。 蓄積電極ＳＥとフローティングゲートＦＧ間には絶縁膜
１１が形成されており、フローティングゲートＦＧと対
向車［ｉＣＥ間には絶縁１１ＷＩ２が形成されている。 絶縁膜Ｉ２の一部を薄くしてトンネル絶縁膜■２′とし
、トンネル電流を流れやすくしている。 ７ ８ 第二レユ遺１（例 本発明の第３の実施例による半導体記憶装置を第１８図
及び第１９図を用いて説明する。第１８図は平面図、第
１９図はＸ ＩＸ −Ｘ ＩＸ線断面図である。第２の
実施例と同一の構成要素には同一の符号を付して説明を
省略する。 本実施例の基本ｍ造は第２の実施例と同様にビットライ
ンＢＬごとに対向車ｔｉｉＩ ＣＥが分離されているが
、蓄積容量Ｃの蓄積電極ＳＥが半導体基板３０上に形成
されたスタック型である点が異なる。 第１９図にスタック型蓄積容量Ｃの種々の具体例を示す
。 第１９図（ａ）の具体例では、蓄積＠極ＳＥである□型
多結晶シリコン層が半導体基板３ｏ上に形成され、トレ
イン領域３６にコンタクト（蓄積コンタクトＣ３Ｅ）し
ている。蓄積電極ＳＥ衣表面はトラップの多い膜である
電荷蓄積層ＥＬが形成され、この電荷蓄積層ＥＬ上に対
向電極ＣＢが形成されている。対向電極ＣＥ上にはＰＳ
ＧＭ４０が形成され、このＰＳＧ膜４膜上０ビットライ
ン第１９図（ｂ）の具体例は、電荷蓄積層ＥＬと対向車
ｉｃＥが蓄積電極ＳＥと同じ大きさになるように、電荷
蓄積層Ｅ ｌ、と対向車ｉｃＦ、を同じマスクで成形し
たものである。 第１９図（Ｃ）の具体例は、第２の実施例と同様に、２
本のビットラインＢＬことに対向車ｌ＃ＩＣＥを分離し
たものである。 虹土曵失恭北 本発明の第４の実施例による半導体記憶装置を第２０図
及び第２１図を用いて説明する。第２０図は平面図、第
２１図はＸＸ１ＸＸＴ線断面図である。第２及び第３の
実施例と同一の構成要素には同一の符号を付して説明を
省略する。 本実施例は、蓄積容量Ｃがスタック型である半導体記憶
装置の他の実施例である。本実施例では２本のビットラ
インＢ１−ごとに対向電極ＣＥを分離している。 第２０図（ａ）の具体例では、蓄積電極ＳＲはｎ型多結
晶シリコン層であり、ワードラインＷＬを覆う酸化膜４
２上に形成されている。酸化膜４２及びグー１〜酸化膜
３８に形成されたコンタクトホールを介してドレイン領
域３６にコンタクト（蓄積：１ンタク１へＣ３Ｅ）して
いる。蓄積電ｌｆｆ！ｓＥ表面には１へラップの多い膜
である電荷蓄積７ｉ１ＥＩ−が形成され、この電荷蓄積
層ＢＬ上に対向電極ＣＥか形成されている。対向電極Ｃ
Ｅ上にはＰＳＧ膜４０か形成され、このＰＳＧ膜４ｏ上
にビットラインＢＬが形成されている。ビットラインＢ
ｌ−はソース領域３４にコンタクト（ビットコンタクト
ＣＢＬ）している。 第２０図（ｂ）の具体例は、蓄積電極層ＥＬにフローテ
ィングゲートＦＧを用いたものである。フローティング
ゲートＦＧは、対向電極ＣＢと同様に、例えばＰＯＣ，
Ｑ□をソースとした熱拡散法によりｌ Ｑ”ｃｍ−２以
上の不純物を添加して形成したｎ＋型多結晶シリコン層
である。 蓄積電極ＳＥとフローティングゲートＦ０間には絶縁膜
１１か形成されており、フローティングゲートＦＧと対
向電極０８間には絶縁ＭＩ２が形１ 威されている。絶縁膜Ｉ２の一部を薄くしてトンネル絶
縁膜１２’とし、トンネル電流を流れやすくしている。 匙Σ也太羞男 本発明の第５の実施例による半導体記憶装置を第２２図
及び第２３図を用いて説明する。第２２図は平面図、第
２３図ｆａ）はＸ Ｘ ｍ ａ −Ｘ Ｘ ＩｌＩ ａ
線断面図、第２３図（ｂ）はＸＸＩｂ−ＸＸＩ［［ｂ線
断面図である。第２乃至第４の実施例と同一の構成要素
には同一の符号を付して説明を省略する。 本実施例の基本構造は第２の実施例と同様にビットライ
ンＢＬごとに対向電極ＣＢが分離されているが、蓄積容
量Ｃの蓄積電極ＳＥが半導体基板３０の溝内に形成され
たトレンチ型である点が異なる。 半導体基板３０表面のフィールド酸化膜３１で分離され
た活性ｆｒＩ域３２には講か形成され、その溝内面に蓄
積電極ＳＥとして機能するｎ型不純物領域４４か形成さ
れている。活性領域３２には同時に転送トランジスタＴ
のソース領域３４及びド２ レイン領域３６が形成されている。蓄積電極ＳＥである
ｎ型不純物領域４４は転送トランジスタＴのドレイン領
域３６に接続されている。 蓄積電極ＳＦ、のｎ型不純物領域４４上には溝内面に沿
って電荷蓄積層ＥＬが形成されている。対向電極ＣＥは
溝を埋めると共に溝周囲にまで及んでいる。 本実施例はトレンチ′ＷＪ造であるため小さな面積で大
きな蓄積容量Ｃを実現できる。 虹ｉ曵失羞舅 本発明の第６の実施例による半導体記憶装置を第２４図
及び第２５図を用いて説明する。 五主遭（ 本実施例の半導体記憶装置の基本ｍ造の概念を第２４図
に示す。 ワードラインＷＬＩ、ＷＬ２）・・・か縦方向に、ビッ
トラインＢ Ｌ １）Ｂ１，２）・・・が横方向に配置
され、こらら交差位置にメモリセルＭＣＩＩ、ＭＣ１２
）・・・か配されている。ビットラインＢＬ、ＢＬ２）
・・・には、その電位を検出するためにセンスアンプ（
図示せず）が接続されている。 対向型＆ＣＥは全てのビットラインＢＬＩ、ＢＬ ２）
・・・に共通であり、分離されていない点か第１３図の
基本構造を異なる。 各メモリセルＭＣＩＩ、ＭＣＩ、２）・・・は、情報を
記憶する蓄積容量Ｃと情報の読み書きのための転送トラ
ンジスタＴとで構成され、転送トランジスタＴのゲート
がワードラインＷＬに接続され、ソースがビットライン
ＢＬに接続され、トレインが蓄積容量Ｃの蓄積電極ＳＥ
に接続されている。 蓄積容量Ｃでは、蓄積電ｊｆ！！Ｓ Ｉと対向電極ＣＥ
の間に電荷蓄積層ＥＬか挿入されており、蓄積容量Ｃに
よりＲＡＭ情報を記憶すると共に、電荷蓄積層Ｅｌ−に
電荷Ｑを注入してＲＯＭ情報を記憶する。 次に、本実施例の半導体記憶装置において、平押発性情
報の書込又は消去を行う不揮発性情報書込消去手段（図
示せず）によるＲ ＯＭ情報の消去方法及び書込方法の
詳細について説明する。 涯去失琺 ３ ４ ＲＯＭ情報を消去する場合には、対向電極ＣＥを正の高
電圧（例えば１５■〉に、ビットラインＢＬＩ、ＢＬ２
と基板を接地（ＯＶ）して、ワードラインＷＬＩを所定
の電位にして転送トランジスタＴをオンする。メモリセ
ルＭＣＩＩ、１２の蓄積容量Ｃの蓄積電極５ＥｌｆｉＯ
Ｖ、対向電極ＣＥが１５Ｖとなり、蓄積電極ＳＥから電
荷蓄積層ＥＩ−に電荷Ｑが注入されて記憶されていたＲ
ＯＭ情報が消去される。 このときワードラインＷＬ２を接地しておく。 ワードラインＷＬ２を接地することにより、転送トラン
ジスタ′ｒがオフとなりメモリセルＭＣ２１）ＭＣ２２
の誤消去を防止している。 このように半導体記憶装置のＲ，ＯＭ情報をワードライ
ンＷＬごとに選択的に消去することができる。 なお、全てのワードラインＷＬＩ、ＷＬ２を高電位にす
ることにより、全ビットを一括消去することも可能であ
る。 監込去琺 メモリセルＭＣＩＩにＲＯＭ情報を書込む場合には、対
向電極ＣＥと基板を接地し、ビットラインＢＬＩを正の
高電圧（例えば１５Ｖ）にして、ワードラインＷＬＩを
正の高電圧にして転送ｌ・ランジスタ′１゛をオンする
。メモリセルＭＣＩＩの蓄積容量Ｃの蓄積電極ＳＥが１
５Ｖ、対向型′！ｆ！ｃＥがＯＶとなり、電荷蓄積層Ｅ
、Ｌから蓄積電［ｉＳＥに電荷Ｑが放出されＲＯＭ情報
か書込まれる。 ここで、ワードラインＷＬを正の高電圧にするのは転送
トランジスタＴの電圧降下分を補償するためである。 このときビットラインＢＬ２と共にワードラインＷＬ２
を接地しておく。ビットラインＢ １．２を接地するこ
とによりメモリセルＭＣ２１は書込動作前の情報を保持
する。ワードラインＷＬ２を接地することにより、メモ
リセルＭＣ２１）ＭＣ２２は書込動作前の情報を保持す
る。 このように半導体記憶装置のＲＯＭ情報を１ビツト毎に
選択的に書込むことができる。 これら消去方法及び書込方法で゛は、蓄積電極Ｓ５ ６ Ｅと電荷蓄積層ＥＬとの間で電荷Ｑの注入及び放出が行
われるものとして説明したが、対向型Ｉ＃ＩＣＥと電荷
蓄積層ＥＬとの間で電荷Ｑの注入及び放出が行われる場
合も同様である。 毘虹璽並 本実施例の半導体記憶装置の詳細を第２５図を用いて説
明する。第２の実施例と同一の構成要素には同一の符号
を付して説明を省略する。 本実施例の半導体記憶装置の平面構造は、第２５図に示
すように対向型％ ＣＥが全ビットラインＢ Ｌ、で共
通である点を除いて第１４図と同様である。なお、本実
施例のＸＶａ−ＸＶａ線断面、Ｘｖｂ−ｘｖｂａ断面は
、第１５図と同様である。 虹り曵犬施朋 本発明の第７の実施例による半導体記憶装置を第２６図
を用いて説明する。 本実施例の半導体記憶装置は２本のビットラインが折り
曲げられたフォールデッドビットライン方式である。 メモリセルＭＣＩＩ、ＭＣＩ２）・・・は、第２６図に
示すようにレイアウトされている。ワードラインＷＬＩ
、ＷＬ２）・・・が縦方向に、ビットラインＢＬ１ａ、
ＢＬ１ｂ、ＢＬ２ａ、・・・と対向電極ＣＥＩ 、ＣＲ
２）・・・か横方Ｈ１１３に配されている。対向型１ｃ
Ｅ１）ＣＦ、２）・・・は一対のビットラインＢＬ１ａ
、ＢＬ１ｂ、ＢＬ２ａ、ＢＬ２ｂ、・・・ごとに分離さ
れている。ワードラインＷＬＩ、ＷＬ２）・・・とビヅ
トライ７ＢＬ１ ａ、ＢＬＩ ｂ、ＢＬ。 ２ａ、・・・の各交差位置にメモリセルＭＣ１１）ＭＣ
１２）・・・が配されている。ビットラインＢＬＩａ、
ＢＬ１ｂ、ＢＬ２ａ、ＢＬ２ｂ、・・・は一対ことにセ
ンスアンプ（図示せず）に接続されている。 各メモリセルＭＣＩ １）ＭＣ１，２）・・・は、情報
を記憶する蓄積容量Ｃと情報の読み書きのための転送ト
ランジスタＴとで構成され、転送Ｉ−ランジスタＴのゲ
ートがワードラインＷＬに接続され、ソースがビットラ
インＢＬに接続され、ドレインが蓄積容量Ｃの蓄積電ｖ
ｉ！Ｓ Ｒに接続されている。 ［発明の効果］ 本発明によれば、特別な材料を用いることなくヒステリ
シス特性を実現してＲＯＭとしての機能と共にＲＡＭと
しての機能をも有する新規な半導体記憶装置を実現する
ことかできる。 ４）【図面の簡単な説明】 第１図は本発明の基本原理の説明図、 第２図は本発明の基本原理の説明図、 第３図は本発明による半導体記憶装置のメモリセルの基
本構成を示す図、 第４図は同半導体記憶装置の第１の基本読出動作例の説
明図、 第５図は同半導体記憶装置の第２の基本読出動作例の説
明図、 第６図は同半導体記憶装置の第３の基本読出動作例の説
明図、 第７図は同半導体記憶装置の第１の基本書込動作例の説
明図、 第８図は同半導体記憶装置の第２の基本書込動作例の説
明図、 第９図は本発明の第１の実施例による半導体記憶装置の
レイアウト図、 第１０図は同半導体記憶装置の平面図、第１１図は同半
導体記憶装置の断面図、第１２図は同半導体記憶装置の
製造方法の工程断面図、 第１３図は本発明の第２の実施例による半導体記憶装置
のレイアウト図、 第１４図は同半導体記憶装置の平面図、第１５図は同半
導体記憶装置の断面図、第１６図は同半導体記憶装置の
製造方法の工程断面図、 第１７図は同半導体記憶装置の変形例の断面図、第１８
図は本発明の第３の実施例による半導体記憶装置の平面
図、 第１９図は同半導体記憶装置の断面図、第２０図は本発
明の第４の実施例による半導体記憶装置の平面図、 第２１図は同半導体記憶装置の断面図、第２２図は本発
明の第５の実施例による半導体７つ ０ 記憶装置の平面図、 第２３図は同半導体記憶装置の断面図、第２４図は本発
明の第６の実施例による半導体記憶装置のレイアむト図
、 第２５図は同半導体記憶装置の平面図、第２６図は本発
明の第７の実施例による半導体記憶装置のレイアウト図
である。 図において、 Ｐｌ・・・ｎ型多結晶シリコン層 Ｐ２・・・ｎ＋型多結晶シリコン層 Ｐ３・・・ｎ＋型多結晶シリコン層 Ｉ、１１）Ｊ２・・・絶縁膜 １１′、１２′・・・トンネル絶縁膜 ＢＬ・・・ピットライン ＷＬ・・・ワードライン Ｔ・・・転送トランジスタ Ｃ・・・蓄積容量 ＳＥ・・・蓄積電極 ＦＧ・・・フローティングゲート ＣＥ・・・対向電極 ＭＣ・・・メモリセル Ｃ３Ｅ・・・蓄積コンタクト ＣＢ Ｌ・・・ビットラインコンタク１へ１０・・・半
導体基板 １２・・・フィールド酸化膜 １３・・・活性領域 １４・・・ソース領域 １６・・・トレイン領域 １８・・ゲーＩ−酸化膜 ２０・・・酸化膜 ２２・・・酸化膜 ２４・・・ＰＳＧ膜 ２６・・・酸化膜 ３０・・・半導体基板 ３１・・・フィールド酸化膜 ３２・・・活性領域 ３３・・・ｎ型不純物領域 ３４・・・ソース領域 ３６・・・トレイン領域 １ ２ ８・・・グー１〜酸化膜 ９・・・酸化膜 Ｏ・・・ＰＳＧＩＩ％ ２・・・酸化膜 ４・・・ｎ型不純物領域
情報を読出す揮発性情報読出手段（図示せ９ 円 ６ ず）により、第４図（Ｃ）に示すように、ビットライン
ＢＬの電位ｖｂ＋を基準電位Ｖ ｒｅ１４と比較するこ
とにより、曲線ＢＬ＋Ｈ，ＢＬＯＨと、ＢＬＯＩ、ＢＬ
＋Ｌとを識別することができ、電荷Ｑの値に拘らず蓄積
容量Ｃに記憶された情報を読出すことができる。なお、
蓄積容量Ｃに書込まれた情報は徐々に放電するので、こ
のＲＡＭ動作においては一定時間ごとに蓄積容量Ｃに読
出結果を再書込するリフレッシュ動作が必要である。 里仄旦亘韮 第４図（０の場合は、曲線ＢＬ＋ｌ＋と曲線ＢＬＯ１１
の電位差も、曲線ＢＬＯＬと曲線Ｂｌ十りの電位差も０
であるから、電荷Ｑ＞Ｏと電荷Ｑ＝０を区別することが
できず、ＲＯＭ動作させることはできない。 −ジ Ｖｂｌ＝ Ｖ ビットラインＢＬの電位Ｖ旧がＯＶのフローディング状
態でワードラインＷＬを５Ｖ（ＷＬｏｎ）として転送ト
ランジスタＴをオンすると、電荷Ｑの値＜Ｑ＞Ｏ又はＱ
−０）と、蓄積容量Ｃに記憶された情報（１，、レベル
（Ｖｓ＝ＯＶ）、Ｈレベル（Ｖｓ−５Ｖ））に基づいて
、電位Ｖｂｌは第４図（ｄｌ）に示すように変化する。 蓄積容量Ｃに記憶された情報かＬレベル（ＶｓＯＶ）の
場合は、ビットラインＢＬの電位変化は蓄積容量Ｃの容
量値に依存しないから曲線Ｂｌ叫、Ｂｌ、０１のように
０■か維持される。蓄積容量Ｃに記憶された情報が１−
ルベル（Ｖｓ＝５Ｖ）の場合は、蓄積容量Ｃの容量値に
応じて変化が異なる。すなわち、第４図（ａ）に示すよ
うに、Ｑ＞０の場合は容量値が大きいからビットライン
Ｂ Ｌの電位Ｖｂｌは第４図（ｄｌ）の曲線Ｂｌ十ｌ＋
のように大きく上がる。Ｑ＝０の場合は容量値が小さい
から、ビットラインＢＬの電位Ｖｂｌは第４図（ｄｌ）
の曲線ＢＬＯ）Ｉのようにほとんど変化しない。 ＲＡＭ動作 第４図（ｄｌ）の場合は、曲線ＢＬＯＨと曲線ＢＬＯＬ
の電位差がほとんどなく、蓄積容量Ｃに記憶された情報
を識別することができず、基本的にＲ，ＡＭ動作させる
ことはできない。しかし、全ビットの ７ ８ メモリセルのフローティングゲー）ＦＧに正の電荷Ｑを
注入すればＲＡＭ動作可能である。すなわち、電荷Ｑ＞
Ｏの場合、ビットラインＢＬの電位Ｖｂｌは曲ｆｌ！Ｂ
Ｌ＋ＩＩと曲線ＢＬ＋Ｌのように変化するから、蓄積容
量Ｃに記憶した揮発性情報を読出す揮発性情報読出手段
（図示せず）により、基準電位Ｖ ｒｅ１５と比較する
ことにより、曲線ＢＬ、＋ｌ＋と曲線ＢＬ＋Ｌを識別す
ることができる。なお、蓄積容量Ｃに書込まれた情報は
徐々に放電するので、このＲＡＭ動作においては一定時
間ごとに蓄積容量Ｃに読出結果を再書込するリフレッシ
ュ動作か必要である。 生立旦盈番 フローティングゲートＦＧに記憶された不ｍ発性情報を
読Ｈ４ｄず不揮発性情報読出手段（図示せず）により、
全ビットのメモリセルの蓄積容量ＣにトＩレベルを書込
んだ後に、ビットラインＢＬを０■でフローティングし
た状態でワードラインＷＬを５Ｖ（ＷＬｏｎ）とする。 ビットラインＢＬの電位Ｖｌ］ｌは、第４図（ｄｌ）に
示ずように、曲線ＢＬ＋ｌＩと曲線Ｂｌ叶にしたがって
変化するので、基準電位Ｖｒｅ１５と比軸することに上
り、曲線１１１−ＩｌｌとＢＬｏｌｌとを識別すること
ができ、電荷Ｑの値、ずなわちフローティンクゲー１〜
Ｆ Ｇに記憶された不揮発・昨のＲＯＭ ＝ｌｉ 報を
読出すことができる。 鉢’ ＞ｏ ＜。 第２の基本読出動作例を第５図を用いて説明する。 第２の動作例では、フローティングゲートＰＧに注入さ
れた電荷Ｑか正であるか（Ｑ＞Ｏ）、負であるか（Ｑ＜
Ｏ）によりＲＯＭとしての「１」又は「０」の情報を記
憶するものとする。対向型％ ＣＥの電圧ＶＣを２．５
Ｖとして、転送トランジスタ′Ｉ″■すの蓄積容量Ｃの
電位ＶＳかＯＶ （Ｌレベル〉又は５Ｖ（Ｈレベル）に
なるように、蓄積容量Ｃに電荷を蓄積して情報を記憶す
るようにする。蓄積容量Ｃへのバイアス電圧Ｖ（＝Ｖｃ
−ＶＳ）は−２，５Ｖと２．５■の２値をとる。この場
合の（−−−Ｖ ４１−、＋７性ζよ第５図（ａ）に示
すようになるフ１コーディンクケ−１−ＦＧの電荷Ｑが
正の場合２つ ０ （第５図（ａ）の実線）、バイアス電圧■が−２゜５■
から２．５■の範囲内において蓄積容量Ｃは常に大きい
値である。電荷Ｑが０の場合（第５図（ａ）の破線）、
蓄積容量Ｃは、バイアス電圧■が２．５Ｖから２．５Ｖ
の範囲内において蓄積容量Ｃは常に小さい値である。 情報の読出動作は、基本的に、ビットライン８Ｌをフロ
ーティングとした状態でワードラインＷＬを５Ｖ（Ｗｌ
、Ｏｎ）として転送トランジスタ′ｒをオンし、このと
きのビットラインＢＬの電位変化に基づいて情報を読出
す。このときビットラインＢｌ−の電位Ｖｂｌを何ボル
トにプリチャージするかにより読出動作制御が異なる。 ７” ヤーンＶｂｌ＝２．５Ｖ ビツトラインＢＬの電位■旧が２．５■のフローティン
グ状態でワードラインＷＬを５Ｖ （ＷＬＯｉ））とし
て転送トランジスタＴをオンすると、電荷Ｑの値（Ｑ＞
Ｏ又はＱく０）と、蓄積容量Ｃに記憶された情報（Ｌレ
ベル（Ｖｓ＝ＯＶ）、Ｈレベル（Ｖｓ−５Ｖ））に基づ
いて、電位Ｖｂｌは第５図（ｂｌ）に示すように変化す
る。 電荷Ｑ＞Ｏの場合は、バイアス電圧■か＋２゜５ｖでも
−２，５■でも蓄積容量Ｃが大きな値であるから、電位
Ｖｂｌは曲線ＢＬ＋ｌＩ、ＢＬ→［のように共に上下に
大きく変化する。しかし、電荷Ｑく０の場合は、バイア
ス電圧Ｖか＋２，５■でも２．５■でもは蓄積容量Ｃが
小さい値であるから電位Ｖ旧は曲線ＢＬ−１１）ＢＬ−
Ｌのように共に上下に小さく変化する。 生表出盈ｌ ＲＡＭ動作においては、蓄積容量Ｃに記憶した揮発性情
報を読出す揮発性情報読出手段（図示せず）により、第
５図（ｂｌ）に示すように、ビットラインＢＬの電位Ｖ
ｂｌを基準電位Ｖ ｒｅ２１と比較することにより、曲
線Ｂ Ｌ＋Ｈ，Ｂ Ｌ−Ｈと、ＢＬ−Ｌ、ＢＬ４Ｌとを
識別することができ、電荷Ｑの値に拘らず蓄積容量Ｃに
記憶された情報を読出すことかできる。なお、蓄積容量
Ｃに書込まれた情報は徐々に放電するので、このＲＡＭ
動作においては一定時間ごとに蓄積容量Ｃに読出結果を
再書込するす１ ２ フレッシュ動作が必要である。 ＲＯＭ 二 の１ フローティングゲートＦＧに記憶された不揮発性情報を
読出す不揮発性情報読出手段（図示せず）により、全ピ
ッ１へのメモリセルの蓄積容量ＣにＨレベルを書込んだ
後に、ビットラインＢＬを２゜５■でフローティングし
た状態でワードラインＷＬを５Ｖ（ＷＬＯｎ＞とする。 ビットラインＢｌ−の電位Ｖｂｌは、第５図（ｂ２）の
ように変化するので、基準電位Ｖ ｒｅ１２と比較する
ことにより、曲線ＢＬ神とＢＬ−１１とを識別すること
ができ、電荷Ｑの値、すなわちフローティングゲートＦ
Ｇに記憶されたＲＯＭ情報を読出すことができる。 なお、蓄積容量Ｃに書込まれた情報は徐々に放電するの
で、このＲＯＭ動作（その１）では読出時に全ビットの
メモリセルの蓄積容量ＣにＨレベルを書込む書込動作が
、読出結果に基づいて蓄積容量Ｃに情報を再書込みする
りフレッシュ動作が必要である。 ＲＯＭ 起動時に全ビットのメモリセルの蓄積容量ＣにＬレベル
を書込んだ後に、ビットラインＢＬを２゜５■でフロー
ティングした状態でワードラインＷＬを５Ｖ（ＷＬｏｎ
）とする。ピッ１−ラインＢＬの電位■旧は、第５図（
ｂ３）のように変化するので、基準電位Ｖ 「１０２３
と比較することにより、曲線ＢＬ−１とＢＬ＋Ｌとを識
別することかでき、電荷Ｑの値、すなわちフローティン
グゲートＦＧに記憶されたＲＯＭ情報を読出ずことがで
きる。 なお、蓄積容量Ｃに書込まれる情報は１７レベルである
ので、情報が消滅することなくリフレッシュ動作は不要
である。 −ジ Ｖｂｌ＝ Ｖ ビットラインＢＬの電位Ｖｂｌが５■のフローティング
状態でワードラインＷＬを５Ｖ（ＷＬＯｎ）として転送
トランジスタＴをオンすると、電荷Ｑの値（Ｑ〉０スは
Ｑ＜Ｏ）と、蓄積容量Ｃに記憶された情報（Ｌレベル（
Ｖｓ−ＯＶ）、Ｈレベル（Ｖｓ＝５Ｖ））に基づいて、
電位Ｖ旧は第５図（Ｃ１）に示すように変化する。 ３ Ａ 蓄積容量Ｃに記憶された情報がＨレベル（Ｖｓ５Ｖ）の
場合は、ビットラインＢＬの電位変化は蓄積容量Ｃの容
量値に依存しないがら曲線ＢＬ十１１）ＢＬ−１１のよ
うに５■が維持される。蓄積容量Ｃに記憶された情報が
Ｌレベル（Ｖ ｓ ＝ ＯＶ ）の場合は、蓄積容量Ｃ
の容量値に応じて変化が異なる。第５図（ａ）に示すよ
うに、Ｑ＞０の場合は蓄積容量Ｃの容量値は太きくＱ＜
Ｏの場合は蓄積容量Ｃの容量値は小さいがら、ビットラ
インＢＴ−の電位Ｖｂｌは第５図（Ｃ１）の曲線ＢＬ＋
Ｌは大きく下がり、曲線ＢＬ−Ｌはほとんど下がらない
。 里土旦盟１ 第５図（Ｃ１）の場合は、曲線ＢＬ−Ｉ＋と曲線ＢＬ−
Ｌの電位差かＯであり、蓄積容量Ｃに記憶された情報を
識別することかできず、基本的にＲＡＭ動作させること
はできない。しかし、全ビットのメモリセルのフローテ
ィングゲートＦＧに正の電荷Ｑを注入ずればＲＡＭ動作
可能である。すなわち、電荷Ｑ＞０の場合、ビットライ
ンＢＬの電位Ｖｂｌは曲線ＢＬ４１１と曲ＩＢＬ＋ｔの
ように変化するから、５ 基準電位Ｖ ｒｅ２４と比較することにより、曲線ＢＬ
＋１１と曲線ＢＬ＋Ｌを識別することができる。なお、
蓄積容量Ｃに書込まれた情報は徐々に放電するので、こ
のＲＡＭ動作においては一定時間ごとに蓄積容量Ｃに読
出結果を再書込するリフレッシュ動作が必要である。 生止旦盈韮 フローティングゲートＦ Ｇに記憶された不揮発性情報
を読出ず不揮発性情報読出手段（図示せず）により、全
ビットのメモリセルの蓄積容量ＣにＬレベルを書込んだ
後に、ピットラインンＢ Ｌを５■でフローティングし
た状態でワードラインＷＬを５Ｖ（ＷＬＯｎ）とする。 ビットラインＢＬの電位Ｖ旧は、第５図（Ｃ２）に示す
ように、曲１ＢＬ−Ｌと曲線ＢＬ＋１にしたかって変化
するので、基準電位Ｖ ｒｅ２４と比較することにより
、曲線ＢＬ−１と曲線ＢＬ十りとを識別することができ
、電荷Ｑの値、すなわちフローティングゲートＦＧに記
憶されたＲＯＭ情報を読出すことができる。 −ジ ■旧＝ＯＶ ６ ビットラインＢＬの電位Ｖ旧がＯＶのフローティング状
態でワードラインＷｌ−を５Ｖ（ＷＬｏｎ）として転送
トランジスタＴをオンすると、電荷Ｑの値（Ｑ〉０又は
Ｑ＜Ｏ）と、蓄積容量Ｃに記憶された情報（Ｌレベル（
Ｖｓ＝ＯＶ） 、Ｈレベル（Ｖｓ−５Ｖ））に基づいて
、電位Ｖ旧は第５図（ｄｌ）に示すように変化する。 蓄積容量Ｃに記憶された情報がＬレベル（Ｖ ｓＯ■）
の場合は、ビットラインＢＬの電位変化は蓄積容量Ｃの
容量値に依存しないから曲線ＢＬ川、ＢＬ−Ｌのように
Ｏｖが維持される。蓄積容量Ｃに記憶された情報が）ル
ベル（Ｖｓ＝５Ｖ）の場合は、蓄積容量Ｃの容量値に応
じて変化が異なる。すなわち、第５図（ａ）に示すよう
に、Ｑ＞０の場合は容量値が大きいからビットラインＢ
Ｌの電位■旧は第５図（ｄｌ）の曲線ＢＬ＋Ｈのように
大きく上がる。Ｑ＜Ｏの場合は容量値が小さいがら、ビ
ットラインＢＬの電位Ｖ旧は第５図（ｄｌ）の曲線ＢＬ
−Ｈのようにほとんど変化しない。 長Ｎ旦髪１ 第５図（ｄｌ）の場合は、曲線ＢＬ−１１と曲線ＢＬ−
Ｌの電位差かほとんどなく、蓄積容量Ｃに記憶された情
報を識別することかできず、基本的にＲＡＭ動作させる
ことはできない。しかし、全ビットのメモリセルのフロ
ーティングゲートＦＧに正の電荷Ｑを注入すれはＲＡＭ
動作可能である。すなわち、電荷Ｑ＞Ｏの場合、ビット
ラインＢＬの電位Ｖｂｌは曲線ＢＬ＋ｌ＋と曲線ＢＬ＋
１のように変化するから、基準電位Ｖ ｒｅ２５と比較
することにより、曲線ＢＬ十Ｈと曲線ＢＬ→Ｌを識別す
ることができる。 なお、蓄積容量Ｃに書込まれた情報は徐々に放電するの
で、このＲＡＭ動作においては一定時間ごとに蓄積容量
Ｃに読出結果を再書込するリフレッシュ動作が必要であ
る。 ｋ立旦豊韮 全ビットのメモリセルの蓄積容量ＣにＨレベルを書込ん
だ後に、ビットラインＢＬを０■でフローティングした
状態でワードラインＷＬを５■（ｗＬｏｎ）とする。ビ
ットラインＢ１−の電位ｖｂは、第５図（ｄ２）に示す
ように、曲線ＢＬ十ＩＩとｌＩｉ］線 ７ ８ ＢＬ−１１にしたがって変化するので、基準電位ｖｒｅ
２５と比較することにより、曲線ＢＬ＋１１とＢＬ−１
１とを識別することかでき、電荷Ｑの値、すなわちフロ
ーテイングゲー１〜ＦＧに記憶されたＲ ＯＭ ’ｆｆ
Ｊ報を読出ずことかできる。 ＝０〈０ 第３の基本読出動作例を第６図を用り）て説明づ゛る。 第３の動作例では、フローティングゲートＦＧに注入さ
れた電荷Ｑか０であるか＜Ｑ＝Ｏ）、負であるか＜Ｑ＜
Ｏ）によりＲＯＭとしての １」又はｒＱＪの情報を記
憶するものとする。対向電極ＣＥの電圧Ｖｃを２．５■
として、転送トランジスタＴ側の蓄積容量Ｃの電位Ｖｓ
かＱＶ （Ｌレベル）又は５ Ｖ （１−ｔレベル）に
なるように、蓄積容量Ｃに電荷を蓄積して情報を記憶す
るよう（こする。蓄積容量Ｃへのバイアス電圧Ｖ（−Ｖ
ｃ−ＶＳ）は−２，５■と２．５■の２値をとる。この
場合のＣ−■特性は第６図（ａ）に示すようになる。 フローティングゲートＦＧの電荷Ｑが０の場合９ （第６図（ａ）の実線）、バイアス電圧■か−２゜５■
で小さい値となり、＋２．５Ｖで大き〜）ｆ直となる。 電荷Ｑが負の場合（第６図（ａ）の破線）、蓄積容量Ｃ
は、バイアス電圧■か−２，５Ｖカ・ら−１−２，５Ｖ
の範囲内で常に小さい値となる。 情報の読出動作は、基本的に、ビ・ソトラインＢＬをフ
ローティングとした状態でソー１ｚラインＷＬを５ｖ（
ｗＬｏｎ）として転送トランジスタ１゛□をオンし、こ
のときのビットラインＢ Ｌσ）電位変イヒに基つい”
（情報を読出す。このときビ・ソトラインＢＬの電位Ｖ
ｂｌを何ボルトにプリチャージする力）により読出動作
制御か異なる。 −ジ Ｖｂｌ二２．５■ ビットラインＢＬの電位Ｖｂｌか２．５■のフローテイ
ンク状態でワードラインＷＬを５Ｖ（ＷＬｏｎ）として
転送トランジスタＴをオンすると、電荷Ｑの値（Ｑ−０
又はＱく０）と、蓄積容量ｃｃこ記憶された情報（Ｌレ
ベル（Ｖｓ＝ＯＶ）、Ｈレベル（Ｖｓ＝５Ｖ））に基づ
いて、電位Ｖｂｌは第６図（ｂｌ）に示すように変化す
る。 ０ 電荷Ｑ＝０の場合は、バイアス電圧■が＋２５ｖでは蓄
積容量Ｃが大きい値であるから電位■ｂ１は曲ｍＢＬＯ
１−のように大きく下がり、バイアス電圧■か−２，５
ｖでは蓄積容量Ｃが小さい値であるから電位Ｖｂｌは曲
線ＢＬＯＨのようにほとんど上がらない。しかし、電荷
Ｑ＜Ｏの場合は、バイアス電圧■が＋２．５■でも−２
，５■でも蓄積容量Ｃは小さい値であるから、電位ｖｂ
ｔは曲線ＢＬ−１１）ＢＬ−Ｌのように共に上下に小さ
く変化する。 里Ｎ址勤池 ＲＡ Ｍ ！ＩＪ作においては、蓄積容量Ｃに記憶した
揮発性情報を読出ず揮発性情報読出手段（図示せず）に
より、第６図（ｂｌ）に示すように、ビットラインＢＬ
の電位Ｖｂｌを基準電位Ｖ ｒｅ３１と比較することに
より、曲線Ｂ ＬＯＨ，Ｂ Ｌ−１１と、ＢＬ−Ｌ、Ｂ
Ｌ（１１とを識別することができ、電荷Ｑの値に拘らず
蓄積容量Ｃに記憶ｍされた情報を読出ずことかできる。 なお、蓄積容量Ｃに書込まれた情報は徐々に放電するの
で、このＲ，ＡＭ釣動作おいては一定時間コとに蓄積容
量Ｃに読出結果を再書込するリフレッシ２動作か必要で
ある。 生止旦困韮 フローティングゲートＦＧに記憶された不ｍ発性情報を
読出す不揮発性情報読出手段（図示せず）により、全ピ
ットのメモリセルの蓄積容量ＣにＬレベルを書込んだ後
に、ビ・ントラインＢＬを２５■でフローティングした
状態でワードラインＷＬを５ Ｖ ＜ Ｗ Ｌ ｏｎ”
）とする。ビ・ン１ヘラインＢｌ−の電位Ｖｂｌは、第
６図（ｂｌ）のようＧ、：変イヒづ−るので、基準電位
Ｖ ｒ０３２と比較することＧこより、ｄｔ＋線１３
Ｌ−１とＢＬＯＬとを識別すること力５て゛き、電荷Ｑ
の値、すなわちフローテインクゲー）１？Ｇ４二ｇ己・
隠さｆｔたＲ ＯＭ情報を読出すこと力Ｓできる。 なお、蓄積容量Ｃに書込まｈる・隋報番よ１．レベルテ
１＞ ６ ノで、情報が消滅することなく１ノフレ、ア
シュ動作は不要である。 °Ｉ ↑−ジ舒ｆＶｂに ■ ビットラインＢＬの電位Ｖｂｌか５■のフ。−ティング
状態でワードラインＷＬを５Ｖ（ＷＬｏｎ）トシテ転送
トランジスタ′１゛をオンすると、電荷Ｑ１ Ａ ノ の値（Ｑ−０又はＱ＜Ｏ）と、蓄積容量Ｃに記憶された
情報（Ｌレベル（Ｖｓ−ＯＶ） 、Ｈレベル（Ｖｓ＝５
Ｖ））に基づいて、電位■旧は第６図（Ｃ１）に示すよ
うに変化する。 蓄積容量Ｃに記憶された情報が１４レベル（Ｖ ５５Ｖ
）の場合は、ビットラインＢＬの電位変化は蓄積容量Ｃ
の容量値に依存しないから曲線ＢＬ０１１）ＢＬ−Ｉｔ
のように５■か維持される。蓄積容量Ｃに記憶された情
報がＬレベル（Ｖｓ＝ＯＶ）の場合は、蓄積容量Ｃの容
量値に応じて変化が異なる。第６図（ａ）に示すように
、Ｑ＝Ｏの場合は蓄積容量Ｃは大きな値であり、Ｑ＜０
の場合は蓄積容量Ｃは小さな値であるから、ピッ１−ラ
インＢ Ｌの電位■旧は第６図（Ｃ１）に示すように曲
線ＢＬＯＬは大きく下がり、曲線ＢＬ−１はほとんど下
からない。 旦１［Ｍｊ１佳 第６図（Ｃ１）の場合は、曲線ＢＬ−Ｈと曲線ＢＬ−Ｌ
の電位差がほとんどなく、蓄積容量Ｃに記憶された情報
を識別することができず、基本的にＲＡＭ３ 動作させることはできない。しかし、全ピットのメモリ
セルのフローティングゲートＦＧの電荷ＱをＯにずれは
ＲＡＭ動作可能である。すなわち、電荷Ｑ＝０の場合、
ビットラインＢ１）の電位■旧は曲線ＢＬ叶と曲線ＢＬ
ＯＩのように変化するから、基準電位Ｖ ｒｅ３３と比
較することにより、曲線ＢＬ０１１と曲線ＢＬＯＩを識
別することができる。なお、蓄積容量Ｃに書込まれた情
報は徐〃に放電するので、このＲＡＭ動作においては一
定時間ことに蓄積容、ｔｉｃに読出結果を再書込するリ
フレッシュ動作が必要である。 ｋ立Ｍ農番 フローティングゲートＦＣに記憶された不揮発性情報を
読出す不揮発性情報読出手段（図示せず）により、全ビ
ットのメモリセルの蓄積容量ＣにＬレベルを書込んだ後
に、ビットラインＢＬを５Ｖでフローティングした状態
でワードラインＷＬを５ｖ（ｗｔ、ｏｎ）とする。ビッ
トラインＢＬの電位■旧は、第６図（Ｃ２）のように変
化するので、基準電位Ｖ ｒｅ３２と比較することによ
り、曲線ＢＬ−１と４ ＢＬＯＩとを識別することができ、電荷Ｑの値、すなわ
ちフローティングゲートＦＧに記憶されたＲＯＭ情報を
読出すことができる。 なお、蓄積容量Ｃに書込まれる情報はＬレベルであるの
で、情報が消滅することなくリフレッシュ動作は不要で
ある。 一ジ ｖｂ＋＝ｏｖ ビットラインＢＬの電位ＶｂｌがＯＶのフローティング
状態でワードラインＷＬを５Ｖ（ＷＬｏｎ）として転送
トランジスタＴをオンすると、電荷Ｑの値（Ｑ−０又は
Ｑく０）と、蓄積容量Ｃに記憶された情報（Ｌレベル（
Ｖｓ−ＯＶ）、Ｈレベル（Ｖｓ＝５Ｖ））に基づいて、
電位Ｖｂｌは第６図（ｄ）に示すように変化する。 蓄積容量Ｃに記憶された情報がＬレベル（ＶｓＯＶ）の
場合は、ビットラインＢＬの電位変化は蓄積容量Ｃの容
量値に依存しないから曲線ＢＬ０１）ＢＬ−Ｌのように
ＯＶが維持される。蓄積容量Ｃに記憶された情報がＨレ
ベル（Ｖ ｓ ＝ ５ Ｖ ）の場合は、蓄積容量Ｃの
容量値に応じて変化が異なる。しかし、Ｑ＝０の場合も
Ｑ＜０の場合も容量値が小さいから、ビットラインＢＬ
の電位Ｖｂｌは第６図（ｄ）の曲線Ｂ Ｌ−１１，Ｂ
Ｌ−Ｌのようにほとんど変化しない。 里表出立番 第６図（ｄ）の場合は、曲線Ｂ ＬＯＩＩ、 Ｂ Ｌ−
Ｈ，ＢＬ−Ｌ、 ＢＬＯＬの電位差がほとんどなく、蓄
積容量Ｃに記憶された情報を識別することができず、Ｒ
ＡＭ動作させることはできない。 長旦且亘１ 第６図（ｄ）の場合は、曲線ＢＬＯＨ，ＢＬ−Ｈ，ＢＬ
−Ｌ、 ＢＬＯＬの電位差がほとんどなく、電荷ＱＯで
あるか電荷Ｑ＜Ｏであるかを識別することができず、Ｒ
ＯＭ動作させることはできない。 直肚艶止曵笠養 上述の基本読出動作■〜■では対向電極ＣＢの電圧Ｖｃ
を２．５■としたが、対向電圧ＣＥの電圧Ｖｃを変える
ことにより、Ｈレベル及びＬレベル時に蓄積容量Ｃに印
加されるバイアス電圧■を変えることができる。これに
より蓄積容量Ｃの容５ ６ 量値を自由に設定することができ、設定された容量値に
応じて所定の読出動作が可能である。 益ｊ（鉦晃１Ｌ止］− 第１の基本書込動作例を第７図を用いて説明する。 第１の動作例における蓄積容量Ｃの構成を第７図（ａ）
に、その等価回路を第７図（ｂ）に示す。この蓄積容量
Ｃでは、対向電極ＣＢ（多結晶シリコン層Ｐ２）とフロ
ーティングゲー）ＦＧ（多結晶シリコン層Ｐ３）の間の
絶縁ＪＩＩＩ２の一部を薄くしてトンネル絶縁膜１２′
とし、トンネル電流を流れやすくしている。そして、対
向電極ＣＢとフローティングゲートＦＧ間に印加される
電圧が高くなるように、対向電極ＣＥとフローティング
ゲートＦＧにより絶縁膜Ｉ２を挟んで構成した容量Ｃ２
の方を、蓄積電極ＳＲとフローテイングゲー）ＦＧによ
り絶縁膜１１を挟んで構成した容量Ｃ１より小さくする
。すなわち、容量Ｃ１には（Ｃ２／ （ＣＩ＋Ｃ２））
（Ｖｃ−Ｖｓ）なる電圧が印加され、容量Ｃ２には ７ （Ｃ１／ （Ｃ１−＋−Ｃ２）） （Ｖｃ−Ｖｓ）
なる電圧が印加されるので、容量Ｃ２を容量Ｃ１より小
さくして対向＠ｉｃＥとフローティングゲートＦ０間に
高い電圧を印加するようにする。この動作例の説明では
例えは容量Ｃ１を容量Ｃ２の２倍にする。 の０ ゛ の０ の 第３図の蓄積容量Ｃを第７図（ａ）に示す′Ｗｉ或にし
て、ビットラインＢＬを０■、対向型［ｉＣＥを１５Ｖ
にして、ワードラインＷＬに例えば１５Ｖを印加して転
送トランジスタＴをオンさせる。すると、対向電極ＣＥ
とフローティングゲートＦＧ間には、蓄積容量Ｃに印加
された１５Ｖの２／３）ずなわち１．ＯＶの電圧が印加
され、トンネル絶縁膜Ｉ２′を介して対向型［ｉＣＥか
らフローティングゲートＦＧに電流が流れて正の電荷Ｑ
か書込まれる。フローティングゲートＦＧにすでに負の
電荷Ｑが注入されている場合はこの負の電荷Ｑが消去さ
れる。 の の０ の ８ ビットラインＢＬを１５Ｖ、対向電極ＣＥをＯＶにして
、ワードラインＷＬを例えば１５Ｖにして転送トランジ
スタＴをオンさせる。すると、対向電極ＣＥとフローテ
ィングゲートＦＧ間には、蓄積容量Ｃに印加された１５
Ｖの２／３）ずなわちＩＯＶの電圧が印加され、トンネ
ル絶縁％１２′を介してフローティングゲートＦＧから
対向電極ＣＥに電流が流れて負の電荷Ｑが書込まれる。 フローティングゲートＦＧにすでに正の電荷Ｑが注入さ
れている場合はこの正の電荷Ｑが消去される。 轟」Ｉも込Ｅ目１正 第２の基本書込動作例を第８図を用いて説明する。 第２の動作例における蓄積容量Ｃの構成を第８図に示す
。この蓄積容量Ｃでは、転送トランジスタＴ側の蓄積電
＠ＳＥとフローティングゲートＦＧの間の絶縁膜１１の
一部を薄くしてトンネル絶縁膜■１′とし、トンネル電
流を流れやすくしている。そして、蓄積電極ＳＥとフロ
ーティングゲートＰＧ間に印加される電圧が高くなるよ
うに、蓄積電極ＳＥとフローティングゲートＰＧにより
絶縁膜１１を挟んで構成した容量Ｃ１の方を、対向電極
ＣＥとフローティングゲートＦＧにより絶縁ｌ１ＩＩ２
を挟んで構成した容量Ｃ２より小さくして対向電極ＣＢ
とフローティングゲートＰＧ間に高い電圧を印加するよ
うにする。この動作例の説明では例えば容量Ｃ１を容量
Ｃ２の２倍にする。 の 第３図の蓄積容量Ｃを第８図に示す構成にして、ビット
ラインＢＬを１５Ｖ、対向電極ＣＥをＱＶにして、ワー
ドラインＷＬに例えば１５Ｖを印加して転送トランジス
タ１゛をオンさせる。すると、蓄積電ｆｉｓＥとフロー
ティングゲー）ＦＧ間には、蓄積容量Ｃに印加された１
５Ｖの２／３）すなわちＩＯＶの電圧が印加され、トン
ネル絶縁膜１１′を介して蓄積電極ＳＥからフローティ
ングゲートＦＧに電流が流れて正の電荷Ｑが書込まれる
。 フローティングゲートＦＧにすでに負の電荷Ｑが注入さ
れている場合はこの負の電荷Ｑか消去され４ つ ０ る。 ビットラインＢＬｅＯＶ、対向電極ＣＦ、を１５Ｖにし
て、ワードラインＷＬを例えば１．５Ｖにして転送トラ
ンジスタＴをオンさせる。すると、蓄積電［ｉＳＥとフ
ローティングゲートＦＧ間には、蓄積容量Ｃに印加され
た１５Ｖの２／３）ずなわち１０Ｖの電圧が印加され、
トンネル絶縁膜１１′を介してフローティングゲートＦ
Ｇから蓄積電極ＳＥに電流が流れて負の電荷Ｑが書込ま
れる。 フローティングゲートＰＧにずでに正の電荷Ｑか注入さ
れている場合はこの正の電荷Ｑが消去される。 ［作用］ 本発明によれば、特別な材料を用いることなくヒステリ
シス特性を実現してＲＯＭとしての機能と共にＲＡＭと
しての機能をも実現することかできる。 ［実施例］ 族上空失見朗 本発明の第１の実施例による半導体記憶装置を第９図乃
至第１２図を用いて説明する。 椎ゑ 本実施例の半導体記憶装置のメモリセルＭＣ１１）ＭＣ
Ｉ２）・・・は、第９図に示すようにレイアウトされて
いる。ワードラインＷＬＩ、Ｗｌ、２）・・・か縦方向
に、ピッ１−ラインＢＬＩ、ＢＬ２）・・・と対向電極
ＣＥＩ、ＣＲ２）・・・か横方向に配されている。対向
＠極ＣＥＩ、ＣＲ２）・・・はビットラインＢＬＩ、Ｂ
Ｌ２）・・・ことに分離されている。 ワードラインＷＬＩ、ＷＬ２）・・・とビットラインＢ
ＬＩ、ＢＬ２）・・・の各交差位置にメモリセルＭＣ１
１ＭＣＩ２）・・・か配されている。ビットラインＢＬ
、ＢＬ２）・・・にはセンスアンプ（図示せず）が接続
されている。 各メモリセルＭＣ１１）ＭＣ１２）・・・は、情報を記
憶する蓄積容量Ｃと情報の読み書きのための転送トラン
ジスタＴとで構成され、転送１〜ランジ１ ２ スタＴのゲートがワードラインＷＬに接続され、ソース
がビットラインＢＬに接続され、ドレインが蓄積容量Ｃ
の蓄積電極ＳＲに接続されている。 本実施例の半導体記憶装置の詳細を第１０図及び第１１
図を用いて説明する。第１０図は平面図、第１１図（ａ
）はＸＩａ−ＸＩａ線断面図、第１１図（ｂ）はＸＩｂ
−ＸＩｂ線断面図である。 半導体基板１０表面のフィールド酸化膜１２で分離され
た活性領域１３に転送トランジスタＴのソース領域１４
及びドレイン領域１６が形成されている。ソース領域１
４とトレイン領域１６間にゲート酸化１１！１８を介し
てワードラインＷＬＩ、Ｗｌ２が設けられている。ワー
ドラインＷＬ３はフィールド酸化膜１２上に設けられて
いる。ワードラインＷＬＩ、Ｗｌ２）Ｗｌ３上には酸化
ＷＡ２０が形成され、ビットラインＢＬＩ、ＢＬ２は酸
化膜２０に形成されたコンタクトホールを介してソース
領域１４にコンタクト（ビットラインコンタクトＣＢＬ
）ｌ、ている。 蓄積容量Ｃは酸化膜２２上に形成されており、蓄積電極
ＳＥ上に絶縁膜１１を介してフローティングゲートＦＧ
が形成され、フローテイングゲー）−ＦＧ上に絶縁膜Ｉ
２を介して対向型９ｉｉＣＥが形成されている。蓄積電
極ＳＥは、酸化膜２０．２２に形成されたコンタクトホ
ールを介してトレイン領域１６にコンタクト〈蓄積コン
タクトＣ３Ｂ）している。 対向電極ＣＥとフローティングゲートＦＧ間の絶縁膜Ｉ
２のうち、蓄積コンタクトＣ３Ｅ」−の部分を薄くして
トンネル絶縁膜１２’ とし、１〜ンネル電流を流れや
ずくしている。このトンネル絶縁膜Ｉ２′を介してフロ
ーティングゲートＦＧへ電荷Ｑを注入する。 なお、蓄積容量Ｃ及び全体の保護のために対向電＠ＣＥ
上にＰＳＧ膜２４を形成している。 艷遺五並 次に、本実施例の半導体記憶装置の製造方法を第１２図
を用いて説明する。第１２図の各工程において右側はＸ
Ｉａ−ＸＩａ線断面図であり、左開はＸＩｂ−ＸＩｂ線
断面図である。 ３ ４ ます、半導体基板１０表面を選択酸化してフィールド酸
化膜１２を形成し、活性領域１３を画定するく第１２図
（ａ））。 次に、この活性領域１３表面を熱酸化してゲート酸化膜
１８を形成する。続いて、多結晶シリコン層を堆積した
後パターニングしてワードラインＷ Ｌ １ 、Ｗ Ｌ
２）”ＡＩ Ｌ ３を形成する。活性領域１３内にお
いてはゲー１へ酸化Ｍ１８を介してゲート電極として形
成され、他の領域ではフィールド酸化膜１２上に形成さ
れる。続いて、ゲート電極であるワードラインＷＬＩ、
ＷＬ２をマスクとしてイオン注入してソース領域１４及
びトレイン領域１６を形成する（第１２図（ｂ））。 次に、ＣＶＤ酸化膜２０を堆積した後、ソース領域１４
とコンタクトするビットラインコンタク）ＣＢ＋−の形
成予定領域にコンタクトボールを形成する ｌａいて、
多結晶シリコン層を堆積した後パターニングしてビット
ラインＢＬＩ、ＢＬ２）ＢＬ３を形成する（第１２図（
Ｃ））。 次に、ＣＶＤ酸化１１！２２を堆積した後、ＣＶＤ５ 酸化Ｍ２０．２２におけるドレイン領域１６とコンタク
トする蓄積コンタクトＣ８Ｅの形成予定領域にコンタク
トホールを形成する。続いて、蓄積電極ＳＥとなる多結
晶シリコン層を例えは１０００人形成し、この多結晶シ
リコン層には例えばＡＳをＩ Ｘ １０”ｃｍ−２のド
ース量でイオン注入し、ｎ−型多結晶シリコン層にする
。続いて、絶縁膜１１となる酸化膜を形成した後、フロ
ーティングゲートＦＧとなる多結晶シリコン層を形成す
る。 この多結晶シリコン層に対してＰＯＣｌ２をソースとし
た熱拡散法により不純物を添加し、例えば１０”ｃｍ−
２以上の不純物濃度のｎ＋型多結晶シリコン層にする。 続いて、これらｎ−型多結晶シリコン層、酸化膜、ｎ＋
型多結晶シリコン層を同一のマスクによりエツチングし
て、蓄積電［ｉ Ｓ Ｅ、絶縁膜１１）フローティング
ゲートＦＧの第１０図の平面図における縦方向の底形を
同時に行う（第１２図（ｄ））。 次に、酸化膜の稼鋤耐圧を保証するために全面を酸化す
る。続いて、ＣＶＤ酸化膜を堆積した後６ に、ＲＩＢ等の垂直異方性エツチングを行って、蓄積電
極ＳＥ、絶縁膜ＩＩ、フローティングゲー）ＦＧの側壁
に酸化膜２６を形成する（第１２図（ｅ））。酸化膜２
６を形成するのは、蓄積電極ＣＢの側面と後はど形成す
る対向電極ＣＥとの間で十分な絶縁耐圧を確保すると共
に、蓄積電極ＣＢと対向＠極ＣＦ、間の結合容量を小さ
くするためである。 次に、全面に絶縁１１ｉ１２となる酸化膜を形成した後
、１〜ンネル絶縁膜１２′の形成予定領域をエツチング
して除去する（第１２図（ｆ））。 次に、熱酸化してトンネル絶縁膜Ｉ２′を形成する。続
いて、全面に対向電極ＣＥとなる多結晶シリコン層を堆
積する。この多結晶シリコン層に対してもＰＯＣ，Ｉｌ
□をソースとした熱拡散法により不純物を添加し、例え
ば１０”ｃｍ−２以上の不純物濃度のｎ＋型多結晶シリ
コン層にする。 その後、蓄積電極ＳＥ、絶縁膜ＩＩ、フローティングゲ
ートＦＧ、絶縁ＪｌｉＩ２及びｎ＋型多結晶シリコン層
を同一のマスクによりエツチングして、蓄積電極ＳＲ１
絶縁ＷＡｌｌ、フローテイングゲーＴ−ＦＧ、絶縁膜Ｉ
２及び対向電極ＣＥの第１０図の平面図における横方向
の底形を同時に行う（第１２図（ｇ））。 次に、全面にｐｓＧＭ２４を形成して、半導体記憶装置
の製造を終了する。 虹１△叉Ａ北 本発明の第２の実施例による半導体記憶装置を第１３図
乃至第１７図を用いて説明する。 Ｌ本璽童 本実施例の半導体記憶装置の基本構造の概念を第１３図
に示す。 ワードラインＷＬ１）ＷＬ２）・・・か縦方向に、ビッ
トラインＢＬＩ、ＢＬ２）・・・か横方向に配置され、
こらら交差位置にメモリセルＭＣ１１）ＭＣ１２）・・
・か配されている。ビットラインＢＬ、ＢＬ２）・・・
には、その電位を検出するためにセンスアンプ（図示せ
ず〉か接続されている。 対向型［１ＣＥＩＣＥ２）・・・は、ビットラインＢＬ
Ｉ、ＢＬ２）・・・ごとに分離されて、ピットラフ インＢＬＩ、ＢＬ２）・・・と同様に横方向に配されて
いる。 各メモリセルＭＣＩＩ、ＭＣ１２）・・・は、情報を記
憶する蓄積容量Ｃ〈第１図と表記方法が相違している〉
と情報の読み書きのための転送トランジスタＴとで構成
され、転送トランジスタＴのゲートがワードラインＷＬ
に接続され、ソースがビットラインＢＬに接続され、ド
レインが蓄積容量Ｃの蓄積電極ＳＲに接続されている。 蓄積容量Ｃでは、蓄積電［ｉＳＥと対向電極ＣＥの間に
電荷蓄積層ＥＬが挿入されており、蓄積容量ＣによりＲ
ＡＭ情報を記憶すると共に、電荷蓄積層ＥＬに電荷Ｑを
注入してＲＯＭ情報を記憶する。 次に、本実施例の半導体記憶装置において、不揮発性情
報の書込又は消去を行う不揮発性情報書込消去手段（図
示せず）によるＲＯＭ情報の消去方法及び書込方法の詳
細について説明する。 合には、対向電極ＣＥＩを正の高電圧（例えば１５Ｖ）
に、ビットラインＢＬＩと基板を接地（ＯＶ）して、ワ
ードラインＷＬＩを所定の電位にして転送トランジスタ
１゛をオンする。メモリセルＭＣ１ｌの蓄積容量Ｃの蓄
積電極ＳＥが０■、対向電極ＣＥか１５Ｖとなり、蓄積
電極ＳＥから電荷蓄積層ＥＬに電荷Ｑか注入されて記憶
されていたＲＯＭ情報が消去される。 このときワードラインＷＬ２と共に対向電極ＣＥ２を接
地しておく。ワードラインＷＬ２を接地することにより
、メモリセルＭＣ２１の誤消去を防止し、対向型１ｃＥ
２を接地することにより、メモリセルＭＣ１２）ＭＣ２
２の誤消去を防止している。 このように丁導体記憶装置のＲＯＭ情報を１ビツト毎に
選択的に消去することができる。 なお、ワードラインＷＬ１）Ｗｌ２及び対向電極ＣＥ１
）Ｃ８４を選択的に高電位にするが、対向型ｔｉｆＩＣ
Ｅか複数のビットラインＢＬに共通もしくは、全ビット
に共通の場合には、ことにより、９ ０ 複数ビットを一括消去することも可能である。 Ｓ メモリセルＭＣＩＩにＲＯＭ情報を書込む場合には、対
向電極ＣＥＩ、ＣＦ、２を接地し、ビットラインＢＬＩ
を正の高電圧（例えば１５Ｖ）にして、ワードラインＷ
ＬＩを正の高電圧にして転送トランジスタＴをオンする
。メモリセルＭＣＩＩの蓄積容量Ｃの蓄積電極ＳＥが１
５Ｖ、対向電極ＣＥがＯＶとなり、電荷蓄積層ＥＬから
蓄積電極ＳＥに電荷Ｑが放出されＲＯＭ情報が書込まれ
る。 ここで、ワードラインＷＬを正の高電圧にするのは転送
トランジスタ１゛の電圧降下分を補償するためである。 このときピッＩ・ラインＢＬ２と共にワードラインＷ
Ｌ ２を接地しておく。ビットラインＢＬ２を接地する
ことによりメモリセルＭＣ２１は書込動作前の情報を保
持する。ワードラインＷＬ２を接地することにより、メ
モリセルＭＣ２１）ＭＣ２２は書込動作前の情報を保持
する。 このように半導体記憶装置のＲＯＭ情報を１ビツト毎に
選択的に書込むことができる。 なお、ワードラインＷＬＩ、Ｗｌ、２及び対向電極ＣＥ
Ｉ、Ｃ８４を選択的に高電位にすることにより、複数ビ
ット同時にＲＯＭ情報を書込むことも可能である。 ・ ？ ２ メモリセルＭＣ１１にＲＯＭ情報を書込する場合には、
対向電極ＣＥＩと基板に負の高電圧（例えば−１５■）
にして、ビットラインＢＬＩ、ＢＬ２を接地して、ワー
ドラインＷＬＩを所定の電位にして転送トランジスタＴ
をオンする。メモリセルＭＣＩＩの蓄積容量Ｃの蓄積電
極ＳＥがＯｖ、対向型［１ＣＥ１が一１５Ｖとなり、電
荷蓄積層ＥＬから蓄積電極ＳＥに電荷Ｑが放出されＲＯ
Ｍ情報が書込まれる。 このとき対向型１ｃＥ２を接地すると共に、ワードライ
ンＷＬ２を接地しておく。対向電極ＣＥ２を接地するこ
とによりメモリセルＭＣ１２）ＭＣ２２は書込動作前の
情報を保持する。ワードラインＷＬ２を接地することに
より、メモリセルＭＣ２１は書込動作前の情報を保持す
る。 このように半導体記憶装置のＲＯＭ情報を１ビツト毎に
選択的に書込むことができる。 対向型ｌ＃ＩＣＥ１）ＣＥ２）・・・を選択的に負の高
電位にすることにより、複数ビットに同じＲ，ＯＭ情報
を同時に書込むことも可能である。 なお、基板を接地した場合には、メモリセルＭＣ２１の
蓄積電′Ｊ＃ｌＳＥはフローティング状態のため対向電
極ＣＥ１の電位の影響により負の電位となり、基板から
蓄積電極ＳＥに電流が流れて接地される。このため、メ
モリセルＭＣ２１の蓄積電％ Ｓ Ｅと対向電極ＣＥの
間に高電圧が印加されて、電荷蓄積層ＥＬから蓄積電極
ＳＲに電荷が放出されて誤書込が行われる。 これら消去方法及び書込方法では、蓄積電ｆｆ１ｓＥと
電荷蓄積層ＥＬとの間で電荷Ｑの注入及び放出か行われ
るものとして説明したが、対向電極ＣＥと電荷蓄積層Ｅ
Ｌとの間で電荷Ｑの注入及び放出が行われる場合も同様
である。 色組益並 ３ 本実施例の半導体記憶装置の詳細を第１４図及び第１５
図を用いて説明する。第１４図は平面図、第１５図（ａ
）はＸ Ｖ ａ−Ｘ Ｖ ａ線断面図、第１１図（ｂ）
はｘｖｂ−ｘｖｂ線断面図である。 本実施例では蓄積容量Ｃの蓄積電極ＳＥが半導体基板表
面に形成されたプレーナ型であると共に、電荷蓄積層Ｅ
Ｌがトラップの多い膜である点に特徴がある。 第１４図の半導体記憶装置は基本的には第１３図の基本
補遺を実現するものであるが、第１４図に示ずレイアラ
１〜では２本のビットラインＢＬ毎に対向電極ＣＥを分
離するようにしている。 半導体基板３０表面のフィールド酸化膜３１で分離され
た活性領域３２には、蓄積電極ＳＥとして機能するｎ型
不純物領域３３と共に、転送トランジスタＴのソース領
域３４及びドレイン領域３６が形成されている。蓄積電
極ＳＥであるｎ型不純物領域３３は、例えばＡｓをｌＸ
ｌ０”ｃｍのドーズ量でイオン注入して形成したもので
あり、転送トランジスタＴのトレイン領域３６に接続さ
４ れている。 蓄積電ｔｉｆ！ＳＥであるｎ型不純物領域３３上には電
荷蓄積層ＥＬを介して対向電極Ｃしか形成されている。 対向電極ＣＢは多結晶シリコン層により形成され、ＰＯ
Ｃｌ２をソースとした熱拡散法により、例えば１０”ｃ
ｍ−”以上の不純物が添加されている。 本実施例の電荷蓄積層ＥＬはトラップの多い膜、例えば
、５ｉＮ−３ｉＯ２の２層′＃ｉ造、又は５ｉ０２
ＳｉＮ ＳｉＯ□の３層構造により構成される。ｎ型
不純物領域３３）電荷蓄積層ＥＬ、対向電極ＣＢにより
蓄積電極Ｃを構成している。なお、トラップの多い膜を
電荷蓄積層ＥＬに用いる場合Ｇこはトンネル酸化膜を形
成する必要がない。 断面部分のメモリセルを選択するワードラインＷＬは、
転送トランジスタＴのソース領域３４とドレイン領域３
６間にゲート酸化膜３８を介して形成されている。他の
メモリセルを選択するワードラインＷＬは、対向電極Ｃ
Ｅ上に酸化膜３９を介して形成されている。 ワードラインＷＬ上には全体を覆うＰＳＧ膜４０を介し
てビットラインＢＬが形成される。ビットラインＢＬは
ＰＳＧ膜４０に形成されたコンタクトホールを介してソ
ース領域３４にコンタクト（ビットラインコンタクトＣ
ＢＬ）している。 艷遺去ム 次に、本実施例の半導体記憶装置の製造方法を第１６図
を用いて説明する。第１６図の各工程において右曲はＸ
Ｖａ−ＸＶａ線断面図であり、左側はｘｖｂ−ｘｖｂ線
断面図である。 まず、半導体基板３０表面を選択酸化してフィールド酸
化膜３１を形成し、活性領域３２を画定する（第１６図
（ａ））。 次に、この活性領域３２表面の蓄積電極ＳＥ形成予定領
域に、例えばＡｓをＩ Ｘ １０１３ｃｍ−２のドーズ
量でイオン注入しｎ型不純物領域３３（蓄積電極ＳＲ）
を形成する。なお、Ａｓをイオン注入しなくともよい。 続いて、ｓ ｉ ０２ Ｈ１ＳｉＮ膜、ＳｉＯ□膜を順
次形成して、電荷蓄積層ＥＬを形成する（第１６図（ｂ
））。 ５ ６ 次に、多結晶シリコン層を堆積した後パターニングして
対向車［ｉＣＥを形成し、ＰＯＣｊｌ ２をソースとし
た熱拡散法により、例えば１０”ｃｍ−２以上の不純物
を添加してｎ＋型多結晶シリコン層とする。続いて、熱
酸化により活性領域３２表面にゲート酸化膜３８を形成
する（第１６図（Ｃ））。 次に、多結晶シリコン層を堆積した後パターニングして
ワードラインＷＬを形成する。活性領域３２内において
はゲート酸化膜３８を介してゲート電極として形成され
、他の領域では酸化膜３９上に形成される。続いて、ゲ
ート電極であるワードラインＷＬをマスクとしてイオン
注入してソース領域３４及びドレイン領域３６を形成す
る（第１６図（ｄ））。 次に、ＰＳＧ膜４０を堆積した後、ソース領域１４とコ
ンタクトするビットラインコンタクトＣＢＬの形成予定
領域にコンタクトホールを形成する。続いて、多結晶シ
リコン層を堆積した後パターニングしてビットラインＢ
Ｌを形成して、半導体記憶装置の製造を終了する（第１
６図（ｅ））。 変１１４逍 第１７図は、電荷蓄積層ＥＬにフローティングゲートＦ
Ｇを用いたプレーナ型の蓄積容量Ｃを用いた半導体記憶
装置のＸＶａ−ＸＶａ線断面図である。第１５図と同一
の構成要素には同一の符号を付して説明を省略する。 この半導体記憶装置においては、蓄積電極ＳＥであるｎ
型不純物領域３３と対向電極ＣＥの間に、ｎ＋型多結晶
シリコン層であるフローティングゲートＦＧが形成され
ている。フーコーティングゲートＦＧは、対向電極ＣＦ
、と同様に、例えばＰＯＣ１□をソースとした熱拡散法
によりＩＱ”ｃｍ以上の不純物を添加して形成したｎ＋
型多結晶シリコン層である。 蓄積電極ＳＥとフローティングゲートＦＧ間には絶縁膜
１１が形成されており、フローティングゲートＦＧと対
向車［ｉＣＥ間には絶縁１１ＷＩ２が形成されている。 絶縁膜Ｉ２の一部を薄くしてトンネル絶縁膜■２′とし
、トンネル電流を流れやすくしている。 ７ ８ 第二レユ遺１（例 本発明の第３の実施例による半導体記憶装置を第１８図
及び第１９図を用いて説明する。第１８図は平面図、第
１９図はＸ ＩＸ −Ｘ ＩＸ線断面図である。第２の
実施例と同一の構成要素には同一の符号を付して説明を
省略する。 本実施例の基本ｍ造は第２の実施例と同様にビットライ
ンＢＬごとに対向車ｔｉｉＩ ＣＥが分離されているが
、蓄積容量Ｃの蓄積電極ＳＥが半導体基板３０上に形成
されたスタック型である点が異なる。 第１９図にスタック型蓄積容量Ｃの種々の具体例を示す
。 第１９図（ａ）の具体例では、蓄積＠極ＳＥである□型
多結晶シリコン層が半導体基板３ｏ上に形成され、トレ
イン領域３６にコンタクト（蓄積コンタクトＣ３Ｅ）し
ている。蓄積電極ＳＥ衣表面はトラップの多い膜である
電荷蓄積層ＥＬが形成され、この電荷蓄積層ＥＬ上に対
向電極ＣＢが形成されている。対向電極ＣＥ上にはＰＳ
ＧＭ４０が形成され、このＰＳＧ膜４膜上０ビットライ
ン第１９図（ｂ）の具体例は、電荷蓄積層ＥＬと対向車
ｉｃＥが蓄積電極ＳＥと同じ大きさになるように、電荷
蓄積層Ｅ ｌ、と対向車ｉｃＦ、を同じマスクで成形し
たものである。 第１９図（Ｃ）の具体例は、第２の実施例と同様に、２
本のビットラインＢＬことに対向車ｌ＃ＩＣＥを分離し
たものである。 虹土曵失恭北 本発明の第４の実施例による半導体記憶装置を第２０図
及び第２１図を用いて説明する。第２０図は平面図、第
２１図はＸＸ１ＸＸＴ線断面図である。第２及び第３の
実施例と同一の構成要素には同一の符号を付して説明を
省略する。 本実施例は、蓄積容量Ｃがスタック型である半導体記憶
装置の他の実施例である。本実施例では２本のビットラ
インＢ１−ごとに対向電極ＣＥを分離している。 第２０図（ａ）の具体例では、蓄積電極ＳＲはｎ型多結
晶シリコン層であり、ワードラインＷＬを覆う酸化膜４
２上に形成されている。酸化膜４２及びグー１〜酸化膜
３８に形成されたコンタクトホールを介してドレイン領
域３６にコンタクト（蓄積：１ンタク１へＣ３Ｅ）して
いる。蓄積電ｌｆｆ！ｓＥ表面には１へラップの多い膜
である電荷蓄積７ｉ１ＥＩ−が形成され、この電荷蓄積
層ＢＬ上に対向電極ＣＥか形成されている。対向電極Ｃ
Ｅ上にはＰＳＧ膜４０か形成され、このＰＳＧ膜４ｏ上
にビットラインＢＬが形成されている。ビットラインＢ
ｌ−はソース領域３４にコンタクト（ビットコンタクト
ＣＢＬ）している。 第２０図（ｂ）の具体例は、蓄積電極層ＥＬにフローテ
ィングゲートＦＧを用いたものである。フローティング
ゲートＦＧは、対向電極ＣＢと同様に、例えばＰＯＣ，
Ｑ□をソースとした熱拡散法によりｌ Ｑ”ｃｍ−２以
上の不純物を添加して形成したｎ＋型多結晶シリコン層
である。 蓄積電極ＳＥとフローティングゲートＦ０間には絶縁膜
１１か形成されており、フローティングゲートＦＧと対
向電極０８間には絶縁ＭＩ２が形１ 威されている。絶縁膜Ｉ２の一部を薄くしてトンネル絶
縁膜１２’とし、トンネル電流を流れやすくしている。 匙Σ也太羞男 本発明の第５の実施例による半導体記憶装置を第２２図
及び第２３図を用いて説明する。第２２図は平面図、第
２３図ｆａ）はＸ Ｘ ｍ ａ −Ｘ Ｘ ＩｌＩ ａ
線断面図、第２３図（ｂ）はＸＸＩｂ−ＸＸＩ［［ｂ線
断面図である。第２乃至第４の実施例と同一の構成要素
には同一の符号を付して説明を省略する。 本実施例の基本構造は第２の実施例と同様にビットライ
ンＢＬごとに対向電極ＣＢが分離されているが、蓄積容
量Ｃの蓄積電極ＳＥが半導体基板３０の溝内に形成され
たトレンチ型である点が異なる。 半導体基板３０表面のフィールド酸化膜３１で分離され
た活性ｆｒＩ域３２には講か形成され、その溝内面に蓄
積電極ＳＥとして機能するｎ型不純物領域４４か形成さ
れている。活性領域３２には同時に転送トランジスタＴ
のソース領域３４及びド２ レイン領域３６が形成されている。蓄積電極ＳＥである
ｎ型不純物領域４４は転送トランジスタＴのドレイン領
域３６に接続されている。 蓄積電極ＳＦ、のｎ型不純物領域４４上には溝内面に沿
って電荷蓄積層ＥＬが形成されている。対向電極ＣＥは
溝を埋めると共に溝周囲にまで及んでいる。 本実施例はトレンチ′ＷＪ造であるため小さな面積で大
きな蓄積容量Ｃを実現できる。 虹ｉ曵失羞舅 本発明の第６の実施例による半導体記憶装置を第２４図
及び第２５図を用いて説明する。 五主遭（ 本実施例の半導体記憶装置の基本ｍ造の概念を第２４図
に示す。 ワードラインＷＬＩ、ＷＬ２）・・・か縦方向に、ビッ
トラインＢ Ｌ １）Ｂ１，２）・・・が横方向に配置
され、こらら交差位置にメモリセルＭＣＩＩ、ＭＣ１２
）・・・か配されている。ビットラインＢＬ、ＢＬ２）
・・・には、その電位を検出するためにセンスアンプ（
図示せず）が接続されている。 対向型＆ＣＥは全てのビットラインＢＬＩ、ＢＬ ２）
・・・に共通であり、分離されていない点か第１３図の
基本構造を異なる。 各メモリセルＭＣＩＩ、ＭＣＩ、２）・・・は、情報を
記憶する蓄積容量Ｃと情報の読み書きのための転送トラ
ンジスタＴとで構成され、転送トランジスタＴのゲート
がワードラインＷＬに接続され、ソースがビットライン
ＢＬに接続され、トレインが蓄積容量Ｃの蓄積電極ＳＥ
に接続されている。 蓄積容量Ｃでは、蓄積電ｊｆ！！Ｓ Ｉと対向電極ＣＥ
の間に電荷蓄積層ＥＬか挿入されており、蓄積容量Ｃに
よりＲＡＭ情報を記憶すると共に、電荷蓄積層Ｅｌ−に
電荷Ｑを注入してＲＯＭ情報を記憶する。 次に、本実施例の半導体記憶装置において、平押発性情
報の書込又は消去を行う不揮発性情報書込消去手段（図
示せず）によるＲ ＯＭ情報の消去方法及び書込方法の
詳細について説明する。 涯去失琺 ３ ４ ＲＯＭ情報を消去する場合には、対向電極ＣＥを正の高
電圧（例えば１５■〉に、ビットラインＢＬＩ、ＢＬ２
と基板を接地（ＯＶ）して、ワードラインＷＬＩを所定
の電位にして転送トランジスタＴをオンする。メモリセ
ルＭＣＩＩ、１２の蓄積容量Ｃの蓄積電極５ＥｌｆｉＯ
Ｖ、対向電極ＣＥが１５Ｖとなり、蓄積電極ＳＥから電
荷蓄積層ＥＩ−に電荷Ｑが注入されて記憶されていたＲ
ＯＭ情報が消去される。 このときワードラインＷＬ２を接地しておく。 ワードラインＷＬ２を接地することにより、転送トラン
ジスタ′ｒがオフとなりメモリセルＭＣ２１）ＭＣ２２
の誤消去を防止している。 このように半導体記憶装置のＲ，ＯＭ情報をワードライ
ンＷＬごとに選択的に消去することができる。 なお、全てのワードラインＷＬＩ、ＷＬ２を高電位にす
ることにより、全ビットを一括消去することも可能であ
る。 監込去琺 メモリセルＭＣＩＩにＲＯＭ情報を書込む場合には、対
向電極ＣＥと基板を接地し、ビットラインＢＬＩを正の
高電圧（例えば１５Ｖ）にして、ワードラインＷＬＩを
正の高電圧にして転送ｌ・ランジスタ′１゛をオンする
。メモリセルＭＣＩＩの蓄積容量Ｃの蓄積電極ＳＥが１
５Ｖ、対向型′！ｆ！ｃＥがＯＶとなり、電荷蓄積層Ｅ
、Ｌから蓄積電［ｉＳＥに電荷Ｑが放出されＲＯＭ情報
か書込まれる。 ここで、ワードラインＷＬを正の高電圧にするのは転送
トランジスタＴの電圧降下分を補償するためである。 このときビットラインＢＬ２と共にワードラインＷＬ２
を接地しておく。ビットラインＢ １．２を接地するこ
とによりメモリセルＭＣ２１は書込動作前の情報を保持
する。ワードラインＷＬ２を接地することにより、メモ
リセルＭＣ２１）ＭＣ２２は書込動作前の情報を保持す
る。 このように半導体記憶装置のＲＯＭ情報を１ビツト毎に
選択的に書込むことができる。 これら消去方法及び書込方法で゛は、蓄積電極Ｓ５ ６ Ｅと電荷蓄積層ＥＬとの間で電荷Ｑの注入及び放出が行
われるものとして説明したが、対向型Ｉ＃ＩＣＥと電荷
蓄積層ＥＬとの間で電荷Ｑの注入及び放出が行われる場
合も同様である。 毘虹璽並 本実施例の半導体記憶装置の詳細を第２５図を用いて説
明する。第２の実施例と同一の構成要素には同一の符号
を付して説明を省略する。 本実施例の半導体記憶装置の平面構造は、第２５図に示
すように対向型％ ＣＥが全ビットラインＢ Ｌ、で共
通である点を除いて第１４図と同様である。なお、本実
施例のＸＶａ−ＸＶａ線断面、Ｘｖｂ−ｘｖｂａ断面は
、第１５図と同様である。 虹り曵犬施朋 本発明の第７の実施例による半導体記憶装置を第２６図
を用いて説明する。 本実施例の半導体記憶装置は２本のビットラインが折り
曲げられたフォールデッドビットライン方式である。 メモリセルＭＣＩＩ、ＭＣＩ２）・・・は、第２６図に
示すようにレイアウトされている。ワードラインＷＬＩ
、ＷＬ２）・・・が縦方向に、ビットラインＢＬ１ａ、
ＢＬ１ｂ、ＢＬ２ａ、・・・と対向電極ＣＥＩ 、ＣＲ
２）・・・か横方Ｈ１１３に配されている。対向型１ｃ
Ｅ１）ＣＦ、２）・・・は一対のビットラインＢＬ１ａ
、ＢＬ１ｂ、ＢＬ２ａ、ＢＬ２ｂ、・・・ごとに分離さ
れている。ワードラインＷＬＩ、ＷＬ２）・・・とビヅ
トライ７ＢＬ１ ａ、ＢＬＩ ｂ、ＢＬ。 ２ａ、・・・の各交差位置にメモリセルＭＣ１１）ＭＣ
１２）・・・が配されている。ビットラインＢＬＩａ、
ＢＬ１ｂ、ＢＬ２ａ、ＢＬ２ｂ、・・・は一対ことにセ
ンスアンプ（図示せず）に接続されている。 各メモリセルＭＣＩ １）ＭＣ１，２）・・・は、情報
を記憶する蓄積容量Ｃと情報の読み書きのための転送ト
ランジスタＴとで構成され、転送Ｉ−ランジスタＴのゲ
ートがワードラインＷＬに接続され、ソースがビットラ
インＢＬに接続され、ドレインが蓄積容量Ｃの蓄積電ｖ
ｉ！Ｓ Ｒに接続されている。 ［発明の効果］ 本発明によれば、特別な材料を用いることなくヒステリ
シス特性を実現してＲＯＭとしての機能と共にＲＡＭと
しての機能をも有する新規な半導体記憶装置を実現する
ことかできる。 ４）【図面の簡単な説明】 第１図は本発明の基本原理の説明図、 第２図は本発明の基本原理の説明図、 第３図は本発明による半導体記憶装置のメモリセルの基
本構成を示す図、 第４図は同半導体記憶装置の第１の基本読出動作例の説
明図、 第５図は同半導体記憶装置の第２の基本読出動作例の説
明図、 第６図は同半導体記憶装置の第３の基本読出動作例の説
明図、 第７図は同半導体記憶装置の第１の基本書込動作例の説
明図、 第８図は同半導体記憶装置の第２の基本書込動作例の説
明図、 第９図は本発明の第１の実施例による半導体記憶装置の
レイアウト図、 第１０図は同半導体記憶装置の平面図、第１１図は同半
導体記憶装置の断面図、第１２図は同半導体記憶装置の
製造方法の工程断面図、 第１３図は本発明の第２の実施例による半導体記憶装置
のレイアウト図、 第１４図は同半導体記憶装置の平面図、第１５図は同半
導体記憶装置の断面図、第１６図は同半導体記憶装置の
製造方法の工程断面図、 第１７図は同半導体記憶装置の変形例の断面図、第１８
図は本発明の第３の実施例による半導体記憶装置の平面
図、 第１９図は同半導体記憶装置の断面図、第２０図は本発
明の第４の実施例による半導体記憶装置の平面図、 第２１図は同半導体記憶装置の断面図、第２２図は本発
明の第５の実施例による半導体７つ ０ 記憶装置の平面図、 第２３図は同半導体記憶装置の断面図、第２４図は本発
明の第６の実施例による半導体記憶装置のレイアむト図
、 第２５図は同半導体記憶装置の平面図、第２６図は本発
明の第７の実施例による半導体記憶装置のレイアウト図
である。 図において、 Ｐｌ・・・ｎ型多結晶シリコン層 Ｐ２・・・ｎ＋型多結晶シリコン層 Ｐ３・・・ｎ＋型多結晶シリコン層 Ｉ、１１）Ｊ２・・・絶縁膜 １１′、１２′・・・トンネル絶縁膜 ＢＬ・・・ピットライン ＷＬ・・・ワードライン Ｔ・・・転送トランジスタ Ｃ・・・蓄積容量 ＳＥ・・・蓄積電極 ＦＧ・・・フローティングゲート ＣＥ・・・対向電極 ＭＣ・・・メモリセル Ｃ３Ｅ・・・蓄積コンタクト ＣＢ Ｌ・・・ビットラインコンタク１へ１０・・・半
導体基板 １２・・・フィールド酸化膜 １３・・・活性領域 １４・・・ソース領域 １６・・・トレイン領域 １８・・ゲーＩ−酸化膜 ２０・・・酸化膜 ２２・・・酸化膜 ２４・・・ＰＳＧ膜 ２６・・・酸化膜 ３０・・・半導体基板 ３１・・・フィールド酸化膜 ３２・・・活性領域 ３３・・・ｎ型不純物領域 ３４・・・ソース領域 ３６・・・トレイン領域 １ ２ ８・・・グー１〜酸化膜 ９・・・酸化膜 Ｏ・・・ＰＳＧＩＩ％ ２・・・酸化膜 ４・・・ｎ型不純物領域
Claims (1)
- 【特許請求の範囲】 １）情報を記憶する蓄積容量と情報を読み書きする転送
トランジスタとを有するメモリセルを縦横に配置し、前
記転送トランジスタのゲートにワードラインが接続され
、前記転送トランジスタの一方の電極にビットラインが
接続された半導体記憶装置において、 前記蓄積容量が、 前記転送トランジスタの他方の電極に接続された蓄積電
極と、 電荷を蓄積する電荷蓄積層と、 前記電荷蓄積層を挟んで前記蓄積電極に相対する対向電
極とを有し、 前記蓄積容量の容量値がバイアス電圧に応じて変化する
ことを特徴とする半導体記憶装置。 ２）請求項１記載の半導体記憶装置において、前記蓄積
電極を構成する半導体中の不純物濃度が前記対向電極を
構成する半導体中の不純物濃度より低いことを特徴とす
る半導体記憶装置。 ３）請求項１又は２記載の半導体記憶装置において、 前記蓄積容量の電荷蓄積層に蓄積する電荷を変化させる
ことにより、前記蓄積容量の容量値を変化させることを
特徴とする半導体記憶装置。 ４）請求項１及至３のいずれかに記載の半導体記憶装置
において、 前記電荷蓄積層は、前記蓄積電極と第１の絶縁膜を介し
て相対し、前記対向電極と第２の絶縁膜を介して相対し
、電気的に浮遊状態にあるフローティングゲートを有し
、 前記第１の絶縁膜又は前記第２の絶縁膜の一部を薄くし
て前記フローティングゲートに電荷を注入するトンネル
絶縁膜を形成したことを特徴とする半導体記憶装置。 ５）請求項１及至３のいずれかに記載の半導体記憶装置
において、 前記電荷蓄積層は、電荷を捕獲するトラップの多い層で
あることを特徴とする半導体記憶装置。 ６）請求項５記載の半導体記憶装置において、前記電荷
蓄積層は、ＳｉＮ膜と、前記ＳｉＮ膜上に形成されたＳ
ｉＯ＿２膜とを有することを特徴とする半導体記憶装置
。 ７）請求項１乃至６のいずれかに記載の半導体記憶装置
において、 前記蓄積容量の蓄積電極は、半導体基板の表面に形成さ
れた不純物領域であることを特徴とする半導体記憶装置
。 ８）請求項１乃至６のいずれかに記載の半導体記憶装置
において、 前記蓄積容量の蓄積電極は、半導体基板上に絶縁膜を介
して形成された半導体層であることを特徴とする半導体
記憶装置。 ９）請求項８記載の半導体記憶装置において、前記半導
体層は多結晶シリコン層であることを特徴とする半導体
記憶装置。 １０）請求項１乃至６のいずれかに記載の半導体記憶装
置において、 前記蓄積容量の蓄積電極は、半導体基板に形成された溝
内面に形成された不純物領域であることを特徴とする半
導体記憶装置。 １１）請求項１乃至１０のいずれかに記載の半導体記憶
装置において、 前記対向電極は、前記ビットラインを共通とするメモリ
セル群の１以上の群ごとに分離されていることを特徴と
する半導体記憶装置。 １２）請求項１１記載の半導体記憶装置において、 前記蓄積電極と前記対向電極の平面形状が、少なくとも
相対する端部でほぼ一致していることを特徴とする半導
体記憶装置。 １３）請求項１２記載の半導体記憶装置において、 前記電荷蓄積層の平面形状が、少なくとも相対する端部
で、前記蓄積電極と前記対向電極の平面形状とほぼ一致
していることを特徴とする半導体記憶装置。 １４）請求項１３記載の半導体記憶装置において、 前記電荷蓄積層は、前記蓄積電極と第１の絶縁膜を介し
て、前記対向電極と第２の絶縁膜を介して形成され、電
気的に浮遊状態にあるフローティングゲートを有し、 前記蓄積電極と前記対向電極の平面形状とほぼ一致して
いる前記電荷蓄積層の端部側壁に、少なくとも前記第１
の絶縁膜及び前記第２の絶縁膜より厚い第３の絶縁膜が
形成されていることを特徴とする半導体記憶装置。 １５）請求項１乃至１０のいずれかに記載の半導体記憶
装置において、 前記対向電極は、全てのメモリセルに共通であることを
特徴とする半導体記憶装置。 １６）請求項１乃至１５のいずれかに記載の半導体記憶
装置において、 前記電荷蓄積層に所定の電荷を蓄積し、前記蓄積容量に
蓄積する電荷により揮発性情報を記憶することを特徴と
する半導体記憶装置。 １７）請求項１６記載の半導体記憶装置において、 前記ビットラインを所定の電位にプリチャージするプリ
チャージ手段と、 前記メモリセルの転送トランジスタをオンしたときの前
記ビットラインの電位を第１の基準電位と比較して、前
記蓄積容量に記憶した揮発性情報を読出す揮発性情報読
出手段と を有することを特徴とする半導体記憶装置。 １８）請求項１乃至１６のいずれかに記載の半導体記憶
装置において、 前記電荷蓄積層に蓄積する電荷により不揮発性情報を記
憶することを特徴とする半導体記憶装置。 １９）請求項１８記載の半導体記憶装置において、 前記ビットラインを所定の電位にプリチャージするプリ
チャージ手段と、 前記メモリセルの蓄積容量に所定の電荷を蓄積し、前記
転送トランジスタをオンしたときの前記ビットラインの
電位を第２の基準電位と比較して、前記電荷蓄積層に記
憶した不揮発性情報を読出す不揮発性情報読出手段と を有することを特徴とする半導体記憶装置。 ２０）請求項１乃至１６のいずれかに記載の半導体記憶
装置において、 前記電荷蓄積層に蓄積する電荷により不揮発性情報を記
憶し、 前記蓄積容量に蓄積する電荷により揮発性情報を記憶す
ることを特徴とする半導体記憶装置。 ２１）請求項２０記載の半導体記憶装置において、 前記ビットラインを所定の電位にプリチャージするプリ
チャージ手段と、 前記メモリセルの転送トランジスタをオンしたときの前
記ビットラインの電位を第３の基準電位と比較して、前
記電荷蓄積層に記憶した不揮発性情報を読出す不揮発性
情報読出手段と、 前記メモリセルの転送トランジスタをオンしたときの前
記ビットラインの電位を第４の基準電位と比較して、前
記蓄積容量に記憶した揮発性情報を読出す揮発性情報読
出手段と を有することを特徴とする半導体記憶装置。 ２２）請求項１乃至２１のいずれかに記載の半導体記憶
装置において、 前記対向電極に高電圧を印加し、前記ビットラインを接
地し、前記転送トランジスタをオンさせることにより、
前記メモリセルに選択的に不揮発性情報を書込又は消去
を行う不揮発性情報書込消去手段を有することを特徴と
する半導体記憶装置。 ２３）請求項１乃至２１のいずれかに記載の半導体記憶
装置において、 前記対向電極を接地し、前記ビットラインに高電圧を印
加し、前記転送トランジスタをオンさせることにより、
前記メモリセルに選択的に不揮発性情報を書込又は消去
を行う不揮発性情報書込消去手段を有することを特徴と
する半導体記憶装置。 ２４）請求項１乃至１６のいずれかに記載の半導体記憶
装置において、 前記ビットラインを所定の電位にプリチャージし、 前記メモリセルの転送トランジスタをオンしたときの前
記ビットラインの電位を第１の基準電位と比較して、前
記蓄積容量に記憶した揮発性情報を読出すことを特徴と
する半導体記憶装置の揮発性情報読出方法。 ２５）請求項１乃至１６のいずれかに記載の半導体記憶
装置において、 前記ビットラインを所定の電位にプリチャージし、 前記メモリセルの蓄積容量に所定の電荷を蓄積し、前記
転送トランジスタをオンしたときの前記ビットラインの
電位を第２の基準電位と比較して、前記電荷蓄積層に記
憶した不揮発性情報を読出すことを特徴とする半導体記
憶装置の不揮発性情報読出方法。 ２６）請求項１乃至１７のいずれかに記載の半導体記憶
装置において、 前記ビットラインを所定の電位にプリチャージし、 前記メモリセルの転送トランジスタをオンしたときの前
記ビットラインの電位を第３の基準電位と比較して、前
記電荷蓄積層に記憶した不揮発性情報を読出し、 前記メモリセルの転送トランジスタをオンしたときの前
記ビットラインの電位を第４の基準電位と比較して、前
記蓄積容量に記憶した揮発性情報を読出す ことを特徴とする半導体記憶装置の情報読出方法。 ２７）請求項１乃至２１のいずれかに記載の半導体記憶
装置において、 前記対向電極に高電圧を印加し、前記ビットラインを接
地し、前記転送トランジスタをオンさせることにより、
前記メモリセルに選択的に不揮発性情報を書込又は消去
を行うことを特徴とする半導体記憶装置の不揮発性情報
書込消去方法。 ２８）請求項１乃至２１のいずれかに記載の半導体記憶
装置において、 前記対向電極を接地し、前記ビットラインに高電圧を印
加し、前記転送トランジスタをオンさせることにより、
前記メモリセルに選択的に不揮発性情報を書込又は消去
を行うことを特徴とする半導体記憶装置の不揮発性情報
書込消去方法。
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