JPH09121032A - 強誘電体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】安定したメモリセルの動作が可能で、しかも高
集積かつ大容量化が可能な強誘電体記憶装置を実現す
る。 【構成】互いに隣接して相補に対をなし、かつ列状に配
線された主ビット線対ＭＢＬＮ、ＭＢＬＮ’が、選択ト
ランジスタＳＴＮ、ＳＴＮ’を介して、互いに隣接して
相補に対をなす複数の副ビット線対の中から任意の副ビ
ット線対ＳＢＬＮ、ＳＢＬＮ’に接続され、上記副ビッ
ト線対と行状に配線された複数のワード線ＷＬ１〜ＷＬ
Ｍが交差する格子位置に互いに相補の対をなす強誘電体
キャパシタ対Ｃ1,N およびＣ1,N'〜ＣM,N およびＣM,N'
より成るメモリセルＭ1,N 〜ＭM,Nが配置され、上記強
誘電体キャパシタ対の各強誘電体キャパシタの一方の電
極が上記副ビット線対の対応する副ビット線に、他の一
方の電極が上記ワード線に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルを基本
的に互いに相補をなす２個の強誘電体キャパシタより構
成することにより、安定動作が可能で、しかも高集積か
つ大容量化が可能な強誘電体記憶装置に係り、特にその
デバイス構造、デバイス動作オペレ−ション、および製
造方法に関するものである。

【０００２】

【従来の技術】ペロブスカイト構造をなす酸化物強誘電
体材料（たとえばＰｂＺｒＴｉＯ₃ 等）、またはＢｉ系
層状ペロブスカイト構造をなす酸化物強誘電体材料（た
とえばＢｉＳｒ₂ Ｔａ₂ Ｏ₉ 等）を、キャパシタ絶縁膜
として強誘電体キャパシタを構成し、当該強誘電体キャ
パシタの分極方向によって、データを記憶する強誘電体
記憶装置が知られている。

【０００３】以下、強誘電体キャパシタのヒステリシス
特性について図１２に関連付けて説明する。図１２にお
いて、（ａ）がヒステリシス特性、（ｂ）および（ｃ）
は互いに逆相の第１のデータ（以下データ１）、および
第２のデータ（以下データ０）が書き込まれたキャパシ
タの状態をそれぞれ示している。

【０００４】強誘電体記憶装置は、図１２（ａ）に示す
ヒステリシス特性において、強誘電体キャパシタにプラ
ス側の電圧を印加（図中Ｃ）して＋Ｑｒの残留分極電荷
が残った状態（図中Ａ）をデータ１（第１のデータ）、
マイナス側の電圧を印加（図中Ｄ）して−Ｑｒの残留分
極電荷が残った状態（図中Ｂ）をデータ０（第２のデー
タ）として、不揮発性のメモリとして利用する。

【０００５】ところで、上述した強誘電体キャパシタ
を、不揮発性の強誘電体記憶装置として利用するものと
して、１個の選択トランジスタと１個の強誘電体キャパ
シタから１メモリセルを構成する方法（以下１ＴＲ−１
ＣＡＰ型セル）と、２個の選択トランジスタと２個の強
誘電体キャパシタから１メモリセルを構成する方法（以
下２ＴＲ−２ＣＡＰ型セル）が知られている。

【０００６】図１３は、１ＴＲ−１ＣＡＰ型セルを有す
る強誘電体記憶装置のメモリアレイ図である。

【０００７】図１３のメモリアレイは、いわゆる折り返
しビット線構造をなしており、図中、ＭＡ、ＭＡ’はメ
モリセル、ＭＲＡ、ＭＲＡ’は比較セル、ＷＬＡ、ＷＬ
Ａ’はワード線、ＢＬＡ、ＢＬＡ’はビット線、ＰＬＡ
はプレート電極線、ＲＷＬＡ、ＲＷＬＡ’は比較セルを
駆動するためのワード線、ＲＰＬＡは比較セルを駆動す
るためのプレート電極線、ＣＬは各ビット線ＢＬＡ、Ｂ
ＬＡ’の負荷容量を示している。メモリセルＭＡは選択
トランジスタＴＡおよび強誘電体キャパシタＣＡにより
構成され、メモリセルＭＡ’は選択トランジスタＴＡ’
および強誘電体キャパシタＣＡ’により構成される。比
較セルＭＲＡ、ＭＲＡ’は、メモリセルＭＡ、ＭＡ’の
データを比較読み出しするために設けられ、比較セルＭ
ＲＡの場合には選択トランジスタＴＲＡおよび強誘電体
キャパシタＣＲＡにより構成され、比較セルＭＲＡ’の
場合には選択トランジスタＴＲＡ’および強誘電体キャ
パシタＣＲＡ’により構成される。

【０００８】図１３の１ＴＲ−１ＣＡＰ型セルを有する
強誘電体記憶装置においては、たとえば、メモリセルＭ
Ａのデータ読み出しは、読み出しビット線ＢＬＡ’の折
り返し方向に隣接した比較ビット線ＢＬＡ’に接続され
た比較セルＭＲＡ’との比較により行われ、メモリセル
ＭＡ’のデータ読み出しは、読み出しビットＢＬＡ’の
折り返し方向に隣接した比較ビット線ＢＬＡに接続され
た比較セルＭＲＡとの比較により行われる。また比較セ
ルＭＲＡ、ＭＲＡ’においては、それぞれ図１２（ａ）
のヒステリシス特性において、＋Ｑｒまたは−Ｑｒの残
留分極電荷が読み出される場合の中間状態になるよう
に、たとえばキャパシタ面積またはバイアス電圧等を調
節して、最適設計される。したがって、１ＴＲ−１ＣＡ
Ｐ型セルにおいては、読み出しセルによる読み出しビッ
ト線と比較セルによる比較ビット線の間の電位差が、セ
ンスアンプＳＡにより増幅されて、データの判定がなさ
れる。

【０００９】図１４は、２ＴＲ−２ＣＡＰ型セルを有す
る強誘電体記憶装置のメモリアレイ図である。

【００１０】図１４において、ＭＡはメモリセル、ＷＬ
Ａはワード線、ＢＬＡ，ＢＬＡ’はビット線、ＰＬＡは
プレート電極線をそれぞれ示している。そして、メモリ
セルＭＡは２個の互いに相補に対をなす２個の選択トラ
ンジスタＴＡ、ＴＡ’、および２個の強誘電体キャパシ
タＣＡ、ＣＡ’により構成される。なお、ＣＬは各ビッ
ト線ＢＬＡ、ＢＬＡ’の負荷容量をそれぞれ示してい
る。

【００１１】図１４の２ＴＲ−２ＣＡＰ型セルを有する
強誘電体記憶装置においては、メモリセルＭＡに対する
データの書き込みは、互いに相補に対をなす２個の強誘
電体キャパシタＣＡ、ＣＡ’にそれぞれ互いに逆相の分
極方向になるように電圧印加を行う。したがって、２Ｔ
Ｒ−２ＣＡＰ型セルにおいては、図１２（ａ）のヒステ
リシス特性において、＋Ｑｒまたは−Ｑｒの残留分極電
荷が、データ読み出し時にそれぞれビット線ＢＬＡ、Ｂ
ＬＡ’に読み出されて（あるいはその逆方向に）、セン
スアンプにより相補的に増幅される。

【００１２】

【発明が解決しようとする課題】ところで、上述した１
ＴＲ−１ＣＡＰ型セルを有する強誘電体記憶装置におい
ては、メモリセルが１個の選択トランジスタと１個の強
誘電体キャパシタから構成されているために、メモリセ
ル面積が小さくなり大容量化に適しているが、上述した
比較セルを最適設計することが難しく、仮に最適設計す
ることが可能であっても、２ＴＲ−２ＣＡＰ型セルと比
べると、読み出し時のビット線間電位差が半分になって
しまう。さらに、１ＴＲ−１ＣＡＰ型セルにおいては、
２ＴＲ−２ＣＡＰ型セルと異なり、読み出しセルと比較
セルがレイアウト上離れて配置される。したがって、プ
ロセス上のバラツキにより、読み出しセルまたは比較セ
ルの特性がバラツクと、読み出し時の動作マージンが充
分確保できなくなり、動作の安定性に欠けるという問題
がある。

【００１３】また、上述した２ＴＲ−２ＣＡＰ型セルを
有する強誘電体記憶装置においては、読み出し時の動作
マージンが充分確保でき、安定動作が可能であるが、メ
モリセルが２個の選択トランジスタと２個の強誘電体キ
ャパシタから構成されているために、メモリセル面積が
大きくなり、大容量化できないという問題がある。

【００１４】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、強誘電体キャパシタの分極方向
によってデータの記憶を行う強誘電体記憶装置におい
て、メモリセルを基本的に２個の強誘電体キャパシタで
構成することにより、安定動作が可能で、しかも高集積
かつ大容量化が可能な強誘電体記憶装置を提供すること
にある。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、本発明の強誘電体記憶装置は、互いに隣接して相補
に対をなし、かつ列状に配線された複数の主ビット線対
が、それぞれ接続手段を介して互いに隣接して相補に対
をなす複数の副ビット線対に接続され、上記副ビット線
対と行状に配線された複数のワード線が交差する格子位
置に互いに相補に対をなす強誘電体キャパシタ対よりな
るメモリセルが配置され、それぞれのメモリセルの強誘
電体キャパシタ対の各強誘電体キャパシタの一方の電極
が上記副ビット線対の対応する副ビット線に他の一方の
電極が上記副ビット線対のキャパシタ対の対応する副ビ
ット線に他の一方の電極が上記ワード線に接続され、上
記強誘電体キャパシタ対の各強誘電体キャパシタを互い
に相補に逆方向に分極させることによって、互いに逆相
の第１のデータまたは第２のデータのどちらかのデータ
を記憶する。

【００１６】また、上記強誘電体記憶装置において、上
記接続手段は、互いに相補に対をなすＭＯＳ型半導体素
子であって、当該ＭＯＳ型半導体素子対の各ＭＯＳ型半
導体素子のソース電極またはドレイン電極の一方が上記
主ビット線対の対応する主ビット線に、他の一方が上記
副ビット線対の対応する副ビット線に、ゲ−ト電極が選
択ゲ−ト線にそれぞれ接続され、当該選択ゲ−ト線の印
加電圧に応じて上記主ビット線対と副ビット線対を作動
的に接続する。

【００１７】また、上記強誘電体記憶装置において、上
記強誘電体キャパシタ対の各強誘電体キャパシタは、同
サイズである。

【００１８】また、上記強誘電体記憶装置は、メモリセ
ルに対する第１のデータの書き込みは、強誘電体キャパ
シタ対の一方の強誘電体キャパシタを、選択するワード
線電位よりも選択する副ビット線電位が高くなる方向に
電圧を印加して、当該強誘電体キャパシタを上記印加電
界方向に分極させ、かつ、強誘電体キャパシタ対の他の
一方の強誘電体キャパシタを、選択するワード線電位よ
りも選択する副ビット線電位が低くなる方向に電圧を印
加して、当該強誘電体キャパシタを上記印加電界方向に
分極させることにより行い、また、メモリセルに対する
第２のデータの書き込みは、強誘電体キャパシタ対の各
強誘電体キャパシタを、上記第１のデータの書き込みの
場合と逆方向に電圧を印加して、当該強誘電体キャパシ
タ対を上記印加電界方向に分極させることにより行う。

【００１９】また、上記強誘電体記憶装置は、メモリセ
ルに対するデータの読み出しは、主ビット線対を選択す
る副ビット線対に接続し、選択するワード線電圧を変化
させて強誘電体キャパシタ対の各強誘電体キャパシタの
分極状態を変化させ、上記各強誘電体キャパシタの分極
状態の変化に応じた各主ビット線の電位の変化を主ビッ
ト線対の電位差として検知することによりデータの判定
を行う。

【００２０】また、上記強誘電体記憶装置は、上記メモ
リセルに対するデータの読み出し後に、当該メモリセル
に対するデータの再書き込みが行われる。

【００２１】また、上記強誘電体記憶装置は、それぞれ
の主ビット線に対応してラッチ型のセンスアンプを有
し、当該センスアンプに読み出しデータまたは書き込み
データをラッチすることにより、メモリセルに対するデ
ータの書き込みまたは読み出しおよび再書き込みが、選
択するワード線に接続されたすべてのメモリセル一括に
行われる。

【００２２】また、上記強誘電体記憶装置において、上
記データの書き込みは、選択されたワード線に接続され
たすべてのメモリセルの強誘電体キャパシタ対の両方の
強誘電体キャパシタに対して一括に同方向に電圧を印加
して、上記両方の強誘電体キャパシタを上記印加電界方
向に分極させて消去した後に、それぞれのメモリセルに
書き込むべきデータに応じて、メモリセルの強誘電体キ
ャパシタ対のどちらか一方の強誘電体キャパシタに対し
て上記消去時と逆方向に電圧印加して、当該どちらか一
方の強誘電体キャパシタを上記印加電界方向に分極させ
て行う。

【００２３】また、上記強誘電体記憶装置において、上
記データの書き込みは、選択ゲ−ト線により選択された
副ビット線対と交差するすべてのワード線を単位とし
て、各ワード線毎に順番に行われる。

【００２４】また、上記強誘電体記憶装置において、上
記データの読み出しおよび再書き込みは、選択ゲ−ト線
により選択された副ビット線対と交差するすべてのワー
ド線を単位として、各ワード線毎に順番に行われる。

【００２５】また、上記強誘電体記憶装置の製造方法
は、各メモリセルの下層キャパシタ電極を上記副ビット
線対により形成する工程と、各メモリセルの強誘電体キ
ャパシタ絶縁膜を形成する工程と、各メモリセル毎の上
層キャパシタ電極を形成する工程と、上記ワード線が各
メモリセル毎に上記上層キャパシタ電極に接続されるよ
うに上記ワード線を形成する工程と、上記主ビット線対
を形成する工程とを有する。

【００２６】また、上記製造方法において、上記下層キ
ャパシタ電極（上記副ビット線対）は第１層目のプラチ
ナまたは酸化物系セラミックス材料により形成され、上
記強誘電体キャパシタ絶縁膜はペロブスカイト構造をな
す酸化物強誘電体材料またはＢｉ系層状ペロブスカイト
構造をなす酸化物強誘電体材料により形成され、上記上
層キャパシタ材料は第２層目のプラチナまたは酸化物系
セラミックス材料により形成され、上記ワード線は第１
層目のアルミニウムまたはその合金あるいは複合膜によ
り形成され、上記主ビット線対は第２層目のアルミニウ
ムまたはその合金あるいは複合膜により形成される。

【００２７】本発明の強誘電体記憶装置によれば、メモ
リセルが基本的に互いに相補に対をなす２個の強誘電体
キャパシタで構成されるため、従来の１ＴＲ−１ＣＡＰ
型セルと比較するとメモリセルの安定動作が可能であ
り、しかも従来の２ＴＲ−２ＣＡＰ型セルと比較すると
メモリセル面積が小さくなり、高集積化が可能となり、
大容量化に好適である。

【００２８】さらに、互いに隣接して相補に対をなし、
かつ列状に配線された副数の主ビット線対が、それぞれ
接続手段を介して互いに隣接して相補に対をなす複数の
副ビット線対に接続され、上記副ビット線対と行状に配
線された複数のワード線が交差する格子位置に互いに相
補に対をなす強誘電体キャパシタ対よりなるメモリセル
が配置されるため、データ書き込み時およびデータ読み
出し時に主ビット線対に接続されたメモリセル個数が分
割され、データ書き込み時のディスターブが軽減され、
また、データ読み出し時のマージンの確保が容易とな
る。

【００２９】また、上記主ビット線対と副ビット線対と
の接続手段は、互いに相補に対をなすＭＯＳ型半導体素
子対であって、当該ＭＯＳ型半導体素子の各ＭＯＳ型半
導体素子のソース電極またはドレイン電極の一方が上記
主ビット線対の対応する主ビット線に、他の一方が上記
副ビット線対の対応する副ビット線に、ゲ−ト電極が選
択ゲ−ト線に接続され、当該選択ゲ−トの印加電圧に応
じて上記主ビット線対と副ビット線対を作動的に接続す
ることにより可能である。

【００３０】また、上記強誘電体キャパシタ対の各強誘
電体キャパシタは、同サイズとすることにより、２個の
強誘電体キャパシタによるメモリセルの完全相補動作が
可能であり、安定動作が実現できる。

【００３１】また、メモリセルに対する第１のデータの
書き込みは、強誘電体キャパシタ対の一方の強誘電体キ
ャパシタを、選択するワード線電位よりも選択する副ビ
ット線電位が高くなる方向に電圧を印加して、当該強誘
電体キャパシタを上記印加電界方向に分極させ、かつ強
誘電体キャパシタ対の他の一方の強誘電体キャパシタ
を、選択するワード線電位よりも選択する副ビット線電
位が低くなる方向に電圧を印加して、当該強誘電体キャ
パシタを上記印加電界方向に分極させることにより行
い、また、メモリセルに対する第２のデータの書き込み
は、強誘電体キャパシタ対の各強誘電体キャパシタを、
上記第１のデータの書き込みの場合と逆方向に分極させ
ることにより行うことで可能である。

【００３２】また、メモリセルに対するデータの読み出
しは、主ビット線対を選択する副ビット線対に接続し、
選択するワード線電圧を変化させて強誘電体キャパシタ
対の各強誘電体キャパシタの分極状態を変化させ、上記
各強誘電体キャパシタの分極状態の変化に応じた各主ビ
ット線の電位の変化を主ビット線の電位差として検知す
ることにより、データの判定を行うことで可能である。

【００３３】また、上記メモリセルに対するデータの読
み出し後に、当該メモリセルに対するデータの再書き込
みを行うことにより、データの読み出し時にメモリセル
内のデータ内容が破壊されても、データの回復が可能と
なる。

【００３４】また、それぞれの主ビット線対に対応して
ラッチ型のセンスアンプを有し、当該センスアンプに読
み出しデータまたは書き込みデータをラッチすることに
より、メモリセルに対するデータの書き込みまたは読み
出しおよび再書き込みが、選択するワード線に接続され
たすべてのメモリセル一括に行われるため、データの高
速書き込みおよび高速読み出しが可能となり好適であ
る。

【００３５】また、上記データの書き込みは、選択され
たワード線に接続されたすべてのメモリセルの強誘電体
キャパシタ対の両方の強誘電体キャパシタに対して一括
に同方向に電圧を印加して、上記両方の強誘電体キャパ
シタを上記印加電界方向に分極させる消去ステップと、
上記消去ステップの後に、それぞれのメモリセルに書き
込むべきデータに応じて、メモリセルの強誘電体キャパ
シタ対のどちらか一方の強誘電体キャパシタに対して上
記消去ステップと逆方向に電圧を印加して、当該どちら
か一方の強誘電体キャパシタを上記印加電界方向に分極
させる書き込みステップより構成することにより、デー
タ書き込み時に、非選択メモリセルに印加されるディス
ターブ電圧を軽減することが可能である。

【００３６】また、上記データの書き込みは、選択ゲ−
ト線により選択された副ビット線対と交差するすべての
ワード線を単位として、各ワード線毎に順番に行うこと
により、データ書き込み時に非選択メモリセルに加わる
ディスターブ回数を制限することが可能である。

【００３７】また、上記データの読み出しおよび再書き
込みは、選択ゲ−ト線により選択された副ビット線対と
交差するすべてのワード線を単位として、各ワード線毎
に順番に行うことにより、データ再書き込み時に、非選
択メモリセルに加わるディスターブ回数を制限すること
が可能である。

【００３８】また、本発明の強誘電体記憶装置の製造方
法は、各メモリセルの下層のキャパシタ電極を上記副ビ
ット線対により形成する工程と、各メモリセルの強誘電
体キャパシタ絶縁膜を形成する工程と、各メモリセル毎
の上層キャパシタ電極を形成する工程と、上記ワード線
が各メモリセル毎に上記上層キャパシタ電極に接続され
るように上記ワード線を形成する工程と、上記主ビット
線対を形成する工程により可能である。

【００３９】より具体的には、たとえば、上記下層キャ
パシタ電極（上記副ビット線対）は第１層目のプラチナ
または酸化物系セラミックス材料により形成され、上記
強誘電体キャパシタ絶縁体はペロブスカイト構造をなす
酸化物強誘電体材料またはＢｉ系層状ペロブスカイト構
造をなす酸化物強誘電体材料により形成され、上記上層
キャパシタ電極は第２層目のプラチナまたは酸化物系セ
ランミックス材料により形成され、上記ワード線は第１
層目のアルミニウムまたはその合金あるいは複合膜によ
り形成され、上記主ビット線対は第２層目のアルミニウ
ムまたはその合金あるいは複合膜により形成される。

【００４０】

【発明の実施の形態】図１は、本発明に係る強誘電体記
憶装置における、メモリアレイを示す図である。

【００４１】図１のメモリセル図においては、図中の１
対の主ビット線対に対して、１対の副ビット線対しか図
示されていないが、これは便宜的なためであり、実際に
は、複数の主ビット線対のそれぞれに対して複数の副ビ
ット線対が接続されている。また、副ビット線対に交差
するワード線本数は、図中Ｍ本となっているが、具体的
には４本、あるいは１６本程度が適当である。

【００４２】図１のメモリアレイ図において、ＷＬ１、
ＷＬｍ、ＷＬＭはワード線、ＭＢＬＮ、ＭＢＬＮ’は互
いに相補に対をなす主ビット線対、ＳＢＬＮ、ＳＢＬ
Ｎ’は互いに相補に対をなす副ビット線対、ＳＴＮ、Ｓ
ＴＮ’は主ビット線対と副ビット線対を動作に応じて作
動的に接続する互いに相補に対をなす選択トランジスタ
対をそれぞれ示し、選択トランジスタ対ＳＴＮ、ＳＴ
Ｎ’は、選択ゲ−ト線ＳＬにより制御される。各ワード
線ＷＬ１、ＷＬｍ、ＷＬＭと各副ビット線対ＳＢＬＮ、
ＳＢＬＮ’との交差点には、それぞれ互いに相補に対を
なす２個の強誘電体キャパシタよりなるメモリセルＭ1,
N 、Ｍm,N 、ＭM,N が配置され、メモリセルＭ1,N は強
誘電体キャパシタＣ1,N およびＣ1,N'により、メモリセ
ルＭM,N は強誘電体キャパシタＣM,N およびＣM,N'によ
り、それぞれ構成されている。また、上記強誘電体キャ
パシタは、１方の電極が副ビット線対の対応する副ビッ
ト線に、他方の電極が対応するワード線に接続されてい
る。

【００４３】トランジスタＰＣＴＮ、ＰＣＴＮ’は、プ
リチャージ信号φＰＣにより、主ビット線対ＭＢＬＮ、
ＭＢＬＮ’をプリチャージ電圧ＶＰＣにプリチャージす
るためのトランジスタであり、トランジスタＣＴＮ、Ｃ
ＴＮ’は、カラム選択信号φＣにより、主ビット線対Ｍ
ＢＬＮ、ＭＢＬＮ’をセンスアンプに接続するためのト
ランジスタである。センスアンプＳＡＮは、主ビット線
対ＭＢＬＮ、ＭＢＬＮ’に接続されたセンスアンプであ
り、センスイネーブル信号φＳＥで活性化され、ノード
電位ＶＮおよびＶＮ’間の電位差をセンスする。

【００４４】図２は、図１のメモリアレイ図におけるパ
ターンレイアウト図である。また、図３は、図２のパタ
ーンレイアウト図において、Ａ−Ａ’方向から眺めたデ
バイス構造断面図である。

【００４５】図２のパターンレイアウト図、および図３
のデバイス構造断面図において、１はシリコン基板、２
はＬＯＣＯＳ素子分離、３ゲ−ト酸化膜、４は選択トラ
ンジスタ対ＳＴＮ、ＳＴＮ’のソース／ドレインｎ＋拡
散層領域である。５は選択ゲ−ト線ＳＬであり、通常の
ポリシリコンあるいはポリサイドゲート電極である。６
は副ビット線対ＳＢＬＮ、ＳＢＬＮ’であり、また強誘
電体キャパシタ下部電極でもあり、具体的には第１層目
のプラチナ層で形成される。７は強誘電体キャパシタ絶
縁体であり、具体的にはヒステリシス特性を有する強誘
電体材料、たとえばＰｂＺｒＴｉＯ₃ ，ＢｉＳｒ₂ Ｔａ
₂ Ｏ₉ 等により形成される。８は各強誘電体キャパシタ
Ｃ1,N 、Ｃ1,N'、Ｃm,N 、Ｃm,N'、ＣM,N 、ＣM,N'の上
部電極であり、具体的には第２層目のプラチナ層で形成
される。９は第１層目アルミニウム配線下の層間絶縁膜
であり、通常のＣＶＤシリコン酸化膜である。

【００４６】１０ａ，１０ｂ，１０ｃ，１０ｄは第１層
目アルミニウム配線下のコンタクトホールであり、それ
ぞれ、コンタクトホール１０ａおよび１０ｄは第１層目
アルミニウム配線とｎ＋拡散層領域とを、コンタクトホ
ール１０ｂは第１層目アルミニウム配線と第１層目のプ
ラチナ層とを、コンタクトホール１０ｃは第１層目アル
ミニウム配線と第２層目のプラチナ層とを接続するため
のものである。１１ａ，１１ｂ，１１ｃは第１層目アル
ミニウム配線であり、それぞれ、第１層目アルミニウム
配線１１ａは副ビット線のブリッジ配線を、第１層目ア
ルミニウム配線１１ｂはワード線ＷＬ１、ＭＬｍ、ＷＬ
Ｍを、第１層目アルミニウム配線１１ｃは第２層目アル
ミニウム配線とｎ＋拡散層領域を接続するためのパッド
アルミニウム層を構成する。１２は第２層目アルミニウ
ム配線下の層間絶縁膜であり、通常のＣＶＤシリコン酸
化膜である。１３は第２層目アルミニウム配線下のコン
タトホールであり、第２層目アルミニウム配線と第１層
目アルミニウム配線とを接続する。１４は第２層目アル
ミニウム配線であり、主ビット線対ＭＢＬＮ、ＭＢＬ
Ｎ’を構成する。

【００４７】次に、図１のメモリアレイ図において、メ
モリセルに対するデータ書き込みを行う場合の第１の実
施形態を、図４のタイミングチャート図、および図６の
ヒステリシス特性を参照しながら、順に説明する。

【００４８】図４のタイミングチャート図は、ワード線
ＷＬｍおよび副ビット線対ＳＢＬＮ、ＳＢＬＮ’を選択
してメモリセルＭm,N に第１のデータ（以下１データ）
を書き込む場合のタイミング図である。この場合、デー
タの書き込みは、強誘電体キャパシタＣm,N を、選択す
るワード線電位よりも選択する副ビット線電位が高くな
る方向に電圧を印加して、当該強誘電体キャパシタを上
記印加電界方向に分極させ、また、強誘電体キャパシタ
Ｃm,N'を、選択するワード線電位よりも選択する副ビッ
ト線電位が低くなる方向に電圧を印加して、当該強誘電
体キャパシタを上記印加電界方向に分極させることによ
り行う。

【００４９】まず、時刻ｔ１で、強誘電体キャパシタＣ
m,N が接続された主ビット線ＭＢＬＮを電源電圧ＶＣＣ
（３．３Ｖ）に、強誘電体キャパシタＣm,N'が接続され
た主ビット線ＭＢＬＮ’を接地電圧（０Ｖ）に設定す
る。

【００５０】次に、時刻ｔ２で、選択ゲ−ト線ＳＬを０
Ｖから５Ｖに、強誘電体キャパシタＣm,N 、Ｃm,N'が接
続された選択ワード線ＷＬｍを電源電圧ＶＣＣ（３．３
Ｖ）に、ＷＬｍ以外の非選択のワード線ＷＬ１〜ＷＬＭ
を(1/2) ＶＣＣ（１．６５Ｖ）に設定する。その結果、
強誘電体キャパシタＣm,N'が、図６のヒステリシス特性
においてＤ点の状態に時刻ｔ３までに移動する。

【００５１】次に、時刻ｔ３で、選択ワード線ＷＬｍを
接地電圧（０Ｖ）に立ち下げる。その結果、強誘電体キ
ャパシタＣm,N が図６のヒステリシス特性においてＣ点
の状態に時刻ｔ４までに移動し、メモリセルＭm,N に対
して１データの書き込みが完了する。最後に時刻ｔ４
で、すべての主ビット線対ＭＢＬＮ、ＭＢＬＮ’を０Ｖ
に立ち下げた後に、選択ゲ−ト線ＳＬ、すべてのワード
線ＷＬ１〜ＷＬＭを接地電圧（０Ｖ）に立ち下げること
より、書き込み動作が終了する。

【００５２】なお、データ書き込み中、ＷＬｍ以外の非
選択ワード線ＷＬ１〜ＷＬＭは(1/2) ＶＣＣ（１．６５
Ｖ）に設定されるが、その結果、選択された副ビット線
対に接続されたＭm,N 以外の非選択メモリセルの各強誘
電体キャパシタには、(1/2)ＶＣＣ（１．６５Ｖ）のデ
ィスターブ電圧が印加されることになる。このディスタ
ーブ電圧が問題となるのは、上記強誘電体キャパシタに
記録されている分極状態と逆方向の分極状態となる方向
に、上記ディスターブ電圧が加わる場合である。

【００５３】たとえば、非選択メモリセルの強誘電体キ
ャパシタが、図６のヒステリシス特性においてＡ点の分
極状態にある場合、ディスターブ電圧が印加される結
果、Ａ点からＡ１点まで強誘電体キャパシタの分極状態
が変化する。また、非選択メモリセルの強誘電体キャパ
シタが、図６のヒステリシス特性おいてＢ点の分極状態
にある場合、ディスターブ電圧が印加される結果、Ｂ点
からＢ１点まで強誘電体キャパシタの分極状態が変化す
る。ただし、非選択メモリセルの強誘電体キャパシタに
対するディスターブは、強誘電体キャパシタの分極状態
が図６のヒステリシス特性においてＡ点の分極状態にあ
る場合、Ａ点からＡ３点まで分極状態が変化しない限
り、また、非選択メモリセルの強誘電体キャパシタが図
６のヒステリシス特性においてＢ点の分極状態にある場
合、Ｂ点からＢ３点まで分極状態が変化しない限り、分
極状態が反転することはなく、問題とならない。

【００５４】次に、図１のメモリアレイ図において、メ
モリセルに対するデータ書き込みを行う場合の第２の実
施形態を、図５のタイミングチャート図、および図６の
ヒステリシス特性を参照しながら、順に説明する。この
第２の実施形態の、図４の第１の実施形態に対する利点
は、データ書き込み時に非選択メモリセルの各強誘電体
キャパシタに加わるディスターブ電圧が、(1/2) ＶＣＣ
（１．６５Ｖ）から(1/3) ＶＣＣ（１．１Ｖ）と軽減で
きる点にある。

【００５５】図５の場合も、図４と同様，ワード線ＷＬ
ｍ、および副ビット線対ＳＢＬＮ、ＳＢＬＮ’を選択し
て、メモリセルＭm,N に１データを、書き込む場合のタ
イミング図である。図５の第２の実施形態の場合には、
図４の第１の実施形態の場合と異なり、選択されたワー
ド線に接続されたすべてのメモリセルの強誘電体キャパ
シタ対の両方の強誘電体キャパシタに対して一括に同方
向に電圧を印加して、上記両方の強誘電体キャパシタを
上記印加電界方向に分極させる消去ステップと、上記消
去ステップの後に、それぞれのメモリセルに書き込むべ
きデータに応じて、メモリセルの強誘電体キャパシタ対
のどちらか一方の強誘電体キャパシタに対して上記消去
ステップと逆方向に電圧を印加して、当該どちらかの一
方の強誘電体キャパシタを上記印加電界方向に分極させ
る書き込みステップの、２段階のステップにより、デー
タ書き込み動作が構成される。

【００５６】この場合、メモリセルに対する消去ステッ
プは、ワード線電位が副ビット線電位よりも高くなる方
向に電圧を印加して、両方の強誘電体キャパシタを上記
印加電界方向に分極させ、また、メモリセルに対する書
き込みステップは、ワード線電位よりも副ビット線電位
が高くなる方向に電圧を印加して、どちらかの一方の強
誘電体キャパシタを上記印加電界方向に分極させること
により行う。

【００５７】まず、時刻ｔ１で、すべての主ビット線対
ＭＢＬＮ，ＭＢＬＮ’を接地電圧（０Ｖ）に設定し、続
いて、選択ゲ−ト線ＳＬを０Ｖから５Ｖに、選択ワード
線ＷＬｍを電源電圧ＶＣＣ（３．３Ｖ）に、ＷＬｍ以外
のすべての非選択ワード線ＷＬ１〜ＷＬＭを接地電圧
（０ｖ）に設定する。その結果、選択ワード線ＷＬｍに
接続されたすべてのメモリセルの強誘電体キャパシタ対
の両方の強誘電体キャパシタＣm,N 、Ｃm,N'が、図６の
ヒステリシス特性においてＤ点の状態に時刻ｔ２までに
移動し、消去ステップが完了する。

【００５８】次に、時刻ｔ２で、選択ゲ−ト線ＳＬ、お
よび選択ワード線ＷＬｍを接地電圧（０Ｖ）に立ち下
げ、続いて、消去時の分極状態と逆方向の分極状態にな
るように書き込みを行うべき強誘電体キャパシタＣm,N
の接続された主ビット線ＭＢＬＮを電源電圧ＶＣＣ
（３．３Ｖ）に、消去時の分極状態のままでよい強誘電
体キャパシタＣm,N'の接続された主ビット線ＭＢＬＮ’
を(1/3) ＶＣＣ（１．１Ｖ）に設定する。次に、時刻ｔ
３で選択ゲート線ＳＬを５Ｖに、選択ワード線ＷＬｍを
接地電圧（０Ｖ）に、ＷＬｍ以外のすべての非選択のワ
ード線ＷＬ１〜ＷＬＭを(2/3) ＶＣＣ（２．２Ｖ）に設
定する。その結果、強誘電体キャパシタＣm,N が、図６
のヒステリシス特性においてＤ点からＣ点の状態に時刻
ｔ４までに移動し、書き込みステップが完了する。最後
に時刻ｔ４で、すべての主ビット線対ＭＢＬＮ、ＭＢＬ
Ｎ’を(1/3) ＶＣＣ（１．１Ｖ）に設定した後に、選択
ゲ−ト線ＳＬ、すべてのワード線ＷＬ１〜ＷＬＭを接地
電圧（０Ｖ）に立ち下げることにより、書き込み動作が
終了する。

【００５９】なお、上記書き込みステップの期間中、Ｗ
Ｌｍ以外の非選択ワード線ＷＬ１〜ＷＬＭは(2/3) ＶＣ
Ｃ（２．２Ｖ）に設定されるが、その結果、選択された
副ビット線対に接続されたＭm,N 以外の非選択メモリセ
ルの各強誘電体キャパシタには、(1/3) ＶＣＣ（１．１
Ｖ）のディスターブ電圧が印加されることになる。この
ディスターブ電圧が問題となるのは、上記強誘電体キャ
パシタに記録されている分極状態と逆方向の分極状態に
なる方向に、上記ディスターブ電圧が加わる場合であ
る。

【００６０】たとえば、非選択メモリセルの強誘電体キ
ャパシタが、図６のヒステリシス特性においてＡ点の分
極状態にある場合、ディスターブ電圧が印加される結
果、Ａ点からＡ２点まで強誘電体キャパシタの分極状態
が変化する。また、非選択メモリセルの強誘電体キャパ
シタが、図６のヒステリシス特性においてＢ点の分極状
態にある場合、ディスターブ電圧が印加される結果、Ｂ
点からＢ２点まで強誘電体キャパシタの分極状態が変化
する。ただし、図５の第２の実施形態の場合、図４の第
１の実施形態と比較すると、非選択メモリセルの強誘電
体キャパシタに対するディスターブは、大幅に軽減でき
ることが、図６のヒステリシス特性から判る。したがっ
て非選択メモリセルの強誘電体キャパシタの分極状態が
変化して、反転することはありえない。

【００６１】なお、図４の第１の実施形態の場合、およ
び図５の第２の実施形態の場合とも、選択するワード線
１本に接続されたメモリセルに対して一括にデータ書き
込みを行っているが、データ書き込みの単位を、選択ゲ
ート線により選択された副ビット線対と交差するすべて
のワード線を単位として、各ワード線毎に順番にデータ
書き込みを行ってもよい。たとえば、図４の第１の実施
形態、および図５の第２の実施形態の場合、データ書き
込みを、ワード線ＷＬ１〜ＷＬＭを１単位として、ＷＬ
１、ＷＬ２，…ＷＬＭと順番にデータ書き込みを行えば
よい。このようなブロック単位のデータ書き込みによ
り、データ書き込み時に非選択メモリセルが受けるディ
スターブ回数を、最大限（Ｍ−１）回に制限することが
可能となり、ディスターブ防止の観点から好適である。

【００６２】続いて、図１のメモリアレイ図における、
メモリセルに対するデータの読み出しを行う場合の第１
の実施形態を、図７のタイミングチャート図、および図
９のヒステリシス特性を参照しながら順に説明する。

【００６３】図７のタイミングチャート図は、ワード線
ＷＬｍおよび副ビット線対ＳＢＬＮ、ＳＢＬＮ’を選択
して、メモリセルＭm,N に記録されている１データを読
み出し、その後、メモリセルＭm,N に１データの再書き
込みを行う場合のタイミング図である。この場合、メモ
リセルに対するデータの読み出しは、主ビット線対を選
択する副ビット線対に接続し、選択するワード線電圧を
変化させて強誘電体キャパシタ対の各強誘電体キャパシ
タの分極状態を変化させ、当該各強誘電体キャパシタの
分極状態の変化に応じた各主ビット線電位の変化を主ビ
ット線対の電位差として検知することにより、データの
判定を行う。また、メモリセルに対するデータの再書き
込みは、図４のデータ書き込み方法の第１の実施形態に
おける場合と同様である。

【００６４】まず、時刻ｔ１で、プリチャージ信号φＰ
Ｃを電源電圧ＶＣＣ（３．３Ｖ）に、およびカラム選択
信号φＣを５Ｖ立ち上げることにより、時刻ｔ２まで
に、主ビット線対ＭＢＬＮ、ＭＢＬＮ’をプリチャージ
電圧ＶＰＣ（０Ｖ）にプリチャージし、また主ビット線
対ＭＢＬＮ、ＭＢＬＮ’をセンスアンプのノードＶＮ、
ＶＮ’に接続する。

【００６５】次に，時刻ｔ２で、プリチャージ信号φＰ
Ｃを０Ｖに立ち下げて主ビット線対ＭＢＬＮ、ＭＢＬ
Ｎ’をフローティング状態にした後に、選択ゲート線Ｓ
Ｌを０Ｖから５Ｖに、読み出しメモリセルＭm,N が接続
された選択ワード線ＷＬｍを０Ｖから電源電圧ＶＣＣ
（３．３Ｖ）に立ち上げる。その結果、選択ワード線Ｗ
Ｌｍに接続されたすべてのメモリセルの強誘電体キャパ
シタ対の各強誘電体キャパシタＣm,N 、Ｃm,N'が、図９
のヒステリシス特性において、Ｄ点へ向かう方向に分極
状態が変化する。

【００６６】このため、読み出し前にＡ点の分極状態に
あった強誘電体キャパシタＣm,N は、分極状態が反転
し、主ビット線ＭＢＬＮの電位変化△Ｖ（＋）は大き
く、次式（１）で表される。また、読み出し前にＢ点の
分極状態にあった強誘電体キャパシタＣm,N'は、分極状
態が反転せず、主ビット線ＭＢＬＮ’の電位変化△Ｖ
（−）は小さく、次式（２）で表される。 △Ｖ（＋）＝ＶＣＣ・〔Ｃ（＋）／｛（Ｍ−１）・Ｃ（−）＋Ｃ（＋）＋ＣＢ Ｌ｝〕 …（１） △Ｖ（−）＝ＶＣＣ・〔Ｃ（−）／｛Ｍ・Ｃ（−）＋ＣＢＬ｝〕 …（２） なお、（１）式、（２）式において、Ｃ（＋）は強誘電
体キャパシタの分極状態が反転する場合の容量であり、
Ｃ（−）は強誘電体キャパシタの分極状態が反転しない
場合の容量であり、ＣＢＬはビット線容量である。ま
た、Ｍは副ビット線対に連なるワード線本数であり、こ
の場合８本とし、電源電圧ＶＣＣは３．３Ｖとする。一
般的なメモリセルの場合、Ｃ（＋）≒ ５００ｆＦ、Ｃ
（−）≒１００ｆＦ、ＣＢＬ≒１０００ｆＦ程度である
ので、（１）式、（２）式より、△Ｖ（＋）、△Ｖ
（−）は、以下の程度である。 △Ｖ（＋）＝０．７５Ｖ △Ｖ（−）＝０．１８Ｖ

【００６７】以上のことは、図９のヒステリシス特性に
おいても、図示して説明できる。つまり、読み出し前に
Ａ点の分極状態にあった強誘電体キャパシタＣm,N の場
合、Ａ点の状態からＥ点の状態に移動し、分極状態が反
転する。そして、副ビット線ＳＢＬＮに接続されている
Ｃm,N 以外の非選択メモリセルの強誘電体キャパシタＣ
1,N 〜ＣM,N は読み出し前にＡ点の分極状態にあった場
合、Ａ点の状態からＧ点の状態に移動し、読み出し前に
Ｂ点の分極状態にあった場合、Ｂ点の状態からＩ点の状
態に移動するが、もとの分極状態はそのまま保持され
る。

【００６８】また、読み出し前にＢ点の分極状態にあっ
た強誘電体キャパシタＣm,N'の場合、Ｂ点の状態からＦ
点の状態に移動するが、分極状態は反転しない。そし
て、副ビット線ＳＢＬＮ’に接続されているＣm,N'以外
の非選択メモリセルの強誘電体キャパシタＣ1,N 〜ＣM,
N'は、読み出し前にＡ点の分極状態にあった場合、Ａ点
の状態からＨ点の状態に移動し、読み出し前にＢ点の分
極状態にあった場合、Ｂ点の状態からＪ点の状態に移動
するが、もとの分極状態はそのまま保持される。なお、
図９のヒステリシス特性において、一点鎖線Ａ−Ｅの直
線の傾きは、上述した分極状態が反転する場合の容量Ｃ
（＋）を表しており、また、一点鎖線Ｂ−Ｆの直線の傾
きは、上述した分極状態が反転する場合の容量Ｃ（−）
を表している。

【００６９】次に、時刻ｔ３で選択ゲート線ＳＬを、次
に選択ワード線ＷＬｍを０Ｖに立ち下げ、時刻ｔ４でセ
ンスイネーブル信号φＳＥを電源電圧ＶＣＣ（３．３
Ｖ）に立ち上げることにより、センスアンプＳＡＮを活
性化させる。その結果、センスアンプＳＡＮは、上述し
た主ビット線ＭＢＬＮの電位変化△Ｖ（−）（ノード電
位ＶＮ）と主ビット線ＭＢＬＮ’の電位変化△Ｖ（−）
（ノード電位ＶＮ’）との電位差をセンスする。

【００７０】したがって、△Ｖ（＋）＝０．７５Ｖ、お
よび△Ｖ（−）＝０．１８Ｖとして、センスアンプＳＡ
Ｎは、０．４７Ｖ程度の電位差をセンスすることが可能
である。その結果、センスアンプＳＡＮには、読み出し
メモリセルＭm,N に記録されていた１データが、時刻ｔ
５までに、センスラッチされ、主ビット線ＭＢＬＮの電
位は電源電圧ＶＣＣ（３．３Ｖ）に設定され、また、主
ビット線ＭＢＬＮ’の電位は接地電圧（０Ｖ）に設定さ
れる。

【００７１】さて、時刻ｔ５からは、読み出しメモリセ
ルＭm,N に対するデータの再書き込みにはいる。

【００７２】まず、時刻ｔ５で、選択ゲート線ＳＬを０
Ｖから５Ｖに、メモリセルＭm,N が接続された選択ワー
ド線ＷＬｍを電源電圧ＶＣＣ（３．３Ｖ）に、ＷＬｍ以
外のすべての非選択のワード線を(1/2) ＶＣＣ（１．６
５Ｖ）に設定する。その結果、強誘電体キャパシタＣm,
N'が、図９のヒステリシス特性においてＤ点の状態に時
刻ｔ６までに移動する。

【００７３】次に、時刻ｔ６で、選択ワード線ＷＬｍを
接地電圧（０Ｖ）に立ち下げる。その結果、強誘電体キ
ャパシタＣm,N が、図９のヒステリシス特性においてＣ
点の状態に時刻ｔ７までに移動し、メモリセルＭm,N に
対するデータの再書き込みが完了する。最後に、時刻ｔ
７で、カラム選択信号φＣを０Ｖに立ち下げることによ
り、主ビット線ＭＢＬＮ、ＭＢＬＮ’をセンスアンプの
ノードＶＮ、ＶＮ’と切り離した後に、プリチャージ信
号φＰＣを電源電圧ＶＣＣ（３．３Ｖ）に立ち上げるこ
とにより、すべての主ビット線対ＭＢＬＮ、ＭＢＬＮ’
をプリチャージ電圧ＶＰＣ（０Ｖ）にプリチャージす
る。その後、選択ゲート線ＳＬ、すべてのワード線ＷＬ
１〜ＷＬＭを接地電圧（０ｖ）に立ち下げることによ
り、すべての動作が終了する。

【００７４】なお、データの再書き込み期間中、ＷＬｍ
以外のワード線ＷＬ１〜ＷＬＭは(1/2) ＶＣＣ（１．６
５Ｖ）に設定されるが、その結果、選択された副ビット
線に連なるＭm,N 以外の非選択メモリセルの強誘電体キ
ャパシタには、(1/2) ＶＣＣ（１．６５Ｖ）のディスタ
ーブ電圧が印加されることになる。これは、図４で説明
したデータ書き込みの第１の実施形態の場合と、同様で
ある。

【００７５】次に、図１のメモリアレイ図において、メ
モリセルに対するデータの読み出しを行う場合の第２の
実施形態を、図８のタイミングチャート図、および図９
のヒステリシス特性を参照しながら、順に説明する。こ
の第２の実施形態の、図７の第１の実施形態に対する利
点は、データ再書き込み時に非選択メモリセルに加わる
ディスターブ電圧が、(1/2) ＶＣＣ（１．６５Ｖ）から
(1/3) ＶＣＣ（１．１Ｖ）と軽減できる点にある。

【００７６】図８の場合も、図７の場合と同様、メモリ
セルＭm,N に記録されている１データの再書き込みを行
う場合のタイミング図である。この場合、メモリセルに
対するデータの読み出しは、図７のデータ読み出し方法
の第１の実施形態における場合と、同様である。また、
メモリセルに対するデータの再書き込みは、図５のデー
タ書き込み方法の第２の実施形態における場合と、同様
である。

【００７７】まず、時刻ｔ１で、プリチャージ信号φＰ
Ｃを電源電圧ＶＣＣ（３．３Ｖ）に、およびカラム選択
信号φＣを５Ｖに立ち上げることにより、時刻ｔ２まで
に、主ビット線対ＭＢＬＮ、ＭＢＬＮ’をプリチャージ
電圧ＶＰＣ（０Ｖ）にプリチャージし、また、主ビット
線対ＭＢＬＮ、ＭＢＬＮ’をセンスアンプのノードＶ
Ｎ、ＶＮ’に接続する。

【００７８】次に，時刻ｔ２で、プリチャージ信号φＰ
Ｃを０Ｖに立ち下げて主ビット線対ＭＢＬＮ、ＭＢＬ
Ｎ’をフローティング状態にした後に、選択ゲート線Ｓ
Ｌを０Ｖから５Ｖに、読み出しメモリセルＭm,N が接続
された選択ワード線ＷＬｍを０Ｖから電源電圧ＶＣＣ
（３．３Ｖ）に立ち上げる。その結果、選択ワード線Ｗ
Ｌｍに接続されたすべてのメモリセルの強誘電体キャパ
シタ対の各強誘電体キャパシタＣm,N 、Ｃm,N'が、図９
のヒステリシス特性において、Ｄ点へ向かう方向に分極
状態が変化する。

【００７９】このため、読み出し前にＡ点の分極状態に
あった強誘電体キャパシタＣm,N は、分極状態が反転
し、主ビット線ＭＢＬＮの電位変化△Ｖ（＋）は大き
く、図７の第１の実施形態で説明したように、△Ｖ
（＋）＝０．７５Ｖが見込まれる。また、読み出し前に
Ｂ点の分極状態にあった強誘電体キャパシタＣm,N'は、
分極状態が反転せず、主ビット線ＭＢＬＮ’の電位変化
△Ｖ（−）は小さく、図７の第１の実施形態で説明した
ように、△Ｖ（−）＝０．１８Ｖが見込まれる。

【００８０】以上のことは、図９のヒステリシス特性に
おいても、図示して説明できることは、図７の第１の実
施形態の場合と同様である。

【００８１】次に、時刻ｔ３で、選択ゲート線ＳＬを、
次に選択ワード線ＷＬｍを０Ｖに立ち下げ、時刻ｔ４
で、センスイネーブル信号φＳＥを電源電圧ＶＣＣ
（３．３Ｖ）に立ち上げることにより、センスアンプＳ
ＡＮを活性化させる。その結果、センスアンプＳＡＮに
は、時刻ｔ５までに、１データがセンスラッチされ、主
ビット線ＭＢＬＮ’の電位は電源電圧ＶＣＣ（３．３
Ｖ）に設定され、主ビット線ＭＢＬＮ’の電位は接地電
圧（０Ｖ）に設定される。

【００８２】さて、時刻ｔ５からは、読み出しメモリセ
ルＭm,N に対するデータの再書き込みにはいる。

【００８３】まず、時刻ｔ５で、カラム選択信号φＣを
０Ｖに立ち下げることにより、主ビット線対ＭＢＬＮ、
ＭＢＬＮ’をそれぞれのセンスアンプのノードＶＮ、Ｖ
Ｎ’と切り離した後に、プリチャージ信号φＰＣを電源
電圧ＶＣＣ（３．３Ｖ）に立ち上げることにより、すべ
ての主ビット線対ＭＢＬＮ、ＭＢＬＮ’をプリチャージ
電圧ＶＰＣ（０Ｖ）にプリチャージする。続いて、選択
ゲート線ＳＬを０Ｖから５Ｖに、選択ワード線ＷＬｍを
電源電圧ＶＣＣ（３．３Ｖ）に、ＷＬｍ以外のすべての
非選択のワード線ＷＬ１〜ＷＬＭを接地電圧（０Ｖ）に
設定する。その結果、選択ワード線ＷＬｍに接続された
すべてのメモリセルの強誘電体キャパシタ対の両方の強
誘電体キャパシタＣm,N 、Ｃm,N'が、図９のヒステリシ
ス特性においてＤ点の状態に時刻ｔ６までに移動し、消
去ステップが完了する。

【００８４】次に、時刻ｔ６で、選択ゲート線ＳＬ、お
よび選択ワード線ＷＬｍを接地電圧（０Ｖ）に立ち下げ
る。次に、センスアンプ系の電源を、ハイ側を電源電圧
ＶＣＣ（３．３Ｖ）のまま、ロー側を接地電圧（０ｖ）
から(1/3) ＶＣＣ（１．１ｖ）に切り替える。次に、カ
ラム選択信号φＣを５Ｖに立ち下げて、再度、主ビット
線ＭＢＬＮの電位をセンスアンプＳＡＮにより電源電圧
ＶＣＣ（３．３Ｖ）に、主ビット線ＭＢＬＮ’の電位を
(1/3) ＶＣＣに設定する。次に、時刻ｔ７で、選択ゲー
ト線ＳＬを５Ｖに、選択ワード線ＷＬｍを接地電圧（０
Ｖ）に、ＷＬｍ以外のすべての非選択のワード線ＷＬ１
〜ＷＬＭを(2/3)ＶＣＣ（２．２Ｖ）に設定する。

【００８５】その結果、強誘電体キャパシタＣm,N が、
図９のヒステリシス特性においてＤ点からＣ点の状態に
時刻ｔ８までに移動し、書き込みステップが完了する。
最後に時刻ｔ８で、カラム選択信号φＣを０Ｖに立ち下
げることにより、主ビット線対ＭＢＬＮ、ＭＢＬＮ’を
センスアンプのノードＶＮ、ＶＮ’と切り離した後に、
プリチャージ信号φＰＣを電源電圧ＶＣＣ（３．３Ｖ）
に立ち上げることにより、すべての主ビット線対ＭＢＬ
Ｎ、ＭＢＬＮ’をプリチャージ電圧ＶＰＣ（1/3 ＶＣＣ
（１．１Ｖ））にプリチャージする。その後、選択ゲー
ト線ＳＬ、すべてのワード線ＷＬ１〜ＷＬＭを接地電圧
（０Ｖ）に立ち下げることにより、すべての動作が終了
する。

【００８６】なお、上記データの再書き込み期間中、Ｗ
Ｌｍ以外非選択のワード線ＷＬ１〜ＷＬＭは(2/3) ＶＣ
Ｃ（２．２Ｖ）に設定されるが、その結果、選択された
副ビット線に接続されたＭm,N 以外の非選択メモリセル
の強誘電体キャパシタには、(1/3) ＶＣＣ（１．１Ｖ）
のディスターブ電圧が印加されることになる。これは、
図５で説明したデータ書き込みの第２の実施形態の場合
と同様であり、図７のデータ読み出しの第１の実施形態
の場合と比較すると、非選択メモリセルに対するディス
ターブは、大幅に軽減できる。

【００８７】なお、図７の第１の実施形態の場合、およ
び図８の第２の実施形態の場合とも、選択するワード線
１本に接続されたメモリセルに対して一括にデータの読
み出しおよび再書き込みを行っているが、データの読み
出しおよび再書き込みの単位を、選択ゲート線により選
択された副ビット線と交差するすべてのワード線を単位
として、各ワード線毎に順番にデータの読み出しおよび
再書き込みを行ってもよい。たとえば、図７の第１の実
施形態、および図８の第２の実施形態の場合、データの
読み出しおよび再書き込みを、ワード線ＷＬ１〜ＷＬＭ
を１単位として、ＷＬ１、ＷＬ２、…ＷＬＭと順番にデ
ータの読み出しおよび再書き込みを行えばよい。このよ
うなブロック単位のデータの読み出しおよび再書き込み
により、データ再書き込み時に非選択メモリセルが受け
るディスターブ回数を、最大限（Ｍ−１）回に制限する
ことが可能となり、ディスターブ防止の観点から好適で
ある。

【００８８】図１０は、図１のメモリアレイ図におい
て、センスアンプＳＡＮの具体的な回路の例を示す図で
ある。

【００８９】図１０のセンスアンプにおいては、ｐチャ
ネルＭＯＳ（以下、ＰＭＯＳという）トランジスタＴＰ
１、ｎチャネルＭＯＳ（以下、ＮＭＯＳという）トラン
ジスタＴＮ１、およびＰＭＯＳトランジスタＴＰ２、Ｎ
ＭＯＳトランジスタＴＮ２により構成される相補のイン
バータ回路により、ラッチ回路を構成する。また、この
ラッチ回路は、ＰＭＯＳトランジスタＴＰ３、ＮＭＯＳ
トランジスタＴＮ３が、センスイネーブル信号φＳＥを
受けて活性化されることにより、ノードＮ１とＮ２との
ノード間電位差を増幅しラッチする。

【００９０】それぞれの主ビット線対毎に対応して、図
１０のようなラッチ型センスアンプを有することによ
り、当該センスアンプに読み出しデータまたは書き込み
データをラッチすることが可能となる。その結果、図
４、図５、図７、図８の例で示したように、メモリセル
に対するデータの書き込みまたは読み出しおよび再書き
込みが、選択するワード線に連なるすべてのメモリセル
一括に行うことができる。

【００９１】次に、本発明の強誘電体記憶装置を製造す
るための、プロセスフローの例について、説明する。

【００９２】図１１（ａ）〜図１１（ｅ）は、図３のデ
バイス構造断面図に至るまでの、プロセスフローを示し
た図である。

【００９３】まず、図１１（ａ）に示すように、シリコ
ン基板１上に、ＬＯＣＯＳ素子分離領域２、およびゲー
ト酸化膜３を形成し、ポリシリコンまたはポリサイドゲ
ート電極５を形成した後、イオン注入によりソース／ド
レインｎ＋拡散層領域４を形成するまでは、通常のＣＭ
ＯＳプロセスと同様である。

【００９４】次に、図１１（ｂ）に示すように、第１層
目のプラチナ層を、たとえばスパッタ方等にて、〜２０
０ｎｍ程度形成し、さらに、強誘電体薄膜（たとえばＰ
ｂＺｒＴｉＯ₃ ，ＢｉＳｒ₂ Ｔａ₂ Ｏ₉ 等）を、スパッ
タ方等にて、〜２００ｎｍ程度形成する。次に、上記第
１層目のプラチナ層、および強誘電体薄膜を、ＲＩＥ方
等により、同時にエッチング加工して、強誘電体キャパ
シタ下部電極６、および強誘電体キャパシタ絶縁膜７を
形成する。

【００９５】次に、図１１（ｃ）に示すように、第２層
目のプラチナ層を、たとえば、スパッタ方等にて、〜２
００ｎｍ程度形成し、その後、ＲＩＥ方等により、エッ
チング加工し、強誘電体キャパシタ上部電極８を形成す
る。

【００９６】次に、図１１（ｄ）に示すように、ＣＶＤ
方により層間絶縁膜（ＳｉＯ₂ 膜）９を形成した後に、
コンタクトホール１０ａ、１０ｂ、１０ｃ、１０ｄを形
成し、その後、第１層目のアルミニウム層をスパッタ方
にて形成し、さらにエッチング加工して、副ビット線の
ブリッジ配線１１ａ、ワード線１１ｂ、パッドアルミニ
ウム層１１ｃを形成する。

【００９７】最後に、図１１（ｅ）に示すように、ＣＶ
Ｄ方により層間絶縁膜（ＳｉＯ₂ 膜）１２を形成した後
に、コンタクトホール１３を形成し、その後、第２層目
のアルミニウム層スパッタ法にて形成し、さらにエッチ
ング加工して、主ビット線対１４を形成する。以上のプ
ロセスフローの結果、図３のデバイス構造断面図に至
る。

【００９８】

【発明の効果】以上説明したように、本発明の強誘電体
記憶装置によれば、互いに隣接して相補に対をなし、か
つ列状に配線された複数の主ビット線対が、それぞれ接
続手段を介して互いに隣接して相補に対をなす複数の副
ビット線対に接続され、上記副ビット線対と行状に配線
された複数のワード線が交差する格子位置に互いに相補
に対をなす強誘電体キャパシタ対より成るメモリセルが
配置される。その結果、２個の強誘電体キャパシタより
なるメモリセルの完全相補動作が行えるため、安定した
メモリセルの動作が可能で、しかも高集積かつ大容量化
が可能な強誘電体記憶装置を提供することができる。

【図面の簡単な説明】

【図１】本発明に係る強誘電体記憶装置のメモリアレイ
を示す図である。

【図２】図１のメモリアレイ図におけるパターンレイア
ウトを示す図である。

【図３】図２のパターンレイアウト図において、Ａ−
Ａ’方向から眺めたデバイス構造断面を示す図である。

【図４】図１のメモリアレイ図において、データの書き
込みを行う第１の実施形態の場合のタイミングチャート
を示す図である。

【図５】図１のメモリアレイ図においてデータの書き込
みを行う第２の実施形態の場合のタイミングチャートを
示す図である。

【図６】図４の第１のデータ書き込み実施形態、および
図５の第２のデータ書き込み実施例を説明するための強
誘電体キャパシタのヒステリシス特性を示す図である。

【図７】図１のメモリアレイ図において、データの読み
出しを行う第１の実施形態の場合のタイミングチャート
を示す図である。

【図８】図１のメモリアレイ図において、データの読み
出しを行う第２の実施形態の場合のタイミングチャート
を示す図である。

【図９】図７の第１のデータ読み出し実施形態、および
図８の第２のデータ読み出し実施形態を説明するための
強誘電体キャパシタのヒステリシス特性を示す図であ
る。

【図１０】センスアンプの具体的な回路を示す図であ
る。

【図１１】本発明に係る強誘電体記憶装置のプロセスフ
ローを示す図である。

【図１２】強誘電体キャパシタのヒステリシス特性、お
よび互いに逆相の第１のデータ、第２のデータが書き込
まれたキャパシタ状態を示す図である。

【図１３】１ＴＲ−１ＣＡＰ型セルを有する強誘電体記
憶装置のメモリアレイを示す図である。

【図１４】２ＴＲ−２ＣＡＰ型セルを有する強誘電体記
憶装置のメモリアレイを示す図である。

【符号の説明】

ＷＬ１〜ＷＬＭ … ワード線 ＳＬ … 選択ゲート線 φＣ … カラム選択信号 φＰＣ … プリチャージ信号 φＳＥ … センスイネーブル
信号 Ｍ1,N 〜ＭM,N … メモリセル Ｃ1,N 〜ＣM,N 、Ｃ1,N'〜ＣM,N'… 強誘電体キャパシ
タ（対） ＳＴＮ、ＳＴＮ’ … 選択トランジスタ
（対） ＣＴＮ、ＣＴＮ’ … プリチャージ選択
トランジスタ（対） ＰＣＴＮ、ＰＣＴＮ’ … カラム選択トラン
ジスタ（対） ＳＡＮ … センスアンプ ＭＢＬＮ、ＭＢＬＮ’ … 主ビット線（対） ＳＢＬＮ、ＳＢＬＮ’ … 副ビット線（対） ＶＰＣ … プリチャージ電圧 ＶＮ、ＶＮ’ … ノード電圧（対） １ … シリコン基板 ２ … ＬＯＣＯＳ素子分離 ３ … ゲート酸化膜 ４ … ソース／ドレインＮ＋拡散層領域 ５ … ポリシリコンあるいはポリサイドゲート電
極 ６ … 強誘電体キャパシタ下部電極 ７ … 強誘電体キャパシタ絶縁膜 ８ … 強誘電体キャパシタ上部電極 ９ … 第１層目アルミニウム配線下の層間絶縁膜 １０ａ、１０ｂ、１０ｃ、１０ｄ… 第１層目アルミニ
ウム配線下のコンタクトホール １１ａ、１１ｂ、１１ｃ… 第１層目アルミニウム配線 １２ … 第２層目アルミニウム配線下の層間絶縁膜 １３ … 第２層目アルミニウム配線下のコンタクト
ホール １４ … 第２層目アルミニウム配線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792

Claims (12)

【特許請求の範囲】
1. 【請求項１】 互いに隣接して相補に対をなし、かつ列
   状に配線された複数の主ビット線対が、それぞれ接続手
   段を介して互いに隣接して相補に対をなす複数の副ビッ
   ト線対に接続され、 上記副ビット線対と行状に配線された複数のワード線が
   交差する格子位置に互いに相補に対をなす強誘電体キャ
   パシタ対よりなるメモリセルが配置され、 それぞれのメモリセルの強誘電体キャパシタ対の各強誘
   電体キャパシタの一方の電極が上記副ビット線対の対応
   する副ビット線に他の一方の電極が上記ワード線に接続
   され、 上記強誘電体キャパシタ対の各強誘電体キャパシタを互
   いに相補に逆方向に分極させることによって、互いに逆
   相の第１のデータまたは第２のデータのどちらかのデー
   タを記憶する強誘電体記憶装置。
2. 【請求項２】 上記接続手段は、互いに相補をなすＭＯ
   Ｓ型半導体素子対であって、当該ＭＯＳ型半導体素子対
   の各ＭＯＳ型半導体素子のソ−ス電極またはドレイン電
   極の一方が上記主ビット線対の対応する主ビット線に、
   他の一方が上記副ビット線対の対応する副ビット線に、
   ゲ−ト電極が選択ゲ−ト線にそれぞれ接続され、当該選
   択ゲ−ト線の印加電圧に応じて上記主ビット線対と副ビ
   ット線対を作動的に接続する請求項１記載の強誘電体記
   憶装置。
3. 【請求項３】 上記強誘電体キャパシタ対の各強誘電体
   キャパシタは、同サイズである請求項１記載の強誘電体
   記憶装置。
4. 【請求項４】 メモリセルに対する第１のデータの書き
   込みは、強誘電体キャパシタ対の一方の強誘電体キャパ
   シタを、選択するワード線電位よりも選択する副ビット
   線電位が高くなる方向に電圧を印加して、当該強誘電体
   キャパシタを上記印加電界方向に分極させ、かつ強誘電
   体キャパシタ対の他の一方の強誘電体キャパシタを、選
   択するワード線電位よりも選択する副ビット線電位が低
   くなる方向に電圧を印加して、当該強誘電体キャパシタ
   を上記印加電界方向に分極させることにより行い、 メモリセルに対する第２のデータの書き込みは、強誘電
   体キャパシタ対の各強誘電体キャパシタを、選択するワ
   ード線電位よりも選択する副ビット線電位が低くなる方
   向に電圧を印加して、当該強誘電体キャパシタを上記印
   加電界方向に分極させ、かつ強誘電体キャパシタ対の他
   の一方の強誘電体キャパシタを、選択するワード線電位
   よりも選択する副ビット線電位が高くなる方向に電圧を
   印加して、当該強誘電体キャパシタを上記印加電界方向
   に分極させることにより行う請求項１記載の強誘電体記
   憶装置。
5. 【請求項５】 メモリセルに対するデータの読み出し
   は、主ビット線対を選択する副ビット線対に接続し、選
   択するワード線電圧を変化させて強誘電体キャパシタ対
   の各強誘電体キャパシタの分極状態を変化させ、上記各
   強誘電体キャパシタの分極状態の変化に応じた各主ビッ
   ト線の電位の変化を主ビット線対の電位差として検知す
   ることによりデータの判定を行う請求項１記載の強誘電
   体記憶装置。
6. 【請求項６】 上記メモリセルに対するデータの読み出
   し後に、当該メモリセルに対するデータの再書き込みが
   行われる請求項１記載の強誘電体記憶装置。
7. 【請求項７】 それぞれの主ビット線対に対応してラッ
   チ型のセンスアンプを有し、当該センスアンプに読み出
   しデータまたは書き込みデータをラッチすることによ
   り、メモリセルに対するデータの書き込みまたは読み出
   しおよび再書き込みを、選択するワード線に接続された
   すべてのメモリセル一括に行う請求項１記載の強誘電体
   記憶装置。
8. 【請求項８】 上記データの書き込みは、選択されたワ
   ード線に接続されたすべてのメモリセルの強誘電体キャ
   パシタ対の両方の強誘電体キャパシタに対して一括に同
   方向に電圧を印加して、上記両方の強誘電体キャパシタ
   を上記印加電界方向に分極させて消去した後に、それぞ
   れのメモリセルに書き込むべきデータに応じて、メモリ
   セルの強誘電体キャパシタ対のどちらか一方の強誘電体
   キャパシタに対して上記消去時と逆方向に電圧印加し
   て、当該どちらか一方の強誘電体キャパシタを上記印加
   電界方向に分極させて行う請求項１記載の強誘電体記憶
   装置。
9. 【請求項９】 上記データの書き込みは、選択ゲ−ト線
   により選択された副ビット線対と交差するすべてのワー
   ド線を単位として、各ワード線毎に順番に行う請求項１
   記載の強誘電体記憶装置。
10. 【請求項１０】 上記データの読み出しおよび再書き込
    みは、選択ゲ−ト線により選択された副ビット線対と交
    差するすべてのワード線を単位として、各ワード線毎に
    順番に行う請求項１記載の強誘電体記憶装置。
11. 【請求項１１】 互いに隣接して相補に対をなし、かつ
    列状に配線された複数の主ビット線対が、それぞれ接続
    手段を介して互いに隣接して相補に対をなす複数の副ビ
    ット線対に接続され、上記副ビット線対と行状に配線さ
    れた複数のワード線が交差する格子位置に互いに相補に
    対をなす強誘電体キャパシタ対より成るメモリセルが配
    置され、それぞれのメモリセルの強誘電体キャパシタ対
    の各強誘電体キャパシタの一方の電極が上記副ビット線
    対の対応する副ビット線に他の一方の電極が上記ワード
    線に接続された強誘電体記憶装置の製造方法であって、 各メモリセルの下層キャパシタ電極を上記副ビット線対
    により形成する工程と、 各メモリセル毎の上層強誘電体キャパシタ絶縁膜を形成
    する工程と、 各メモリセル毎の上層キャパシタ電極を形成する工程
    と、 上記ワード線が各メモリセル毎に上記上層キャパシタ電
    極に接続されるように上記ワード線を形成する工程と、 上記主ビット線対を形成する工程とを有する強誘電体記
    憶装置の製造方法。
12. 【請求項１２】 上記下層キャパシタ電極は第１層目の
    プラチナまたは酸化物系セラミックス材料により形成さ
    れ、 上記強誘電体キャパシタ絶縁体はペロブスカイト構造を
    なす酸化物強誘電体材料またはＢｉ系層状ペロブスカイ
    ト構造をなす酸化物強誘電体材料により形成され、 上記上層キャパシタ電極は第２層目のプラチナまたは酸
    化物系セラミックス材料により形成され、 上記ワード線は第１層目のアルミニウムまたはその合金
    あるいは複合膜により形成され、 上記主ビット線対は第２層目のアルミニウムまたはその
    合金あるいは複合膜により形成される請求項１１記載の
    強誘電体記憶装置の製造方法。