CN100452234C

CN100452234C - 存储装置

Info

Publication number: CN100452234C
Application number: CNB021557802A
Authority: CN
Inventors: 酒井健; 松下重治; 石塚良行
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-12-04
Filing date: 2002-12-04
Publication date: 2009-01-14
Anticipated expiration: 2022-12-04
Also published as: CN1423282A; JP2003233984A; US20030103374A1; US6816398B2

Abstract

根据本发明，可以得到既可提高集成度，又能有效防止数据误读的存储装置。该存储装置具有沿规定方向延伸的位线对、配置成与位线对交叉的字线、以及配置在位线对和字线间且由二个电容装置所组成的存储单元。因此，可使存储单元的面积缩小，同时又无需基准电压。

Description

存储装置

技术领域

本发明涉及存储装置，更具体地说，涉及存储数据的存储装置。

背景技术

利用强介质的分极现象来存储数据的强介质存储器早已为众所周知。这种强介质存储器因其为高速、低耗电的非易失性存储器而引人注目。因此，人们一直在致力于有关介质存储器的研究开发。在这种强介质存储器中，数据的写入/读出动作与DRAM(DynamicRandomAccessMemory，动态随机存储器)同样方式的存储电容型强介质存储器的典型存储单元有二种：单晶体管单电容型(以下称为1T1C型)以及双晶体管双电容型(以下称为2T2C型)。至于2T2C型存储单元，例如在“低耗电、高速LSI技术”一书(1998年1月31日，235页～245页)中就有阐述。

图36为表示传统的1T1C型强介质存储器的存储单元部分的电路图。图37为用来说明含有图36所示的传统的1T1C型存储单元和基准单元的强介质存储器的读出方法的电路图。

如图36所示，传统的1T1C型存储单元103与DRAM相同，它由一个选择晶体管101和一个强介质电容102构成的。作为这种强介质存储器的读出方法，首先，一旦选择晶体管101接通，则强介质电容102与位线电容Cb1相连通。其次，由于板极线PL(plateline)被脉冲驱动，因强介质电容102的分极方向而异的电荷被送往位线BLT。因此，与DRAM相同，作为位线BLT的电压，就能读出数据。这样，由强介质电容102的分极方向来确定数据为“1”或“0”。在这种场合下，在读出数据时就不需要用来释放放出该“1”或“0”的电荷量的中间电荷量的基准单元。

具体地说，如图37所示，在位线对BLT和BLB上分别连接有基准单元103a。参见图37，详细说明数据的读出动作。首先，将位线对BLT和BLB预置为0V。接着，当由字线WL1来选择BLT侧存储单元103的情况下，由字线RefWLB选择BLB侧的基准单元103a。又，由字线WL2来选择BLB侧的存储单元103的情况下，由字线RefWLT来选择BLT侧的基准单元103a。然后，通过脉冲驱动板极线PL，由此，使得对应于存储单元103和基准单元103a的电荷释放给到位线对BLT和BLB。由此，可在位线对BLT和BLB上得到“1”和“0”的数据信号。该信号电位的电位差通过读出放大器105来放大，因此，可读出数据。

图38为表示传统的2T2C型强介质存储器的存储单元部分的电路图。如图38所示，对于此2T2C型的存储单元，做成在位线对BLT和BLB上分别连接1T1C(一个晶体管一个电容)。将互补的数据作为1位的数据存储到该二个1T1C中。这种情况下，在读出时，为了读出互补的数据而无需上述1T1C型中使用的、用于产生基准电压的基准单元。

另外，已经提出有矩阵方式的存储电容型强介质存储器。图39为表示传统的矩阵方式的存储单元的电路图。如图39所示，对于传统的矩阵方式的强介质存储器的存储单元121，在字线WL和位线BL的交点处配置有强介质电容122。对于该矩阵方式的强介质存储器，由于是读出位线BL与强介质电容122的容量耦合而形成读出电压，故与1T1C型相同，必须确保容量。对于这种矩阵方式的强介质存储器，由于仅由一个强介质电容122来构成一个存储单元121，故能比1T1C型更进一步提高集成度。

图40是用来说明图39所示的矩阵方式的介质存储器的动作原理的模式图。参照图39和图40来说明传统的矩阵方式的强介质存储器的动作。

首先，将强介质电容122的一端连接到字线WL上，而将强介质电容122的另一端连接到位线BL上。在待机状态(Standby)下，强介质电容122的两端为同一电位。在写入数据“1”时，在字线WL上加上Vcc，在位线BL上加上0V。此时，与初始状态无关，移动到图40的A点。此后，若使强介质电容122两端的电位为同一电位，则移动到图40的“1”。当写入数据“0”时，在字线WL上施加0V、位线BL上施加Vcc。此时，移动到图40的B点。此后，当使得强介质电容122的两端为同一电位时，则移动到图40的“0”。

作为读出动作，将位线BL先预置为0V。然后，使字线WL上升至Vcc。假设存储单元的强介质电容122的电容量为Ccell、基准单元121a(参见图39)的强介质电容122a的电容量为Cref、位线BLn的寄生电容量为Cb1、基准位线BLref的寄生电容量为CBLref时，则此字线WL的电压(Vcc)，对于位线BLn而言，电容量分割成为Ccell和Cb1，而对于基准位线BLref而言，电容量分割成为Cref和Cb1ref。Ccell根据所保持的数据而能近似于C0和C1。因此，保持数据“0”时的位线BLn的电位为V0、保持数据“1”时的位线BLn的电位V1以及基准位线BLref的电位Vref分别可由如下的式(1)、(2)和(3)来表示：

V0＝{C0/(C0+Cb1)}×Vcc(1)

V1＝{C1/(C1+Cb1)}×Vcc(2)

Vref＝{Cref/(Cref+CBLref)}×Vcc(3)

另外，设定基准位线BLref的电位Vref，以使得为在保持数据“0”时的位线BLn的电位V0、在保持数据“1”时的位线BLn的电位V1之间的中间电位。

可以利用读出放大器来判别V0或V1与Vref的电位差，由此进行读出。此时，由于存储单元的数据遭到破坏，故在读出的后要进行与读出数据相应的写入动作(restore，再存储)。

图36所示的传统的1T1C型单元，其构成元件仅为单晶体管和单电容，故具有集成度高的优点。但另一方面，由于强介质电容102的制造误差、以及写入和读出动作时随时间变化而引起的分极电荷量的变化等等，会使基准电压偏离设计值。因此，存在造成数据误读的问题。

又，对于图38所示的传统的2T2C型强介质存储器，由于是由2个强介质电容和2个选择的晶体管来构成一个存储单元，因此，与1T1C型的强介质存储器相比，存在集成度差的问题。

又，对于图39所示的传统的矩阵方式的强介质存储器，与上述的1T1C型强介质存储器相同，也存在着因制造误差和分极电荷量的变化引起的基准电压的变动而造成数据误读的问题。同时，对于矩阵方式的强介质存储器，在写入和读出动作时还存在非选择单元的干扰现象。也就是说，矩阵方式的强介质存储器，由于选择的位线BL和字线WL通常施加1/2Vcc的电压，故在非选择单元上最大也施加有1/2Vcc的电压。因此，如图41所示，由于强介质所具有的磁滞特性而反复产生干扰，故分极电荷量一直减少。当分极电荷量减少，则基准单元122a的分极电荷量也就减少，故上述基准电压的变动就加大。因此，会更容易造成数据误读。

发明内容

本发明的一个目的在于提供一种存储装置，它既可提高集成度，又能有效地防止误读。

本发明的另一个目的在于有效地减轻上述存储装置中非选择的存储单元的干扰现象。

本发明的一种存储装置具有：沿规定方向延伸的位线对、与位线对交叉配置的字线以及配置在位线与字线之间并且由二个电容装置所组成的存储单元，以及脉冲施加装置，用于施加具有规定脉冲宽度的脉冲，使得当将高电压施加到上述电容装置时产生分极反转，而当将低电压施加到上述电容装置上时实际上不产生分极反转，其中，所述脉冲施加装置在写入和读出数据的至少一种情况下，在选择的所述存储单元上施加具有上述规定脉冲宽度的高电压脉冲，同时，在非选择的所述存储单元上施加具有上述规定脉冲宽度的低电压脉冲，通过在施加到所述选择的存储单元上的高电压和施加到所述非选择的存储单元上的低电压分别被设定为规定值的情况下选择脉冲宽度使得所述选择的存储单元产生分极反转而所述非选择的存储单元实际上不产生分极反转，来设定所述脉冲施加装置施加的脉冲的所述规定脉冲宽度。

在这种存储装置中，如上所述，通过设置由2个电容装置所组成的存储单元，与传统的由2个电容装置和2个晶体管所组成的存储单元相比，可减少存储单元的面积，因而能提高集成度。同时，由于设置了由2个电容装置所组成的存储单元，在二个电容装置中若写入互补数据，则无需基准电压，与采用基准电压场合相比，还能增大读出时的初始电位差。因此，即使电容装置会因制造误差和写入读出次数增多而引起特性劣化，也仍然能有效地防止数据的误读。

在上述这种存储装置中，电容装置最好含有强介质层。根据这样的构造，就能构成集成度高且能有效地防止数据误读的强介质存储器。

在上述这种存储装置中，最好在2个电容装置中分别存储互补的数据，由此，存储单元中存储1位的数据。根据这样的构造，就无需基准电压，同时又能增大读出时的初始电位差。

在此场合，最好，在数据写入时，在选择的字线上施加脉冲状电压的同时，在选择的位线对上施加互补的电压。根据这样的构造，就能够在脉冲为高电平的电压期间中向一方的位线写入一数据，而在脉冲为低电平的电压期间中向另一位线上写入另一数据。结果，就能在一个脉冲周期中，向位线对写入互补的数据。

在施加上述脉冲状电压的存储装置中，最好，具有至少在写入数据时用于将脉冲状电压施加到选择的字线上的脉冲电压施加电路。根据这样的构造，就能容易地将脉冲状的电压施加到选择的字线上。

在上述施加脉冲状电压的存储装置中，最好，具有在写入数据时用于将互补的电压施加到选择的位线对上的写入电压施加电路。根据这样的构造，就能容易地将互补的电压施加到选择的位线对上。

在上述施加脉冲状电压的存储装置中，在数据写入时和读出时，也可以在选择的存储单元上施加规定电压、在非选择的存储单元上施加实际上为规定电压的1/2的电压。

在上述施加脉冲状电压的存储装置中，通过检测出与2个电容装置上分别存储的互补数据相对应的位线对的电位差来读出数据。根据这样的构造，就能容易地进行数据的读出。

在此场合，最好，在读出数据时，在使选择的存储单元的位线对预置为规定电压后，检测出与通过在选择的存储单元的字线上施加脉冲状电压而在2个电容装置上分别存储的互补数据所相对应的电位差。根据这样的构造，就能在脉冲状电压的高电压期间容易地检测出位线对的电位差。

此外，在此场合，最好，还具有读出放大器，该读出放大器用来放大与2个电容装置上分别存储的互补数据相对应的位线对的电位差。根据这样的构造，就能容易地进行数据的读出。

在上述这种存储装置中，最好，在数据写入时和读出时在选择的存储单元上施加规定电压、而在非选择的存储单元上施加实际上为规定电压的1/3的电压。根据这样的构造，就能有效地减轻非选择的存储单元的干扰现象。

在此场合，也可以在数据写入时在位线对一侧的所选择的存储单元上施加规定电压，同时，在非选择的存储单元及位线对另一侧的所选择的存储单元上施加实际上为规定电压的1/3的电压，在位线对另一侧的所选择的存储单元中写入了规定的数据后，在位线对另一侧的所选择的存储单元上施加规定电压的同时、在非选择的存储单元和位线对另一侧的所选择的存储单元上施加实际上为规定电压的1/3的电压，由此，将与规定数据相反的数据写入到位线对另一侧的所选择的存储单元中。根据这样的构造，不仅能够使得施加到非选择单元上的电压为规定电压的实际上的1/3，而且能够同时进行数据的写入。

同时，在此场合读出数据时，在使选择的存储单元的位线对预置为规定的第1电压的后、在选择的存储单元的字线上施加规定的第2电压，由此，检测出与2个电容装置上分别存储的互补数据相对应的位线对的电位差。根据这样的构造，就能一边将非选择单元上施加的电压取成实际上为规定电压的1/3、一边进行数据的读出。

在上述这样的存储装置中，最好能够将具有在向电容装置施加高电压时产生分极反转而的向电容装置施加低压时实际上不产生分极反转的规定脉冲宽度的脉冲施加到存储单元上，在数据写入时和读出时的至少一种情况下，在选择的存储单元上在施加具有规定脉冲宽度的高电压脉冲，同时，在非选择的存储单元上施加具有规定脉冲宽度的低电压脉冲。根据这样的构造，在数据写入时和读出时的至少一种情况下，能够在选择的存储单元上施加具有上述规定的脉冲宽度的高电压脉冲的同时、在非选择的存储单元上施加具有上述规定的脉冲宽度的低电压脉冲，由此，对于选择的存储单元，能够进行写入和读出，同时对于非选择的存储单元，几乎不产生分极反转。结果，就能避免非选择存储单元的干扰。在此场合下，规定的脉冲宽度最好在70ns以下。

在上述这样的存储装置中，最好，在构成位线对的位线与字线的中，至少有一个具有多层结构，并且电容装置具有多层结构。这样，由于在位线与字线之间形成的电容装置为多层结构，故与将电容装置做成1层结构的情况相比，可提高集成度。

在含有上述多层结构电容装置的存储装置中，构成一个存储单元的2个电容装置分别含有存储互补数据的第1数据存储部分和第2数据存储部分，第1数据存储部分和第2数据存储部分也可沿横方向隔开以规定间隔配置。根据这样的构造，由于可以将含有第1数据存储部分和第2数据存储部分的存储单元沿纵向(上下方向)叠层，故能提高集成度。

在含有上述多层结构电容装置的存储装置中，构成一个存储单元的2个电容装置分别含有存储互补数据的第1数据存储部分和第2数据存储部分，第1数据存储部分和第2数据存储部分也可沿上下方向隔开规定间隔配置。根据这样的构造，由于可以将含有第1数据存储部分和第2数据存储部分的存储单元沿纵向(上下方向)叠层，故能提高集成度。

在含有上述多层结构电容装置的存储装置中，构成一个存储单元的2个电容装置分别含有存储互补数据的第1数据存储部分和第2数据存储部分，第1数据存储部分和第2数据存储部分也可沿倾斜方向隔开规定间隔配置。根据这样的构造，由于可以将含有第1数据存储部分和第2数据存储部分的存储单元沿做斜方向叠层，故成提高集成度。

此外，在含有上述多层结构电容装置的存储装置中，构成位线对的位线最好配置在字线的上方和下方，电容装置最好具有配置在字线上方的位线和字线间的第1数据存储层、以及配置在字线下方的位线与字线之间的第2存储层。根据这样的构造，由于电容装置(数据存储层)可做成双层结构，故与电容装置做成单层结构的情况相比，可提高集成度。

在含有上述多层结构电容装置的存储装置中，构成位线对的位线最好至少含有第1层和第2层的位线，位线最好至少含有第1层和第2层的字线，电容装置最好含有配置在第1层的位线与第1层的字线间的第1数据存储层、以及配置在第2层的位线与第2层的字线间的第2数据存储层，它最好还具有形成在由第1数据存储层、第1层的字线及第1层的位线所组成的第一区域以及由第2数据存储层、第2层的字线及第2层的位线所组成的第二区域之间的、用于将第一区域和第二区域分离的绝缘层。根据这样的构造，就能在上下方向上将邻接的强介质电容进行绝缘隔离。

此外，在含有上述多层结构电容装置的存储装置中，构成位线对的位线最好至少含有第1层、第2层和第3层的位线，字线最好含有第1层和第2层的字线，而电容装置最好含有配置在第1层的位线与第1层的字线字线间的第1数据存储层、配置在第1层的字线和第2层的位线间的第2数据存储层、配置在第2层的位线与第2的字线间的第3数据存储层以及配置在第2层的字线与第3层的位线间的第4数据存储层。根据这样的构造，由于在上下方向接的存储单元之间能共用第2层的位线，故能减少布线层(位线、字线)的数目。

附图说明

图1为表示本发明第1实施形态的强介质存储器的总体结构的框图。

图2是表示图1所示第1实施形态的强介质存储器的存储单元阵列周围结构的等价电路图。

图3是图1所示第1实施形态的强介质存储器中各部分的电压波形图。

图4是表示图1所示第1实施形态的强介质存储器各动作时各部分的电压的图。

图5是用于说明本发明第2实施形态的强介质存储器在写入“0”时施加到各字线WL和各位线BLT/BLB上的施加电压的概况图。

图6是用于说明本发明第2实施形态的强介质存储器在写入“0”时加到各字线WL和各位线BLT/BLB上的施加电压的概况图。

图7为用于说明本发明第2实施形态的强介质存储器的读出动作的概况图。

图8为用于说明本发明第2实施形态的强介质存储器的读出动作的概况图。

图9为表示本发明第3实施形态的强介质存储器的存储单元阵列结构的立体图。

图10为从A方向观察图9所示第3实施形态的强介质存储器的存储单元阵列的剖面图。

图11为从B方向观察图9所示第3实施形态的强介质存储器的存储单元阵列的剖面图。

图12为表示本发明第4实施形态的强介质存储器的存储单元阵列的结构的立体图。

图13是从A方向观察图12所示第4实施形态的强介质存储器的存储单元阵列的剖面图。

图14是表示本发明第4实施形态的第1变形例的强介质存储器的存储单元阵列的结构的立体图。

图15为从B方向观察图14所示第4实施形态第1变形例强介质存储器的存储单元阵列的剖面图。

图16为表示本发明第4实施形态的第2变形例的强介质存储器的存储单元阵列结构的立体图。

图17为从B方向观察图16所示第4实施形态第2变形例强介质存储器的存储单元阵列的剖面图。

图18为表示本发明第5实施形态的强介质存储器的存储单元阵列的结构的立体图。

图19为从A方向观察图18所示第5实施形态的强介质存储器的存储单元阵列的剖面图。

图20为从B方向观察图18所示第5实施形态的强介质存储器的存储单元阵列的剖面图。

图21为表示本发明第6实施形态的强介质存储器的存储单元阵列结构的立体图。

图22为从A方向观察图21所示第6实施形态的强介质存储器的存储单元阵列的剖面图。

图23为从B方向观察图21所示第6实施形态的强介质存储器的存储单元阵列的剖面图。

图24为表示第7实施形态的强介质存储器的存储单元阵列的立体图。

图25为从A方向观察图24所示第7实施形态的强介质存储器的存储单元阵列的剖面图。

图26为从B方向观察图24所示第7实施形态的强介质存储器的存储单元阵列的剖面图。

图27为表示本发明第8实施形态的强介质存储器的存储单元阵列结构的立体图。

图28为从A方向观察图27所示的第8实施形态的强介质存储器的存储单元阵列的剖面图。

图29为从B方向观察图27所示的第8实施形态的强介质存储器的存储单元阵列的剖面图。

图30为表示本发明第9实施形态的强介质存储器的存储单元阵列结构的立体图。

图31为从A方向观察图30所示第9实施形态的强介质存储器的存储单元阵列的剖面图。

图32为从B方向观察图30所示第9实施形态的强介质存储器的存储单元阵列的剖面图。

图33为表示本发明第10实施形态的强介质存储器的存储单元阵列结构的立体图。

图34为从A方向观察图33所示第9实施形态的强介质存储器存储单元阵列的剖面图。

图35为从B方向观察图33所示第9实施形态的强介质存储器存储单元阵列的剖面图。

图36为表示传统的单晶体管单电容型(1T1C型)强介质存储器的存储单元部分的电路图。

图37为用于说明图36所示的传统1T1C型强介质存储器的读出动作的电路图。

图38为表示传统的双晶体管双电容型(2T2C型)强介质存储器的存储单元的部分电路图。

图39为表示传统的矩阵方式的强介质存储器的电路图。

图40为用于说明图39所示的传统的矩阵方式的强介质存储器的动作原理的磁滞图。

图41为用于说明传统的矩阵方式的强介质存储器的干扰现象的磁滞图。

具体实施方式

以下参见附图来说明本发明的具体实施形态。

(第1实施形态)

首先，参见图1和图2来说明第1实施形态的强介质存储器的总体结构。该第1实施形态的强介质存储器含有存储单元阵列1、行译码器2、列译码器3、行地址缓冲器4、列地址缓冲器5、写入放大器6、输入缓冲器7、读出放大器8、输出缓冲器9、电压生成电路10以及时间信号生成部11。

存储器阵列1如图2所示，含有多个仅由强介质电容42a和强介质电容42b这样两个强介质电容所组成的存储单元41。强介质电容42a和42b为本发明的“电容装置”的一个例子。在字线WL上连接着行译码器2，在位线BL上连接着列译码器3。读出放大器8通过列译码器3与写入放大器6相连接。此外，在写入放大器6上连接着输入缓冲器7，在读入放大器8上连接着输出缓冲器9。

行译码器含有NAND电路21、反相电路22、传输门23和传输门24。在传输门24上连接着WLPULSE(字线脉冲)线。由传输门24和WLPULSE线来构成“脉冲施加电路”。此外，列译码器3含有NAND电路31、反相电路32、传输门33、传输门34、传输门35和传输门36。

接着，参照图1～4来说明上述第1实施形态的强介质存储器的动作。将选择的存储单元设定为字线WL2、与位线BL2T以及位线BL2B的交点。首先，待机时，在所有的字线WL1～WL4及所有的位线BL1T/BL1B～BL4T/BL4B上，利用行译码器2和列译码器3来施加1/2Vcc。也就是说，行地址线(RowAdd.)和列地址线(Col.Add.)都成为低电位(0V)，而同时NAND电路21和31的输出为高电位(Vcc)。因此，传输门23、33和35成为接通状态，给WL2和BL2T以及BL2B加上1/2Vcc。

写入数据“0”时，将WL PULSE(字线脉冲)通过传输门24施加到由行译码器2选择的字线WL2上，同时将Vcc和0V从写入放大器6分别通过传输门34和36施加到由列译码器3选择的位线对BL2T和BL2B上。该写入放大器6为本发明的“写入电压施加电路”的一个例子。由此，在字线WL2为Vcc的期间，在位线BL2B例的强介质电容42b中写入数据“1”，同时，在字线WL2为0V期间，在位线BL2T侧的强介质电容42a中写入数据“0”。因此，在2个强介质电容42a和42b中写入互补的数据。此时，作为存储单元41的数据，就为写入数据“0”。此后，通过将行地址线和列地址线复位为0V而使字线WL2、位线BL2T和位线BL2B回复到待机状态的1/2Vcc，从而写入动作结束。

在写入数据“1”时，将从输入缓冲器7输向写入放大器6的输入数据反相成与上述写入数据“0”时相反。具体地说，在位线BL2T上施加0V的同时、在位线BL2B上施加Vcc。因此，作为单元数据写入数据“1”。

作为读出动作，首先，将由列译码器3选择的存储器单元的位线对BL2T和BL2B利用读出放大器8预置为0V。然后，与写入动作时相同地，将WLPULSE通过传输门24施加到由行译码器2选择的位线WL2上。但是，由于在将位线对BL2T和BL2B预置为0V后位线WL2电压会上升，因此，由于延迟了行地址的确定等原因，会使得利用行译码器2对字线WL2进行的选择延迟。由于WLPULSE最初为电压Vcc，故在选择单元的2个强介质电容42a和42b两极上具有几乎为Vcc的电位差。由于对这二个强介质电容42a和42b写入了互补的数据，故在位线对BL2T和BL2B上呈现的电压是不同的。利用读出放大器8放大该电压差，同时通过输出缓冲器9而输出。另外，给位线对BL2T和BL2B预置的电压也可以是非0V的电压。

此外，由于上述的读出动作是破坏性的读出，故有必要将读出放大器8所确定的数据再写入(再存储)到选择单元中。该“再写入”与上述的数据写入动作相同。也就是说，在字线WL2为Vcc的前半个周期中，BL2T或BL2B把数据“1”再写入到0V侧的强介质电容中，同时，在字线WL2为0V的后半个周期里，位线BL2T和BL2B把数据“0”再写入到Vcc侧的强介质电容中。

此后，由于将行地址线(RowAdd.)和列地址线(Col.Add.)复位为0V，就使字线WL2、位线BL2T和位线BL2B恢复到待机状态的1/2Vcc。这样，读出动作结束。

此外，在进行写入动作时和读出动作时，由于在非选择的位线BLT、BLB和位线WL上，通常施加1/2Vcc的电压，故在非选择的强介质电容上最大可施加1/2Vcc的电压。因而，与图16所示的传统的矩阵型强介质存储器相同，由于强介质具有的磁滞特性而反复受到干扰，故分极电荷量一直向下减少。但是，由于基本上在此电位差下不会引起分极反转，即使分极电荷量减少，也不会产生问题。也就是说，在第1形态中可不采用基准电压而检测出互补数据的由位差，因此，与采用基准电压的情况相比，不易受到分极电荷量减少的影响。

在第1实施形态中，如上所述，由于仅由2个强介质电容42a和42b来构成存储单元41，比以往由2个选择的晶体管与2个强介质电容所构成存储单元的2T2C型强介质存储器，能够更进一步减少存储单元的面积，故能够提高集成度。同时，由于在构成存储单元41的2个强介质电容42a和42b中分别存储了互补的数据，故无需基准电压、同时又能使读出时的初始电位差加大。因此，即使因制造误差和写入读出次数增加引起强介质电容的特性劣化，也仍能够有效防止数据的误读。

(第2实施形态)

参见图5～图8，在此第2实施形态中，与上述的第1实施形态不同，示出了使得对非选择单元的强介质电容所施加的最大电压为1/3Vcc的例子。也就是说，在施加1/2Vcc的电压会产生干扰的情况下，通过使用1/3Vcc和2/3Vcc的电压，就有可能使得对非选择单元的强介质电容所施加的最大电压为1/3Vcc。第2实施形态的其他结构与第1实施形态相同。

以下，对于第2实施形态的强介质存储器的动作进行说明。首先，在待机时，将所有的字线WL1～WL4和所有的位线BL1T/BL1B～BL4T/BL4B取为1/2Vcc。另外，使得选择的存储单元41为字线WL2与位线对BL2T/BL2B的交点。

写入数据“0”时施加到各字线WL以及各位线对BLT/BLB上的电压如图5所示。在该第2实施形态中，由于干扰电压最大为1/3Vcc，故不能对BL2侧的强介质电容42a与BL2B侧的强介质电容42b同时进行写入动作。因此，如图5所示，就必需要分二次来改变各部分的施加电压。

另外，对于BL2T侧的强介质电容42a和BL2B侧的强介质电容42b作数据写入动作时，无论哪一个在先进行都可以。

在写入数据“0”的场合下，如图5所示，在使字线WL2为0V、同时使BL2T为Vcc的状态下，将数据“0”写入BL2T侧的强介质电容42a。此外，又在使字线WL2为Vcc、同时使位线BL2B为0V的状态下，将相反的数据“1”写入BL2B侧的强介质电容42b。此时，如图5所示那样设定各部分的施加电压，就能使得对选择单元的非写入的强介质电容、以及非选择单元的所有的强介质电容的施加电压为1/3Vcc。然后，使所有的字线WL和所有的位线对BLT/BLB都恢复到1/2Vcc的待机状态，由此结束写入。

写入数据“1”时对各字线WL和各位线对BLT/BLB所施加的电压如图6所示。在此场合下，对BL2T侧的强介质电容42a和BL2B侧的强介质电容42b写入的数据，与上述写入数据“0”时的相反。与此相应，通过如图6所示那样设定各部分的施加电压，就能使对选择单元的非写入的强介质电容、以及非选择单元的所有的强介质电容所施加的电压成为1/3Vcc。

读出时，首先，通过如图7所示那样设定各部分的施加电压，将选择位线对BL2T/BL2B预置为0V。预置后在0V、Hi-Z(高阻抗)的状态下，如图8所示，通过使选择位线WL2为Vcc，而在选择位线对BL2T/BL2B上得到与选择单元的数据相应的互补信号电压。用读出放大器将此互补信号电压放大并从输出缓冲器输出。此外，对位线对BL2T/BL2B预置的电压也可以为非0V的电压。

此外，由于在此第2实施形态中也和第1实施形态同样地为破坏性的读出，故必需要将由读出放大器确定的数据再写入(再存储)到选择单元。此“再写入”与上述的数据写入动作相同。也就是说，对于BL2T侧的强介质电容42a和BL2B侧的强介质电容42b，在数据“0”的场合下利用图5所示的电压设定来进行再写入，而在数据“1”的场合下利用图6所示的电压设定来进行再写入。然后，使所有的字线WL和所有的位线BL恢复到1/2Vcc的待机状态，而结束读出动作。

在第2实施形态中，如上所述，通过设定对各字线WL和各位线对BLT/BLB所施加的电压，使得对非选择单元的强介质电容的最大施加电压为1/3Vcc，如此，能有效地减轻非选择的存储单元的干扰现象。

此外，在此第2实施形态中，与上述第1实施形态相同，由于是仅由2个强介质电容42a和42b来构成存储单元41，故与传统的由双晶体管和双强介质电容组成的2T2C型存储单元相比，能减小存储单元的面积，故能提高集成度。此外，由于是在2个强介质电容42a和42b中写入互补的数据，故无需基准电压，同时，与采用基准电压情况相比，还能使读出时的初始电位差加大。因此，即使因制造误差或写入读出次数增多而引起强介质电容特性劣化的情况下，也仍能有效地防止数据的误读。

(第3实施形态)

参照图9～图11说明该第3实施形态中用来实现上述第1和第2实施形态的强介质存储器的存储单元阵列的结构。在第3实施形态中，对于构成强介质电容的强介质层为单层结构的强介质存储器进行说明。在图9中，为了易于理解位线BL和字线WL的布线结构，省略了强介质层。

在该第3实施形态中，如图9～图11所示，位线BL(BL1T、BL1B、BL2T、BL2B)与字线WL(WL1、WL2、WL3、WL4)相互交叉配置成矩阵状。另外，在字线WL和位线BL间配置有1层强介质层52。强介质层52为本发明的“电容装置”和“数据存储层”的一个例子。

如图11所示，一强介质电容42a是由强介质层52的数据存储部分52a、位于该数据存储部分52a之上的字线WL4以及位于数据存储部分52a之下的位线BL1所构成。而另一强介质电容42b则是由强电介质层52的数据存储部分52b、位于该数据存储部分52b之上的字线WL4以及位于数据存储部分52b之下的位线BL1B所构成。由此，由一强介质电容42a和另一强介质电容42b构成了一个存储单元41。

在强介质电容42a的数据存储部分52a和强电介质电容42b的数据存储部分52b中存储了互补的数据。

在第3实施形态中，由于做成上述那样的结构，就能容易地形成仅由强介质电容42a、42b这两个强介质电容构成的存储单元41。因此，与传统的由双晶体管和双强介质电容组成的2T2C型的存储单元相比，可以减小存储单元的面积，故能够提高集成度。

另外，在第3实施形态中，将存储互补数据的数据存储部分52a和52b配置成横向邻接，但也可将数据存储部分52a和52b配置成横向不邻接。此外，在上述第3实施形态的结构中，也可将字线WL和位线BL上下相反地配置。

(第4实施形态)

参照图12和图13来说明该第4实施形态中形成与上述第3实施形态不同之处即将构成强介质电容的强介质层52做成双层结构的例子。在图12中，为了易于理解位线BL和字线WL的布线结构，省略了强介质层。

在该第4实施形态的强介质存储器中，如图12和图13所示，在字线WL(WL1、WL2、WL3、WL4)之上方和下方分别形成有位线BL(BL1T、BL2T)和位线BL(BL1B、BL2B)。由此，在上方的位线BL与字线WL间、以及在下方的位线BL与字线WL间分别形成强介质52。也就是说，强介质层52形成为双层。

上方的强介质电容42a是由上层的强介质层52的数据存储部分52a、字线WL1和上层的位线BL1T所构成。而下方的强介质电容42b则是由下层的强介质层52的数据存储部分52b、字线WL1和下层位线BL1B所构成。由上方的强介质电容42a和下方的强介质电容42b来构成了一个存储单元41。在此结构中，字线WL作为上方的强介质电容42a之下部电板发挥作用的同时，还作为下方强介质电容42b之上部电极的发挥作用。此外，在上方强介质电容42a的数据存储部分52a和下方强介质电容42b的数据存储部分52b中存储着互补的数据。

在第4实施形态中，如上所述，通过将由强介质电容42a和42b所构成的强介质层52做成双层结构，与上述第3实施形态的单层结构相比，可进一步提高集成度。

参见图14和图15，在该第4实施形态的第1变形例中，与图12和图13所示的第4实施形态4不同，构成存储单元41的强介质电容42a和42b形成为横向邻接。即使做成这样的结构，由于强介质层52为双层结构，故也与第4实施形态相同地可提高集成度。

参照图16和图17，在该第4实施形态的第2变形例中，是将构成一个存储单元41的强介质电容42a和42b配置成斜方向邻接。即使做成这样的结构，也与第4实施形态相同，由于将构成强介质电容42a和42b的强介质层52做成双层结构，故与强介质层52为单层结构的情况(第3实施形态)相比，能够可提高集成度。另外，在第4实施形态的第2变形例中，强介质电容42a和42b也并不一定形成为斜邻接，也可形成在斜向分离的位置上。

(第5实施形态)

参见图18～图20，在该第5实施形态的强介质存储器中，是将字线WL和位线BL分别各做成为二层。在图18中，为了便于理解位线BL和字线WL的布线结构，省略了强介质层和绝缘层。

在该第5实施形态的强介质存储器中，如图18～图20所示，第1层的字线WL(WL11、WL12、WL13、WL14)通过第1层的强介质层52而形成在第1层的位线BL(BL11T、BL11B、BL12T、BL12B)上。又，为了覆盖第1层的字线WL而形成绝缘层53。在绝缘层53上形成第2层的位线BL(BL21T、BL21B、BL22T、BL22B)。此外，第2层的字线WL(WL21、WL22、WL23、WL24)通过第2层的强介质52形成在第2层的位线BL上。

在该第5实施形态中，如图20所示，一强介质电容42a是由第1层的强介质层52的数据存储部分52a、配置在数据存储部分52a之下的位线BL11T以及配置在数据存储部分52a之上的字线WL14所构成。而另一强介质电容42b则由第1层的强介质层52的数据存储部分52b、位于数据存储部分52b之下的第1层的位线BL11B以及位于数据存储部分52b之上的字线WL14所构成。由此，由一强介质电容42a与另一强介质电容42b构成了一个存储单元。此外，在一强介质电容42a的数据存储部分52b和另一强介质电容42b的数据存储部分52b中存储着互补的数据。

在该第5实施形态中，构成一个存储单元41的强介质电容42a和42b配置成在横方向上邻接。又，强介质电容42a和42b也并不一定要邻接，只要配置在横方向上即可。

在第5实施形态中，如上所述，由于是将强介质层52做成双层结构，故与将强介质层52做成单层结构的情况(第3实施形态)相比，可提高集成度。

(第6实施形态)

参照图21～图23来说明该第6实施形态中将构成强介质电容的强介质层52做成三层结构的例子。在图21中，为了易于理解位线BL与字线WL的布线结构，而省略了强介质层和绝缘层。

在该第6实施形态的强介质存储器中，如图21～图23所示，第1层的字线WL(WL11、WL12、WL13、WL14)通过第1层的强介质层52而形成在第1层的位线BL(BL11T、BL11B、BL12T、BL12B)上。又，第2层的位线BL(BL21T、BL21B、BL22T、BL22B)形成在第1层的绝缘层53上。第2层的字线WL(WL21、WL22、WL23、WL24)通过第2层的强介质层52而形成在第2层的位线BL上。第2层的绝缘层53做成覆盖第2层的字线WL。在第2层的绝缘层53上形成第3层的位线BL(BL31T、BL31B、BL32T、BL32B)。第3层的字线WL(WL31、WL32、WL33、WL34)则通过第3层的强介质层52而形成在第3层的位线BL上。

此外，一强介质电容42a是由第1层的强介质层52的数据存储部分52a、位于数据存储部分52a之下的第1层的位线BL11T以及位于数据存储部分52a之上的字线WL14所构成。而另一侧的强介质电容42b则由第1层的强介质层52的数据存储部分52b、位于数据存储部分52b之下的第1层的位线BL11B以及位于数据存储部分52b之上的第1层的字线WL14所构成。由强介质电容42a和42b来构成一个存储单元42b。此外，在数据存储部分52b和52b中存储着互补的数据。

构成一个存储单元41的强介质电容42a和42b是配置成为横向邻接。又，强介质电容42a和42b并不一定要邻接，也可配置成横向不邻接。

在第6实施形态中，如上所述，由于是将构成强介质电容的强介质层53做成三层结构，故与将强介质层52做成双层结构的情况相比，能够进一步提高集成度。

(第7实施形态)

参照图24～图26，对于第7实施形态中将构成强介质电容的强介质层52做成四层结构的例子进行说明。在图24中，为了易于理解位线BL和字线WL的布线结构，而省略了强介质层和绝缘层。

在该第7实施形态的强介质存储器中，如图24～图26所示，字线WL(WL11、WL12、WL13、WL14)通过第1层强介质52而形成在第1层的位线BL(BL11T、BL11B、BL12T、BL12B)上。又，第1层的绝缘层53做成覆盖第1层的字线WL。在第1层的绝缘层53上形成第2层的位线BL(BL21T、BL21B、BL22T、BL22B)。第2层的字线WL(WL21、WL22、WL23、WL24)则通过第2层的强介质层52而形成在第2层的位线BL上。第2层的绝缘层53做成复盖第2层的字线WL。在第2层的绝缘层53上形成第3层的位线BL(BL31T、BL31B、BL32T、BL32B)。

另外，第3层的字线WL(WL31、WL32、WL33、WL34)通过第3层的强介质层52而形成在第3层的位线BL上。第3层的绝缘层做成覆盖第3层的字线。在第3层的绝缘层53上形成第4层的位线BL(BL41T、BL41B、BL42T、BL42B)。第4层的字线WL(WL41、WL42、WL43、WL44)则通过第4层的强介质层52而形成在第4层的位线BL上。

在该第7实施形态中，如图26所示，一强介质电容42a是由第1层的强介质层52的数据存储部分52a、位于数据存储部分52a之下的第1层的位线BL11T以及位于数据存储部分52a之上的字线WL14所构成。而另一强介质电容42b是由第1层的强介质电容52的数据存储部分52b、位于数据存储部分52b之下的第1层的位线BL11B以及位于数据存储部分52b之上的第1层的字线WL14所构成。由一强介质电容42a和另一强介质电容42b来构成一个存储单元41。另外，一强介质电容42a的数据存储部分和另一强介质电容42b中存储互补的数据。

在该第7实施形态中，是将构成一个存储单元41的强介质电容42a和42b配置成横向邻接的而强介质电容42a和42b并不一定要邻近，也可配置成横向不邻接。

在第7实施形态中，如上所述，由于是将构成强介质电容的强介质层52做成四层结构，故与上述第3～第6实施形态相比，可进一步提高集成度。

(第8实施形态)

参照图27～图29来说明该第8实施形态中将构成强介质电容的强介质层52做成四层结构、同时将构成一个存储单元的强介质电容沿上下方向配置时的例子。在图27中，为了易于理解位线BL和字线WL的布线结构，而省略了强介质层和绝缘层。

在该第8实施形态的强介质存储器中，如图27～图29所示，第1层的字线WL(WL11、WL12、WL13、WL14)通过第1层的强介质52而形成在第1层的位线BL(BL11B、BL12B、BL13B、BL14B)上。第2层的位线BL(BL11T、BL12T、BL13T、BL14T)则通过第2层的强介质52而形成在第1层的字线WL上。在第2层位线BL上形成绝缘层53。在绝缘层53上形成第3层的位线BL(BL21B、BL22B、BL23B、BL24B)。又，第2层的字线WL(WL21、WL22、WL23、WL24)则通过第3层的强介质层52而形成在第3层的位线BL上。第4层的位线BL(BL21T、BL22T、BL23T、TL24T)通过第4层的强介质层52而形成在第2层的字线WL上。

如图29所示，一强介质电容42a是由第2层的强介质层52的数据存储部分52a、位于数据存储部分52a之下的第1层的字线WL14以及位于数据存储部分52a之上的第2层的位线BL11T所构成。又，另一强介质电容42b则是由第1层的强介质层52的数据存储部分52b、位于数据存储部分52b之下的第1层的位线BL11B以及位于数据存储部分52b以上的第1层的字线WL14所构成。由一强介质电容42a和另一强介质电容42b来构成一个存储单元41。另外，在一强介质电容42a的数据存储部分52a和另一强介质电容42b的数据存储部分52b中存储互补的数据。

在该第8实施形态中，强介质电容42a和强介质电容42b配置成上下方向邻接。又，强介质电容42a和强介质电容42b并不一定要沿上下方向邻接，也可以沿横方向或倾斜方向配置。

在该第8实施形态中，也和第7实施形态相同，由于是将构成强介质电容的强介质层52做成四层结构，故与第3～第6实施形态相比，可进一步提高集成度。

第9实施形态)

参照图30～图32来说明该第9实施形态中将构成强介质电容的强介质层做成六层结构的例子。在图30中，为了易于理解位线BL和字线WL的布线结构，而省略了强介质层。

在该第9实施形态的强介质存储器中，如图30～图32所示，第1层的字线WL(WL11、WL12、WL13、WL14)通过第1层的强介质层52而形成在第1层的位线BL(BL11、BL12、BL13、BL14)上。第2层的位线BL(BL21、BL22、BL23、BL24)通过第2层的强介质层52而形成在第1层的字线WL上。第2层的字线WL(WL21、WL22、WL23、WL24)通过第3层的强介质层52而形成在第2层的位线BL上。第3层的位线BL(BL31、BL32、BL33、BL34)通过第4层的强介质层52而形成在第2层的字线WL上。第3层的字线WL(WL31、WL32、WL33、WL34)通过第5层的强介质层52而形成在第3层的位线BL上。第4层的位线BL(BL41、BL42、BL43、BL44)通过第6层的强介质52而形成在第3层的字线WL上。

如图32所示，对于字线WL14，一强介质电容42a是由第1层的强介质层52的数据存储部分52a、位于数据存储部分52a之下的位线BL11以及位于数据存储部分52a之上的字线WL14所构成。而另一强介质电容42b则由第2层的强介质52的数据存储部分52b、位于数据存储部分52b之下的第1层的字线WL14以及位于数据存储部分52b之上的第2层的位线BL21所构成。由此，由该一强介质电容42a和另一强介质电容42b来构成一个存储单元41。在一强介质电容42a的数据存储部分52a和另一强介质电容42b的数据存储部分52b中存储互补的数据(数据1、数据0)。

另外，同样，对于字线WL11，如图31所示，一强介质电容42a是由第1层的强介质层52的数据存储部分52c、位于数据存储部分52c之下的第1层的位线BL11以及位于数据存储部分52c之上的字线WL11所构成。又，另一强介质电容42b则由第2层的强介质层52的数据存储部分52d、位于数据存储部分52b之下的第1层的字线WL11以及位于数据存储部分52b之上的第2层的位线BL21所构成。由此，由该一强介质电容42a和另一强介质电容42b来构成一个存储单元。此外，在一强介质电容42a的数据存储部分52C和另一强介质电容42b的数据存储部分52d中存储互补的数据(数据1、数据0)。

还有，对于字线WL，如图31所示，一强介质电容42a是由第3层的强介质层52的数据存储部分52e、位于数据存储部分52e之下的第2层的位线BL21以及位于数据存储部分52e之上的第2层的字线WL21所构成。而另一强介质电容42b则由第4层的强介质层52的数据存储部分52f、位于数据存储部分52f之下的第2层的字线WL21以及位于数据存储部分52f之上的第3层的位线BL31所构成。由此，由该一强介质电容42a和另一强介质电容42b来构成一个存储单元41。在一强介质电容42a的数据存储部分52e和另一强介质电容42b的数据存储部分52f中存储互补的数据(数据1、数据0)。

具体地说，对于字线WL11，如图31所示，位线BL11和位线BL21成为读写互补数据的位线。对于字线WL21，位线BL21和BL31成为读写互补数据的位线。此时，在上下方向上邻接的存储单元41之间，由于能共用位线BL21，故就能减少布线层数。也就是说，在该第9实施形态中，与强介质层52为六层的结构无关地，可将位线BL做成四层的结构而同时将字线WL做成三层的结构。

在第9实施形态中，由于是如上述那样将构成强介质电容的强介质层52做成六层的结构，故与上述第3～第8实施形态相比，可更进一步提高集成度。

在第9实施形态中给出了将构成一个存储单元41的强介质电容42a和42b沿上下方向配置的例子，但也可以沿倾斜方向配置。

(第10实施形态)

参照图33和图34来说明该第10实施形态中将字线WL配置在位线BL之上下的例子。在图33中，为了易于理解位线BL和字线WL的布线结构，而省略了强电介层。

在该第10实施形态的强介质存储器中，如图33和图34所示，位线BL(BL1T、BL1B、BL2T、BL2B)通过第1层的强介质层52形成在第1层的字线WL(WL11、WL12)上。第2层的字线WL(WL21、WL22)通过第2层的强介质层52形成在位线BL上。由此，一强介质电容42a是由第1层的强介质层52的数据存储部分52a、位于数据存储部分52a之下的第1层的字线WL11以及位于数据存储部分52a之上的位线BL1T所构成。而另一强介质电容42b则由第2层的强介质层52的数据存储部分52b、位于数据存储部分52b之下的位线BL1B以及位于数据存储部分52b之上的第2层的字线WL21所构成。由一强介质电容42a和另一强介质电容42b构成一个存储单元41。

在该第10实施形态中构成一个存储单元41的强介质电容42a和42b是配置成沿倾斜方向邻接。这样，在数据存储部分52a和52b中存储着互补的数据。强介质电容42a和强介质电容42b并不一定要配置成沿倾斜方向邻接，也可以配置在倾斜方向上的分离位置上。

在该第10实施形态中，在读出和写入动作时是使字线WL11和字线WL21错开时间而动作。由此，能够读写数据。

在该第10实施形态中，由于将强介质层52做成为双层结构，故与将强介质层52做成单层结构的情况相比，可提高集成度。

此外，在此揭示的实施形态的所有内容仅仅是示例而不是用来进行限制。本发明的范围并不是由上述实施形态来表示而是由权利要求书来规定，并且，在与权利要求范围相等的范围内所进行的一切变更也包括在内。

例如，在上述实施形态中，是以具有强介质电容的强介质存储器为例来说明，但本发明并不仅限于此，它也适用于含有除了强介质电容以外的电容装置的存储器。

另外，在上述第2实施形态中是通过将加到各字线WL和各位线对BLT/BLB的施加电压设定为使得加到非选择单元的强电介电容上的最大施加电位为1/3Vcc而由此来减轻非选择存储单元的干扰现象，但本发明并不仅限于此，除了加1/3Vcc所方法以外，也可以用其他方法来减轻非选择存储单元的干扰现象。例如，也可以采用这样的方法，即在动作时对选择单元和非选择单元的施加脉冲电压并同时控制该脉冲施加时间，由此减轻干扰现象。

图35为用于说明上述方法的动作原理的相关图。在该图35上，示出了在向使用SBT膜来作为强介质层的强介质电容施加脉冲的情况下，将施加电压作为参数时脉冲宽度与分极反转电荷量之间的关系。如从图35可见，脉冲宽度在70ns以下高电压的情况(例如3V的情况)下，分极反转量几乎饱和，为大约13μC/cm²的电荷量。与此相反，可见在低电压的情况(例如1.0V的情况)下，几乎不会发生分极反转。

这样，在脉冲宽度较窄的情况下，高电压时强介质的双极子会发生反转，与此相反，低电压时双极子几乎不动。由此，据此，通过对选择单元以窄脉冲宽度施加高电压脉冲并同时对非选择单元以窄脉冲宽度施加低电压脉冲，可在选择单元的强介质层上施加上写入和读出必要的电压，与此相对，在非选择单元的强介质层上就可使得在分子结构方面不发生任何变化。应用这样的动作原理，在单纯的矩阵型强介质存储器中就可实现不产生干扰的存储动作。另外，在施加上述脉冲时，例如，在图3所示的时序图中，最好使得写入和读出时的字线WL2的脉冲宽度为70ns以下。

在上述第3～第10实施形态中，在字线WL和位线BL之间的整个面上形成强介质层52，但本发明并不仅限于此，只要至少在字线WL和位线BL的交叉部分上形成存储动作所必需的强介质层(数据存储部分)即可。

此外，在上述第3～第10实施形态中，也可以在邻接字线WL之间的区域以及邻接位线之间的区域上配置强介质层和绝缘层。

Claims

1、一种存储装置，其特征在于，具有：

沿规定方向延伸的位线对；

配置成与位线对交叉的字线；

配置在位线对和字线之间且由两个电容装置所构成的存储单元，以及

脉冲施加装置，用于施加具有规定脉冲宽度的脉冲，使得当将高电压施加到上述电容装置时产生分极反转，而当将低电压施加到上述电容装置上时不产生分极反转，

其中，所述脉冲施加装置在写入和读出数据的至少一种情况下，在选择的所述存储单元上施加具有上述规定脉冲宽度的高电压脉冲，同时，在非选择的所述存储单元上施加具有上述规定脉冲宽度的低电压脉冲，

通过在施加到所述选择的存储单元上的高电压和施加到所述非选择的存储单元上的低电压分别被设定为规定值的情况下选择脉冲宽度使得所述选择的存储单元产生分极反转而所述非选择的存储单元不产生分极反转，来设定所述脉冲施加装置施加的脉冲的所述规定脉冲宽度。

2、权利要求1所述的存储装置，其特征在于，

所述两个电容装置含有强介质层。

3、权利要求1所述的存储装置，其特征在于，

所述两个电容装置分别存储互补的数据，由此在所述存储单元中存储1位的数据。

4、权利要求3所述的存储装置，其特征在于，

在写入上述1位的数据时，将脉冲状的电压施加到上述字线上，与此同时，还将互补的电压施加到上述位线对上。

5、权利要求4所述的存储装置，其特征在于，

还具备至少在写入上述1位的数据时用于将所述脉冲状的电压施加到上述字线上的脉冲电压施加电路。

6、权利要求4所述的存储装置，其特征在于，

还具备在写入上述1位的数据时用于将互补电压施加到上述位线对上的写入电压施加电路。

7、权利要求4所述的存储装置，其特征在于，

还包括多个存储单元，

在写入和读出上述1位的数据时，在所述存储单元中的选择出的一个存储单元上施加规定电压、在所述存储单元中非选择的一个存储单元上施加为规定电压的1/2的电压。

8、权利要求4所述的存储装置，其特征在于，

通过检测出与上述两个电容装置中分别存储的互补数据相对应的所述位线对的一电位差而读出1位的数据。

9、权利要求8所述的存储装置，其特征在于，

在读出上述1位的数据时，在使所述存储单元中上述选择的一个存储单元的位线对预置为规定电压后，通过在所述存储单元中上述所选择的一个存储单元的字线上施加上述脉冲状电压而来检测出与上述两个电容装置中分别存储的互补电压相对应的上述位线对的电位差。

10、权利要求8所述的存储装置，其特征在于，

还具备读出放大器，该读出放大器用来放大与上述两个电容装置中分别存储的互补数据相对应的上述位线对的电位差。

11、权利要求1所述的存储装置，其特征在于，

还包括多个存储单元，

在写入和读出1位的数据时，在所述存储单元中的选择出的一个存储单元上施加规定电压，而在所述存储单元中非选择的一个存储单元上施加为规定电压的1/3的电压。

12、权利要求11所述的存储装置，其特征在于，

在写入1位数据时，在上述位线对的第1位线的所述存储单元中所选择的一个存储单元上施加规定电压的同时，在所述存储单元中非选择的一个存储单元以及上述位线对的第2位线的所述存储单元中所选择的一个存储单元上施加为规定电压的1/3的电压，由此，在上述位线对的第1位线的所述存储单元中所选择的一个存储单元上写入了规定数据后，在上述位线对的第2位线的所述存储单元中所选择的一个存储单元上施加规定电压，同时又在上述存储单元中非选择的一个存储单元以及上述位线对的第1位线的所述存储单元中所选择的一个存储单元上施加为规定电压的1/3的电压，由此，在上述位线对的第2位线的所述存储单元中所选择的一个存储单元上写入与上述规定的数据相反的数据。

13、权利要求11所述的存储装置，其特征在于，

在读出上述1位数据时，在使上述选择的所述存储单元中的一个存储单元的位线对预置为第1规定电压后，通过在上述选择的所述存储单元中的一个存储单元的字线上施加第2规定电压，检测出与上述两个容量装置中分别存储的互补数据相对应的上述位线对的电位差。

14、权利要求1所述的存储装置，其特征在于，

上述规定的脉冲宽度为70ns以下。

15、权利要求1所述的存储装置，其特征在于，

还包括多条位线和多条字线，

在上述多条位线与上述多条字线中，有一方为多层结构，

上述两个电容装置具有多层结构。

16、权利要求15所述的存储装置，其特征在于，

构成上述存储单元的两个电容装置分别含有存储互补数据的第1数据存储部分、以及第2数据存储部分，

上述第1数据存储部分以及上述第2数据存储部分在横方向上隔开规定间隔配置。

17、权利要求15所述的存储装置，其特征在于，

构成上述存储单元的两个电容装置分别含有存储互补数据的第1数据存储部分以及第2数据存储部分，

上述第1数据存储部分和上述第2数据存储部分在上下方向上隔开规定间隔配置。

18、权利要求15所述的存储装置，其特征在于，

构成上述存储单元的两个电容装置，分别含有存储互补数据的第1数据存储部分以及第2数据存储部分，

上述第1数据存储部分和上述第2数据存储部分在倾斜方向上隔开规定间隔配置。

19、权利要求15所述的存储装置，其特征在于，

上述多条位线，配置在上述多条字线的上方和下方，

上述两个电容装置含有：配置在所述位线对的第1位线与上述字线之间的第1数据存储层，其中，所述第1位线配置在所述字线的上方；以及配置在所述位线对的第2位线与上述字线之间的第2数据存储层，其中，所述第2位线配置在所述字线的下方。

20、权利要求15所述的存储装置，其特征在于，

上述多条位线至少含有一条第1层的位线以及一条第2层的位线，

上述多条字线至少含有一条第1层的位线和一条第2层的字线，

上述两个电容装置含有：配置在上述第1层的位线与第1层的字线之间的第1数据存储层；以及配置在上述第2层位线与上述第2层的字线之间的第2数据存储层，

还具备用于将下述的第1、第2区域绝缘分离的绝缘体层，即形成上述第1数据存储层、上述第1层的字线及上述第1层的位线的第1区域以及形成上述第2数据存储层、上述第2层的字线及上述第2层的位线的第2区域。

21、权利要求15所述的存储装置，其特征在于，

上述多条位线至少含有一条第1层的位线、一条第2层的位线以及一条第3层的位线，

上述多条字线至少含有一条第1层的字线以及第2层的字线，

上述两个电容装置含有；配置在上述第1层的位线和第1层的字线之间的第1数据存储层；配置在上述第1层的字线和上述第2层的位线之间的第2数据存储层；配置在上述第2层的位线和上述第2层的字线之间的第3数据存储层；以及配置在上述第2层的字线和上述第3层的位线之间的第4数据存储层。