JPS6180852A - 不揮発性ダイナミツク・メモリ・セル - Google Patents

不揮発性ダイナミツク・メモリ・セル

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JPS6180852A
JPS6180852A JP60126408A JP12640885A JPS6180852A JP S6180852 A JPS6180852 A JP S6180852A JP 60126408 A JP60126408 A JP 60126408A JP 12640885 A JP12640885 A JP 12640885A JP S6180852 A JPS6180852 A JP S6180852A
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gate
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は不揮発性のダイナミック・ランダム・アクセス
・メモリ・セルに関する。
Ｂ、開示の概要 開示される不揮発性のダイナミック・メモリ・セルは電
子注入のための２つの別々の領域を有し、消去サイクル
を介在させることなく、前に記憶した不揮発性データに
対して直接重ね書きをすることができる。フローティン
グ・ゲート電極はその上に配置された２つの制御ゲート
を有する。各制御ゲートは２重電子注入構造（ＤＥＩＳ
）の層とポリシリコン・ゲートとを含む。揮発性の記憶
キヤパシタカラフローテイング・ゲートべ’ｏ”を書込
むときは、一方の制御ゲートがフローティング・ゲート
から電荷を除去する。ＩＩ　ＩＩ＋を書込むときは、他
方の制御ゲートがフローティング・ゲートへ電荷を注入
する。上記の電荷の転送は、前に記憶されていた論理状
態と書込まれるべき論理状態とが同じ場合は生じない。
Ｃ１従来の技術 不揮発性のフローティング・ゲートＭＯＳメモリは周知
である。このようなメモリにおいて、ＦＥＴの導電状態
はフローティング・ゲートの電圧によって決められる二 貴近は、フローティング・ゲート電圧の消去および再設
定を容易にするいくつかの設計が提案されている。例え
ば、米国特許第４１１９９９５号はフローティング・ゲ
ートの上に別々のプログラミング・ゲートと消去ゲート
を配置してフローティング・ゲートを制御するようにし
た構成を示している。フローティング・ゲートの電圧は
グログラミング・ゲートの制御によって設定され、フロ
ーティング・ゲートの電荷はフローティング・ゲートか
ら消去ゲートへ電子を流すことによって消去される。
フローティング・ゲートの消去およびプロゲラミンクの
両方を行なうのにフローティング・ゲートと１つ以上の
制御ゲートとの間の電荷転送を利用した他の設計も提案
されている。この方式は基板領域以外の構造体からの電
子注入によってフローティング・ゲートの電圧を設定す
るつ例えば、アプライド・フィツクス・レターズ（Ａｐ
ｐｌ　１ｅｓＰｈｙｓｉｃｓ　Ｌｅｔｔｅｒｓ　）　、
　Ｖｏｌ　、３１、Ｎ０１７．１９７７年１０号、第４
７５〜４７６頁、リ−（Ｌｅｅ）による゛フローティン
グ・ゲー）ＭＯ８不揮発性メモリへの新しい方策（Ａ　
Ｎｅｗ　Ａｐｐｒｏａｃｈｆｏｒ　　ｔｈｅ　Ｆｌｏａ
ｔｉｎｇ−Ｇａｔｅ　ＭＯ８ゝ°“°″°““°８°”
ｏｒｙ）”Ｍ″”ＩＪＡ’ｔ　４　％ｉｉ　２Ｕ・　　
　　１酸化物層によってフローティング・ゲートから分
離した１つの制御ゲートを用いる構造を示している。書
込み時に制御ゲートを正にバイアスすると、フローティ
ング・ゲートから制御ゲートへ電子が流れる。この電子
の流れは基板からフローティング・ゲートへの電子の流
れよりも大きいから、フローティング・ゲートは正電荷
を蓄積する。消去時に制御ゲートを負にバイアスすると
、フローティング・ゲートは負電荷を蓄積する。また、
米国特許第４０９９１９６号、同第４２７４０１２号、
同第４３００２１２号、および同第４３１４２６５号は
、フローティング櫓ゲートの下にプログラミング・ゲー
トを配置しフローティング・ゲートの上に消去ゲートを
配置した消去可能なＰＰ０Ｍを開示している。
電荷の注入を高めるのに用いられている１つの方法は、
いわゆる２重電子注入構造（ＤＥＩＳ）であり、これは
上下表面に過剰のシリコン結晶を有する５ｉ０２層を用
いるものであり、この構造は特公昭５５−４４４６８号
公報に示されている。
ＤＥＩＳ層は一般に、通常の５Ｉ０２層の形成の前後に
過剰のシリコン結晶の成長を誘起するように化学気相付
着プロセスを行なうことによって形成される。特開昭５
７−１２４８８号公報は１つの制御ゲートを用いてＤＥ
　Ｉ　８９を介してフローティング・ゲートへ電子を注
入する構造を示している。
このＤＥＩＳ層はまた、不揮発性ダイナミックＲ，ＡＭ
の不揮発性素子のだめの電子注入構造を与えるのにも用
いられている。例えば、特開昭５８−１１８０９２号公
報はＤＥＩ　Ｓｌｉ！を、ダイナミックＩ’（、ＡＭ　
（Ｄ　Ｈ，ＡＭ　）セルと関連する不揮発性素子の檗−
制御ゲートに用いたメモリを開示１−でいる。このよう
な不揮発性ＤＲ，ＡＭは特開昭５８−１４２５６５号公
報、同５７−１０５８８８号公報、同５８−１１９６７
３号公報、同５７−１１３４８５号公報にも示されてい
る。これらの公報の場合、新しいデータを記憶で微るよ
うにするためには、フローティング・ゲートに記憶され
たデータを消去する必要があるっこの余分の動作ステッ
プはメモリ速度を遅くする。
Ｄ１発明が解決しようとする問題点 本発明の目的は、改良された不揮発性ダイナミック・ラ
ンダム−アクセス・メモリ・セルを提供することである
。
他の目的は、現存する記憶データを量初に消去すること
なくデータを書込むことができるような不揮発性ダイナ
ミック・メモリ・セルを提供することである。
他の目的は量小限の周辺支持回路しか必要としない不揮
発性ダイナミック）（、Ａ　Ｍセルヲ提供することであ
る。
他の目的はポリシリコン層の不整合による悪影響を受け
にくい不揮発性ダイナミックＲ・ＡＭセルを提供するこ
とであるっ Ｅ４問題点を解決するための手段 −本発明によれば、ＤＥＩＳ物質の鳴を介してワード線
電極をフローティング・ゲートへ結合するような構造を
有する不揮発性ダイナミックＲ・ＡＭセルが提供きれる
っフローティング・ゲートは別のＤＥ　Ｉ　８層を介し
て制御ゲート電極にも結合される。これらのＤＥ　Ｉ　
８％はプロセスの変動によって悪影響を受けないように
構成される。
動作において、記憶キャパシタからフローティング・ゲ
ートへ第１の２進論理状態を書込むとき、ＤＥ　Ｉ　８
層はフローティング・ゲートから制御ゲートへ電子の流
れを引起すっフローティング・ゲートへ第２の２進論理
状態を書込むとき、ＤＥＩＳ層はワード線電極からフロ
ーティング・ゲートへ電荷の注入を引起すつＤＥＩＳ層
の′Ｓ性のため、この電荷の転送は、書込まれるべた論
理状態がフローティング・ゲートに既に記憶はれている
論理状態と反対の場合に生じる。これらの論理状態が同
じ々らば、電荷転送は生じない。したがって本発明では
、不揮発性ダイナミックＲ，Ａ　Ｍの不揮発性部分へ所
定の論理状態を書込む前例消去ステソ弯 プを行なう必要がない。
Ｆ、実施例 第３図は本発明のメモリ・セルの平面図、第１図は第３
図の線１−１における断面図、第２図は第３図の線２−
２における断面図を示している。
Ｐ型（Ｐ−）半導体基板１０の表面には、好ましくは５
Ｉ０２絶縁１ｆｔ１２が成長される。表面絶縁層１２は
厚い半埋込み酸化物（Ｒ・ＯＸ）領域１２Ａ、１２８に
つながっている。絶縁１１２は水平方向、すなわち基板
表面に対して平行な方向に、３つの個別の巾Ｘ、Ｙ、Ｚ
を有する。絶縁層１２の上には第１のポリシリコン層（
１４）が付着され、２つの別々の部分１４Ａ、１４Ｂを
形成するようにエッチされる。部分１４Ａはフローティ
ング・ゲート電極であり、これは巾Ｙを有する絶縁層１
２の領域と重なり、またその左上部は絶縁層１２によっ
て覆われていない基板領域−２延びている。部分１４Ｂ
＋−ｊ′、記憶キャパ／りのプレートであり、これは巾
Ｚの絶縁層１２の領域と重なっている。
部分１４Ａの上に１）ＥＩＳ層を形成した後、基板１０
上に第２のポリシリコ’４ｔ　（１６）が付着され、２
つの別々のポリシリコン層部分１６Ａ、１６Ｂを形成す
るようにエッチされる。ＤＥＩＳ層については後述する
。部分１６Ａは部分１４Ａの領域のうち、絶縁層１２と
雷りっていない、左上部の突出領域の上に重々っており
、部分１６Ｂは部分１４Ａの残りの領域の上に重なって
いる。
部分１６Ａはワード線電極として働＾、部分１６Ｂは制
御ゲート電極として働く。
第２図において、第２のポリシリコン１１６の付着およ
びエツチングの後、Ｎ型拡散領域１８．２０．２２がイ
オン注入技術により基板１０に形成される。拡散領域１
８は制御電圧ＶＢＬ　を受取る拡散されたビット線であ
る。拡散領域２０．２２はそれぞれのポリシリコン層を
互いに分離するように働く。第１および第２のポリシリ
コン層はＤＥＩＳ層（２４）によシ分離される。ＤＥＩ
Ｓ層（２４）はポリシリコン１１１６）と共にエッチさ
れ、ワード線電極１６Ａおよび制御ゲート電極１６Ｂの
下側に２つの別々のＤＥＩＳ領域２４Ａ、２４Ｂが形成
てれる。Ｉ）　Ｅ　Ｉ　Ｓ領域２４Ａおよびワード線電
極１６Ａは第１の制御ゲートを形成１．、、ＤＥＩＳ領
域２４Ｂおよび制御ゲート電極１６Ｂは第２の制御ゲー
トを形成する。これらの制御ゲートはフローティング・
ゲート１４へ電荷を注入しそこから電荷を除去するよう
に働く。ワード線電極１６Ａは制御電、圧■ｗＬを受取
り、そして、ビット線電圧をメモリ・セルへ転送スルＦ
ＥＴ装置を形成すると共にフローティング・ゲートの電
圧を制御するための制御ゲート電極としても働く。制御
ゲート電極１６Ｂはフローティング・ゲート１４Ａの電
圧状態を制御するための電圧ＶｃＧを受取る。最後に、
キャパシタ・プレート１４Ｂは記憶ノードすなわちプレ
ート１４Ｂの下側の基板領域の電圧を制御するための制
御電圧ＶＰを受取る。
メモリ・セルの動作を説明する前に、ＤＥＩＳ層の特性
についてレビューする。ＤＥＩＳ層においては、内側の
５ｉ０２よりも外側のＤＥＩＳ轡表面の方が電子の流れ
を促進する特性があるため、ＤＥ　Ｉ　８層の各表面は
固有のダイオード特性を有する。ＤＥ　Ｉ　Ｓｌｉのそ
れぞれの表面は異なる向きに電子の流れを促進するから
、ＤＥＩＳ層全体は第４Ａ図に示すように、２個のダイ
オードを背中合わせに接続した形に対応する電気的特性
を有する。第４Ｂ図に示すように、ＤＥＩＳ層は略±１
０ｖでこれらのダイオードが導通するようにつくられる
のが好ましい。本発明では、ＤＥＩＳ物質の使用が望ま
しいが、上記の特性を示す本のであれば、任意の種類の
電荷注入材を使用しつる。
次に第５図を参照して本発明の詳細な説明する。
第５図は第１図のメモリ・セルの等価回路である。
スイッチＳ１はワード線ＦＥＴを表わし、ワード線電圧
ｖｗＬが＋５■になったときビット線電圧■ＢＬを基板
に結合する。ＣＤ□は制御ゲート電極１６Ｂとフローテ
ィング・ゲート１４Ａの間のＤＥＩＳ領域２４Ｂに１″
形成さり、ｂ＋−ｒ′：ｚ　　　　　　１タンスである
。ＣＤ２はワード線電極１６Ａとフローティング・ゲー
ト１４Ａとの間のＤＢＩＳ領域２４Ａによって形成され
るキャパシタンスである。ＣＦ’ＧＮはフローティング
・ゲート１４Ａと基板１０の間の絶縁層１２によって形
成されるキャパシタンスである。０丁はフローティング
・ゲート１４Ａの下側に電位井戸領域が発生てれたとき
にのみキャパシタＣＦＧＮと基板１０の間に形成される
付加的な反転キャパシタンスである。Ｃ８は記憶キャパ
シタである。簡明化のため、メモリ・セルに固有の種々
の寄生キャパシタンスは第５図の等価回路から省略しで
ある。しかしこの等価回路はメモリ・セルの基本性能を
十分正確に近似することが判明した。
本発明のメモリ・セルの動作の不揮発性部分の特徴につ
いて説明する前に、ダイナミック・メモリとしての機能
について簡拳に説明する。メモリ・セルに揮発性データ
を書込む場合、■Ｐは＋５■にセットされる。制御ゲー
ト電圧■ｃＧは＋８Ｖにセットされる。このときフロー
ティング・ゲート電Ｆ４　Ｖ　■、−（３は（後に詳細
に述べるようにそれぞれのキャパシタンス値ＣＤ１、Ｃ
Ｄ２オヨヒＣＦＧＮにより）略＋５Ｖに上昇する。フロ
ーティング・ケートの電圧が安定化した後、ワード線電
圧ｖｗＬが＋５■に上げられ、これにより、ビット線電
圧がワード線ＦＥＴ装置を介して記憶キャパシタＣｓへ
転送される。もしＶ　ＢＬ　＝　ＯＶならば、記憶キャ
パシタはアースされて　Ｉｔ　ＯＩ＋論理状聾を記憶し
、０ＬＶＢＬ＝＋ｓｖ　　ならｒｒｘｒヤパシＣ８け（
＋５Ｖ−ｖＴ）（ＶＴｒ／′ｉワード線ＦＥＴ装置ノス
レ／ヨルド電圧）に充電し、Ｉｔ　ＩＩ＋ＩＩ状態を記
憶する。
メモリ・セルを読出す場合、ビット線は＋５■にプリチ
ャージされ、ＶｗＬは再び＋５ｖに上げられ、そしてビ
ット線電流が感知される。もし記憶キャパシタが０″を
記憶しているならば、記憶キャパシタが充電され、した
がってビット線電流が降下する。もし記憶キャパ／りが
ＩＩ　ＩＩ＋を記憶しているならば、ビット線に変化は
生じない。したがってフローティング・ゲートｌ　ｌＩ
　Ａおよびキャパシタ・プレー）１４Ｂの下の基板表面
領域はダイナミック記憶ノードとして働く。
第５図に示されているキャパシタのキャパシタンス値の
関係は次のとおりである。
Ｃ≧１／２　　ＣＦＧＮ １）＋ ＣＤ２ユｌ／３　ＣＤ１ Ｃ”０ＩＣ１”ＧＮ ■ Ｃ８＞ＣＦＧＮ メモリ・セルの動作はこれらの一般的な関係にしたがっ
て制御きれる。
次にメモリ・セルの動作の不揮発性の部分について説明
する。この動作は°゛保存″と°゛取出″を含む。′°
保存″とは、メモリ・アレイの各フローティング・ゲー
トに、その関連する記憶キャパ／りの論理状態を記憶す
るものである。′°取出し”とけ、すべてのフローティ
ング・ゲートに記憶された論理状態をその関連する記憶
キャパシタに転送する本のである。これらの動作はフロ
ーティング・ゲートではなく記憶キャパ／り〈関して行
なわれるから、通常のダイナミック記憶セルと同様に、
記憶アレイの書込みおよび読取りを行なうことができる
。両方の動作は非破壊であり、例えば“保存′″動作後
記憶キャバ／りはいぜんとしてその記憶論理状態を維持
することに留意されたい。
”保存″動作を行々う場合、ワード線電圧■ｗＬはアー
ス電位にされ、ビット線電圧■ＢＬは＋５■にセットさ
れ、制御ゲート電極の電圧■ｃＧは＋ｓｖから＋２０Ｖ
に上げられる。ｖＣＧ＝２０ＶＫなった後、キャパ／り
・プレート２６の電圧Ｖｐは＋５Ｖからアース電位に下
げられる。結果表して、フローティング・ゲート１４Ａ
の下のｔｆ６井戸が深くなり、キャパシタ・プレート１
４Ｂの下の電位井戸が浅くなる。キャパシタが″′０″
状態を記憶していれば（すなわち、記憶電荷がなけれげ
）、キャバ７り・プレートの下側の反転層は正規の数の
電子を有する。したがってキャパシタの下側の電位井戸
が浅くなると１反転層を介してキャパシタ・プレートの
下側からフローティング・ゲートの下側の深い電位井戸
の方へ電子が流されることになる。これにより、フロー
ティング・ゲートの下側の基板表面がより負に充電され
、フローティ７グ・ゲート電圧ｖＦＧをアース電位に向
　　　　　　１けて容量結合する。もし記憶キャパ／り
が“１″状態を記憶しているならば（すなわち、＋５Ｖ
の電荷を記憶しているならば）、プレートの下の反転層
は自由電子空乏状態にある。したがって、フローティン
グ・ゲートの下の電位井戸への電荷の転送は起らず、フ
ローティング・ゲートの電圧は制（財）ゲート電圧（こ
れは高レベルにある）に口じて変わる。
一般に、フローティング・ゲートの電圧は次式によって
表わされる。
Ｖｌ・”Ｇ＝Ｘ　ＶＣＧ　　　　　　　　　　　　　（
１）ここで、Ｘはキャパシタ結合比であり、°゛ｏ″′
が記憶きれる場合は、ＶＣＧ　−＋　２０　Ｖ、　Ｖｐ
　＝　ＯＶ、ＶｓＵＢ（基板電圧）＝０■であり、次の
関係が成立する。
ここで、 ＣＦＧＴ”Ｏ”　：＝ＣＩ）ｌ＋ＣＤ２＋ＣＦＧＮ　　
　　　　（３）Ｘ　”ｏ”　”　０．３とすると、ＶＦ
Ｇ＝　（０，３）Ｘ　（２０）＝＋　６．　ＯＶ　　と
なる。第４Ｂ図に関して述べたように、この例のＤＥＩ
Ｓ層はＶｃＧと”ＦＧの間の電位差またけＶＰとＶ２Ｏ
３間の電位差がＩＯＶよりも大きいときに導通する。こ
の場合”ＣＧ−ＶｐＧ＝　２０　６　＝　１４　Ｖ　テ
アリ、Ｌ　ｋ　カッ−Ｃ制御ゲート電極１６Ｂと関連す
るＤＥＩＳ領域２４Ｂが導通し、フローティング・ゲー
ト１４Ａから電荷を除去してその電荷を制御ゲート電１
１６Ｂへ注入する。この電荷の転送はフローティング・
ゲートの電圧が＋６．ＯＶからｌ０ＶＫ上昇するまで続
く。フロー−ｆイ／ダ・ゲートの１１・味の°市；イ：
；Ｃ利？４Ｉは次式によって表わされる。
ＱＦＧ＝　（ＶＦＧｆ　　”ＦＧｉ　”　ＦＧＴ　”Ｏ
”　　　　（４）ココテ、■ＦＱｉ＝＋６Ｖ、ｖＦＧｆ
＝＋１０■である。
ＣＦＧＴ＝ＣＦＧＴ１丁であるから、フローティング・
ゲートの電荷による電位はＱｐａ／　ＣＦＧＴ＝＋４Ｖ
となる。
もしＩＩ　ＩＩＩが記憶されるのであれば、このときは
、上記したように記憶キャパシタの反転層から電子の流
れがないから、フローティング・ゲートの下の反転層は
７０−ティング状態にある。このため、フローティング
・ゲートのキャパ／りＣＦＧＮと基板との間に空乏ギヤ
パンタンス６丁がつくられる。このときは次式が成立す
る。
ここで、 ｘ、１．、−０．７とすると、ＶＦＧ＝０．７ｘ２０＝
＋１４Ｖである。したがって−４Ｖの電荷がＤＥＩＳ領
域２４Ａを介してワード線電極１６Ａからフローティン
グ・ゲート１４Ａに注入される。フローティング・ゲー
トの正味の電荷利得はＱＦＧ＝（■ＦＧｆ’ＦＧｉ　）
ＣＦＧＴ・、・で表わされ、この電荷による電位はＱ、
ＦＧ／ＣＦＧＴ＝　　４Ｖ　（ここで、ＣＦＧＴ＝ＣＦ
ＧＴ・１・）となる。
したがって、フローティング・ゲートは記憶キャパシタ
がＯＩＩを記憶しているときは＋４■の電荷を記憶し、
′１″の記憶の際は一４ｖの電荷を記憶する。
ここで開示するメモリ・セルの１つの特徴は、負に充電
されるフローティング・ゲートがチャネルの形成を妨げ
るという問題を心配することなく、ダイナミックに記憶
されたデータを（データ信号を記憶キャパシタに結合す
ることによって）読取ることかできるということである
。上述したように　１１１１１状態の記憶時にフローテ
ィング・ゲートの電位は一４ｖである。この大きな負電
荷は、チャネルの形成を禁止して、ビット線電圧を記憶
キャパシタから少なくとも部分的にデカップリングする
のに十分である。しかしながら、キャパシタに記憶され
た論理状態を読取ろうとするときは、フローティング・
ゲートの下の反転１ｉｆｔもはやフローティング状態に
なく、反転層はワード線ＦＥＴ装置から電子を受取るか
ら、空乏キャパンタンスＣ■が除去される。結果として
、記憶電荷による電圧は一４■（”ＱＦＧ／ＣＦＧＴ”
１”　’から一１８Ｖ　（＝ＱｐＧ／　ＣＦＧＴ　・ｏ
・・）　Ｋ　減少Ｌ、シタカッチ７０−ｆイ：ｙｆ　、
ｌ’−１−ｔＪ：Ｊｉｆ＆ｉＪ＠Ｄｆイ）ｔｖ　　　　
　’を行なうことができなくなるほどにチャネルの形成
を妨げることはない。
メモリ・セルの不揮発性動作に関する以上の説明は、書
込み動作の開始時にフローティング・ゲートに電荷がな
いものとして説明した。本発明の重要な特徴は、フロー
ティング・ゲー）Ｋ記憶された古いデータを消去するス
テップを介在させることなく、古いデータの上に新しい
データを重ね書きで缶ることである。次にこれについて
詳しく説明する。この説明では、次の関係を用いる。
ｖＦＧＮ：ＶＦＧＯ＋ｖＦＧＷ ここで、 ｖＦＧＮ＝現在の書込みステップの終了時におけるフロ
ーティング−ゲートの新しい電 圧 ＦＦＧＯ＝直前の書込みステップの結果として得らる、
前の電荷記憶によるフローティ ング・ゲートの電圧 ｖＦＧｗ＝７０−テインク・ゲートに前の記憶電荷がな
いとしたときに、現在の書込み ステップの終了時に得られるフローテ ィング・ゲートの電圧 （ａ）　　”Ｏ”状態のセルへのＩＩ　ＯＩＩ書込みこ
の場合、フローティング・ゲートの電圧は”　　ＶＦＧ
Ｎ＝（＋６Ｖ）＋（＋４Ｖ）＝＋１ｏｖ　ｆある。
すなわち、前の電荷記憶がないとすると、フローティン
グ・ゲートは゛０″記憶の際には＋〇ｖの電位を有し、
更Ｋ、前の“Ｏ″記憶際の電荷転送により、フローティ
ング・ゲートは既に＋４０Ｖの電荷を記憶している。し
たがって、フローティング・ゲートは＋ＩＯＶにあるか
ら、電荷の注入は起らず、フローティング・ゲートの電
圧は＋４Ｖのままであるう （ｂ）　　”１”状態のセルへの°゛０″０″書込Ｄ場
合１ｄＶＦ（３Ｎ＝　（−４Ｖ　）　＋　（＋６　Ｖ　
）　＝＋２Ｖとなる。−４Ｖは前の“１″記憶の際にフ
ローティング・ゲートに注入された電荷によるものであ
り、＋６ｖは現在の“”１”！込みによる電圧である。
したがって、フローティング・ゲートから制剤ゲート電
極１６Ｂへ＋８Ｖ分の電荷が除去きれ、フローティング
・ゲートの最終電圧はＶＦＧ＝（−４Ｖ）＋（＋８Ｖ）
＝＋４Ｖとなる。
（ｃ）　　”ｏ”状態のセルへの°°１″書込み最初、
ＶＦＧＮ＝（＋４Ｖ）＋（＋１４Ｖ）＝＋１８Ｖである
。したがって−８Ｖ分の電荷がフローティング・ゲート
に注入され、ＶＦＧ＝（＋４Ｖ）＋（−８Ｖ）＝−４Ｖ
となる。
（ｄ）　　”　１”状態のセルへの°′１″書込みＶｐ
ＧＮ−１４Ｖ）＋（＋］、４Ｖ）＝＋１０Ｖ　であり、
電荷の注入は生じない。したがってＶＦＧは一４Ｖのま
まである。
上述したパ保存″動作が終ると、フローティング・ゲー
トの電荷は記憶キャパシタの論理状態を表わす。記憶キ
ャパシタに記憶された電荷はもはや重要で々いから、メ
モリ・アレイは周期的にリフレノツユされる必要はない
。通常のＤ　Ｒ，Ａ　Ｍ技術によってメモリ・セルを読
取る場合は、フローティング・ゲートに記憶された電荷
を記憶キャパシタに転送し戻す必要がある。この”取出
し′″動作は、ＶＣＧ＝８Ｖ１ＶＰ−＋５ｖを保ったま
ま、ビット線電圧■ＢＬを＋５■に上げワード線電圧Ｖ
ｗＬを＋５ｖに上げることにより、アレイの全メモリ・
セルに最初ＩＩ　ＩＴｌを書込む。結果として、記憶キ
ャパシタは＋５ｖ−ＶＴ　（ＶＴはワード線ＦＥＴ装置
のスレ７ヨルド電圧）に充電される。
このステップは、ビット線を＋５■にすることにより通
常のＤ’Ｒ，ＡＭリフレソ７ユ・サイクルト同時に行な
うことができる。
次に、制御ゲート１６Ｂがアースされ（ｖｃＧ＝ＱＶ）
、ヒツト線が７−スさｔ”Ｌ　（、ＶＢＬ＝ＯＶ）、そ
してワード線１６Ａが＋５ｖに上げられる。フローティ
ング・ゲートの電位は、フローティング・ゲートに記憶
された電荷分のみによる。もしフローティング・ゲート
が正に充電されていれば（すなわち″′０″状態を記憶
していれば）、フローティング・ゲートの下側にチャネ
ルがつくられ、キャパシタの下の反転層の電圧はビット
線電圧（すなわちＱＶ）になる。したがってフローティ
ング・ゲートに°゛０″が記憶されている場合、キヤ２
・７ｆｉＯＭｉ工は・・取ヵし・・動作。後。■にヶ、
。　　　　　　　１これに対し　Ｉｔ　ＩＴｌが記憶さ
れている場合は、フローティング・ゲートの負電荷のた
めチャネルが形成をれず、したがってキャパシタの反転
層ばパ取出し″動作後も＋５ｖのままである。このステ
ップも、ビット線をＯｖにすることにより通常の１）　
ＲｌＡ　Ｍ　ｌ）フレソ／ユ・サイクルと同時に行なう
ことができる。
本発明の不揮発性ダイナミック・メモリは量率１ｉ腿の
川辺支持回路しか必要と（７ない。Ｖ　Ｄ　Ｄ　−＋　
５Ｖよりも高くされるのは制御電圧（ＶｃＧ）１つだけ
である。更に本発明のメモリ・セルは比較的簡ヤな構造
を有し、少ない数の処理ステップで製造できる。
本発明のメモリ・セルの不揮発性部分は重ね書き能力を
有するっすなわち、前に記憶した論理状態を最初に消去
することなく、新しいデータをフローティング・ゲート
に書込むことができる。介在消去ステップの除去により
、メモリ・セルの全体の記憶サイクル時間を短縮できる
。
最後に、絶縁層ならびに第１および第２のポリシリコン
鳴の構成はプロセス変動の悪影響を最小にする。本発明
のメモリ・セルが適正に機能するためには、キャパシタ
ンス値が所定の関係に保たれル必要カアル（例ｔＪｆ、
ＣＤ２＝ｌ／３　ｃＤｌ）上述した第１のポリシリコン
鳴１４Ａと第２のポリシリコン鳴１６Ａの特定の配置構
成によれば、製造プロセスの変動により２つのポリシリ
コン鳴が互いに位置ずれすることがあっても、これらの
関係が乱される可能性が小さくなる。
Ｇ０発明の効果 本発明によれば、前に記憶した論理状態を消去すること
なく、新しいデータをフローティング・ゲートに書込む
ことができる。
【図面の簡単な説明】
第１図は第３図の線１−１に沿って得られる本発明のメ
モリ・セルの断面図、第２図は第３図の線２−２に沿っ
て得られる本発明のメモリ・セルの断面図、第３図は本
発明のメモリ・セルの平面図、第４Ａ図および第４Ｂ図
はそれぞれＤＥ丁Ｓ層の電気的特性を示す図、および第
５図は本発明のメモリ・セルの等価回路図である。 （２−酸兆物層 メ七すセ１し断面図 第１図 第３図 メモリ・セｊし平面図 ＤＥＩＳＭ特性図 第４Ｂ図

Claims (1)

  1. 【特許請求の範囲】 （イ）第１導電型の半導体基板であつて、第１導電型の
    第１領域およびダイナミック・メモリ・セルの記憶ノー
    ドとして働く第２領域を含むものと、 （ロ）上記第１領域から上記第２領域へ第１の制御信号
    を結合するための、制御電極を有する転送装置と、 （ハ）上記第２領域の所定部分の上にこれから絶縁して
    設けられたフローティング・ゲート電極と、 （ニ）上記フローティング・ゲート電極上に設けられ、
    上記フローティング・ゲート電極へ電荷を注入しそこか
    ら電荷を除去するための第１および第２の電荷注入手段
    と、 （ホ）上記第１および第２の電荷注入手段上に設けられ
    、それぞれ第２および第３の制御信号に応答して上記第
    ２領域の電圧の関数として上記フローティング・ゲート
    電極に対する電荷の転送を制御する第１および第２の制
    御ゲート電極と、 を有し、一方の上記制御ゲート電極が上記転送装置の制
    御電極と共通に接続されていることを特徴とする不揮発
    性ダイナミック・メモリ・セル。
JP60126408A 1984-09-27 1985-06-12 不揮発性ダイナミツク・メモリ・セル Granted JPS6180852A (ja)

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US06/655,134 US4729115A (en) 1984-09-27 1984-09-27 Non-volatile dynamic random access memory cell
US655134 1996-05-30

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JPS6180852A true JPS6180852A (ja) 1986-04-24
JPH0574948B2 JPH0574948B2 (ja) 1993-10-19

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JP (1) JPS6180852A (ja)
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JPH0574948B2 (ja) 1993-10-19
EP0177816A2 (en) 1986-04-16
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