JPH09265784A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH09265784A
JPH09265784A JP8068837A JP6883796A JPH09265784A JP H09265784 A JPH09265784 A JP H09265784A JP 8068837 A JP8068837 A JP 8068837A JP 6883796 A JP6883796 A JP 6883796A JP H09265784 A JPH09265784 A JP H09265784A
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栄和 高田
Tsuguhiko Tanaka
嗣彦 田中
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Abstract

(57)【要約】 【課題】 各メモリセルＭＣ単位で“１”と“０”のデ
ータのアクセスを区別してリフレッシュを行い、また
は、このリフレッシュを任意の大きさのブロック単位で
実行することにより、無駄なリフレッシュ動作をできる
だけ少なくしてアクセス効率の低下を確実に防止するこ
とができる不揮発性半導体記憶装置を提供する。 【解決手段】 各メモリセルＭＣごと、または、メモリ
セルアレイ１を行列方向に分割した各ブロックごとにカ
ウンタ１０ａ，１０ｂを設けると共に、必要に応じて
“１”と“０”のデータのアクセスを区別してこれらの
カウンタ１０ａ，１０ｂでアクセス回数をカウントし、
このカウント値が所定値を超えた場合に、リフレッシュ
制御回路１０が発生させるアドレスに基づいて、そのメ
モリセルＭＣまたはブロック内の全てのメモリセルＭＣ
をリフレッシュする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、強誘電体を介在さ
せたキャパシタを記憶素子とする不揮発性半導体記憶装
置に関し、より詳しくは、強誘電体の自発分極の低下に
よるメモリセルの劣化を防止することができる不揮発性
半導体記憶装置に関する。
【０００２】
【従来の技術】強誘電体膜を介在させたキャパシタを記
憶素子とするメモリセルを用いた不揮発性半導体記憶装
置としては、フェロエレクトリックＲＡＭ[Ferroelectr
ic Random Access Memory]（以下「ＦＲＡＭ」という）
と称するものがある。ＦＲＡＭの各メモリセルは、図１
７に示すように、強誘電体膜を介在させたキャパシタＣ
ＳとＮチャンネルのＭＯＳトランジスタＱとからなり、
キャパシタＣＳの一方の電極がドライブ線ＤＬに接続さ
れると共に、他方の電極がＭＯＳトランジスタＱを介し
てビット線ＢＬに接続されている。また、ＭＯＳトラン
ジスタＱのゲートは、ワード線ＷＬに接続されている。
このキャパシタＣＳの強誘電体膜は、電極間に印加され
る電界を正負方向に繰り返し変化させた場合の分極状態
が図１８に示すようなヒステリシス特性を示す。従っ
て、無電界のときに、Ｂ点の残留分極が残った場合を
“１”のデータの記憶状態とし、Ｄ点の残留分極が残っ
た場合を“０”のデータの記憶状態とすると、これらの
残留分極により２値の論理データを不揮発に記憶するこ
とができる。
【０００３】上記ＦＲＡＭのメモリセルからデータを読
み出す読み出しアクセスの場合には、ビット線ＢＬとワ
ード線ＷＬとドライブ線ＤＬの電圧を初期状態で全てＬ
レベル（ＧＮＤレベル）として、ビット線ＢＬをフロー
ティング状態とした後に、ワード線ＷＬをＨレベル（Ｖ
CCレベル）にしてＭＯＳトランジスタＱをＯＮにすると
共に、ドライブ線ＤＬもＨレベルに切り換える。する
と、キャパシタＣＳの電極に電界が印加されるので、記
憶データがＭＯＳトランジスタＱを介してビット線ＢＬ
に読み出される。
【０００４】即ち、キャパシタＣＳの強誘電体膜には図
１８に示す負の電界が印加されるので、“１”のデータ
が記憶されていた場合には分極状態がＢ点からＣ点に移
動して反転するが、“０”のデータが記憶されていた場
合には分極状態がＤ点からＣ点に移動するだけで反転し
ない。従って、フローティング状態のビット線ＢＬは、
“１”のデータを記憶し分極反転を生じる場合の方が多
くの負電荷をキャパシタＣＳに奪われるので、この分極
反転の有無に応じて電位がわずかに変化する。そして、
この電位の相違をセンスアンプでセンスすることによ
り、記憶データの読み出しを行うことができる。
【０００５】この際、“０”のデータを読み出す場合に
は、ドライブ線ＤＬをＬレベルに戻すと分極状態がＤ点
に帰り（Ｄ点→Ｃ点→Ｄ点）、以前の状態を維持でき
る。しかし、“１”のデータを読み出す場合には、既に
分極状態が反転して記憶データが破壊されているので、
ドライブ線ＤＬをＬレベルに戻す際に、センスアンプに
よってＨレベルとなったビット線ＢＬの電位によって再
書き込みを行わせることにより、分極状態をＤ点からＡ
点に反転させて以前の状態に復帰させる（Ｂ点→Ｃ点→
Ｄ点→Ａ点→Ｂ点）。
【０００６】上記メモリセルに“１”のデータを書き込
む書き込みアクセスの場合には、ビット線ＢＬをＨレベ
ルにした状態で、ワード線ＷＬをＨレベルにし、ドライ
ブ線ＤＬをＨレベルに切り替えた後にＬレベルに戻す。
すると、メモリセルが“１”を記憶していた場合には、
分極状態がＢ点からＡ点に移行するだけで反転せずにＢ
点に戻るが（Ｂ点→Ａ点→Ｂ点）、“０”を記憶してい
た場合には、分極状態がＤ点からＡ点に反転してからＢ
点に移る（Ｄ点→Ａ点→Ｂ点）。
【０００７】また、メモリセルに“０”のデータを書き
込む書き込みアクセスの場合には、ビット線ＢＬをＬレ
ベルにした状態で、ワード線ＷＬをＨレベルにし、ドラ
イブ線ＤＬをＨレベルに切り替えた後にＬレベルに戻
す。すると、メモリセルが“１”を記憶していた場合に
は、分極状態がＢ点からＣ点に反転してＤ点に移行する
が（Ｂ点→Ｃ点→Ｄ点）、“０”を記憶していた場合に
は、分極状態がＤ点からＣ点に移行するだけで反転せず
にＤ点に戻る（Ｄ点→Ｃ点→Ｄ点）。
【０００８】ここで、“１”のデータの読み出しアクセ
スの場合には、上記のように強誘電体膜に正負双方の電
界が印加されて分極状態がヒステリシス特性を一巡す
る。しかし、他の読み出しアクセスや書き込みアクセス
は、分極状態の反転の有無にかかわりなく全て正負いず
れか一方の極性の電界のみが強誘電体膜に印加される。
【０００９】そして、このように一方の電界のみが繰り
返し印加されると、強誘電体膜の自発分極が低下するイ
ンプリント効果が発生する。このインプリント効果は、
強誘電体を構成する結晶構造のイオン化効果または内部
ストレス（分極状態の変化）によって発生するものであ
り、これにより図１９に示すように強誘電体のヒステリ
シスカーブが分極方向にずれて抗電界（自発分極が反転
する最低電界であり、図１８中に示す。）が変化するた
めに自発分極が低下する。従って、“０”のデータの読
み出しアクセスだけが繰り返されたり、“１”または
“０”のいずれかの一方のデータのみの書き込みアクセ
スが繰り返されることにより、このような自発分極の低
下が生じると、メモリセルが劣化しＦＲＡＭの信頼性が
低下することになる。
【００１０】ただし、メモリセルのキャパシタＣＳに対
して正負の電界を印加して、強誘電体膜の分極状態をヒ
ステリシス特性上で一巡させるリフレッシュを実行する
ことにより、この強誘電体膜にリラクゼーションを施せ
ば、自発分極の低下を回復させ得ることが知られてい
る。
【００１１】そこで、従来は、ＦＲＡＭへのアクセス回
数をカウントし、このカウント値が所定値を超えた場合
に、いずれかのメモリセルでキャパシタＣＳの強誘電体
膜が自発分極を低下させているものとして、全メモリセ
ルに対しリフレッシュを実行することにより信頼性の回
復を図るようにしていた。なお、ここでいうリフレッシ
ュは、ＤＲＡＭ[Dynamic RAM]で記憶データを保持する
ために行われるリフレッシュとは異なり、ＦＲＡＭの信
頼性回復のために行うものである。
【００１２】また、特開平７−７３６８２号公報には、
ＦＲＡＭの各ワード線または各ドライブ線（プレート
線）に対応して、これらのワード線またはドライブ線が
選択された回数をカウントするアクセスカウンタをそれ
ぞれ設け、いずれかのアクセスカウンタのカウント数が
所定値を超えると、そのワード線またはドライブ線を単
位としてこれに接続される全てのメモリセルに対しリフ
レッシュを実行する発明が開示されている。しかも、こ
の発明では、リフレッシュ時にデータを一時的に待避さ
せるための待避メモリをＦＲＡＭのメモリセルと同様の
不揮発性のものとして、強制リフレッシュ時に電源が遮
断された場合のデータの保全を図っている。
【００１３】
【発明が解決しようとする課題】ところが、ＦＲＡＭへ
のアクセスは、全てのアドレスに均等に行われることは
希であり、通常は特定の領域のアドレスにアクセスが集
中することが多い。このため、上記のように全体のアク
セス回数だけをカウントして全てのメモリセルを一律に
リフレッシュする従来のＦＲＡＭでは、アクセス回数の
少ないアドレス領域の多くのメモリセルに対して無駄に
リフレッシュを実行することになる。
【００１４】しかも、ＦＲＡＭの全メモリセルに対して
リフレッシュを実行するためには相当の時間を要するの
で、このようなリフレッシュを所定アクセス回数ごとに
実行しなければならないとすると、本来のアクセスが待
機させられる可能性が高くなる。即ち、このような従来
のＦＲＡＭでは、無駄の多いリフレッシュ動作のため
に、不必要にアクセス効率が低下するという問題があっ
た。
【００１５】これに対して、特開平７−７３６８２号公
報で開示されたＦＲＡＭでは、アクセス回数の多いアド
レス領域のメモリセルのみをワード線またはドライブ線
単位でリフレッシュすることができるので、アクセス回
数の少ないメモリセルに対して無駄にリフレッシュを実
行することが少なくなる。しかも、同じワード線または
ドライブ線に接続されるメモリセルだけをリフレッシュ
するので、リフレッシュ時間を短縮してアクセス効率の
低下を防止することができる。
【００１６】しかしながら、このＦＲＡＭの場合にも、
リフレッシュがワード線またはドライブ線ごとのブロッ
ク単位に限られるので、ＦＲＡＭの大容量化に伴い１ブ
ロック内のメモリセル数が増大し、このブロック内にお
けるアクセス回数の少ないメモリセルの数も増加して、
これらのメモリセルに対するリフレッシュの実行による
無駄を無視することができなくなって来た。
【００１７】また、前述の例では、“１”のデータの読
み出しアクセスがあった場合には強誘電体の分極状態が
一巡してリフレッシュと同様の効果が得られるが、この
ＦＲＡＭの場合には、アクセスカウンタがアクセスの種
類にかかわりなく一律にカウントを行うので、このよう
にリフレッシュと同様のアクセスが行われたメモリセル
に対しても無駄に重ねてリフレッシュを実行することに
なる。従って、ＦＲＡＭの大容量化に伴い１ブロック内
のメモリセル数が増大しリフレッシュ時間が長くなるに
もかかわらず、このようなアクセスが行われたメモリセ
ルへの無駄なリフレッシュを回避することができないの
で、必ずしもアクセス効率の低下を十分に防止すること
ができないという問題があった。
【００１８】加えて、この特開平７−７３６８２号公報
に開示されたＦＲＡＭでは、リフレッシュを実行するた
めにデータを一時的に待避させる待避メモリが別個に必
要になるという問題もあった。
【００１９】本発明は、上記事情に鑑み、メモリセル単
位でアクセスの種類を考慮してリフレッシュを実行し、
または、このリフレッシュを任意の大きさのブロック単
位で実行することにより、無駄なリフレッシュ動作をで
きるだけ少なくしてアクセス効率の低下を確実に防止す
ることができる不揮発性半導体記憶装置を提供すること
を目的としている。
【００２０】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、強誘電体を介在させたキャパシタを記憶素
子とするメモリセルを多数設けた不揮発性半導体記憶装
置において、各メモリセルに対応して、該メモリセルへ
の第１の論理データの書き込みアクセスおよび読み出し
アクセスの回数をカウントする第１カウンタと、該メモ
リセルへの第２の論理データの書き込みアクセスおよび
読み出しアクセスの回数をカウントする第２カウンタ
と、該第１カウンタまたは該第２カウンタのいずれかの
カウント値が所定値を超えた場合に、カウント値が所定
値を超えた該カウンタが対応する該メモリセルの該キャ
パシタに対して該強誘電体の分極状態をヒステリシス特
性上で少なくとも一巡させる電界を印加するリフレッシ
ュを実行するリフレッシュ制御手段とを備えており、そ
のことにより上記目的が達成される。
【００２１】好ましくは、前記メモリセルから前記第１
の論理データを読み出すと前記強誘電体の分極状態が反
転する場合に、前記第１カウンタが、該第１の論理デー
タの読み出しアクセスがあったときにはカウントを行わ
ないようにする。
【００２２】また、好ましくは、前記メモリセルから前
記第１の論理データを読み出すと前記強誘電体の分極状
態が反転する場合に、前記第１カウンタが、該第１の論
理データの読み出しアクセスがあったときにカウント値
をリセットする。
【００２３】また、好ましくは、前記リフレッシュ制御
手段が、前記第１カウンタのカウント値が所定値を超え
た場合に、該第１カウンタが対応する前記メモリセルか
ら前記第１の論理データを読み出した後に、該第１の論
理データを再書き込みする処理を１回以上行うことによ
りリフレッシュを実行し、前記第２カウンタのカウント
値が所定値を超えた場合に、該第２カウンタが対応する
前記メモリセルから論理データを読み出し、該論理デー
タの反転データを書き込んだ後に、非反転データを書き
込む処理を１回以上行うことによりリフレッシュを実行
する。
【００２４】また、本発明の不揮発性半導体記憶装置
は、強誘電体を介在させたキャパシタを記憶素子とする
メモリセルを２n1行×２n2列のマトリクス状に２
(n1+n2)個設け、ｎ1ビットの行アドレスとｎ2ビットの
列アドレスによってメモリセルを選択しアクセスを行う
不揮発性半導体記憶装置において、ｎ1ビットの行アド
レスのうちｍ1ビットをプリデコードする行プリデコー
ダと、該行プリデコーダの出力によって選択され、残り
（ｎ1−ｍ1）ビットをサブデコードしてメモリセルの行
選択を行う２m1個の行サブデコーダと、ｎ2ビットの列
アドレスのうちｍ2ビットをプリデコードする列プリデ
コーダと、該列プリデコーダの出力によって選択され、
残り（ｎ2−ｍ2）ビットをサブデコードしてメモリセル
の列選択を行う２m2個の列サブデコーダと、該行プリデ
コーダと該列プリデコーダの出力の組み合わせによって
選択される各ブロックに対応して、該ブロック内のメモ
リセルへのアクセス回数をカウントする複数のカウンタ
と、いずれかのカウンタのカウント値が所定値を超えた
場合に、該カウント値が所定値を超えた該カウンタが対
応するブロック内の全てのメモリセルのキャパシタに対
して強誘電体の分極状態をヒステリシス特性上で少なく
とも一巡させる電界を印加するリフレッシュを実行する
リフレッシュ制御手段とを備えており、そのことにより
上記目的が達成される。
【００２５】好ましくは、前記各カウンタが、前記ブロ
ック内のメモリセルへの第１の論理データの書き込みア
クセスおよび読み出しアクセスの回数をカウントする第
１カウンタと、該ブロック内のメモリセルへの第２の論
理データの書き込みアクセスおよび読み出しアクセスの
回数をカウントする第２カウンタからなり、前記リフレ
ッシュ制御手段が、該第１カウンタまたは該第２カウン
タのいずれかのカウント値が所定値を超えた場合に、カ
ウント値が所定値を超えた該カウンタが対応するブロッ
ク内の全てのメモリセルのリフレッシュを実行する。
【００２６】また、好ましくは、前記リフレッシュ制御
手段が、所定の周期を有するパルス列を列リフレッシュ
カウンタによってカウントすることにより得た（ｎ2−
ｍ2）ビットの列アドレスをサブデコードして前記ブロ
ックの列選択を行うと共に、該パルス列を２(n2-m2)分
周したパルス列を行リフレッシュカウンタによってカウ
ントすることにより得た（ｎ1−ｍ1）ビットの行アドレ
スをサブデコードして該ブロックの行選択を行うことに
より、該ブロック内の全てのメモリセルを順次選択しリ
フレッシュを実行する。
【００２７】以下作用について説明する。
【００２８】上記構成により、各メモリセルごとにアク
セス回数をカウントし強誘電体の自発分極の低下を判断
してリフレッシュを実行するので、各メモリセルの劣化
を確実に防止することができる。しかも、各メモリセル
ごとにリフレッシュの必要性の有無を判断し、真に必要
な場合にのみメモリセル単位でリフレッシュを実行する
ので、アクセス効率の低下を最小限に留めることができ
る。
【００２９】また、上記構成により、メモリセルから第
１の論理データを読み出すと強誘電体の分極状態が反転
する場合には、読み出しアクセスによってこの第１の論
理データの読み出しとそれに続く再書き込みを行うこと
により強誘電体の分極状態が一巡しリフレッシュと同様
の効果が得られるので、このときには第１カウンタのカ
ウントを抑制してリフレッシュの無駄を少なくする。
【００３０】さらに、上記構成により、リフレッシュと
同様の効果を得られるアクセスがあった場合に、第１カ
ウンタのカウントをリセットしてカウントを最初からや
り直すので、リフレッシュの無駄をより少なくすること
ができる。
【００３１】さらに、上記構成により、第２カウンタの
カウント値が所定値を超えた場合には、メモリセルに対
して読み出しと反転データの書き込みと非反転データの
書き込み処理を行って強誘電体の分極状態を一巡させる
ことによりリフレッシュを実行する。従って、メモリセ
ルの記憶データを別の場所に待避させることなくリフレ
ッシュを実行することができる。また、第１カウンタの
カウント値が所定値を超えた場合には、このカウンタが
対応するメモリセルに対して読み出しアクセスを１回以
上行うことによりリフレッシュを実行する。
【００３２】この場合、第１の論理データの読み出しア
クセスは第１カウンタでカウントされないかリセットさ
れるので、この第１カウンタは第１の論理データの書き
込みアクセスの回数のみをカウントする。そして、この
メモリセルから読み出しアクセスを行えば第１の論理デ
ータが読み出され、上記のようにリフレッシュと同様の
効果が得られる。
【００３３】従って、この場合には、メモリセルの記憶
データを待避させる必要がなくなるだけでなく、第１の
論理データの書き込みアクセスを第２の論理データのア
クセスと区別することにより、この第１の論理データの
書き込みアクセスによりリフレッシュの必要性が生じた
場合に、リフレッシュ時間を短縮することができる。
【００３４】さらに、上記構成により、全メモリセルを
２(m1+m2)個のブロックに分割し、各ブロックごとにア
クセス回数をカウントしてリフレッシュを実行するの
で、各メモリセルごとにリフレッシュする場合に比べれ
ば、ブロック内で不要なメモリセルをリフレッシュする
無駄が生じる可能性はあるものの、カウンタがブロック
数分で足りるようになる。
【００３５】また、全メモリセルをリフレッシュする場
合に比べれば、リフレッシュ時間が１ブロック内のメモ
リセルのリフレッシュに要する時間に短縮されるので、
アクセス効率の低下を減少させることができる。しか
も、各ブロックは、ｍ1ビットの行アドレスとｍ2ビット
の列アドレスをプリデコードすることにより選択される
ので、ワード線やドライブ線単位でメモリセルをリフレ
ッシュする場合に比べて、ブロックをさらに細分化でき
るので、このブロック内で不要なメモリセルをリフレッ
シュする無駄が少なくなり、また、リフレッシュ時間も
短くすることができる。
【００３６】さらに、上記構成により、ブロック内のメ
モリセルへのアクセスを第１の論理データと第２の論理
データに分けてカウントできる。
【００３７】さらに、上記構成により、（ｎ2−ｍ2）ビ
ットの列リフレッシュカウンタと（ｎ1−ｍ1）ビットの
行リフレッシュカウンタによって、リフレッシュ時にブ
ロック内の全てのメモリセルのアドレスを自動的に順次
発生させることができる。
【００３８】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づき説明する。
【００３９】（実施形態１）図１〜図８は本発明不揮発
性半導体記憶装置の実施形態１を示す。図１は不揮発性
半導体記憶装置の構成を示すブロック図、図２はビット
線と入出力回路の接続関係を示すブロック図、図３はビ
ット線と入出力回路の接続関係の他の例を示すブロック
図、図４は読み出しアクセス時の内部制御信号の変化を
示すタイムチャート、図５はリフレッシュ時の各信号の
変化を示すタイムチャート、図６はリフレッシュ制御回
路の構成を示すブロック図、図７はリフレッシュ制御回
路の他の構成を示すブロック図、図８はリフレッシュ制
御回路のさらに他の構成を示すブロック図である。
【００４０】本実施形態１では、各メモリセルＭＣごと
にアクセス回数をカウントするカウンタを設けた不揮発
性半導体記憶装置について説明する。図１に示すよう
に、この不揮発性半導体記憶装置は、多数のメモリセル
ＭＣを設けたメモリセルアレイ１を備えている。即ち、
メモリセルアレイ１には、ビット線ＢＬおよび相補ビッ
ト線ＢＬバーとワード線ＷＬおよびドライブ線ＤＬとが
縦横に多数本配置され、これらの各交差部にそれぞれメ
モリセルＭＣがマトリクス状に配置されている。
【００４１】各メモリセルＭＣは、図１７に示したもの
と同様に、強誘電体膜を介在させたキャパシタＣＳとＮ
チャンネルのＭＯＳトランジスタＱとからなり、キャパ
シタＣＳの一方の電極が隣接するドライブ線ＤＬに接続
されると共に、他方の電極がＭＯＳトランジスタＱを介
して隣接するビット線ＢＬに接続され、このＭＯＳトラ
ンジスタＱのゲートが隣接するワード線ＷＬに接続され
ている。このメモリセルアレイ１のワード線ＷＬの選択
は、行デコーダ２によって行われる。
【００４２】また、各ビット線ＢＬと相補ビット線ＢＬ
バーは、センスアンプ群３の各センスアンプに接続さ
れ、列デコーダ４によって選択されたビット線ＢＬまた
はセンスアンプの出力が入出力回路５に接続されるよう
になっている。センスアンプ群３の各センスアンプは、
各ビット線ＢＬと相補ビット線ＢＬバーとの間の微小電
位差を検出し増幅する回路であり、入出力回路５は、こ
のセンスアンプが増幅したデータを読み出しデータＤＱ
として外部に出力すると共に、外部から入力された書き
込みデータＤＱをビット線ＢＬと相補ビット線ＢＬバー
に送るための回路である。
【００４３】上記不揮発性半導体記憶装置の外部から送
られて来たアドレスＡは、アドレスバッファ６を介して
行アドレスと列アドレスに分けられ、行アドレスは行選
択回路７を介して行デコーダ２に送られると共に、列ア
ドレスは列選択回路８を介して列デコーダ４に送られる
ようになっている。従って、これら行アドレスと列アド
レスによって上記メモリセルアレイ１中の１個のメモリ
セルＭＣが選択され、このメモリセルＭＣに対して読み
出しアクセスまたは書き込みアクセスが実行される。ま
た、この際には、外部から送られて来るローアドレスス
トローブ信号ＲＡＳバー，カラムアドレスストローブ信
号ＣＡＳバー，アウトプットイネーブル信号ＯＥバーお
よびライトイネーブル信号ＷＥバーに基づき、主制御回
路９が行デコーダ２，センスアンプ群３，列デコーダ４
および入出力回路５に内部制御信号φ1〜φ7を発して、
これらのアクセス動作を制御する。
【００４４】上記主制御回路９が発する内部制御信号φ
1〜φ7によるアクセス動作の制御の詳細を図２に基づい
て説明する。ここで、各スイッチＳ1，Ｓ2，Ｓ4〜Ｓ7
は、いずれもＭＯＳトランジスタによるスイッチ回路を
示し、それぞれゲートに入力される内部制御信号φがア
クティブになった場合にＯＮとなるものである。内部制
御信号φ1は、スイッチＳ1のゲートに入力され、ワード
線ＷＬの立ち上げのタイミングを制御する信号である。
内部制御信号φ2は、スイッチＳ2，Ｓ2のゲートに入力
され、ビット線ＢＬと相補ビット線ＢＬバーをセンスア
ンプ群３のセンスアンプＳＡに接続するタイミングを制
御する信号である。内部制御信号φ3は、このセンスア
ンプＳＡに入力され、センスアンプＳＡを駆動させるタ
イミングを制御する信号である。内部制御信号φ4は、
スイッチＳ4，Ｓ4のゲートに入力され、センスアンプＳ
Ａの出力を入出力回路５のバッファアンプ５ａに転送す
るタイミングを制御する信号である。内部制御信号φ5
は、スイッチＳ5，Ｓ5のゲートに入力され、バッファア
ンプ５ａで反転出力されたデータをビット線ＢＬと相補
ビット線ＢＬバー側に転送するタイミングを制御する信
号である。内部制御信号φ6は、スイッチＳ6，Ｓ6のゲ
ートに入力され、バッファアンプ５ａで反転出力された
データを非反転状態に入れ替えてビット線ＢＬと相補ビ
ット線ＢＬバー側に転送するタイミングを制御する信号
である。内部制御信号φ7は、スイッチＳ7，Ｓ7のゲー
トに入力され、外部から入出力回路５に入力されたデー
タをビット線ＢＬと相補ビット線ＢＬバー側に転送する
タイミングを制御する信号である。
【００４５】なお、図２では、各ビット線ＢＬと相補ビ
ット線ＢＬバーがそれぞれ入出力回路５の各バッファア
ンプ５ａに個々に接続されているように示したが、図３
に示すように、全てのビット線ＢＬと相補ビット線ＢＬ
バーが列デコーダ４の選択によりＯＮとなるスイッチＹ
Ｓを介して共通のデータ線ＤＢ，ＤＢバーに接続され、
このデータ線ＤＢ，ＤＢバーが入出力回路５の１個のバ
ッファアンプ５ａに接続されるように構成することもで
きる。
【００４６】上記内部制御信号φ1〜φ7に基づくメモリ
セルＭＣからのデータの読み出しアクセスの動作を図４
に基づいて説明する。まず内部制御信号φ1がアクティ
ブになると、行デコーダ２によって選択されたワード線
ＷＬがＨレベルに立ち上がるので、メモリセルＭＣに記
憶されたデータがビット線ＢＬに読み出される。この
際、メモリセルＭＣに記憶されたデータに応じ、即ち強
誘電体膜の分極状態に応じて、ビット線ＢＬが昇圧され
る電位にわずかな差が生じる。
【００４７】次に、内部制御信号φ2が一旦アクティブ
になった後に非アクティブに戻ると、このビット線ＢＬ
の微小電位差がセンスアンプＳＡに送られる。そして、
内部制御信号φ3がアクティブになると、センスアンプ
ＳＡが駆動しビット線ＢＬの微小電位差を増幅して、メ
モリセルＭＣの記憶データに応じたＨレベルまたはＬレ
ベルのデータとする。また、この後に再び内部制御信号
φ2がアクティブになると、センスアンプＳＡで増幅さ
れたデータがビット線ＢＬに送り返される。
【００４８】すると、ワード線ＷＬがＨレベルのままな
ので、このビット線ＢＬのデータがメモリセルＭＣに書
き込まれる。つまり、前述の例では、メモリセルＭＣか
ら“１”のデータを読み出す場合に、強誘電体膜の分極
状態が反転して記憶データが破壊されるので、このよう
な読み出しデータの再書き込みを行う必要がある。な
お、ここでは、ドライブ線ＤＬの制御の説明を省略す
る。
【００４９】上記のようにしてセンスアンプＳＡにより
データが増幅されると、内部制御信号φ4が一旦アクテ
ィブになった後に非アクティブに戻り、この間にデータ
が入出力回路５のバッファアンプ５ａに転送される。す
ると、このバッファアンプ５ａがデータを反転出力し、
図示しない読み出し回路に送って読み出しデータＤＱと
して外部に送り出すことができる。そして、最後に内部
制御信号φ1，φ3，φ2が順次非アクティブに戻ること
により読み出しアクセスの動作を終了する。
【００５０】なお、上記内部制御信号φ2とスイッチＳ
2，Ｓ2を省略して、ビット線ＢＬと相補ビット線ＢＬバ
ーをセンスアンプＳＡに直接接続することも可能であ
り、以下の説明においても同様である。
【００５１】書き込みアクセスの動作の場合には、上記
内部制御信号φ4に代えて内部制御信号φ7をアクティブ
にすることにより、外部から入出力回路５に入力された
データＤＱをビット線ＢＬに転送し、メモリセルＭＣに
書き込むことになる。
【００５２】上記不揮発性半導体記憶装置には、図１に
示したように、リフレッシュ制御回路１０が設けられて
いる。リフレッシュ制御回路１０は、主制御回路９から
送られて来るリフレッシュモード信号φtrがアクティブ
になると、リフレッシュ動作が必要であると判断した場
合に、主制御回路９に送るリフレッシュ起動信号φtaを
アクティブにすると共に、リフレッシュ用の行アドレス
と列アドレスをそれぞれ行選択回路７と列選択回路８を
介して行デコーダ２と列デコーダ４に送るようになって
いる。そして、主制御回路９は、リフレッシュ起動信号
φtaがアクティブになると、リフレッシュ動作用の内部
制御信号φ1〜φ7を発する。
【００５３】従って、このリフレッシュ制御回路１０
は、リフレッシュ用の行アドレスと列アドレスで選択し
たメモリセルアレイ１のメモリセルＭＣを個別にリフレ
ッシュすることができる。リフレッシュは、メモリセル
ＭＣのキャパシタＣＳに対して、強誘電体の分極状態を
ヒステリシス特性上で少なくとも一巡させるような正負
の電界を印加する操作である。そして、これによりキャ
パシタＣＳに正負いずれかの電界のみが印加されること
により低下した強誘電体膜の自発分極を回復させること
ができる。
【００５４】上記内部制御信号φ1〜φ7に基づくリフレ
ッシュ動作を図５に基づいて説明する。まず内部制御信
号φ1がアクティブになると、行デコーダ２によって選
択されたワード線ＷＬがＨレベルに立ち上がる。そし
て、内部制御信号φ2が一旦アクティブになった後に非
アクティブに戻ってから、内部制御信号φ3がアクティ
ブになり、再び内部制御信号φ2がアクティブとなっ
て、内部制御信号φ4が一旦アクティブになった後に非
アクティブに戻るまでの動作は、上記読み出しアクセス
の動作の場合と同じである。また、ドライブ線ＤＬは、
内部制御信号φ2が最初にアクティブになった後にＨレ
ベルに立ち上がり、この内部制御信号φ2が再びアクテ
ィブになった後にＬレベルに戻る。
【００５５】従って、メモリセルＭＣが“１”のデータ
を記憶していた場合には、最初Ｌレベルであったビット
線ＢＬがワード線ＷＬの立ち上がりに伴って少し高い電
位まで昇圧されると共に、内部制御信号φ2が再度アク
ティブになるのに伴ってセンスアンプＳＡで増幅された
Ｈレベルまで上昇する。そして、キャパシタＣＳの強誘
電体膜の分極状態も、図１８に示す“１”のデータを示
すＢ点からドライブ線ＤＬがＨレベルに立ち上がるのに
伴ってＣ点に移行して反転され、ビット線ＢＬのＨレベ
ルへの上昇に伴ってＤ点に移行した後に、ドライブ線Ｄ
ＬがＬレベルに立ち下がるのに伴ってＡ点に移行して再
び反転することにより再書き込みされる。
【００５６】ところで、この記憶データが“１”の場合
には、その後に分極状態がＢ点に戻ることによりヒステ
リシス特性上を一巡したことになるので、この読み出し
アクセスの動作を実行するだけでリフレッシュ動作を完
了することもできる。即ち、本実施形態の場合には、前
述のように“１”のデータの読み出しアクセスを行え
ば、リフレッシュと同様の効果が得られる。
【００５７】また、記憶データが“０”の場合には、最
初Ｌレベルであったビット線ＢＬがワード線ＷＬの立ち
上がりに伴って上記よりは低い電位まで昇圧されると共
に、内部制御信号φ2が再度アクティブになるのに伴っ
てセンスアンプＳＡで増幅されたＬレベルに戻る。
【００５８】そして、分極状態も、“０”のデータを示
すＤ点からドライブ線ＤＬの立ち上がりに伴ってＣ点に
移行すると共に、これの立ち下がりに伴ってＤ点に戻
る。さらに、これらの場合にセンスアンプＳＡで増幅さ
れたＨレベルとＬレベルのデータは、内部制御信号φ4
がアクティブになった際に、入出力回路５のバッファア
ンプ５ａに転送されて反転出力される。
【００５９】上記の後に内部制御信号φ2が一旦非アク
ティブに戻り、内部制御信号φ5がアクティブになる
と、バッファアンプ５ａから反転出力されたデータが戻
されるので、その後に内部制御信号φ2が再びアクティ
ブになった際に、ビット線ＢＬの論理レベルが反転す
る。そして、この際にもドライブ線ＤＬが一旦Ｈレベル
に立ち上がった後にＬレベルに戻る。また、内部制御信
号φ5と内部制御信号φ2は、ビット線ＢＬの反転後にそ
れぞれＬレベルに戻る。
【００６０】従って、記憶データが“１”の場合には、
ビット線ＢＬがセンスアンプＳＡで増幅されたＨレベル
からＬレベルに反転する。そして、分極状態も、Ａ点か
らビット線ＢＬの反転に伴ってＢ点に移行し、ドライブ
線ＤＬの立ち上がりに伴ってＣ点に移行して反転すると
共に、このドライブ線ＤＬの立ち下がりに伴ってＤ点に
移行することにより反転データ（“０”）が書き込まれ
る。
【００６１】また、記憶データが“０”の場合には、ビ
ット線ＢＬがセンスアンプＳＡで増幅されたＬレベルか
らＨレベルに反転する。そして、分極状態も、Ｄ点から
ビット線ＢＬの反転に伴ってＡ点に移行して反転し、ド
ライブ線ＤＬの立ち上がりに伴ってＢ点に移行すると共
に、このドライブ線ＤＬの立ち下がりに伴ってＡ点に移
行することにより反転データ（“１”）が書き込まれ
る。
【００６２】さらに、内部制御信号φ6がアクティブに
なると、バッファアンプ５ａから反転出力されたデータ
が非反転状態にして戻されるので、その後に内部制御信
号φ2が再びアクティブになった際に、ビット線ＢＬの
論理レベルが再び反転して元に戻る。そして、この際に
もドライブ線ＤＬが一旦Ｈレベルに立ち上がった後にＬ
レベルに戻る。
【００６３】また、内部制御信号φ6は、ビット線ＢＬ
の反転の後にＬレベルに戻る。従って、記憶データが
“１”の場合には、ビット線ＢＬが反転してＨレベルに
戻る。そして、分極状態も、Ｄ点からビット線ＢＬの反
転に伴ってＡ点に移行して反転し、ドライブ線ＤＬの立
ち上がりに伴ってＢ点に移行すると共に、このドライブ
線ＤＬの立ち下がりに伴ってＡ点に移行することにより
元の非反転データ（“１”）が書き込まれる。
【００６４】また、記憶データが“０”の場合には、ビ
ット線ＢＬが反転してＬレベルに戻る。そして、分極状
態も、Ａ点からビット線ＢＬの反転に伴ってＢ点に移行
し、ドライブ線ＤＬの立ち上がりに伴ってＣ点に移行し
て反転すると共に、このドライブ線ＤＬの立ち下がりに
伴ってＤ点に移行することにより元の非反転データ
（“０”）が書き込まれる。
【００６５】リフレッシュ動作は、この後に内部制御信
号φ1，φ3，φ2が順次非アクティブに戻ることにより
終了し、記憶データが“１”の場合には、ビット線ＢＬ
がＬレベルに戻ることにより分極状態がＢ点に戻る。こ
のリフレッシュ動作により、記憶データが“１”の場合
には強誘電体膜の分極状態がヒステリシス特性上を二巡
することになり、記憶データが“０”の場合には一巡す
ることになる。また、記憶データがいずれの場合にも元
のデータは保存され、リフレッシュ動作時に別の場所に
待避させておく必要はない。
【００６６】なお、図２に示した回路では、各ビット線
ＢＬがそれぞれバッファアンプ５ａに接続されているの
で、複数のビット線ＢＬに接続されるメモリセルＭＣに
対して同時にリフレッシュ動作を行うことも可能である
が、図３に示した回路では、列デコーダ４により各スイ
ッチＹＳを順次ＯＮにしながら、各ビット線ＢＬに接続
されるメモリセルＭＣを個別にリフレッシュすることに
なる。
【００６７】上記リフレッシュ制御回路１０には、図１
に示したように、アドレスバッファ６を介して行アドレ
スと列アドレスが入力されると共に、入出力回路５から
入出力されるデータＤＱが入力され、主制御回路９から
は、読み出しアクセスを行うことを通知する読み出しパ
ルスφrと書き込みアクセスを行うことを通知する書き
込みパルスφwが入力されるようになっている。
【００６８】このリフレッシュ制御回路１０には、図６
に示すように、メモリセルアレイ１の各メモリセルＭＣ
に対応する第１カウンタ１０ａ…と第２カウンタ１０ｂ
…がそれぞれ設けられている。
【００６９】これらの第１カウンタ１０ａ…と第２カウ
ンタ１０ｂ…は、カウント値を揮発性のフリップフロッ
プ回路にラッチする通常のカウンタでもよいし、メモリ
セルアレイ１内にメモリセルＭＣと同様にカウント値を
不揮発性記憶させたものでもよい。
【００７０】また、行アドレスと列アドレスは、アドレ
スＡINとしてアドレスデコーダ１０ｃに入力される。さ
らに、このアドレスデコーダ１０ｃには、読み出しパル
スφrと書き込みパルスφwも入力される。アドレスデコ
ーダ１０ｃは、読み出しパルスφrまたは書き込みパル
スφwがアクティブとなった場合に、アドレスＡINをデ
コードしていずれか１本のデコード出力をＨレベルにす
る回路である。
【００７１】このアドレスデコーダ１０ｃの各デコード
出力は、それぞれＡＮＤ回路１０ｄを介して対応する第
１カウンタ１０ａのクロック入力ＣＫに入力されると共
に、それぞれＡＮＤ回路１０ｅを介して対応する第２カ
ウンタ１０ｂのクロック入力ＣＫに入力される。また、
各ＡＮＤ回路１０ｄの他方の入力には、データＤＱが送
り込まれ、各ＡＮＤ回路１０ｅの他方の入力には、この
データＤＱをインバータ回路１０ｆで反転した信号が送
り込まれる。
【００７２】従って、読み出しアクセスか書き込みアク
セスがあった場合には、アドレスデコーダ１０ｃのいず
れか１本のデコード出力がＨレベルになり、データＤＱ
がＨレベルの場合には、ＡＮＤ回路１０ｄを介して対応
する第１カウンタ１０ａのクロック入力ＣＫにパルスが
送られる。また、データＤＱがＬレベルの場合には、Ａ
ＮＤ回路１０ｅを介して対応する第２カウンタ１０ｂの
クロック入力ＣＫにパルスが送られる。
【００７３】上記第１カウンタ１０ａ…と第２カウンタ
１０ｂ…は、それぞれクロック入力ＣＫに入力されたパ
ルスによってカウントが行われ、このカウント値が所定
値に達するとキャリーフラグＣ／ＦをＨレベルにセット
するようになっている。また、これら各第１カウンタ１
０ａと第２カウンタ１０ｂのキャリーフラグＣ／Ｆの値
は、一括してアドレス発生回路１０ｇに送られると共
に、多入力ＯＲ回路１０ｈで論理和をとってタイミング
発生回路１０ｉに送られるようになっている。
【００７４】アドレス発生回路１０ｇは、キャリーフラ
グＣ／ＦがＨレベルとなった第１カウンタ１０ａまたは
第２カウンタ１０ｂが対応するメモリセルＭＣのアドレ
スＡOUTを出力するエンコーダである。そして、このア
ドレスＡOUTは、リフレッシュ用の行アドレスと列アド
レスに分けられて、図１に示した行選択回路７と列選択
回路８に送られる。タイミング発生回路１０ｉは、いず
れかのキャリーフラグＣ／ＦがＨレベルとなると、主制
御回路９に送る上記リフレッシュ起動信号φtaをアクテ
ィブにする回路である。そして、これらアドレス発生回
路１０ｇとタイミング発生回路１０ｉは、主制御回路９
から送られて来るリフレッシュモード信号φtrがアクテ
ィブになった場合にのみ、アドレスＡOUTを出力すると
共にリフレッシュ起動信号φtaをアクティブにする。
【００７５】リフレッシュ制御回路１０は、上記構成に
より、不揮発性半導体記憶装置への読み出しアクセスか
または書き込みアクセスがあると、このアクセスにより
読み出されたデータＤＱまたは書き込まれたデータＤＱ
がＨレベルの場合に、アクセス対象のメモリセルＭＣに
対応する第１カウンタ１０ａにカウントを行わせ、デー
タＤＱがＬレベルの場合には、そのメモリセルＭＣに対
応する第２カウンタ１０ｂにカウントを行わせる。
【００７６】そして、外部からの制御によりまたは主制
御回路９の自動的な動作によりリフレッシュモード信号
φtrがアクティブになると、第１カウンタ１０ａまたは
第２カウンタ１０ｂのいずれかのキャリーフラグＣ／Ｆ
がセットされている場合に、リフレッシュ起動信号φta
をアクティブにすると共に、キャリーフラグＣ／Ｆがセ
ットされた第１カウンタ１０ａまたは第２カウンタ１０
ｂに対応するメモリセルＭＣのアドレスＡOUTを出力す
る。
【００７７】すると、主制御回路９は、リフレッシュ起
動信号φtaがアクティブになったことにより、リフレッ
シュ動作用の内部制御信号φ1〜φ7を発し、アドレスＡ
OUTによって選択されたメモリセルＭＣに対し上記リフ
レッシュ動作を実行する。従って、特定のメモリセルＭ
Ｃに対して“１”または“０”のいずれか一方のデータ
の読み出しアクセスまたは書き込みアクセスが繰り返さ
れたような場合に、このメモリセルＭＣのみをリフレッ
シュすることができるので、同時に不要なメモリセルＭ
Ｃをリフレッシュする無駄がなくなり、リフレッシュ時
間も短縮することができる。
【００７８】また、この際、メモリセルＭＣの記憶デー
タが“１”の場合にデータＤＱがＨレベルになるとする
と、第１カウンタ１０ａのキャリーフラグＣ／Ｆがセッ
トされるのは、対応するメモリセルＭＣに対して最後に
“１”のデータの読み出しアクセスまたは書き込みアク
セスが行われた場合となり、このときのメモリセルＭＣ
の記憶データは“１”となる。
【００７９】従って、この場合には、上記のように読み
出しアクセスの動作を実行するだけでリフレッシュと同
様の効果が得られるので、第１カウンタ１０ａと第２カ
ウンタ１０ｂに応じてリフレッシュ動作の制御内容を区
別すれば、さらにリフレッシュ時間を短縮することがで
きる。
【００８０】なお、上記第１カウンタ１０ａと第２カウ
ンタ１０ｂは、対応するメモリセルＭＣのリフレッシュ
動作が実行された場合にキャリーフラグＣ／Ｆがリセッ
トされるものとする。
【００８１】また、図６の回路では、リフレッシュモー
ド信号φtrがアクティブになったときに、複数の第１カ
ウンタ１０ａまたは第２カウンタ１０ｂのキャリーフラ
グＣ／Ｆがセットされている場合を考慮していないが、
この場合には、各第１カウンタ１０ａまたは第２カウン
タ１０ｂに対応するメモリセルＭＣのアドレスＡOUTを
順に出力することにより、順次リフレッシュを実行する
ように調整を行う。
【００８２】ところで、上記のようにメモリセルＭＣか
らの“１”のデータの読み出しアクセスが行われるとリ
フレッシュと同様の効果が得られるので、上記リフレッ
シュ制御回路１０は、図７に示すように、“１”のデー
タの読み出しアクセスが行われた場合には、そのメモリ
セルＭＣに対応する第１カウンタ１０ａと第２カウンタ
１０ｂのカウント値をクリアして初期値に戻すようにし
てもよい。即ち、ここでは、読み出しパルスφrがアク
ティブでありデータＤＱがＨレベル（“１”のデータ）
であることをＡＮＤ回路１０ｊで検出し、この場合にＡ
ＮＤ回路１０ｋとＡＮＤ回路１０ｍを介して対応する第
１カウンタ１０ａと第２カウンタ１０ｂのクリア入力Ｃ
Ｌにパルスを送ることにより、これらのカウント値を初
期値に戻すようにする。
【００８３】従って、“１”のデータの読み出しアクセ
スが行われた場合には、そのメモリセルＭＣへのリフレ
ッシュを省略することができるので、無駄なリフレッシ
ュ動作をさらに減少させることができる。なお、“１”
のデータの読み出しアクセスが行われた場合に、第１カ
ウンタ１０ａと第２カウンタ１０ｂのカウント値をクリ
アするのではなく、単にそのアクセスによる第１カウン
タ１０ａのカウントを行わせないようにするだけの構成
としてもよい。
【００８４】また、特定のメモリセルＭＣに対して
“１”のデータのアクセスと“０”のデータのアクセス
が交互に行われた場合にも、強誘電体膜に正負の電界が
印加されるのでリフレッシュと同様の効果が得られる。
従って、上記リフレッシュ制御回路１０は、図８に示す
ように、特定のメモリセルＭＣに対して“１”または
“０”のいずれか一方のデータのアクセスが連続した場
合にのみ第１カウンタ１０ａまたは第２カウンタ１０ｂ
がカウントを行うようにしてもよい。
【００８５】即ち、ここでは、いずれかの第１カウンタ
１０ａまたは第２カウンタ１０ｂのクロック入力ＣＫに
パルスが送り込まれてカウントが行われる際に、同じメ
モリセルＭＣに対応する他方の第２カウンタ１０ｂまた
は第１カウンタ１０ａのクリア入力ＣＬにもパルスを送
ることにより、このカウント値を初期値に戻すようにす
る。従って、“１”と“０”のデータのアクセスが交互
に行われた場合には、双方の第１カウンタ１０ａと第２
カウンタ１０ｂがクリアされるので、そのメモリセルＭ
Ｃへのリフレッシュを省略し無駄なリフレッシュ動作を
さらに減少させることができる。
【００８６】以上説明したように、本実施形態１の不揮
発性半導体記憶装置は、各メモリセルＭＣごとに“１”
と“０”のデータのアクセス回数をカウントすることに
より、各メモリセルＭＣ単位で無駄なく必要最小限の処
理によりリフレッシュを実行することができるので、ア
クセス効率の低下を確実に減少させることができる。
【００８７】（実施形態２）図９〜図１６は本発明不揮
発性半導体記憶装置の実施形態２を示す。図９は不揮発
性半導体記憶装置の構成を示すブロック図、図１０はプ
リデコーダとサブデコーダの接続関係を示すブロック
図、図１１はリフレッシュ制御回路の構成を示すブロッ
ク図、図１２はリフレッシュ制御回路の他の構成を示す
ブロック図、図１３はリフレッシュ用のクロック信号を
示すタイムチャート、図１４はリフレッシュ用の行アド
レスと列アドレスを示すタイムチャート、図１５は行選
択回路の構成を示すブロック図、図１６は列選択回路の
構成を示すブロック図である。なお、図１〜図８に示し
た実施形態１と同様の機能を有する構成部材には同じ符
号を付記して説明を省略する。
【００８８】本実施形態２−では、メモリセルアレイ１
を行方向と列方向に分割した各ブロックごとにアクセス
回数をカウントするカウンタを設けた不揮発性半導体記
憶装置について説明する。図９に示すこの不揮発性半導
体記憶装置のメモリセルアレイ１とセンスアンプ群３と
入出力回路５とアドレスバッファ６と主制御回路９の構
成は、第１実施形態と同じでよい。
【００８９】ここで、メモリセルアレイ１には、メモリ
セルＭＣが２n1行×２n2列のマトリクス状に２(n1+n2)
個設けられているものとする。また、アドレスバッファ
６は、外部から送られて来たアドレスＡをｎ1ビットの
行アドレスとｎ2ビットの列アドレスに分割するものと
する。
【００９０】上記ｎ1ビットの行アドレスのうちのｍ1ビ
ットは、行プリデコーダ１１に送られ、残りの（ｎ1−
ｍ1）ビットは、２m1個の行サブデコーダ１２…にそれ
ぞれ送られる。また、上記ｎ2ビットの列アドレスのう
ちのｍ2ビットは、列プリデコーダ１３に送られ、残り
の（ｎ2−ｍ2）ビットは、２m2個の列サブデコーダ１４
…にそれぞれ送られる。これらのデコーダ１１〜１４
は、いずれも入力アドレスをデコードする回路である。
【００９１】図１０に示すように、行プリデコーダ１１
と列プリデコーダ１３は、ＯＲ回路１５を介して入力さ
れる読み出しパルスφrまたは書き込みパルスφwがアク
ティブとなった場合にのみデコードを行う。また、各行
サブデコーダ１２は、行プリデコーダ１１の各デコード
出力ごとに設けられ、対応するデコード出力がアクティ
ブな場合にのみデコードを行う。さらに、各列サブデコ
ーダ１４は、列プリデコーダ１３の各デコード出力ごと
に設けられ、対応するデコード出力がアクティブな場合
にのみデコードを行う。
【００９２】リフレッシュ制御回路１０には、上記行プ
リデコーダ１１と列プリデコーダ１３でプリデコードさ
れたデコード出力が入力される。そして、図１１に示す
ように、これら行プリデコーダ１１のデコード出力と列
プリデコーダ１３のデコード出力との１本ずつの各組み
合わせがＡＮＤ回路１０ｎを介してカウンタ１０ｏのク
ロック入力ＣＫにそれぞれ入力される。
【００９３】従って、このカウンタ１０ｏは、実施形態
１のように各メモリセルＭＣに対応した２(n1+n2)個で
はなく、これより十分に少ない２(m1+m2)個が設けら
れ、メモリセルアレイ１を行方向に２m1分割すると共に
列方向に２m2分割した各ブロックに対応して設けられる
ことになる。
【００９４】また、これら全てのカウンタ１０ｏのキャ
リーフラグＣ／Ｆの値は、多入力ＯＲ回路１０ｈで論理
和がとられ、いずれかのキャリーフラグＣ／Ｆがセット
されている場合に、この多入力ＯＲ回路１０ｈの出力が
Ｈレベルとなる。
【００９５】なお、ここでは、アクセスされたデータＤ
Ｑを区別せずにカウンタ１０ｏでカウントするようにし
ているが、図１２に示すように、実施形態１と同様に、
データＤＱの論理レベルに応じてそれぞれカウントを行
う第１カウンタ１０ａと第２カウンタ１０ｂを設けるよ
うにして、不要なリフレッシュをできるだけ少なくする
ようにもよい。
【００９６】ただし、“１”のデータの読み出しアクセ
スが行われたり、“１”と“０”のデータのアクセスが
交互に行われたとしても、これによってリフレッシュが
不要となるのはブロック内の１個のメモリセルＭＣにす
ぎず、他のメモリセルＭＣは通常はリフレッシュが必要
となるので、第１実施形態の場合のように、これらのア
クセス時にカウントをクリアしたり中止するのは適当で
はない。
【００９７】図１１に示したように、上記多入力ＯＲ回
路１０ｈの出力は、行リフレッシュカウンタ１０ｐと列
リフレッシュカウンタ１０ｑのクリア入力ＣＬバーにそ
れぞれ入力されるようになっている。行リフレッシュカ
ウンタ１０ｐは、多入力ＯＲ回路１０ｈの出力がＨレベ
ルになるとクロック信号φcbのカウントを開始して（ｎ
1−ｍ1）ビットの行アドレスを出力するカウンタであ
り、この行アドレスを行リフレッシュデコーダ１０ｒで
デコードすることにより２(n1-m1)本のデコード出力を
出力する。
【００９８】列リフレッシュカウンタ１０ｑは、多入力
ＯＲ回路１０ｈの出力がＨレベルになるとクロック信号
φcaのカウントを開始して（ｎ2−ｍ2）ビットの列アド
レスを出力するカウンタであり、この列アドレスを列リ
フレッシュデコーダ１０ｓでデコードすることにより２
(n2-m2)本のデコード出力を出力する。
【００９９】ここで、クロック信号φcbは、図１３に示
すように、クロック信号φcaのパルス列を２(n2-m2)分
周したパルス列である。従って、多入力ＯＲ回路１０ｈ
の出力がＨレベルになると、図１４に示すように、クロ
ック信号φcaの各パルスごとに列アドレスが変化して２
(n2-m2)回で一巡し、行アドレスは、クロック信号φca
の２(n2-m2)個のパルスごとに変化して、２(n1-m1)回の
変化で一巡する。
【０１００】行リフレッシュデコーダ１０ｒからの行ア
ドレスのデコード出力は、図９に示すようにリフレッシ
ュ制御回路１０から出力されて、上記行サブデコーダ１
２のデコード出力と共に、対応する行選択回路７を介し
行駆動回路１６に送られる。
【０１０１】また、列リフレッシュデコーダ１０ｓから
の列アドレスのデコード出力も、リフレッシュ制御回路
１０から出力されて、上記列サブデコーダ１４のデコー
ド出力と共に、対応する列選択回路８を介し列選択スイ
ッチ群１７に送られる。行駆動回路１６は、実施形態１
に示した行デコーダ２のデコード部以外の駆動回路から
なり、列選択スイッチ群１７は、実施形態１に示した列
デコーダ４のデコード部以外のスイッチ回路からなる。
行選択回路７と列選択回路８は、実施形態１の場合と同
様に２方向の入力を１方向に変換する回路であるが、こ
こでは各行サブデコーダ１２と列サブデコーダ１４に対
応してそれぞれ設けられ、アドレスのデコード出力を扱
うことになる。
【０１０２】即ち、行選択回路７は、図１５に示すよう
に、リフレッシュ制御回路１０の行アドレスの各デコー
ド出力と行サブデコーダ１２の各デコード出力を２
(n1-m1)個のＯＲ回路７ａ…の双方の入力にそれぞれ入
力し、これらのＯＲ回路７ａ…の出力を行駆動回路１６
に送るようになっている。また、列選択回路８は、図１
６に示すように、リフレッシュ制御回路１０の各デコー
ド出力と列サブデコーダ１４の各デコード出力を２
(n2-m2)個のＯＲ回路８ａ…にそれぞれ入力し、これら
のＯＲ回路８ａ…の出力を列選択スイッチ群１７に送る
ようになっている。リフレッシュ制御回路１０がデコー
ド出力を送る行選択回路７と列選択回路８は、図示しな
い回路により、キャリーフラグＣ／Ｆがセットされたカ
ウンタ１０ｏに対応する行プリデコーダ１１と列プリデ
コーダ１３のデコード出力の組み合わせに基づいて選択
される。
【０１０３】上記構成により、リフレッシュ制御回路１
０内のいずれかのカウンタ１０ｏのキャリーフラグＣ／
Ｆがセットされ多入力ＯＲ回路１０ｈの出力がＨレベル
になると、このカウンタ１０ｏが対応するブロックを選
択する行選択回路７と列選択回路８を介して、行リフレ
ッシュデコーダ１０ｒと列リフレッシュデコーダ１０ｓ
から行アドレスと列アドレスのデコード出力がメモリセ
ルアレイ１に送られる。すると、キャリーフラグＣ／Ｆ
がセットされたカウンタ１０ｏに対応するブロック内の
２(n1-m1+n2-m2)個のメモリセルＭＣが順次リフレッシ
ュされる。
【０１０４】従って、実施形態１のように各メモリセル
ＭＣごとにリフレッシュを行う場合に比べれば、ブロッ
ク内で不要なメモリセルＭＣをリフレッシュする無駄が
多少は生じるものの、ワード線ＷＬやドライブ線ＤＬ単
位でメモリセルＭＣをリフレッシュする場合に比べれ
ば、ブロックをさらに行方向と列方向に細分化できるの
で、不揮発性半導体記憶装置が大容量となっても、この
ブロック内で不要なメモリセルＭＣをリフレッシュする
無駄を減らすことができ、リフレッシュ時間も短縮でき
るので、アクセス効率の低下を減少させることができ
る。
【０１０５】なお、図２に示した実施形態１のように、
メモリセルアレイ１の各ビット線ＢＬがそれぞれ別個の
バッファアンプ５ａに接続されている場合には、ブロッ
ク内の全スイッチＹＳをＯＮにすることにより、全列の
２(n2-m2)個のメモリセルＭＣを一度にリフレッシュす
ることができ、２(n1-m1)回のリフレッシュ動作でブロ
ック内の全メモリセルＭＣをリフレッシュすることがで
きる。
【０１０６】
【発明の効果】以上のように本発明の不揮発性半導体記
憶装置によれば、各メモリセルごとにアクセス回数をカ
ウントして無駄なくリフレッシュを実行するので、アク
セス効率の低下を少なくすることができる。また、アク
セスの種類に応じて真に必要な場合にのみ必要最小限の
処理によりリフレッシュを実行するので、アクセス効率
の低下をさらに少なくすることができる。
【０１０７】また、行アドレスのｍ1ビットと列アドレ
スのｍ2ビットによって選択されるブロック単位でリフ
レッシュを実行するので、ブロックを行列方向に任意の
大きさまで細分化でき、このブロック内で不要なメモリ
セルをリフレッシュする無駄を減少させると共に、リフ
レッシュ時間も十分に短縮してアクセス効率の低下を確
実に抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示すものであって、不
揮発性半導体記憶装置の構成を示すブロック図。
【図２】本発明の第１実施形態を示すものであって、プ
リデコーダとサブデコーダの接続関係を示すブロック
図。
【図３】本発明の第１実施形態を示すものであって、リ
フレッシュ制御回路の構成を示すブロック図。
【図４】本発明の第１実施形態を示すものであって、リ
フレッシュ制御回路の他の構成を示すブロック図。
【図５】本発明の第１実施形態を示すものであって、リ
フレッシュ用のクロック信号を示すタイムチャート。
【図６】本発明の実施形態１を示すものであって、リフ
レッシュ用の行アドレスと列アドレスを示すタイムチャ
ート。
【図７】本発明の実施形態１を示すものであって、行選
択回路の構成を示すブロック図。
【図８】本発明の実施形態１を示すものであって、列選
択回路の構成を示すブロック図。
【図９】本発明の実施形態２を示すものであって、不揮
発性半導体記憶装置の構成を示すブロック図。
【図１０】本発明の実施形態２を示すものであって、ビ
ット線と入出力回路の接続関係を示すブロック図。
【図１１】本発明の実施形態２を示すものであって、ビ
ット線と入出力回路の接続関係の他の例を示すブロック
図。
【図１２】本発明の実施形態２を示すものであって、読
み出しアクセス時の内部制御信号の変化を示すタイムチ
ャート。
【図１３】本発明の実施形態２を示すものであって、リ
フレッシュ時の各信号の変化を示すタイムチャート。
【図１４】本発明の実施形態２を示すものであって、リ
フレッシュ制御回路の構成を示すブロック図。
【図１５】本発明の実施形態２を示すものであって、リ
フレッシュ制御回路の他の構成を示すブロック図。
【図１６】本発明の実施形態２を示すものであって、リ
フレッシュ制御回路のさらに他の構成を示すブロック
図。
【図１７】ＦＲＡＭのメモリセルの構成を示す回路図。
【図１８】メモリセルのキャパシタに介在される強誘電
体膜のヒステリシス特性を示す図。
【図１９】メモリセルのキャパシタに介在される強誘電
体膜の自発分極の低下によるヒステリシス特性の変化を
示す図。
【符号の説明】
１０ リフレッシュ制御回路 １０ａ 第１カウンタ １０ｂ 第２カウンタ １０ｇ アドレス発生回路 １０ｉ タイミング発生回路 １０ｏ カウンタ １０ｐ 行リフレッシュカウンタ １０ｑ 列リフレッシュカウンタ １０ｒ 行リフレッシュデコーダ １０ｓ 列リフレッシュデコーダ １１ 行プリデコーダ １２ 行サブデコーダ １３ 列プリデコーダ １４ 列サブデコーダ ＣＳ キャパシタ ＭＣ メモリセル

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 強誘電体を介在させたキャパシタを記憶
    素子とするメモリセルを多数設けた不揮発性半導体記憶
    装置において、 各メモリセルに対応して、該メモリセルへの第１の論理
    データの書き込みアクセスおよび読み出しアクセスの回
    数をカウントする第１カウンタと、 該メモリセルへの第２の論理データの書き込みアクセス
    および読み出しアクセスの回数をカウントする第２カウ
    ンタと、 該第１カウンタまたは該第２カウンタのいずれかのカウ
    ント値が所定値を超えた場合に、カウント値が所定値を
    超えた該カウンタが対応する該メモリセルの該キャパシ
    タに対して該強誘電体の分極状態をヒステリシス特性上
    で少なくとも一巡させる電界を印加するリフレッシュを
    実行するリフレッシュ制御手段とを備えた不揮発性半導
    体記憶装置。
  2. 【請求項２】 前記メモリセルから前記第１の論理デー
    タを読み出すと前記強誘電体の分極状態が反転する場合
    に、 前記第１カウンタが、該第１の論理データの読み出しア
    クセスがあったときにはカウントを行わないものである
    請求項１記載の不揮発性半導体記憶装置。
  3. 【請求項３】 前記メモリセルから前記第１の論理デー
    タを読み出すと前記強誘電体の分極状態が反転する場合
    に、 前記第１カウンタが、該第１の論理データの読み出しア
    クセスがあったときにカウント値をリセットするもので
    ある請求項１記載の不揮発性半導体記憶装置。
  4. 【請求項４】 前記リフレッシュ制御手段が、前記第１
    カウンタのカウント値が所定値を超えた場合に、該第１
    カウンタが対応する前記メモリセルから前記第１の論理
    データを読み出した後に、該第１の論理データを再書き
    込みする処理を１回以上行うことによりリフレッシュを
    実行し、 前記第２カウンタのカウント値が所定値を超えた場合
    に、該第２カウンタが対応する前記メモリセルから論理
    データを読み出し、該論理データの反転データを書き込
    んだ後に、非反転データを書き込む処理を１回以上行う
    ことによりリフレッシュを実行するものである請求項２
    または３記載の不揮発性半導体記憶装置。
  5. 【請求項５】 強誘電体を介在させたキャパシタを記憶
    素子とするメモリセルを２n1行×２n2列のマトリクス状
    に２(n1+n2)個設け、ｎ1ビットの行アドレスとｎ2ビッ
    トの列アドレスによってメモリセルを選択しアクセスを
    行う不揮発性半導体記憶装置において、 ｎ1ビットの行アドレスのうちｍ1ビットをプリデコード
    する行プリデコーダと、 該行プリデコーダの出力によって選択され、残り（ｎ1
    −ｍ1）ビットをサブデコードしてメモリセルの行選択
    を行う２m1個の行サブデコーダと、 ｎ2ビットの列アドレスのうちｍ2ビットをプリデコード
    する列プリデコーダと、 該列プリデコーダの出力によって選択され、残り（ｎ2
    −ｍ2）ビットをサブデコードしてメモリセルの列選択
    を行う２m2個の列サブデコーダと、 該行プリデコーダと該列プリデコーダの出力の組み合わ
    せによって選択される各ブロックに対応して、該ブロッ
    ク内のメモリセルへのアクセス回数をカウントする複数
    のカウンタと、 いずれかのカウンタのカウント値が所定値を超えた場合
    に、該カウント値が所定値を超えた該カウンタが対応す
    るブロック内の全てのメモリセルのキャパシタに対して
    強誘電体の分極状態をヒステリシス特性上で少なくとも
    一巡させる電界を印加するリフレッシュを実行するリフ
    レッシュ制御手段とを備えた不揮発性半導体記憶装置。
  6. 【請求項６】 前記各カウンタが、前記ブロック内のメ
    モリセルへの第１の論理データの書き込みアクセスおよ
    び読み出しアクセスの回数をカウントする第１カウンタ
    と、該ブロック内のメモリセルへの第２の論理データの
    書き込みアクセスおよび読み出しアクセスの回数をカウ
    ントする第２カウンタからなり、 前記リフレッシュ制御手段が、該第１カウンタまたは該
    第２カウンタのいずれかのカウント値が所定値を超えた
    場合に、カウント値が所定値を超えた該カウンタが対応
    するブロック内の全てのメモリセルのリフレッシュを実
    行するものである請求項５記載の不揮発性半導体記憶装
    置。
  7. 【請求項７】 前記リフレッシュ制御手段が、所定の周
    期を有するパルス列を列リフレッシュカウンタによって
    カウントすることにより得た（ｎ2−ｍ2）ビットの列ア
    ドレスをサブデコードして前記ブロックの列選択を行う
    と共に、該パルス列を２(n2-m2)分周したパルス列を行
    リフレッシュカウンタによってカウントすることにより
    得た（ｎ1−ｍ1）ビットの行アドレスをサブデコードし
    て該ブロックの行選択を行うことにより、該ブロック内
    の全てのメモリセルを順次選択しリフレッシュを実行す
    るものである請求項５または６記載の不揮発性半導体記
    憶装置。
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