KR20240043298A - 글로벌 입출력 라인의 부하에 의한 영향을 감소시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

글로벌 입출력 라인의 부하에 의한 영향을 감소시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법 Download PDF

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KR20240043298A
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김상윤
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원복연
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삼성전자주식회사
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Abstract

글로벌 입출력 라인의 부하에 의한 영향을 감소시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법이 개시된다. 본 발명의 실시예에 따른 반도체 메모리 장치는, 각각 다수의 서브 어레이를 포함하는 제1 분할 영역 내지 제n 분할 영역으로 분할되는 뱅크; 각각, 상기 제1 분할 영역 내지 상기 제n 분할 영역 중 인접하여 위치하는 분할 영역에 공유되고 연결 제어 신호에 응답하여 턴-온되는 제1 연결 제어 트랜지스터 내지 제n-1 연결 제어 트랜지스터; 상기 제1 연결 제어 트랜지스터 내지 제n-1 연결 제어 트랜지스터 중 대응되는 연결 제어 트랜지스터에 의해 서로 연결되는 제1 GIO(Global Input/Output) 분할 라인 내지 제n GIO 분할 라인; 및 상기 제1 GIO 분할 라인 내지 상기 제n GIO 분할 라인 중 연결되는 GIO 분할 라인을 통해 상기 메모리 셀로부터 독출되는 데이터를 수신하여 처리하는 GIO 감지 증폭기;를 포함한다.

Description

글로벌 입출력 라인의 부하에 의한 영향을 감소시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법 {Semiconductor Memory Device Capable of Reducing Effect of Global IO Line Load and Operating Method thereof}
본 발명은 반도체 장치에 관한 것으로, 글로벌 입출력 라인의 부하에 의한 영향을 감소시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 메모리 장치의 저장 용량 증가 및 면적 감소에 대한 요구가 지속적으로 증대되고 있다. 이에 각각의 글로벌 입출력 라인에 전기적으로 연결되는 메모리 셀 또는 서브 어레이(sub-array)의 개수가 증가되고 있다.
하나의 글로벌 입출력 라인에 전기적으로 연결되는 메모리 셀 또는 서브 어레이의 개수가 증가됨에 따라 글로벌 입출력 라인의 부하가 증가되는데, 그로 인한 반도체 메모리 장치의 전력 소모 또는 특성 저하를 방지하기 위한 제어가 요구된다.
본 발명은 상술한 과제를 해결하기 위한 것으로서, 글로벌 입출력 라인의 부하에 의한 영향을 감소시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공하고자 한다.
상기 기술적 과제를 해결하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는, 각각 다수의 서브 어레이를 포함하는 제1 분할 영역 내지 제n 분할 영역으로 분할되는 뱅크; 각각, 상기 제1 분할 영역 내지 상기 제n 분할 영역 중 인접하여 위치하는 분할 영역에 공유되고 연결 제어 신호에 응답하여 턴-온되는 제1 연결 제어 트랜지스터 내지 제n-1 연결 제어 트랜지스터; 상기 제1 연결 제어 트랜지스터 내지 제n-1 연결 제어 트랜지스터 중 대응되는 연결 제어 트랜지스터에 의해 서로 연결되는 제1 GIO(Global Input/Output) 분할 라인 내지 제n GIO 분할 라인; 및 상기 제1 GIO 분할 라인 내지 상기 제n GIO 분할 라인 중 연결되는 GIO 분할 라인을 통해 상기 메모리 셀로부터 독출되는 데이터를 수신하여 처리하는 GIO 감지 증폭기;를 포함한다.
상기 뱅크가 포함되는 메모리 셀 영역은, 상기 제1 연결 제어 트랜지스터 내지 상기 제n-1 연결 제어 트랜지스터가 위치하는 주변 회로 영역과 제1 방향으로 적층 및 중첩될 수 있다.
상기 메모리 셀 영역은 제1 기판에 형성되고, 상기 주변 회로 영역은 제2 기판에 형성되며, 상기 제1 기판은 상기 제1 방향으로 상기 제2 기판의 상부에 위치할 수 있다.
상기 제1 연결 제어 트랜지스터 내지 상기 제n-1 연결 제어 트랜지스터는, 상기 제1 분할 영역 내지 상기 제n 분할 영역 중 인접하여 위치하는 분할 영역 사이에 위치할 수 있다.
상기 제1 분할 영역 내지 상기 제n 분할 영역은 각각, 제1 구동 전압으로 상기 다수의 서브 어레이 중 대응되는 서브 어레이의 데이터를 센싱하여 증폭하는 다수의 로컬 감지 증폭기;를 더 포함하고, 상기 제1 GIO 분할 라인 내지 상기 제n GIO 분할 라인은 각각, 상기 다수의 로컬 감지 증폭기 중, 상기 제1 분할 영역 내지 상기 제n 분할 영역 중 대응되는 분할 영역에 포함되는 로컬 감지 증폭기와 연결될 수 있다.
상기 제1 구동 전압은, 상기 제1 분할 영역 내지 상기 제n 분할 영역 중 상기 로컬 감지 증폭기가 포함되는 분할 영역과 상기 GIO 감지 증폭기의 이격 거리에 비례할 수 있다.
상기 제1 분할 영역과 상기 GIO 감지 증폭기의 이격 거리가 상기 제n 분할 영역과 상기 GIO 감지 증폭기의 이격 거리보다 더 큰 경우, 상기 제1 분할 영역의 로컬 감지 증폭기의 제1 구동 전압은, 상기 제n 분할 영역의 로컬 감지 증폭기의 제1 구동 전압보다 크게 인가될 수 있다.
상기 제1 GIO 분할 라인 내지 상기 제n GIO 분할 라인 중 대응되는 GIO 분할 라인의 일단에 연결되고, 프리차지 신호에 응답하여 턴-온되는 적어도 둘 이상의 GIO 프리차지 트랜지스터;가 더 포함될 수 있다.
상기 GIO 프리차지 트랜지스터는, 상기 제1 GIO 분할 라인 내지 상기 제n GIO 분할 라인 각각에 구비될 수 있다.
상기 GIO 프리차지 트랜지스터는, 일단이 상기 제1 연결 제어 트랜지스터 내지 상기 제n-1 연결 제어 트랜지스터 중 대응되는 트랜지스터의 일단과 연결될 수 있다.
상기 제1 GIO 분할 라인 내지 상기 제n GIO 분할 라인 중 대응되는 GIO 분할 라인에 연결되고, 제2 구동 전압을 이용하여, 기입하고자 하는 데이터를 버퍼링하는 적어도 둘 이상의 GIO 보조 드라이버;가 더 포함될 수 있다.
상기 제2 구동 전압은, 상기 제1 GIO 분할 라인 내지 상기 제n GIO 분할 라인 중 상기 GIO 보조 드라이버가 연결되는 GIO 분할 라인에 대응되는 분할 영역과 상기 GIO 감지 증폭기의 이격 거리에 비례할 수 있다.
상기 GIO 보조 드라이버는, 상기 제1 GIO 분할 라인 내지 상기 제n GIO 분할 라인 중 대응되는 GIO 분할 라인과 함께, 상기 제1 연결 제어 트랜지스터 내지 상기 제n-1 연결 제어 트랜지스터 중 대응되는 트랜지스터의 일단과 연결될 수 있다.
상기 제1 GIO 분할 라인 내지 상기 제n GIO 분할 라인 중 대응되는 GIO 분할 라인을 프리차지 하는 적어도 둘 이상의 GIO 프리차지 트랜지스터; 및 상기 제1 GIO 분할 라인 내지 상기 제n GIO 분할 라인 중 대응되는 GIO 분할 라인에 인가하고자 하는 데이터를 버퍼링하는 적어도 둘 이상의 GIO 보조 드라이버;가 더 포함될 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은, 뱅크의 다수의 분할 영역 중 수신되는 어드레스에 대응되는 분할 영역을 특정하는 단계; 다수의 GIO 분할 라인 중 상기 특정되는 분할 영역까지 대응되는 GIO 분할 라인을 연결하는 단계; 상기 연결되는 GIO 분할 라인을 통해 상기 어드레스에 대응되는 메모리 셀의 데이터를 센싱하는 단계; 및 상기 센싱되는 데이터를 증폭하여 독출 데이터로 출력하는 단계;를 포함한다.
상기 어드레스에 대응되는 메모리 셀의 데이터를 센싱하는 단계는, 상기 연결되는 GIO 분할 라인의 개수에 대응되어, 상기 어드레스에 대응되는 로컬 감지 증폭기의 제1 구동 전압을 달리 인가하는 단계;를 더 포함할 수 있다.
상기 다수의 GIO 분할 라인에 대해 각각 개별적으로 프리차지를 수행하는 단계;가 더 포함될 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 실시예에 따른 DRAM(Dynamic Random Access Memory)은, 제1 기판에 형성되고 다수의 분할 영역 및 상기 다수의 분할 영역에 대응되는 다수의 GIO(Global Input/Output) 분할 라인을 포함하는 메모리 셀 영역; 및 상기 제1 기판과 수직 방향으로 적층 및 중첩되는 제2 기판에 형성되고, 수신되는 어드레스에 대응되어 상기 다수의 GIO 분할 라인을 연결 또는 분리하는 다수의 연결 제어 트랜지스터를 포함하는 주변 회로 영역;을 포함한다.
상기 다수의 GIO 분할 라인 중 연결되는 GIO 분할 라인의 개수에 대응되어, 상기 다수의 분할 영역 중 대응되는 분할 영역에 대한 데이터 센싱 또는 데이터 기입을 위한 구동 전압이 달리 인가될 수 있다.
상기 주변 회로 영역은, 상기 다수의 GIO 분할 라인 중 대응되는 GIO 분할 라인에 연결되고 상기 대응되는 GIO 분할 라인을 프리차지 하는 적어도 둘 이상의 GIO 프리차지 트랜지스터; 및 상기 다수의 GIO 분할 라인 중 대응되는 GIO 분할 라인에 연결되고 상기 대응되는 GIO 분할 라인에 인가하고자 하는 데이터를 버퍼링하는 적어도 둘 이상의 GIO 보조 드라이버; 중 적어도 하나가 더 포함될 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치 및 이의 동작 방법에 의하면, 글로벌 입출력 라인의 부하를 감소시킴으로써, 글로벌 입출력 라인의 부하에 의한 반도체 메모리 장치의 전력 소모 또는 특성 저하가 방지될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 도면이다.
도 3은 도 1의 서브 어레이의 예를 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 연결 제어 트랜지스터에 의한 GIO 분할 라인의 연결을 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 연결 제어 트랜지스터의 위치를 나타내는 도면이다.
도6은 본 발명의 실시예에 따른 COP(Cell On Periphery) 구조의 반도체 메모리 장치를 나타내는 도면이다.
도 7은 본 발명의 다른 실시예에 연결 제어 트랜지스터의 위치를 나타내는 도면이다.
도 8 및 도 9는 각각 본 발명의 실시예에 로컬 감지 증폭기의 제1 구동 전압을 설명하기 위한 도면이다.
도 10은 본 발명의 실시예에 따른 GIO 분할 라인에 대한 프리차지를 별도로 수행하는 반도체 메모리 장치를 나타내는 도면이다.
도 11은 본 발명의 실시예에 따른 프리차지와 관련된 반도체 메모리 장치의 동작 방법을 나타내는 도면이다.
도 12는 본 발명의 실시예에 따른 GIO 감지 증폭기를 나타내는 도면이다.
도 13은 본 발명의 실시예에 따른 GIO 보조 드라이버를 구비하는 반도체 메모리 장치를 나타내는 도면이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로,　본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 도면이고, 도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 n개의 분할 영역(SRG)으로 분할되는 뱅크(BNK), n-1개의 연결 제어 트랜지스터(CMT), n개의 GIO(Global Input/Output line) 분할 라인(SGL) 및 GIO 감지 증폭기(GSA)를 포함하고, 요구되는 최소한의 GIO 분할 라인만을 연결함으로써, 글로벌 입출력 라인의 부하에 의한 영향을 감소시킬 수 있다.
도 1은 n이 4인 예를 도시하고 있으나, 이에 한정되는 것은 아니다. 데이터 입출력에 야기되는 부하 또는 기입/독출 속도 등 본 발명의 실시예에 따른 반도체 메모리 장치(100)에 요구되는 동작 특성에 근거하여, 뱅크(BNK)는 다양한 개수의 분할 영역(SRG)으로 분할되어 제어될 수 있다. 이에 따라, 연결 제어 트랜지스터(CMT) 및 GIO 분할 라인(SGL) 또한 대응되는 개수로 구비될 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법(200)은 뱅크의 다수의 분할 영역 중 수신되는 어드레스에 대응되는 분할 영역을 특정하는 단계(S210), 다수의 GIO 분할 라인 중 특정되는 분할 영역까지 대응되는 GIO 분할 라인을 연결하는 단계(S220), 연결되는 GIO 분할 라인을 통해 어드레스에 대응되는 메모리 셀의 데이터를 센싱하는 단계(S230) 및 센싱되는 데이터를 증폭하여 독출 데이터로 출력하는 단계(S240)를 포함하고, 수신되는 어드레스에 대응되는 개수의 GIO 분할 라인만을 연결함으로써, 글로벌 입출력 라인의 부하에 의한 영향을 감소시킬 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법(200)에서, 수신되는 어드레스는 기입 명령, 독출 명령 또는 프리차지(precharge) 명령 등과 함께 수신되는 어드레스일 수 있다. 도 2는 독출 명령에 대응되는 동작 방법을 나타내고 있고, 본 발명의 실시예에 따른 다른 명령에 대한 동작 방법은 후술된다.
이하에서는 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법(200)으로 동작하고, 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법(200)은 본 발명의 실시예에 따른 반도체 메모리 장치(100)에서 실행되는 경우에 대해 기술된다. 다만, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 반도체 메모리 장치의 동작 방법(200)과 다른 방법으로 동작할 수 있다. 또한, 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법(200)은 반도체 메모리 장치(100)와 다른 반도체 메모리 장치에서 실행될 수 있다.
계속해서 도 1을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 뱅크(BNK)는 제1 분할 영역(SRG1) 내지 제4 분할 영역(SRG4)으로 분할된다. 도 1은 뱅크(BNK)가 4개의 분할 영역(SRG)을 포함하는 것으로 도시하고 있으나, 전술된 바와 같이 분할되는 개수는 달리 설정될 수 있다. 제1 분할 영역(SRG1) 내지 제4 분할 영역(SRG4)은 각각 다수의 서브 어레이(SA)를 포함한다.
반도체 메모리 장치(100)는 도 1의 뱅크(BNK)를 다수로 구비할 수 있다. 이때, 뱅크(BNK)는 다양한 단위로 규정될 수 있을 것이다. 예를 들어, 랭크 어드레스, 뱅크 어드레스, 로우 어드레스 및 컬럼 어드레스로 구성되는 어드레스에서, 뱅크 어드레스에 의해 규정되는 단위일 수 있다. 또는, 상기의 뱅크 어드레스는 동일하나 내부적으로 구분되어 동작하는 단위일 수 있다. 다만, 이하에서는 하나의 GIO 감지 증폭기(GSA)에 공유되는 다수의 서브 어레이(SA)를 포함하는 것으로 전제하여 기술된다.
도 3은 도 1의 서브 어레이의 예를 나타내는 도면이다.
도 1 내지 도 3을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 DRAM(Dynamic Random Access Memory)일 수 있다. 이때, 다수의 서브 어레이(SA)는 각각, 도 3의 메모리 셀(MC)을 다수 포함한다. 메모리 셀(MC)은 각각 제1 트랜지스터(TR1) 및 커패시터(C)를 포함할 수 있다. 제1 트랜지스터(TR1)는 일단이 비트 라인(BL) 또는 상보 비트 라인(BLB)에 연결되고, 게이트가 워드 라인(WL)에 연결된다. 커패시터(C)는 일단이 제1 트랜지스터(TR1)의 타단에 연결될 수 있다.
다른 예에서 메모리 셀(MC)은 커패시터(C)가 생략되거나 다른 반도체 소자가 더 구비될 수도 있다. 또한, 본 발명의 실시예에 따른 반도체 메모리 장치(100)가 VCT(Vertical Cell Transistor) DRAM인 경우, 메모리 셀(MC)에서 제1 트랜지스터(TR1)의 워드 라인(WL) 및 비트 라인(BL)에 대한 연결 구조 등이 도 1과 상이할 수 있다. 다만, 이하에서는 달리 기술되지 아니하는 한 도 3의 메모리 셀(MC) 구조를 기준으로 설명된다.
제1 트랜지스터(TR1)는 NMOS 트랜지스터로 일종의 액세스 트랜지스터로 기능할 수 있다. 즉, 제1 트랜지스터(TR1)는 비트 라인(BL) 및 워드 라인(WL)의 전압에 따라 턴-온 되어 커패시터(C)로의 데이터 기입 또는 커패시터(C)로부터의 데이터 독출이 수행될 수 있다.
예를 들어, 로우 디코더(RD)가 독출 명령의 어드레스 중 로우 어드레스를 디코딩하여 대응되는 워드 라인(WL)을 활성화하고, 뱅크(BNK)와 GIO 감지 증폭기(GSA) 사이에 위치할 수 있는 칼럼 디코더(미도시)가 어드레스 중 칼럼 어드레스를 디코딩하여 대응되는 비트 라인(BL)을 활성화할 수 있다. 이와 같은 방식으로 선택되는 메모리 셀(MC)은 제1 분할 영역(SRG1) 내지 제n 분할 영역(SRG) 중 하나의 분할 영역에 포함될 수 있다. 즉, 어드레스에 대응되는 뱅크(BNK)의 분할 영역(SRG)이 특정된다(S210).
서브 워드라인 드라이버(SWD)는 로우 디코더(RD)에 의해 활성화된 워드 라인(WL)을 승압할 수 있다. 로컬 감지 증폭기(LSA)는 활성화된 워드 라인의 메모리 셀(MC)에 대응되는 비트 라인(BL) 및 상보 비트 라인(BLB)의 전압 차이를 센싱 및 증폭할 수 있다. 로컬 감지 증폭기(LSA)는 제1 GIO 분할 라인(SGL1) 내지 제4 GIO 분할 라인(SGL4) 중 대응되는 GIO 분할 라인에 연결될 수 있다. 이때, 제1 GIO 분할 라인(SGL1) 내지 제4 GIO 분할 라인(SGL4)은 각각 하나의 라인으로 도시되었으나, 달리 기술되지 아니하는 한, GIO 분할 라인 쌍, 즉 상보 관계의 GIO 분할 라인으로 이루어진 GIO 분할 라인 쌍으로 이해하여야 할 것이다.
제1 GIO 분할 라인(SGL1) 내지 제4 GIO 분할 라인(SGL4) 중 GIO 감지 증폭기(GSA)와 인접하는 분할 영역에 대응되는 GIO 분할 라인으로부터, 어드레스가 나타내는 메모리 셀(MC)에 대한 로컬 감지 증폭기(LSA)와 연결되는 GIO 분할 라인까지 GIO 분할 라인이 서로 연결된다(S220). 예를 들어, GIO 감지 증폭기(GSA)와 인접하는 분할 영역에 대응되는 GIO 분할 라인이 제4 GIO 분할 라인(SGL4)이고 독출 명령의 어드레스에 대응되는 분할 영역이 제3 분할 영역(SRG3)인 경우, 제3 GIO 분할 라인(SGL3) 및 제4 GIO 분할 라인(SGL4)이 연결될 수 있다. 이때, 제4 GIO 분할 라인(SGL4)은 GIO 감지 증폭기(GSA)와 연결될 수 있다.
따라서, 로컬 감지 증폭기(LSA)에 의해 센싱 및 증폭되는 메모리 셀(MC)의 데이터가 제1 GIO 분할 라인(SGL1) 내지 제4 GIO 분할 라인(SGL4) 중 연결되는 GIO 분할 라인에 인가되고, 연결되는 GIO 분할 라인의 전압이 GIO 감지 증폭기(GSA)에 전달될 수 있다. GIO 감지 증폭기(GSA)는 연결되는 GIO 분할 라인의 전압을 센싱하고(S230), 센싱되는 데이터를 증폭하여 독출 데이터로 출력될 수 있다(S240).
도 4는 본 발명의 실시예에 따른 연결 제어 트랜지스터에 의한 GIO 분할 라인의 연결을 나타내는 도면이다.
도 1및 도 4을 참조하면, 제1 연결 제어 트랜지스터(CMT1) 내지 제3 연결 제어 트랜지스터(CMT3)는 각각, 제1 분할 영역(SRG1) 내지 제4 분할 영역(SRG4) 중 인접하여 위치하는 분할 영역에 공유된다. 예를 들어 제1 연결 제어 트랜지스터(CMT1)는 제1 분할 영역(SRG1) 및 제2 분할 영역(SRG2)에 공유되고, 제2 연결 제어 트랜지스터(CMT2)는 제2 분할 영역(SRG2) 및 제3 분할 영역(SRG3)에 공유되며, 제3 연결 제어 트랜지스터(CMT3)는 제3 분할 영역(SRG3) 및 제4 분할 영역(SRG4)에 공유될 수 있다. 따라서, 연결 제어 트랜지스터(CMT)의 개수는 뱅크(BNK)의 분할 영역(SRG)의 개수보다 하나 작을 수 있다.
제1 GIO 분할 라인(SGL1) 내지 제4 GIO 분할 라인(SGL4)은 각각 뱅크(BNK)의 분할 영역(SRG)에 대응될 수 있다. 즉, 제1 GIO 분할 라인(SGL1) 내지 제4 GIO 분할 라인(SGL4)이 제1 분할 영역(SRG1) 내지 제4 분할 영역(SRG4) 중 대응되는 분할 영역의 로컬 감지 증폭기(LSA)에 연결되어, 해당 분할 영역의 서브 어레이(SA)에 대한 독출, 기입 및 프리차지 동작이 수행될 수 있다. 예를 들어, 제1 GIO 분할 라인(SGL1)은 제1 분할 영역(SRG1)에 대응되고, 제2 GIO 분할 라인(SGL2)은 제2 분할 영역(SRG2)에 대응될 수 있다. 마찬가지로, 제3 GIO 분할 라인(SGL3)은 제3 분할 영역(SRG3)에 대응되고, 제4 GIO 분할 라인(SGL4)은 제4 분할 영역(SRG4)에 대응될 수 있다.
제1 GIO 분할 라인(SGL1) 내지 제4 GIO 분할 라인(SGL4)은 각각, 제1 연결 제어 트랜지스터(CMT1) 내지 제3 연결 제어 트랜지스터(CMT3) 중 대응되는 연결 제어 트랜지스터가 턴-온됨에 따라 서로 연결될 수 있다. 예를 들어, 제1 GIO 분할 라인(SGL1) 및 제2 GIO 분할 라인(SGL2)은 제1 연결 제어 트랜지스터(CMT1)에 의해 연결되고, 제2 GIO 분할 라인(SGL2) 및 제3 GIO 분할 라인(SGL3)은 제2 연결 제어 트랜지스터(CMT2)에 의해 연결되며, 제3 GIO 분할 라인(SGL3) 및 제4 GIO 분할 라인(SGL4)은 제3 연결 제어 트랜지스터(CMT3)에 의해 연결될 수 있다.
제1 GIO 분할 라인(SGL1) 내지 제4 GIO 분할 라인(SGL4)은 각각, 대응되는 상보 GIO 분할 라인과 GIO 분할 라인 쌍을 이룰 수 있다. 즉, 제1 GIO 분할 라인(SGL1)은 제1 상보 GIO 분할 라인(SGL1b)과 쌍을 이루고, 제2 GIO 분할 라인(SGL2)은 제2 상보 GIO 분할 라인(SGL2b)과 쌍을 이룰 수 있다. 마찬가지로, 제3 GIO 분할 라인(SGL3)은 제3 상보 GIO 분할 라인(SGL3b)과 쌍을 이루고, 제4 GIO 분할 라인(SGL4)은 제4 상보 GIO 분할 라인(SGL4b)과 쌍을 이룰 수 있다. 따라서, 제1 상보 GIO 분할 라인(SGL1b)은 제1 분할 영역(SRG1)에 대응되고, 제2 상보 GIO 분할 라인(SGL2b)은 제2 분할 영역(SRG2)에 대응될 수 있다. 마찬가지로, 제3 상보 GIO 분할 라인(SGL3b)은 제3 분할 영역(SRG3)에 대응되고, 제4 상보 GIO 분할 라인(SGL4b)은 제4 분할 영역(SRG4)에 대응될 수 있다.
제1 연결 제어 트랜지스터(CMT1) 내지 제3 연결 제어 트랜지스터(CMT3)는 각각, 연결 제어 신호(XCC)에 응답하여 턴-온되어, 인접하는 두 개의 GIO 분할 라인을 연결할 수 있다. 연결 제어 신호(XCC)는 어드레스에 대응되어 생성될 수 있다. 예를 들어, 연결 제어 신호(XCC)는 로우 어드레스에 대응되어 생성될 수 있다.
예를 들어, 어드레스가 제3 분할 영역(SRG3)의 서브 어레이(SA)를 가리키는 경우, 연결 제어 신호(XCC)는 제1 연결 제어 트랜지스터(CMT1) 내지 제3 연결 제어 트랜지스터(CMT3) 중 제3 연결 제어 트랜지스터(CMT3)만 턴-온되도록 생성될 수 있다. 제1 상보 GIO 분할 라인(SGL1b) 내지 제4 상보 GIO 분할 라인(SGL4b)의 연결을 제어하는 제1 상보 연결 제어 트랜지스터(CMT1b) 내지 제3 상보 연결 제어 트랜지스터(CMT3b)도, 제1 연결 제어 트랜지스터(CMT1) 내지 제3 연결 제어 트랜지스터(CMT3)와 동일하게 제어될 것이다.
이상에서는 제1 GIO 분할 라인(SGL1) 내지 제4 GIO 분할 라인(SGL4), 및 제1 상보 GIO 분할 라인(SGL1b) 내지 제4 상보 GIO 분할 라인(SGL4b)의 연결 제어가 제1 연결 제어 트랜지스터(CMT1) 내지 제3 연결 제어 트랜지스터(CMT3), 및 제1 상보 연결 제어 트랜지스터(CMT1b) 내지 제3 상보 연결 제어 트랜지스터(CMT3b)에 의해 이루어지는 것으로 기술되었으나, 이에 한정되는 것은 아니다. 트랜지스터 이외에 다른 스위칭 부재에 의해 그 연결이 제어될 수도 있다.
이렇듯, 본 발명의 실시예에 따른 반도체 메모리 장치(100)에 의하면, GIO 라인을 제1 GIO 분할 라인(SGL1) 내지 제4 GIO 분할 라인(SGL4)로 분할하고, 제1 연결 제어 트랜지스터(CMT1) 내지 제3 연결 제어 트랜지스터(CMT3)에 의해 그 연결을 제어함으로써, GIO 라인의 부하를 최소화할 수 있다. 예를 들어, 제3 분할 영역(SRG3)의 서브 어레이(SA)에 대한 독출 동작을 수행함에 있어, 제1 분할 영역(SRG1)까지 GIO 라인을 형성하지 아니할 수 있다. 따라서, 일정 시간 또는 일정 동작에 대한 평균적인 GIO 라인의 부하가 감소되어, GIO 라인의 부하에 의한 반도체 메모리 장치의 전력 소모 또는 특성 저하가 방지될 수 있다.
도 5는 본 발명의 실시예에 따른 연결 제어 트랜지스터의 위치를 나타내는 도면이다.
도 1 및 도 5를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 영역(120) 및 주변 회로 영역(140)을 포함할 수 있다. 메모리 셀 영역(120)은 주변 회로 영역(140)과 제1 방향으로 적층 및 중첩될 수 있다. 제1 방향은 수직 방향일 수 있다. 메모리 셀 영역(120)은 적어도 하나 이상의 뱅크(BNK), 즉 다수의 서브 어레이(SA)를 포함할 수 있다.
주변 회로 영역(140)은 제1 연결 제어 트랜지스터(CMT1) 내지 제3 연결 제어 트랜지스터(CMT3)를 포함할 수 있다. 주변 회로 영역(140)에 위치하는 제1 연결 제어 트랜지스터(CMT1) 내지 제3 연결 제어 트랜지스터(CMT3)는 배선(WR)을 통해, 메모리 셀 영역(120)에 위치하는 제1 GIO 분할 라인(SGL1) 내지 제4 GIO 분할 라인(SGL4)과 연결될 수 있다. 따라서, 본 발명의 실시예에 따른 반도체 메모리 장치(100)에 의하면 면적의 증가 없이 GIO 라인의 부하를 분산 또는 감소시킬 수 있다. 도 5에 도시되지는 아니하였으나, 로컬 감지 증폭기(LSA) 또한 주변 회로 영역(140)에 위치할 수 있다.
전술된 바와 같이, 일단이 제3 연결 제어 트랜지스터(CMT3)와 연결되는 제4 GIO 분할 라인(SGL4)은 타단이 GIO 감지 증폭기(GSA)와 연결될 수 있다. 마찬가지로, 주변 회로 영역(140)에 위치하는 GIO 감지 증폭기(GSA)는 배선(WR)을 통해 메모리 셀 영역(120)에 위치하는 제4 GIO 분할 라인(SGL4)과 연결될 수 있다.
도 6은 본 발명의 실시예에 따른 COP(Cell On Periphery) 구조의 반도체 메모리 장치를 나타내는 도면이다.
도 6을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 COP 구조로 구비될 수 있다. 예를 들어, 메모리 셀 영역(120)은 제1 기판(SUB1)에 형성되고, 주변 회로 영역(140)은 제2 기판(SUB2)에 형성되며, 제1 기판(SUB1)은 제2 기판(SUB2)에 대해 수직 방향으로 적층 및 중첩될 수 있다. 이때, 제1 기판(SUB1)은 제2 기판(SUB2)에 대해 수직 방향으로 상부에 위치할 수 있다. 다만, 이에 한정되는 것은 아니다. 동작 특성 또는 공정 특성 등을 고려하여 제2 기판(SUB2)이 제1 기판(SUB1)에 대해 수직 방향으로 상부에 위치할 수도 있다.
도 7은 본 발명의 다른 실시예에 연결 제어 트랜지스터의 위치를 나타내는 도면이다.
도 7을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(100)에서 메모리 셀 영역(120)과 주변 회로 영역(140)은, 도 5 또는 도 6과 달리 수직 방향으로 적층 및 중첩되지 아니하고, 동일한 기판 상에 형성될 수 있다. 이때, 제1 연결 제어 트랜지스터(CMT1) 내지 제3 연결 제어 트랜지스터(CMT3)는 제1 분할 영역(SRG1) 내지 제4 분할 영역(SRG4) 중 공유되는 분할 영역 사이에 위치할 수 있다. 이렇듯, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 그 구조와 무관하게 GIO 라인의 부하를 분산 또는 감소시킬 수 있다.
도 8 및 도 9는 각각 본 발명의 실시예에 로컬 감지 증폭기의 제1 구동 전압을 설명하기 위한 도면이다.
도 1， 도 8 및 도 9를 참조하면, 로컬 감지 증폭기(LSA)가 전술된 센싱 및 증폭 동작을 수행함에 있어 제1 구동 전압(DRV1)이 사용될 수 있다. 본 발명의 실시예에 따른 반도체 메모리 장치(100)에서, 연결되는 GIO 분할 라인의 개수에 대응되어 로컬 감지 증폭기(LSA)의 제1 구동 전압(DRV1)이 달리 인가될 수 있다.
제1 GIO 분할 라인(SGL1) 내지 제4 GIO 분할 라인(SGL4)은 로우 어드레스에 대응되는 분할 영역에 따라 그 연결 관계를 달리할 수 있다. 예를 들어, 로우 어드레스가 제1 분할 영역(SRG1)을 가리키는 경우 제1 GIO 분할 라인(SGL1) 내지 제4 GIO 분할 라인(SGL4)이 연결되고, 로우 어드레스가 제2 분할 영역(SRG2)을 가리키는 경우 제2 GIO 분할 라인(SGL2) 내지 제4 GIO 분할 라인(SGL4)이 연결되며, 로우 어드레스가 제3 분할 영역(SRG3)을 가리키는 경우 제3 GIO 분할 라인(SGL3) 및 제4 GIO 분할 라인(SGL4)이 연결될 수 있다. 또한, 로우 어드레스가 제4 분할 영역(SRG4)을 가리키는 경우 다른 GIO 분할 라인(SGL1~ SGL3)과 연결되지 아니하고 제4 GIO 분할 라인(SGL4)만이 활성화될 수 있다.
이때, 제4 GIO 분할 라인(SGL4)만이 활성화되는 경우 제4 GIO 분할 라인(SGL4)에 연결되는 로컬 감지 증폭기(LSA)의 제1 구동 전압(DRV1)은, 제2 GIO 분할 라인(SGL2) 내지 제4 GIO 분할 라인(SGL4)이 연결되는 경우 제2 GIO 분할 라인(SGL2)에 연결되는 로컬 감지 증폭기(LSA)의 제1 구동 전압(DRV1)보다 작은 전압 레벨로 인가될 수 있다. 제2 GIO 분할 라인(SGL2) 내지 제4 GIO 분할 라인(SGL4)이 연결되는 경우 제2 GIO 분할 라인(SGL2)에 연결되는 로컬 감지 증폭기(LSA)의 제1 구동 전압(DRV1)은, 제1 GIO 분할 라인(SGL1) 내지 제4 GIO 분할 라인(SGL4)이 모두 연결되는 경우 제1 GIO 분할 라인(SGL1)에 연결되는 로컬 감지 증폭기(LSA)의 제1 구동 전압(DRV1)보다 작은 전압 레벨로 인가될 수 있다.
다른 측면에서, 로컬 감지 증폭기(LSA)의 제1 구동 전압(DRV1)는 제1 분할 영역(SRG1) 내지 제4 분할 영역(SRG4) 중 대응되는 분할 영역에 따라 전압 레벨을 달리하여 인가될 수 있다. 예를 들어, 제1 구동 전압(DRV1)은 제1 분할 영역(SRG1) 내지 제4 분할 영역(SRG4) 중 로컬 감지 증폭기(LSA)가 센싱 및 증폭 동작을 수행하는 분할 영역과 GIO 감지 증폭기(GSA)의 이격 거리에 비례할 수 있다.
도 1은 제1 분할 영역(SRG1)과 GIO 감지 증폭기(GSA)의 이격 거리가 제4 분할 영역(SRG4)과 GIO 감지 증폭기(GSA)의 이격 거리보다 더 큰, 즉 제4 분할 영역(SRG4)에서 제1 분할 영역(SRG1)까지 GIO 감지 증폭기(GSA)와의 이격 거리가 증가하는 예를 도시한다. 이때, 제1 분할 영역(SRG1)의 로컬 감지 증폭기(LSA)의 제1 구동 전압(DRV1)은, 제4 분할 영역(SRG4)의 로컬 감지 증폭기(LSA)의 제1 구동 전압(DRV1)보다 크게 인가될 수 있다.
예를 들어, 제1 분할 영역(SRG1)의 로컬 감지 증폭기(LSA)에 대한 제1 구동 전압(DRV1)의 전압 레벨이 "V1"이고, 제2 분할 영역(SRG2)의 로컬 감지 증폭기(LSA)에 대한 제1 구동 전압(DRV1)의 전압 레벨이 "V2"이며, 제3 분할 영역(SRG3)의 로컬 감지 증폭기(LSA)에 대한 제1 구동 전압(DRV1)의 전압 레벨이 "V3"이고, 제4 분할 영역(SRG4)의 로컬 감지 증폭기(LSA)에 대한 제1 구동 전압(DRV1)의 전압 레벨이 "V4"일 수 있다. 이때, "V1"은 "V2"보다 크고, "V2"은 "V3"보다 크며, "V3"은 "V4"보다 크게 설정될 수 있다.
이렇듯, 본 발명의 실시예에 따른 반도체 메모리 장치(100)에 의하면, 로컬 감지 증폭기(LSA)의 센싱 및 증폭 동작에 있어서, 대응되는 분할 영역과 GIO 감지 증폭기(GSA)의 이격 거리에 따라 제1 구동 전압(DRV1)의 전압 레벨을 달리함으로써, 연결되는 GIO 분할 라인을 통해 GIO 감지 증폭기(GSA)까지 센싱 및 증폭된 전압이 정확하게 전달될 수 있다. 따라서, 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 동작 신뢰성이 향상될 수 있다.
도 8은 제1 분할 영역(SRG1) 내지 제4 분할 영역(SRG4) 중 대응되는 분할 영역에 대한 로컬 감지 증폭기(LSA)마다 별도의 전원 라인을 통해 제1 구동 전압(DRV1)이 인가되는 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 제1 분할 영역(SRG1) 내지 제4 분할 영역(SRG4) 중 대응되는 분할 영역의 로컬 감지 증폭기(LSA)에 대한 공통의 전원 라인을 통해 제1 구동 전압(DRV1)이 인가되고, 로우 어드레스에 대응되어 제1 구동 전압(DRV1)의 전압 레벨이 달리 인가될 수도 있다.
도 10은 본 발명의 실시예에 따른 GIO 분할 라인에 대한 프리차지를 별도로 수행하는 반도체 메모리 장치를 나타내는 도면이고, 도 11은 본 발명의 실시예에 따른 프리차지와 관련된 반도체 메모리 장치의 동작 방법을 나타내는 도면이다.
도 10 및 도 11을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 독출 동작이 종료된 후(S210~S240), 제1 GIO 분할 라인(SGL1) 내지 제4 GIO 분할 라인(SGL4)에 대해 각각 개별적으로 프리차지를 수행할 수 있다(S250). 이를 위해, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 적어도 둘 이상의 GIO 프리차지 트랜지스터(PCT)를 포함할 수 있다. GIO 프리차지 트랜지스터(PCT)는 제1 GIO 분할 라인(SGL1) 내지 제4 GIO 분할 라인(SGL4) 중 대응되는 GIO 분할 라인의 일단에 연결되고, 프리차지 신호(XPC)에 응답하여 턴-온되어, 글로벌 프리차지 전압(PCV)을 대응되는 분할 라인에 인가할 수 있다.
GIO 프리차지 트랜지스터(PCT)는, 제1 GIO 분할 라인(SGL1) 내지 제4 GIO 분할 라인(SGL4) 각각에 구비될 수 있다. 예를 들어, 제1 GIO 프리차지 트랜지스터(PCT1)는 제1 GIO 분할 라인(SGL1)의 일단에 연결되고, 제2 GIO 프리차지 트랜지스터(PCT2)는 제2 GIO 분할 라인(SGL2)의 일단에 연결되며, 제3 GIO 프리차지 트랜지스터(PCT3)는 제3 GIO 분할 라인(SGL3)의 일단에 연결될 수 있다.
제1 GIO 프리차지 트랜지스터(PCT1) 내지 제3 GIO 프리차지 트랜지스터(PCT3)는 또한 제1 연결 제어 트랜지스터(CMT1) 내지 제3 연결 제어 트랜지스터(CMT3)의 일단에 연결될 수 있다. 도 10은 메모리 셀 영역(120) 및 주변 회로 영역(140)이 수직 방향으로 적층 및 중첩되는 예를 도시하고 있으나, 이에 한정되는 것은 아니다. 제1 GIO 분할 라인(SGL1) 내지 제4 GIO 분할 라인(SGL4)에 대해 각각 개별적으로 프리차지를 수행하는 구조 및 동작은 도 7과 같이 메모리 셀 영역(120) 및 주변 회로 영역(140)이 동일한 기판 상에 형성될 수도 있다.
도 12는 본 발명의 실시예에 따른 GIO 감지 증폭기를 나타내는 도면이다.
도 10 내지 도 12를 참조하면, 본 발명의 실시예에 따른 GIO 감지 증폭기(GSA)는 독출 동작시 센싱 및 증폭 동작을 수행하는 센싱 및 증폭 회로(SAC)와 함께, 제4 GIO 프리차지 트랜지스터(PCT4) 및 제4 상보 GIO 프리차지 트랜지스터(PCT4b)를 포함할 수 있다. 제4 GIO 프리차지 트랜지스터(PCT4)는 제4 GIO 분할 라인(SGL4)의 일단에 연결되고, 제4 상보 GIO 분할 라인(SGL4b)은 제4 상보 GIO 프리차지 트랜지스터(PCT4b)의 일단에 연결될 수 있다. 도 10에는 도시되지 아니하였으나, 제1 GIO 분할 라인(SGL1) 내지 제3 GIO 분할 라인(SGL3)에 대응되는 상보 GIO 분할 라인에도 각각 해당 상보 GIO 분할 라인을 프리차지 하는 트랜지스터가 더 구비될 것이다.
이렇듯, 본 발명의 실시예에 따른 반도체 메모리 장치(100) 및 그 동작 방법(200)에 의하면, GIO 라인을 분할한 다수의 GIO 분할 라인(SGL) 각각에 대해 프리차지를 수행함으로써, 보다 정확한 전압 레벨로 프리차지가 수행될 수 있거나 프리차지에 소요되는 시간이 감소될 수 있다.
본 발명의 실시예에 따른 GIO 감지 증폭기(GSA)는 또한 등화 트랜지스터(EQT) 및 GIO 구동 드라이버(GDV)를 더 포함할 수 있다. 등화 트랜지스터(EQT)는 등화 신호(XEQ)에 응답하여, 제4 GIO 분할 라인(SGL4) 및 제4 상보 GIO 분할 라인(SGL4b)의 GIO 분할 라인 쌍과 연결되는 GIO 분할 라인 쌍에 대한 센싱 등의 동작이 수행된 후, 연결되는 GIO 분할 라인 쌍을 등화시키는데 사용될 수 있다.
GIO 구동 드라이버(GDV)는 기입 명령에 응답하여, 제4 GIO 분할 라인(SGL4) 및 제4 상보 GIO 분할 라인(SGL4b)의 GIO 분할 라인 쌍과 연결되는 GIO 분할 라인 쌍에 기입하고자 하는 데이터에 대응되는 전압을 인가할 수 있다. GIO 구동 드라이버(GDV)는 제2 구동 전압(DRV2)을 사용하여 상기의 동작을 수행할 수 있다.
도 13은 본 발명의 실시예에 따른 GIO 보조 드라이버를 구비하는 반도체 메모리 장치를 나타내는 도면이다.
도 13을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 적어도 둘 이상의 GIO 보조 드라이버(AGD)를 더 포함될 수 있다. GIO 보조 드라이버(AGD)는 대응되는 GIO 분할 라인을 통해 기입하고자 하는 데이터를 버퍼링할 수 있다.
즉, GIO 보조 드라이버(AGD)는, 제1 GIO 분할 라인(SGL1) 내지 제4 GIO 분할 라인(SGL4) 중 대응되는 GIO 분할 라인 사이에서 데이터를 버퍼링하여 전달할 수 있다. 예를 들어, 제1 GIO 보조 드라이버(AGD1)는 제1 GIO 분할 라인(SGL1)과 제2 GIO 분할 라인(SGL2) 사이에 연결되고, 제2 GIO 보조 드라이버(AGD2)는 제2 GIO 분할 라인(SGL2)과 제3 GIO 분할 라인(SGL3) 사이에 연결되며, 제3 GIO 보조 드라이버(AGD3)는 제3 GIO 분할 라인(SGL3)과 제4 GIO 분할 라인(SGL4) 사이에 연결될 수 있다.
제1 GIO 보조 드라이버(AGD1) 내지 제3 GIO 보조 드라이버(AGD3)는 각각 제2 구동 전압(DRV2)에 의해 상기의 버퍼링 동작을 수행할 수 있다. 제2 구동 전압(DRV2)은 도 12의 GIO 구동 드라이버(GDV)의 제2 구동 전압(DRV2)과 같은 전압일 수 있다. 다만, 제2 구동 전압(DRV2)의 전압 레벨은 서로 다르게 설정될 수 있다.
제1 GIO 보조 드라이버(AGD1) 내지 제3 GIO 보조 드라이버(AGD3)에 대해, 제2 구동 전압(DRV2)은 연결되는 GIO 분할 라인의 개수에 대응되어, 다른 전압 레벨로 인가될 수 있다. 전술된 바와 같이, 제1 GIO 분할 라인(SGL1) 내지 제4 GIO 분할 라인(SGL4)은 로우 어드레스에 대응되는 분할 영역에 따라 그 연결 관계를 달리할 수 있다.
따라서, 제1 GIO 보조 드라이버(AGD1) 내지 제3 GIO 보조 드라이버(AGD3)는 제1 분할 영역(SRG1) 내지 제4 분할 영역(SRG4) 중 대응되는 분할 영역에 따라 제2 구동 전압(DRV2)이 달리 인가될 수 있다. 예를 들어, 제2 구동 전압(DRV2)은 제1 분할 영역(SRG1) 내지 제4 분할 영역(SRG4) 중 GIO 보조 드라이버(AGD)가 데이터를 버퍼링하여 전달하고자 하는 분할 영역과 GIO 감지 증폭기(GSA)의 이격 거리에 비례할 수 있다.
이렇듯, 본 발명의 실시예에 따른 반도체 메모리 장치(100)에 의하면, 데이터의 기입 동작 중에 GIO 라인에서 전압이 낮아지는 것이 방지됨으로써, 보다 신뢰성있는 동작이 수행될 수 있다.
제1 GIO 보조 드라이버(AGD1) 내지 제3 GIO 보조 드라이버(AGD3)는 또한 제1 연결 제어 트랜지스터(CMT1) 내지 제3 연결 제어 트랜지스터(CMT3)의 일단에 연결될 수 있다. 도 13은 메모리 셀 영역(120) 및 주변 회로 영역(140)이 수직 방향으로 적층 및 중첩되는 예를 도시하고 있으나, 이에 한정되는 것은 아니다. 제1 GIO 분할 라인(SGL1) 내지 제4 GIO 분할 라인(SGL4)의 전압에 대해, 도 12의 GIO 구동 드라이버(GDV)에 추가적으로 버퍼링을 수행하는 구조 및 동작은 도 7과 같이 메모리 셀 영역(120) 및 주변 회로 영역(140)이 동일한 기판 상에 형성될 수도 있다.
도 13의 반도체 메모리 장치(100)는 GIO 프리차지 트랜지스터(PCT) 및 GIO 보조 드라이버(AGD)가 모두 구비되는 예를 도시하고 있으나, 이에 한정되는 것은 아니고, 요구되는 동작 조건 등에 근거하여 둘 중 하나만이 구비될 수도 있다.
이상에서 본 발명의 대표적인 실시예들을 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 예를 들어, 이상에서는 GIO 분할 라인(SGL), GIO 프리차지 트랜지스터(PCT), 및 GIO 보조 드라이버(AGD)의 개수가 분할 영역(SRG)의 개수와 동일하거나 하나 적은 경우가 기술되었으나, 이에 한정되는 것은 아니다. 그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
SRG: 분할 영역
SGL: GIO 분할 라인
SA: 서브 어레이
LSA: 로컬 감지 증폭기
GSA: GIO 감지 증폭기
CMT: 연결 제어 트랜지스터

Claims (10)

  1. 다수의 서브 어레이를 포함하는 제1 분할 영역 내지 제n 분할 영역으로 분할되는 뱅크;
    상기 제1 분할 영역 내지 상기 제n 분할 영역 중 인접하여 위치하는 분할 영역에 공유되고 연결 제어 신호에 응답하여 턴-온되는 제1 연결 제어 트랜지스터 내지 제n-1 연결 제어 트랜지스터;
    상기 제1 연결 제어 트랜지스터 내지 제n-1 연결 제어 트랜지스터 중 대응되는 연결 제어 트랜지스터에 의해 서로 연결되는 제1 GIO(Global Input/Output) 분할 라인 내지 제n GIO 분할 라인; 및
    상기 제1 GIO 분할 라인 내지 상기 제n GIO 분할 라인 중 연결되는 GIO 분할 라인을 통해 상기 메모리 셀로부터 독출되는 데이터를 수신하여 처리하는 GIO 감지 증폭기;를 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 뱅크가 포함되는 메모리 셀 영역은,
    상기 제1 연결 제어 트랜지스터 내지 상기 제n-1 연결 제어 트랜지스터가 위치하는 주변 회로 영역과 제1 방향으로 적층 및 중첩되는 반도체 메모리 장치.
  3. 제1 항에 있어서,
    제1 구동 전압으로 상기 다수의 서브 어레이 중 대응되는 서브 어레이의 데이터를 센싱하여 증폭하는 다수의 로컬 감지 증폭기;를 더 포함하고,
    상기 제1 GIO 분할 라인 내지 상기 제n GIO 분할 라인은 각각,
    상기 다수의 로컬 감지 증폭기 중, 상기 제1 분할 영역 내지 상기 제n 분할 영역 중 대응되는 분할 영역에 대한 센싱 및 증폭 동작을 수행하는 로컬 감지 증폭기와 연결되는 반도체 메모리 장치.
  4. 제3 항에 있어서,
    상기 제1 구동 전압은,
    상기 제1 분할 영역 내지 상기 제n 분할 영역 중 상기 로컬 감지 증폭기가 센싱 및 증폭 동작을 수행하는 분할 영역과 상기 GIO 감지 증폭기의 이격 거리에 비례하는 반도체 메모리 장치.
  5. 제1 항에 있어서,
    상기 제1 분할 영역과 상기 GIO 감지 증폭기의 이격 거리가 상기 제n 분할 영역과 상기 GIO 감지 증폭기의 이격 거리보다 더 큰 경우,
    상기 제1 분할 영역의 로컬 감지 증폭기의 제1 구동 전압은,
    상기 제n 분할 영역의 로컬 감지 증폭기의 제1 구동 전압보다 큰 전압 레벨로 인가되는 반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 제1 GIO 분할 라인 내지 상기 제n GIO 분할 라인 중 대응되는 GIO 분할 라인의 일단에 연결되고, 프리차지 신호에 응답하여 턴-온되는 적어도 둘 이상의 GIO 프리차지 트랜지스터;를 더 포함하는 반도체 메모리 장치.
  7. 제6 항에 있어서,
    상기 GIO 프리차지 트랜지스터는,
    상기 제1 GIO 분할 라인 내지 상기 제n GIO 분할 라인 각각에 구비되는 반도체 메모리 장치.
  8. 제1 항에 있어서,
    상기 제1 GIO 분할 라인 내지 상기 제n GIO 분할 라인 중 대응되는 GIO 분할 라인에 연결되고, 제2 구동 전압을 이용하여, 기입하고자 하는 데이터를 버퍼링하는 적어도 둘 이상의 GIO 보조 드라이버;를 더 포함하는 반도체 메모리 장치.
  9. 뱅크의 다수의 분할 영역 중 수신되는 어드레스에 대응되는 분할 영역을 특정하는 단계;
    다수의 GIO 분할 라인 중 상기 특정되는 분할 영역까지 대응되는 GIO 분할 라인을 연결하는 단계;
    상기 연결되는 GIO 분할 라인을 통해 상기 어드레스에 대응되는 메모리 셀의 데이터를 센싱하는 단계; 및
    상기 센싱되는 데이터를 증폭하여 독출 데이터로 출력하는 단계;를 포함하는 반도체 메모리 장치의 동작 방법.
  10. 제1 기판에 형성되고 다수의 분할 영역 및 상기 다수의 분할 영역에 대응되는 다수의 GIO(Global Input/Output) 분할 라인을 포함하는 메모리 셀 영역; 및
    상기 제1 기판과 수직 방향으로 적층 및 중첩되는 제2 기판에 형성되고, 수신되는 어드레스에 대응되어 상기 다수의 GIO 분할 라인을 연결 또는 분리하는 다수의 연결 제어 트랜지스터를 포함하는 주변 회로 영역;을 포함하는 DRAM(Dynamic Random Access Memory).
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