JPH0581876A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0581876A JPH0581876A JP3241595A JP24159591A JPH0581876A JP H0581876 A JPH0581876 A JP H0581876A JP 3241595 A JP3241595 A JP 3241595A JP 24159591 A JP24159591 A JP 24159591A JP H0581876 A JPH0581876 A JP H0581876A
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- Japan
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- circuit
- output
- sense amplifier
- signal
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Abstract
(57)【要約】 （修正有）
【目的】 消費電力の少ない非同期型の半導体記憶装置
を提供する。 【構成】 センスアンプ回路１４、出力回路１７に対し
てオンオフ制御を行う制御信号ＯＥを与える出力制御回
路１６を備える。制御信号ＯＥは、アドレス入力の変化
時点と、メモリセルアレー１１中に設けられワードライ
ン２０の活性化と同期して活性化されるダミーワードラ
イン２２の電位が所定電位に到達した時点とに基づい
て、始点と終点を作成する信号となる。制御信号ＯＥに
よってセンスアンプ回路１４と出力回路１７がオン状態
になっている間、センスアンプ回路１４はビット線２１
上のデータを検出増幅し、出力回路はそれを入力保持す
る。その後は、センスアンプ回路１４と出力回路１７内
のインバータ回路１８はオフ状態となるので、両回路の
動作時に流れる貫通電流は停止するが、出力回路は保持
回路を内蔵しているので、出力信号は維持される。
を提供する。 【構成】 センスアンプ回路１４、出力回路１７に対し
てオンオフ制御を行う制御信号ＯＥを与える出力制御回
路１６を備える。制御信号ＯＥは、アドレス入力の変化
時点と、メモリセルアレー１１中に設けられワードライ
ン２０の活性化と同期して活性化されるダミーワードラ
イン２２の電位が所定電位に到達した時点とに基づい
て、始点と終点を作成する信号となる。制御信号ＯＥに
よってセンスアンプ回路１４と出力回路１７がオン状態
になっている間、センスアンプ回路１４はビット線２１
上のデータを検出増幅し、出力回路はそれを入力保持す
る。その後は、センスアンプ回路１４と出力回路１７内
のインバータ回路１８はオフ状態となるので、両回路の
動作時に流れる貫通電流は停止するが、出力回路は保持
回路を内蔵しているので、出力信号は維持される。
Description
【０００１】
【産業上の利用分野】本発明は、アドレス入力の変化に
よって動作を開始する非同期型半導体記憶装置に関する
ものである。
よって動作を開始する非同期型半導体記憶装置に関する
ものである。
【０００２】
【従来の技術】図３は、従来の非同期型半導体記憶装置
の出力部を示すブロック図である。この出力部は、メモ
リセルアレーの共通ビット線１上に読み出されたデータ
を検出し増幅するセンスアンプ回路２と、このセンスア
ンプ回路２の出力信号を負荷駆動能力の高い出力信号に
変換する出力回路３と、センスアンプ回路２のオンオフ
動作制御を行う出力制御回路４を有している。出力制御
回路４は、この出力部を含むＲＡＭ全体が選択されてい
る間中、センスアンプ回路２をオン状態にする制御信号
ＯＥを出力する。
の出力部を示すブロック図である。この出力部は、メモ
リセルアレーの共通ビット線１上に読み出されたデータ
を検出し増幅するセンスアンプ回路２と、このセンスア
ンプ回路２の出力信号を負荷駆動能力の高い出力信号に
変換する出力回路３と、センスアンプ回路２のオンオフ
動作制御を行う出力制御回路４を有している。出力制御
回路４は、この出力部を含むＲＡＭ全体が選択されてい
る間中、センスアンプ回路２をオン状態にする制御信号
ＯＥを出力する。
【０００３】
【発明が解決しようとする課題】従来装置の出力部は、
このように構成されているので、メモリセルから読み出
したデータを外部へ出力している間は、センスアンプ回
路２および出力回路３に貫通電流が常時流れており、消
費電力がかなり大きかった。
このように構成されているので、メモリセルから読み出
したデータを外部へ出力している間は、センスアンプ回
路２および出力回路３に貫通電流が常時流れており、消
費電力がかなり大きかった。
【０００４】
【課題を解決するための手段】本発明は、このような問
題点に鑑みて為されたものであり、センスアンプ回路お
よび出力回路のそれぞれに対してオンオフ動作制御を行
う制御信号を与える出力制御回路を備え、この出力制御
回路が出力する制御信号を、アドレス入力の変化時点
と、メモリセルアレー中に設けられワードラインの活性
化と常に同期して活性化されるダミーワードラインの電
位が所定電位に到達した時点にとに基づいてそれぞれ始
点および終点が生成された信号とし、出力回路を、セン
スアンプ回路の出力信号を反転すると共に出力制御回路
からの制御信号によってオンオフ制御されるインバータ
回路と、その出力を保持する保持回路とを備えたものと
した。
題点に鑑みて為されたものであり、センスアンプ回路お
よび出力回路のそれぞれに対してオンオフ動作制御を行
う制御信号を与える出力制御回路を備え、この出力制御
回路が出力する制御信号を、アドレス入力の変化時点
と、メモリセルアレー中に設けられワードラインの活性
化と常に同期して活性化されるダミーワードラインの電
位が所定電位に到達した時点にとに基づいてそれぞれ始
点および終点が生成された信号とし、出力回路を、セン
スアンプ回路の出力信号を反転すると共に出力制御回路
からの制御信号によってオンオフ制御されるインバータ
回路と、その出力を保持する保持回路とを備えたものと
した。
【０００５】
【作用】出力制御回路からの制御信号によってセンスア
ンプ回路および出力回路がオン状態になっている間に、
センスアンプ回路はビット線上に読み出されたデータを
検出および増幅し、出力回路はそれを入力して保持す
る。その後は、センスアンプ回路および出力回路内のイ
ンバータ回路はぞれそれオフ状態となるので、両回路の
動作時に流れる貫通電流は停止するが、出力回路は保持
回路を内蔵しているので、出力信号は維持される。
ンプ回路および出力回路がオン状態になっている間に、
センスアンプ回路はビット線上に読み出されたデータを
検出および増幅し、出力回路はそれを入力して保持す
る。その後は、センスアンプ回路および出力回路内のイ
ンバータ回路はぞれそれオフ状態となるので、両回路の
動作時に流れる貫通電流は停止するが、出力回路は保持
回路を内蔵しているので、出力信号は維持される。
【０００６】センスアンプ回路は、メモリセルアレイ中
で選択されたワード線の電位が所定の電位に達するまで
はオン状態を維持しなければならない。一方、選択され
たワード線の電位が所定の電位に達するまでの時間は、
製造ばらつきのために、素子ごとに異なる。この発明で
は、ダミーワードラインの電位に基づいて制御信号の終
端タイミングを定めているので、製造ばらつきにかかわ
らず、センスアンプ回路のオン時間は、必要最小限の長
さとなる。
で選択されたワード線の電位が所定の電位に達するまで
はオン状態を維持しなければならない。一方、選択され
たワード線の電位が所定の電位に達するまでの時間は、
製造ばらつきのために、素子ごとに異なる。この発明で
は、ダミーワードラインの電位に基づいて制御信号の終
端タイミングを定めているので、製造ばらつきにかかわ
らず、センスアンプ回路のオン時間は、必要最小限の長
さとなる。
【０００７】
【実施例】図１は、本発明の一実施例を示すブロック図
である。メモリセルアレイ１１には、多数のメモリセル
１０が２次元行列状に配列されている。各行はワード線
２０によって共通に接続されており、各列は一対のビッ
ト線（狭義のビット線およびビット線／Ｂ）で共通に接
続されている。各ビット線は、共通ビット線２１に共通
に接続されている。メモリセル１０の最下行はダミーワ
ード線２２で接続されていて、その行のメモリセル１０
はビット線には接続されていない。
である。メモリセルアレイ１１には、多数のメモリセル
１０が２次元行列状に配列されている。各行はワード線
２０によって共通に接続されており、各列は一対のビッ
ト線（狭義のビット線およびビット線／Ｂ）で共通に接
続されている。各ビット線は、共通ビット線２１に共通
に接続されている。メモリセル１０の最下行はダミーワ
ード線２２で接続されていて、その行のメモリセル１０
はビット線には接続されていない。
【０００８】行ドライバ１２は、行アドレスデコーダ１
３からの信号で選択されたワード線２０に電圧を印加す
る手段である。なお、ダミーワード線２２に対しては、
ワード線２０のいずれかに対する電圧印加と常に同期し
て同じ電圧を印加する。行アドレスデコーダ１３はアド
レス信号をデコードして、メモリセルアレイのいずれか
の行を選択する手段である。
３からの信号で選択されたワード線２０に電圧を印加す
る手段である。なお、ダミーワード線２２に対しては、
ワード線２０のいずれかに対する電圧印加と常に同期し
て同じ電圧を印加する。行アドレスデコーダ１３はアド
レス信号をデコードして、メモリセルアレイのいずれか
の行を選択する手段である。
【０００９】センスアンプ回路１４は、差動型増幅回路
で構成されており、共通ビット線２１上の信号を差動入
力信号とする。ＦＥＴ１４１は定電流源として機能する
ものであり、後述する出力制御回路１６からの制御信号
によってオンオフ制御される。このセンスアンプ回路１
４は、ＦＥＴ１４１のゲートにハイレベルの信号が印加
されているときに作動状態となり、その場合には貫通電
流が流れることになる。 出力回路１７は、オンオフス
イッチ機能つきのインバータ回路１８と大小２つのイン
バータ１９１、１９２の組み合わせによる保持回路１９
で構成されている。インバータ回路１８は、それぞれ２
個ずつのｐチャネルＦＥＴおよびｎチャネルＦＥＴの直
列回路であり、内側の２個で本来のインバータ回路が構
成されており、外側の２個でオンオフスイッチが構成さ
れている。
で構成されており、共通ビット線２１上の信号を差動入
力信号とする。ＦＥＴ１４１は定電流源として機能する
ものであり、後述する出力制御回路１６からの制御信号
によってオンオフ制御される。このセンスアンプ回路１
４は、ＦＥＴ１４１のゲートにハイレベルの信号が印加
されているときに作動状態となり、その場合には貫通電
流が流れることになる。 出力回路１７は、オンオフス
イッチ機能つきのインバータ回路１８と大小２つのイン
バータ１９１、１９２の組み合わせによる保持回路１９
で構成されている。インバータ回路１８は、それぞれ２
個ずつのｐチャネルＦＥＴおよびｎチャネルＦＥＴの直
列回路であり、内側の２個で本来のインバータ回路が構
成されており、外側の２個でオンオフスイッチが構成さ
れている。
【００１０】アドレストランジションディテクタ（ＡＴ
Ｄ）回路１５は、アドレス信号の変化点を検出する回路
であり、その出力信号は行ドライバ１２の駆動タイミン
グ信号となっている。
Ｄ）回路１５は、アドレス信号の変化点を検出する回路
であり、その出力信号は行ドライバ１２の駆動タイミン
グ信号となっている。
【００１１】出力制御回路１６は、ＡＴＤ回路１５の出
力信号およびダミーワード線２２の電位に基づいて、制
御信号ＯＥを出力する回路である。制御信号ＯＥは、Ａ
ＴＤ回路１５の変化点で立上がり、同じくＡＴＤ回路１
５の変化点から電圧を印加されるダミーワード線２２の
電位が所定の電位に達した時点で立ち下がる。ここに、
所定の電位とは、もし、本来のワード線２０であるとす
れば、そこに吊り下がるメモリセルの転送ゲートが導通
してそのメモリ内容がビット線に伝達するのに十分な電
位のことをいう。
力信号およびダミーワード線２２の電位に基づいて、制
御信号ＯＥを出力する回路である。制御信号ＯＥは、Ａ
ＴＤ回路１５の変化点で立上がり、同じくＡＴＤ回路１
５の変化点から電圧を印加されるダミーワード線２２の
電位が所定の電位に達した時点で立ち下がる。ここに、
所定の電位とは、もし、本来のワード線２０であるとす
れば、そこに吊り下がるメモリセルの転送ゲートが導通
してそのメモリ内容がビット線に伝達するのに十分な電
位のことをいう。
【００１２】つぎに、このように構成された本実施例の
動作を図２に示す波形図を用いて説明する。同図（ａ）
に示すように、時刻ｔ１においてアドレス信号が変化し
たとすると、ＡＴＤ回路１５はこれを検出して、立上が
る（図２（ｃ）参照）。この立上がりによって、行ドラ
イバ１２が行アドレスデコーダ１３によって選択された
ワード線２０およびダミーワード線２２に対する電圧印
加を開始すると共に、出力制御回路１６が出力する制御
信号ＯＥが立上がる（図２（ｂ）（ｄ）参照）。そし
て、ダミーワード線２２の電位が所定の電位に達する
と、出力制御回路１６がこれを検知して制御信号ＯＥを
立ち下げる（図２（ｄ）参照）。このようして、パルス
幅Ｔの制御信号ＯＥが作られ、この信号は、センスアン
プ回路１４および出力回路１７に与えられる。センスア
ンプ回路１４では、パルス幅Ｔの制御信号ＯＥが定電流
源用ＦＥＴ１４１のゲートに印加されている間、動作状
態となり、共通ビット線２１上に読み出された信号を検
出し増幅する。なお、被動作時は、ハイインピーダンス
状態になっている（図２（ｅ）参照）。出力回路１７で
は、制御信号ＯＥがインバータ回路１８の外側の２個の
スイッチ用ＦＥＴに、反転バッファ３０および非反転バ
ッファ３１を介して印加されている。これにより、イン
バータ回路１８は、制御信号ＯＥがハイレベル（区間
Ｔ）のときのみ、作動状態となる。このタイミングは、
センスアンプ回路１４の作動状態と同期しており、この
間に、センスアンプ回路１４の出力信号を取り込んで反
転出力することになる。インバータ回路１８の出力信号
は、保持回路１９に入力され、その内容が保持されて出
力端子２３から出力される（図２（ｆ））。
動作を図２に示す波形図を用いて説明する。同図（ａ）
に示すように、時刻ｔ１においてアドレス信号が変化し
たとすると、ＡＴＤ回路１５はこれを検出して、立上が
る（図２（ｃ）参照）。この立上がりによって、行ドラ
イバ１２が行アドレスデコーダ１３によって選択された
ワード線２０およびダミーワード線２２に対する電圧印
加を開始すると共に、出力制御回路１６が出力する制御
信号ＯＥが立上がる（図２（ｂ）（ｄ）参照）。そし
て、ダミーワード線２２の電位が所定の電位に達する
と、出力制御回路１６がこれを検知して制御信号ＯＥを
立ち下げる（図２（ｄ）参照）。このようして、パルス
幅Ｔの制御信号ＯＥが作られ、この信号は、センスアン
プ回路１４および出力回路１７に与えられる。センスア
ンプ回路１４では、パルス幅Ｔの制御信号ＯＥが定電流
源用ＦＥＴ１４１のゲートに印加されている間、動作状
態となり、共通ビット線２１上に読み出された信号を検
出し増幅する。なお、被動作時は、ハイインピーダンス
状態になっている（図２（ｅ）参照）。出力回路１７で
は、制御信号ＯＥがインバータ回路１８の外側の２個の
スイッチ用ＦＥＴに、反転バッファ３０および非反転バ
ッファ３１を介して印加されている。これにより、イン
バータ回路１８は、制御信号ＯＥがハイレベル（区間
Ｔ）のときのみ、作動状態となる。このタイミングは、
センスアンプ回路１４の作動状態と同期しており、この
間に、センスアンプ回路１４の出力信号を取り込んで反
転出力することになる。インバータ回路１８の出力信号
は、保持回路１９に入力され、その内容が保持されて出
力端子２３から出力される（図２（ｆ））。
【００１３】このように、貫通電流が発生するセンスア
ンプ回路１４およびインバータ回路１８の作動時間は、
制御信号ＯＥで定められる時間Ｔのみであり、その後の
データ出力中は貫通電流が無くなる。
ンプ回路１４およびインバータ回路１８の作動時間は、
制御信号ＯＥで定められる時間Ｔのみであり、その後の
データ出力中は貫通電流が無くなる。
【００１４】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、出力回路に保持回路を付加し、出力制
御回路の制御信号のパルス幅をダミーワード線の電位を
利用して生成しているので、センスアンプ回路および出
力回路中のインバータ回路の動作時間を最小限に抑える
ことができる。そのため、従来装置のように出力期間中
常時動作させて、貫通電流を流していた場合に比べて、
動作速度を落とすことなく消費電力を低く抑えることが
できる。
憶装置によれば、出力回路に保持回路を付加し、出力制
御回路の制御信号のパルス幅をダミーワード線の電位を
利用して生成しているので、センスアンプ回路および出
力回路中のインバータ回路の動作時間を最小限に抑える
ことができる。そのため、従来装置のように出力期間中
常時動作させて、貫通電流を流していた場合に比べて、
動作速度を落とすことなく消費電力を低く抑えることが
できる。
【図１】本発明の半導体記憶装置の一実施例を示すブロ
ック図。
ック図。
【図２】その動作を示す波形図。
【図３】従来の半導体記憶装置の出力部を示すブロック
図
図
１１…メモリセルアレイ １２…行ドライバ １３…行アドレスデコーダ １４…センスアンプ回路 １５…ＡＴＤ回路 １６…出力制御回路 １７…出力回路 １８…インバータ回路 １９…保持回路 ２０…ワード線 ２１…共通ビット線 ２２…ダミーワード線
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8320−5Ｌ Ｇ１１Ｃ 11/34 ３５４ Ｂ
Claims (1)
- 【請求項１】 アドレス入力の変化によって動作を開始
する非同期型半導体記憶装置において、 メモリセルアレーのビット線上に読み出されたデータを
検出し増幅するセンスアンプ回路およびこのセンスアン
プ回路の出力信号を負荷駆動能力の高い出力信号に変換
する出力回路のそれぞれに対してオンオフ動作制御を行
う制御信号を与える出力制御回路を備え、 この出力制御回路が出力する制御信号は、前記アドレス
入力の変化時点と、前記メモリセルアレー中に設けられ
ワードラインの活性化と常に同期して活性化されるダミ
ーワードラインの電位が所定電位に到達した時点に基づ
いてそれぞれ始点および終点が生成された信号であり、 前記出力回路はセンスアンプ回路の出力信号を反転する
と共に前記制御信号によってオンオフ制御されるインバ
ータ回路と、その出力を保持する保持回路とを備えてい
るものであることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241595A JPH0581876A (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241595A JPH0581876A (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581876A true JPH0581876A (ja) | 1993-04-02 |
Family
ID=17076650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241595A Pending JPH0581876A (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581876A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100512934B1 (ko) * | 2002-01-09 | 2005-09-07 | 삼성전자주식회사 | 반도체 메모리 장치 |
-
1991
- 1991-09-20 JP JP3241595A patent/JPH0581876A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100512934B1 (ko) * | 2002-01-09 | 2005-09-07 | 삼성전자주식회사 | 반도체 메모리 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040903 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20040907 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050118 |