KR980010696A

KR980010696A - 카운터, 동기화메모리장치 및 버스트어드레스의 시퀜스생성방법

Info

Publication number: KR980010696A
Application number: KR1019970032604A
Authority: KR
Inventors: 가즈야 이토
Original assignee: 가나이 츠토무; 히다치세사쿠쇼 가부시끼가이샤
Priority date: 1996-07-19
Filing date: 1997-07-14
Publication date: 1998-04-30
Also published as: JP3855002B2; JPH10177789A; CN1175030A; TW341675B; SG82574A1

Abstract

반도체의 설계기술에 관한 것으로 특히 카운터 시퀀스의 완료를 나타내는 방법 및 정치에 관한 것으로서, 전파지연으로 인해 프로세서의 대부분이 요구하는 셋업타임을 만족할 수는 없고 그 결과 WRAPDN신호가 발신되는 것을 대기하고 있는 동안 클럭주기를 낭비해 버린다는 문제점을 해소하기 위해, 외부 어드레스에서 버스트어드레스의 시퀀스를 생성하고 또한 버스트시퀀스의 완료를 나타내는 버스트종료신호를 생성하기 위한 카운터로서, 카운터는 외부 어드레스를 수취하기 위한 레지스터, 버스트어드레스의 시퀀스의 다음의 어드레스를 생성하도록 외부어드레스를 가산하기 위한 제1회로, 버스트어드레스의 시퀀스의 제2에서 최후까지의 어드레스를 결정하기 위한 제2회로 및 다음의 어드레스가 제2에서 최후까지의 어드레스와 동일한지의 여부를 결정하고, 그것에 따라서 버스트 종료 신호를 발신하기 위한 제3회로를 포함하는 구성으로 하였다.

이렇게 하는 것에 의해서, 버스트종료신호가 빨리 발신되므로 고속프로세서 시스템의 타이밍상의 요구를 만족시킬 수 있다는 효과가 얻어진다.

Description

카운터, 동기화메모리장치 및 버스트어드레스의 시퀀스생성방법

도1은 종래의 카운터의 블럭도.

도2는 도1의 종래의 카운터의 타이밍도.

도3은 본 발명의 특징을 구체화한 64M비트 SDRAM의 블록도.

도4는 도3의 64M비트 SDRAM의 개량된 카운터의 블럭도.

도5는 본 발명의 특징을 도시한 도4의 개량된 카운터의 타이밍도.

도6은 본 발명의 특징을 도시한 버스트동작의 타이밍도.

도7은 도6의 버스트동작을 설명하기 위한 구성도.

도8은 도4의 카운트내의 어드레스레지스터, 가산기에 포함되는 캐리발생회로의 구성도.

도9는 도8을 캐리발생회로에 포함되는 제어레지스터의 구성도.

* 도면의 주요부분에 대한 부호의 설명

12, 14, 16：어드레스레지스터 20：가산기

22：비교기 24：버스트시퀀서

26：클럭회로 130：카운터

138：마이너스2 감산기

[발명이 속하는 기술분야 및 그 분야의 종래기술]

본 발명은 일반적으로 반도체의 설계기술에 관한 것으로서, 특히 카운터 시퀀스의 완료를 나타내는 방법 및 장치에 관한 것이다.

전자시스템의 설계에 있어서, 속도 및 타이밍의 제약은 항상 고려해야만하는 중요한 요소였다. 대부분의 시스템설계에서는 사용되는 모든 구성요소의 타이밍상의 요구에 적합시키면서, 또한 고속을 실현하기 위해 최적화할 필요가 있다. 그 결과, 대부분의 집적회로 즉 "칩"이 동기설계를 사용하고 있다. 동기화칩이라는 것은 칩의 구성요소가 공통의 시스템클럭(CLK)에 접속된 칩을 말한다. 동기화칩에서는 입력 및 출력에 접속된 래치, 레지스터 및 카운터 모두가 단일의 모놀리식칩상에 마련되어 있다. 또, 동기화칩은 외부의 논리칩이 적고 동작속도가 빨라지는 등, 시스템설계자에게 많은 편익을 제공하고 있다.

동기화칩의 1예로서 온보드의 어드레스카운터를 구비한 동기 다이나믹 랜덤 액세스 메모리(SDRAM)가 있다. 어드레스카운터는 통상, 버스트리드 또는 버스트라이트동작이 가능한 프로세서와 함께 사용되고 있다. 버스트동작이라는 것은 일련의 데이터를 1개의 디바이스에서 다른 디바이스로 전송하는 방법이다. 예를 들면, 프로세서가 SDRAM에 대해서 버스트리드동작을 개시할 때 최초의 데이터가 리드되는 SDRAM에 있어서의 메모리위치를 나타내기 위해, 프로세서는 베이스어드레스를 제공한다. 다음에 프로세서는 소정의 버스트시퀀스에 따라서 SDRAM의 1개 또는 여러개의 메모리위치에서 데이터를 리드하고자 한다.

버스트시퀀스가 미리 결정되어 있으므로, 일단 최초의 메모리위치가 액세스되면 액세스되어야 할 다음의 메모리위치는 프로세서와는 별개의 카운터를 사용해서 예측된다. 이것에 의해 SDRAM의 동작이 개선된다. 그것은 카운터가 액세스되어야 할 다음의 메모리위치의 어드레스를 즉시 생성할 수 있고, 그리고 빠른 시점에서 그의 메모리위치에 대해서 액세스를 개시할 수 있기 때문이다.

프로세서의 동작속도 즉 주파수가 증가하면, 그것에 대응해서 어드레스카운터의 속도상의 요구도 증가하였다. 그래서, 동작을 개선하기 위해 어드레스 카운터는 SDRAM 자체에 조합되고 그것에 의해 카운터와 SDRAM이 분리하고 있는 것에 기인하는 전파지연을 다소 감소시켰다. 그러나, 프로세서의 주파수는 계속 증가하고 있고 수술하는 바와 같이, 단순히 종래의 SDRAM의 내부에 조합하는 것만으로는 최신 프로세서의 대부분이 요구하는 엄밀한 타이밍을 만족시키기에는 불충분하다.

도1은 종래의 카운터의 블럭도로서, 카운터는 일반적으로 (10)로 나타내고 있다. 카운터(10)은 SDRAM 도시되어 있지 않음)에 조합되어 있다. 카운터(10)은 외부어드레스버스XADD에서 외부어드레스를 수취한다. 물론, 메모리장치에 어드레스를 공급하는 것은 이 기술분야에서는 잘 알려져 있으므로 이이상 설명은하지 않는다.

카운터(10)의 목적은 소정의 버스트시퀀스에 있어서, 외부어드레스에 따라 내부어드레스버스IADD상에 내부어드레스를 생성하는 것이다. 버스트는 여러개의 다른 길이 예를 들면 1, 2, 4, 8 또는 16개의 어드레스위치를 갖지만, 버스트시퀀스의 예로서 32비트 어드레스 A31:A0의 2개의 어드레스 A1:A0을 들 수 있다.

외부어드레스 A31:A2 A1 A0

제1 버스트어드레스 A31:A2 A1 A0＼

제2 버스트어드레스 A31:A2 A1＼ A0

제3 버스트어드레스 A31:A2 A1＼ A0＼

(여기서, 부호 "＼"은 반전한 어드레스를 나타낸다. )

이하, 상기 버스트시퀀스의 예를 사용해서 설명하겠지만, 물론 다른 버스트시퀀스 및 길이를 사용해도 좋다. 또 버스트시퀀스의 완료를 나타내는 앤드오브 버스트신호 WRAPDN을 생성하는 것도 카운터(10)의 목적이다. WRAPDN신호는 또, 프로세서에 의해 규정되는 셋업타임 및 홀드타임을 만족할 필요가 있다. 카운터(10)은 3개의 어드레스레지스터(12), (14), (16), 가산기(20), 감산기(18), 비교기(22) 및 버스트시퀀서(24)를 포함하고 있다. 개개의 레지스터(12), (14), (16)은 클럭회로(26)에 의해 구동는 K신호에 의해 동기화되어 있다. K신호는 3개의 제어신호 LOAD, CLK, COUNTUP에 의존하고 있다. LOAD신호는 어드레스버스XADD가 진정한 외부어드레스를 포함하고 있을 때를 나타내고, CLK신호는 상술한 바와 같이 시스템클럭이며, COUNTUP신호는 버스트시퀀스의 기간에 버스트시퀀스의 다음의 메모리위치가 액세스될 때를 나타낸다.

버스트시퀀서(24)는 다른 버스트시퀀스로 프로그램할 수가 있다. 상술한 버스트시퀀스의 예를 사용하면 버스트시퀀서(24)는 신호를 변화시키지 않고 그대로 통과시킨다. 그러나, 버스트시퀀서(24)를 프로그램하는 것에 의해 다른 버스트시퀀스를 유지하게 된다.

카운터가 동작하면 외부어드레스버스XADD상의 외부어드레스가 LOAD신호에 의해 어드레스제지스터(12), (14), (16)에 로드된다. 어드레스레지스터(16)은 소정의 버스트시퀀스의 제1 어드레스로서 외부어드레스를 내부어드레스버스 IADD상에 구동시킨다.

어드레스레지스터(14)는 외부어드레스와 동일한 중간어드레스A1을 감산기(18)로 구동시킨다. 감산기(18)은 중간어드레스A1에서 1을 빼서 중간어드레스 A2를 생성하지만, 이 중간어드레스A2는 상술한 바와 같이 소정의 버스트시퀀스의 제3의 내부어드레스와 동일하다.

한편, 어드레스레지스터(12)는 초기에 외부어드레스와 동일한 중간어드레스A3을 가산기(20)으로 구동시킨다. 가산기(20)은 중간어드레스A3에 1을 더해서 중간어드레스A4를 생성하지만, 이 중간어드레스A4는 상술한 바와 같이 소정의 버스트시퀀스의 제1 버스트어드레스와 동일하다. 중간어드레스A4는 버스트시퀀서(24)에 제공되고, 후자는 소정의 버스트시퀀에 따라서 중간어드레스A5를 생성한다. 그리고, 중간어드레스A5는 어드레스레지스터(16)에 제공된다. 그것에 의해 어드레스레지스터(16)은 내부어드레스버스IADD상의 내부어드레스를 소정의 버스트시퀀스의 다음의 어드레스로 갱신한다.

중간어드레스A4는 또 다음의 버스트어드레스를 계산하기 위해 어드레스레지스터(12)로 루프귀환된다. 또, 중간어드레스A4는 비교기(22)에 제공되고 거기서 중간어드레스A2와 비교된다. 이와 같이 해서 일단 중간어드레스A4가 제3 버스트어드레스(소정의 버스트시퀀스의 최후의 어드레스)와 동일하게 되면 비교기(22)는 WRAPDN신호를 발신할 수 있다.

[발명이 이루고자하는 기술적과제]

그러나, 상기와 같은 종래기술에 있어서 다음에 설명하는 바와 같은 결점이 있다.

도2는 도1의 종래의 카운터회로의 타이밍도이다. 외부어드레스, 제1 버스트어드레서, 제2 버스트어드레스, 제3 버스트어드레스는 각각 B0, B1, B2, B3에 의해 나타내고 있다.

특히, 중요한 것은 WRAPDN신호의 파형이다. WRAPDN신호는 시점(35)에서 발신되지만, 그것은 전파지연(33)에 의해 결정된다. 전파지연(33)은 제1 지연(34)와 제2 지연(36)의 합이다. 제1 지연(34)는 버스트어드레스B3을 구동할 때의 가산기(20)의 전파지연에 기인한다. 가산기(20)은 중간어드레스A3이 버스트어드레스B2와 동일하게 된 후, 버스트어드레스B3을 중간어드레스A4에 구동시킨다. 제2 지연(36)은 비교기(22)를 경유하는 전파에 의해서 야기되는 하이(high)로의 이행의 지연이다.

마찬가지로, WRAPDN신호는 시점(38)에서 발신을 종료하지만, 그것은 전파지연(39)에 의해 결정된다. 전파지연(39)는 가산기(20)의 홀드타임지연(40)과 비교기(22)를 경유하는 전파에 의해서 야기되는 로우(low)로의 이행의 지연(42)의 합과 동일하다.

지연(33)과 (39)로 인해 종래의 카운터(10)에는 타이밍의 문제가 있다. 예를 들면, 클럭신호CLK의 주파수가 100MHz라고 하면, 주기 T는 10ns로 된다. 전형적인 지연의 길이는 지연(34)에서는 8ns이고, 지연(36)에서는 2ns이다. 그 결과, WRAPDA신호를 발신하기 위한 누적지연(33)은 10ns(8ns+2ns), 즉 1클럭주기로 된다. 이와 같은 지연에서는 지나치게 길어서 종래의 프로세서의 대부분이 요구하는 셋업타임을 만족할 수는 없다. 그 결과, WRAPDN신호가 발신되는 것을 대기하고 있는 동안 클럭주기를 낭비해 버린다. 클럭주기의 낭비가 없어질 정도로 WRAPDN신호를 빨리 발신할 수 있으면 유익하다.

본 발명의 목적은 버스트종료신호를 빨리 발신하는 것에 의해, 고속프로세서시스템의 타이밍상의 요구를 만족시킬 수 있는 카운터를 제공하는 것이다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확해질 것이다.

[발명의 구성 및 작용]

본원에 있어서 개시되는 발명중, 대표적인 것의 개요를 간단히 설명하면 다음과 같다.

즉, 본 발명은 버스트종료신호를 즉시 발신할 수 있는 버스트어드레스카운터를 제공하는 방법 및 회로이다. 바람직한 실시형태에 있어서, 동기화메모리 장치는 외부어드레스에 따라서 버스트어드레스의 시퀀스를 생성하기 위한 카운터를 포함한다. 또, 카운터는 버스트시퀀스의 완료를 나타내기 위해 버스트종료 신호를 구동시킨다. 카운터는 외부어드레스를 수취하기 위한 레지스터, 외부어드레스를 가산하는 것에 의해 버스트어드레스의 시퀀스의 다음의 어드레스를 생성하기 위한 가산기, 버스트시퀀스의 제2에서 최후까지의 버스트어드레스를 결정하기 위한 마이너스2 감산기 및 비교기를 포함한다.

마이너스2 감산기를 사용하는 것에 의해 비교기는 버스트시퀀스의 완료를 종래의 카운터보다 빨리 결정할 수 있다. 그것은 마이너스2 감산기가 시퀀스의 최후에서 1개전의 어드레스를 결정할 수 있고, 그것에 의해 비교기가 버스트종료신호를 보다 빠른 시점에서 발신할 수 있기 때문이다.

본 발명에 의해 달성되는 기술적인 이점은 버스트종료신호가 빨리 발신되므로, 고속프로세서 시스템의 타이밍상의 요구를 만족시킬 수 있다는 점이다.

[발명의 실시형태]

상술한 바와 같이, 도1 및 도2는 종래의 카운터와 그것과 관련된 타이밍도를 도시한 도면이다.

도3을 참조하면, (100)은 본 발명의 특징을 구체화한 동기화메모리장치를 나타낸다. 본 발명의 바람직한 실시형태에 있어서, 장치(100)은 64M비트의 동기 다이나믹 랜덤 액세스 메모리(SDRAM)이지만, 물론 본 발명은 SDRAM의 사용에 한정되는 것은 아니고 동작속도가 빠르고 또한 카운터를 이용하는 임의의 회로장치에 관련해서 사용해도 좋다.

장치(100)은 각각이 입력패드(102)와 (104)를 거친 정의 외부전원(Vdd) 및 부의 외부전원(Vss)를 수취한다. 장치(100)은 또 I/O패드(106a), (106b), (106c), (106d)를 거친 데이터입출력(데이타 I/O)를 송신하거나 또는 수취한다. 또, 장치(100)은 여러개의 입력버퍼와 출력버퍼 및 그 밖의 회로를 포함하고 있고, 그들은 일반적으로 I/O회로군(108)로서 참조된다. I/O회로군(108) 및 입력패드(106a)∼(106d)는 대부분의 SDRAM에 종래부터 존재하는 것이므로, 상세한 설명은 생략한다.

장치(100)은 어드레스패드(110a), (110b), (110c), (110d)를 거쳐서 외부어드레스를 수취하고, 각각이 패드(112a), (112b), (112c), (112d), (112e), (112f)를 거친 제어신호 RAS＼, CAS＼, CLK, CKE, WE＼, DQM을 수취하고 있다. 개개의 신호 RAS＼, CAS＼, CLK, CKE, WE＼, DQM은 종래부터 존재하는 것으로, 그중 몇 개는 내부신호LOAD 및 COUNTUP을 구동하기 위해 사용되고 있다. 신호LOAD 및 COUTUP도 또한 도1을 참조해서 상술한 바와 같이 종래의 내부신호이다. 장치(100)은 또한 내부제어신호WRAPDN'을 구동한다. 바람직한 실시형태에 있어서, 또 대부분의 어드레스신호패드 및 제어신호패드를 존재시켜도 좋지만, 그들의 기능은 패드(110a)∼(110d) 및 (112a)∼(112f)에 의해 대표적으로 나타낼 수 있다.

장치(100)은 또 여러개의 어드레스버퍼 및 디코더를 포함하고 있고, 그들은 일반적으로 어드레스버퍼군(114)와 행어드레스디코더군(116) 및 열어드레스디코더군(118)로서 참조된다. 어드레스버퍼군(114)와 디코더군(116) 및 (118)은 대부분의 DRAM 및 SDRAM에 종래부터 존재하는 것이므로, 상세한 설명은 생략한다.

장치(100)은 64M(1M은 1,048,576과 동일하다)의 메모리셀을 포함하고 있다. 메모리셀은 동일한 사이즈의 4개의 뱅크(120), (122), (124), (126)으로 군으로 나누어져 있고, 개개의 뱅크는 각각이 첨자 "u" 또는 "ℓ"에 의해 나타내는 상위부분과 하위부분을 갖고 있다. 메모리셀은 종래부터 존재하는 것으로, 여러개의 다른 신호선, 앰프회로, 디코더회로를 사용하고 있다. 뱅크(120)∼(126)은 대부분의 64M비트DRAM에 종래부터 존재하는 메모리셀을 포함하므로 그들 기능의 상세한 설명은 생략한다.

장치(100)은 카운터(130)을 포함한다. 카운터(130)은 종래의 카운터(10)(도 1)을 개량한 것이다. 따라서, 이 개량된 카운터(130)의 회로 및 신호에서 종래의 카운터(10)과 동일한 것은 동일명칭 또는 부호로 나타내고, 변경되거나 수정되거나 개량된 회로 및 신호는 모두 새로운 명칭 또는 부호로 나타낸다.

카운터(130)은 외부어드레스버스XADD를 거쳐서 어드레스버퍼(114)에 접속된다. 마찬가지로, 카운터(130)은 내부어드레스버스IADD를 거쳐서 열디코더(118)에 접속된다. 카운터(130)은 또 전원Vdd 및 Vss에 접속된다.

카운터(130)은 외부어드레스버스XADD에서 입력으로서 외부어드레스를 수취하고 또, 외부 및 내부제어신호 CLK, LOAD, COUNTUP을 수취한다. 카운터(130)은 내부어드레스를 내부어드레스버스IADD상에 구동시키고, 그의 내부어드레스버스는 소정의 버스트시퀀스를 모의(simulate)한다. 버스트는 여러 개의 다른 길이 예를 들면 1, 2, 4, 8 또는 16의 어드레스위치를 갖지만 상기의 버스트시퀀스의 예를 든다.

외부어드레스 A31:A2 A1 A0

제1 버스트어드레스 A31:A2 A1 A0＼

제2 버스트어드레스 A31:A2 A1＼ A0

제3 버스트어드레스 A31:A2 A1＼ A0＼

또, 카운터(130)은 내부신호WRAPDN'을 구동시킨다.

도4를 참조하면, 카운터(130)은 3개의 어드레스레지스터(12), (14), (16), 가산기(20), 비교기(22) 및 버스트시퀀서(240)을 포함하고 있다. 개개의 이들 회로는 도1의 종래의 카운터(10)에 사용되고 있는 것과 동일한 것이다. 개개의 레지스터(12), (14), (16)은 K신호에 의해 동기화되어 있고, 이 K신호는 클럭회로(26)에 의해 구동되고, 3개의 제어신호LOAD, CLK, COUNTUP에서 발신된다.

카운터(130)은 또 마이너스2 감산기(138)을 포함하고 있다. 마이너스2 감산기(!38)은 소정의 버스트시퀀스의 제2에서 최후까지의 어드레스를 결정하기 위해 사용된다. 상술한 소정의 버스트시퀀스를 사용하는 것에 의해 마이너스2 감산기(138)은 외부어드레스의 어드레스선의 1개(A1)을 발전하는 것만으로 좋다.

카운터가 동작하면 외부어드레스버스XADD로부터의 외부어드레스가 LOAD신호에 의해 어드레스레지스터(12), (14), (16)에 로드된다. 어드레스레지스터(16)은 소정의 버스트시퀀스의 제1 어드레스로서 외부어드레스를 내부어드레스버스IADD상에 구동시킨다.

어드레스레지스터(14)는 외부어드레스와 동일한 중간어드레스A1을 마이너스2 감산기(138)로 구동시킨다. 마이너스2 감산기(138)은 중간어드레스A1에서 2를 빼서 중간어드레스A2'를 생성하지만, 이 중간어드레스A2'는 상술한 바와 같이 소정의 버스트시퀀스의 제2 내부어드레스와 동일하다.

한편, 어드레스레지스터(12)는 초기에 외부어드레스와 동일한 중간어드레스A3을 가산기(20)로 구동시킨다. 가산기(20)은 중간어드레스A3에 1을 더해서 중간어드레스A4를 생성하지만, 이 중간어드레스A4는 상술한 바와 같이, 소정의 버스트시퀀스의 제1 버스트어드레스와 동일하다. 중간어드레스A4는 버스트시퀀서(24)에 제공되고, 후자는 중간어드레스A5를 생성한다. 그리고, 중간어드레스A5는 내부어드레스를 내부어드레스버스IADD상에 구동시키기 위해 어드레스레지스터(16)에 제공된다. 그것에 의해 어드레스레지스터(16)은 내부어드레스를 갱신한다. 중간어드레스A4는 또 다음의 버스트어드레스를 계산하기 위해 어드레스레지스터(12)로 루프귀환된다.

중간어드레스A3은 또 비교기(22)에 제공되고 거기서 중간어드레스A2'와 비교한다. 이와 같이 해서, 일단 중간어드레스A3이 제2 버스트어드레스와 동일하게 되면 비교기(22)는 WRAPDN' 신호를 발신할 수 있다.

버스트시퀀서(24)는 다른 버스트시퀀스로 프로그램할 수가 있다. 상술한 버스트시퀀스의 예를 사용하면 버스트시퀀서(24)는 신호로 변경하지 않고 그대로 통과시킨다. 버스트시퀀서(24)는 또 중간어드레스A1과BURST신호(도시되어 있지 않음)에 접속되어 있다. 그 결과, BURST신호는 선택적으로 버스트시퀀서(24)를 인에이블로 하고, 중간어드레스A1과 중간어드레스A4의 배타적 논리합을 취하는 것에 의해, 또는 다른 종래의 조작을 실행하는 것에 의해 다른 버스트시퀀스를 생성한다.

도5를 참조하면, 외부어드레스, 제1 버스트어드레스, 제2 버스트어드레스, 제3 버스트어드레스는 각각 B0, B1, B2, B3에 의해 나타내고 있다. 특히 중요한 것은 WRAPDN' 신호의 파형이다. 도5의 WRAPDN' 신호는 도2의 WRAPDN신호를 개량한 것이다. WRAPDN' 신호는 시점(140)에서 발신되지만, 그것은 일단 중간어드레스A2'가 제2버스트어드레스B2와 동일하게 되면 비교기(22)로 인해 야기되는 하이로의 이행의 지연(36)에 의해 결정된다. 마찬가지로 , WRAPDN신호는 시점(142)에서 발신을 종료하지만, 그것은 일단 중간어드레스A2'가 제3버스트어드레스B3과 동일하게 되면 비교기(22)로 인해 야기되는 로우로의 이행의 지연(42)에 의해 결정된다.

본 발명의 유리한 점의 몇가지를 설명하겠지만, 도2의 종래기술에 사용된 타이밍의 예를 도5에 대해서도 사용하는 것으로 한다. 따라서, 클럭신호CLK의 주파수는 100MHz이고 주기 T는 10ns이다. 지연(36)전형적인 길이는 2ns이다. 그러나, 종래의 카운터(10)에 기인하는 지연(34)가 존재하지 않는 것에 주목하기 바란다. 그 결과, 본 발명의 WRAPDN' 신호는 도2의 종래기술의 WRAPDN신호보다 8ns 빨리 발신된다.

도6을 참조하면, 본 발명의 특징인 버스트시퀀스에 따른 버스트동작 예를 들면 버스트리드동작의 타이밍도를 도시하고, 버스트길이가 8사이클, CAS레이턴시가 2사이클로 선두어드레스가 선택된 후에 8비트의 연속데이타를 버스트모드에서 얻을 수 있다. 이 버스트리드동작을 실행하기 위한 구성요소를 도시한 것이 도7이다.

도7에는 워드선과 비트선쌍의 교점에 격자형상으로 배치되는 여러개의 메모리셀MC, 각각의 메모리셀MC에 대응하는 센스앰프SA, 각각의 센스앰프SA를 I/O선에 접속하는 한쌍의 선택MOS트랜지스터ST, I/O선에 접속되는 메인앰프MA 및 메인앰프MA로부터의 출력을 래치해서 출력하는 출력래치회로OL을 도시한다. 한쌍의 선택MOS트랜지스터ST에는 각각 YS선을 거쳐서 열디코더CD가 접속되고 이 열디코더CD에는 열카운터CC에서 열어드레스가 입력된다.

이와 같이, 공통의 I/O선에 출력래치회로OL을 마련해 두고, 메모리셀MC에서 비트선, 센스앰프SA, I/O선, 메인앰프 MA를 통해서 리드된 데이터를 일단 래치해서 I/O선을 분리해 두기만 하면, 이 래치된 데이터를 외부로 인출하고 있는 동안에 다른 동작 예를 들면 부하용량이 큰 I/O선의 프리챠지동작 등을 실행할 수 있다.

이 도7에 도시한 열카운터CC, 열디코더CD는 각각 도3의 카운터(130), 열디코더(118)에 대응하고 또, 메모리셀MC, 센스앰프SA, 선택MOS트랜지스터ST 등은 뱅크(120), (122), (124), (126)내에 포함하고, 또 메인앰프MA, 출력래치회로 OL 등은 I/O회로(108)내에 포함할 수 있다.

이 버스트리드동작은 도6의 타이밍도에 도시한 바와 같이, 클럭CLK에 의한 동기동작에 있어서, 클럭CLK의 상승에서 코맨드와 어드레스를 페치하고 액티브(ACTV)코맨드에 의해 행어드레스(RA)를 페치하며 대응하는 워드선을 선택한다. 비트선, 여기서는 8개의 비트선에 리드된 셀신호를 센스앰프SA에 의해 증폭한다. 한편, 액티브코맨드에서 2사이클후의 리드(READ)코맨드에 의해 열어드레스(CA)를 페치하고, 한쌍의 선택MOS트랜지스터ST에 의해서 대응하는 비트선상의 증폭신호를 I/O선에 리드하고 클럭CLK와 동기해서 외부로 출력한다.

이 때, 열카운터CC는 엑세스되어야 할 다음의 메모리셀MC의 어드레스를 즉시 생성할 수 있으므로, 열카운터CC에서 열어드레스를 지정하면 그의 어드레스를 선두에 열디코더CD를 통해서 순차로(CA∼CA+7) 대응한 YS선을 선택해서 선택MOS트랜지스터ST를 구동하고, 대응하는 8개의 비트선에서 8비트의 신호를 순차로 I/O선으로 출력한다. 그리고, 메인앰프MA에 의해 증폭한 후에 그의 출력(MO1∼MO8)을 출력래치회로OL에 래치하고, 이 래치된 데이터를 클CLK와 동기해서 외부로 데이터출력(OUT1∼OUT8)할 수 있다.

이 버스트출력동작에 있어서의 데이터출력은 액티브코맨드에 의해 행어드레스를 페치한 후, 리드코맨드에 의한 열어드레스의 페치에서 2사이클후에 최초의 데이터출력(OUT1)이 개시되고, 순차로 클럭CLK와 동기해서 데이터출력되고 최초의 데이터출력에서 최후의 데이터출력(OUT8)까지를 8사이클의 기간내에서 8비트의 출력을 연속해서 실행할 수 있다.

또한, 여기서는 버스트길이가 8사이클, CAS레이턴시가 2사이클의 예를 도시하였지만, CAS레이턴시가 3사이클 등의 경우에도 어드레스지정에서 데이터출력까지의 사이클수가 다른 것 이외에는 기본적인 내부동작은 동일하며, 또 다른 버스트길이에 있어서도 원하는 1, 2, 4, 풀(full) 등의 사이클내에서 원하는 2, 4, 6, 256, 1024 등의 비트수의 데이터를 연속해서 출력할 수 있다.

도8을 참조하면, 도4에 도시한 카운터(130)내의 어드레스레지스터(12), 가산기(20) 등은 1예로서 캐리발생회로 등을 포함하고 있다. 이 캐리발생회로는 예를 들면 열어드레스(CA)=(Y9, Y8,···, Y0)의 10비트의 병렬가산기로서, 가수와 피가수의 자리수마다의 가산에 의해 부분합을 구함과 동시에 전체 자리수의 자리수올림계산을 독립으로 실행하고, 부분합과 자리수올림을 부가해서 가산속도를 향상시킬 수 있는 2단으로 이루어지는 캐리록향상가산회로(carry-lock-ahead adder)구성으로 되어 있다.

이 캐리발생회로는 부분합을 구하는 10개의 제어레지스터CTR0∼CTR9와 이 입력단에 접속되고 전체 자리수의 자리수올림계산을 실행하는 NAND게이트, NOR게이트 및 인버터에 의한 게이트회로로 이루어지고, 하위의 자리수의 제어레지스터로부터의 캐리출력(C)는 그것 보다 상위의 자리수의 모든 움직이는 데에 레지스터의 캐리입력(CR)에 반영되도록 있어 있다. 또한, 이들의 제어레지스터CTRO∼CTR9의 출력(S)에서 10비트의 데이터(Y0∼Y9)가 출력되고, 이것은 도4에 도시한 중간어드레스A4에 대응한다.

예를 들면, 0비트의 제어레지스터CTR0의 캐리입력은 하이로 고정되고, 이 캐리출력은 1비트의 제어의 제어레지스터CTR1의 캐리입력에 피치됨과 동시에 2비트의 제어레지스터CTR2에 접속되는 2입력NAND게이트의 한쪽의 캐리입력, 3비트의 제어레지스터CTR3에 접속되는 3입력NAND게이트의 1개의 캐리입력에 각각 페치되고, 인버터를 통해서 2, 3비트의 각각의 제어레지스터CTR2, CTR3에 입력되도록 되어 있다.

또, 4∼6비트의 제어레지스터CTR4∼CTR6에 대해서도 인버터와 2입력NOR게이트, 2입력NAND게이트 및 2입력NOR게이트, 3입력NAND게이트 및 2입력NOR게이트를 통해서 하위비트에서 상위비트의 각각의 제어레지스터에 캐리입력이 페치된다. 또, 7∼9비트의 제어레지스터CTR7∼CTR9에 대해서도 인버터와 3입력NOR게이트, 2입력NAND게이트 및 3입력NOR게이트, 3입력NAND게이트 및 3입력NOR게이트를 통해서 각각의 제어레지스터에 캐리입력을 페치할 수 있다.

또한, 각각의 제어레지스터CTR0∼CTR9에는 캐리입력(CR)신호 이외에 도시하지 않을 제어신호CUP, 제어신호CASP, 제어신호INTEL 등의 제어 신호, 어드레스신호 등도 입력되지만, 상세하게는 제어레지스터CTR0∼CTR9의 내부논리구성을 도시한 도9를 사용해서 후술한다.

도9를 참조하면, 도8에 도시한 각각의 제어레지스터는 예를 들면 여러개의 클럭된 인버터CIV1∼CIV4, 여러개의 인버터IV1∼IV4, NAND게이트 등의 논리게이트 및 전송CMOS트랜지스터TT 등에 의한 루프귀환회로로 구성하는 소위 2진카운터로 할 수 있다. 이 클럭된 인버터CIV1∼CIV4, 인버터IV1∼IV4 등은 CMOS트랜지스터 또는 PMOS트랜지스터, NMOS트랜지스터 등의 조합에 의해 구성되지만, 종래부터 존재하는 것이므로 상세한 설명은 생략한다.

각각의 제어레지스터는 제어신호CUP＼, CUP에 의해 제어되고 루프귀환의 출력신호를 입력으로 하는 클럭된 인버터CIV1, 이것에 인버터 IV1을 거쳐서 접속되고 제어신호CUP에 의해 게이트제어되는 전송CMOS트랜지스터TT와 이것에 인버터IV2를 거쳐서 접속되고 제어신호CR＼, CR에 의해 제어되는 클럭된 인버터CIV2, 인버터IV2 및 클럭된 인버터CIV2에 병렬로 접속되고 제어신호CR, CR＼에 의해 제어되는 클럭된 인버터CIV3 및 전송 CMOS트랜지스터TT와 인버터IV2의 접속노드에 접속되고 제어신호CASP＼, CASP에 의해 제어되는 클럭된 인버터CIV4와 이것에 접속되고 어드레스신호ADD, 제어신호INTEL을 입력으로 하는 NAND게이트로 구성되어 있다. 또한, 정적으로는 인버터IV1, IV2에는 클럭된 인버터의 플로팅에 의한 전하유지를 위해 각각 역방향으로 인버터IV3, IV4가 병렬로 접속되어 있다.

이 제어레지스터에 입력되는 각각의 제어신호는CUP, CUP＼가 도5에 도시한 COUNTUP신호와 그의 반전신호, 제어신호CR, CR＼가 하위비트의 제어레지스터에서 캐리업되는 신호와 그의 반전신호, 제어신호 CASP, CASP＼가 도5에 도시한 LOAD신호와 그의 반전신호, 제어신호INTEL이 버스트모드의 전환제어신호이다. 또 어드레스신호ADDSMS 도5에 도시한 외부어드레스버스XADD에서 입력되는 외부어드레스에 대응하고 있다.

제어레지스터의 동작은 먼저 어드레스의 초기설정에 있어서 CASP신호에 의해 클럭된 인버터CIV4를 제어해서 NAND게이트에 입력되는 어드레스신호ADD를 폐치한다. 이 어드레스가 버스트시퀀스의 선두어드레스로 된다. 이 선두어드레스의 다음의 어드레스는 CUP신호에 의해 클럭된 인버터CIV1, 전송CMOS트랜지스터TT를 제어하고 루프귀환되는 선두어드레스를 카운트업해서 생성한다. 이후, 순차로 루프귀환되기 전의 어드레스를 카운터업해서 버스트시퀀스의 다음의 어드레스로 갱신한다.

버스트시퀀스의 최후의 어드레스까지 카운트업되면 CUP신호는 정지된다. 즉, 버스트시퀀스의 중간어드레스는 도4에 도시한 비교기(22)에 입력되고 소정의 버스트시퀀스의 최후의 어드레스로 되는 버스트어드레스와 동일하게 되면, 비교기(22)는 WRAPDN' 신호를 발신하고 이것에 의해 카운트업에 의한 버스트시퀀스를 종료시킬 수 있다.

이 때, 예를 들면 하위비트의 제어레지스터에서 입력되는 자리수올림의 캐리신호CR이 하이일 때는 클럭된 인버터CIV1, 인버터IV1, 클럭된 인버터CIV3에 의한 3단의 인버터를 통해서 동작하므로, 출력이 반전해서 상위비트로 캐리신호CR을 반전해서 출력하고, 한편 로우의 캐리신호CR이 입력되었을 때는 클럭된 인버터CIV1, 인버터IV1, 인버터IV2, 클럭된 인버터CIV2에 의한 4단의 인버터를 통해서 동작하므로 그 대로의 신호를 상위비트로 캐리신호로서 출력한다.

이상과 같이, 각각의 제어레지스터에서는 각각의 비트에 대응하는 데이터Y0(Y1∼Y9)를 버스트시퀀스의 어드레스로서 출력할 수 있음과 동시에, 하위비트의 제어레지스터로부터의 캐리신호를 그것보다 상위비트의 모든 제어레지스터에 반영시킬 수 있다.

또한, 여기서는 버스트시퀀스에 있어서 지연이 문제로 되는 도4에 도시한 카운터(130)내의 어드레스레지스터(12), 가산기(20)의 논리구성을 상세하게 설명하였지만, 어드레스레지스터(14), 마이너스2 감산기(138) 등도 도8 및 도9에 도시한 바와 같은 캐리발생회로등을 포함하고 있지만, 기본적으로는 동일한 논리구성으로 되므로 여기서의 상세한 설명은 생략한다.

이상, 본 발명자에 의해서 이루어진 발명을 예시적인 실시형태에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고 그의 요지를 이탈하지 않는 범위에서 여러 가지 변경가능한 것은 물론이다. 어느 경우에는 본 발명의 어느 특징을 사용하는 한편 본 발명의 다른 특징은 사용하지 않을 수도 있다.

또, 본 발명의 범위를 이탈하지 않고, 본 실시형태에 다른 버퍼, 드라이버, 지연회로 및 다른 회로를 추가하는 것도 가능하다. 따라서, 첨부한 특허청구의 범위는 본 발명의 범위와 정합하는 방식으로 널리 해석해야 한다.

[발명의 효과]

본원에 있어서 개시되는 발명중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 다음과 같다.

즉, 버스트종료신호가 빨리 발신되므로 고속프로세서 시스템의 타이밍상의 요구를 만족시킬 수 있다.

Claims

외부 어드레스에서 버스트어드레스의 시퀀스를 생성하고 또한 상기 버스트시퀀스의 완료를 나타내는 버스트종료신호를 생성하기 위한 카운터로서, 상기 카운터는 상기 외부 어드레스를 수취하기 위한 레지스터, 상기 버스트어드레스의 시퀀스의 다음의 어드레스를 생성하도록 상기 외부 어드레스를 가산하기 위한 제1 회로, 상기 버스트어드레스의 시퀀스의 제2에서 최후까지의 어드레스를 결정하기 위한 제2회로 및 상기 다음의 어드레스가 상기 제2에서 최후까지의 어드레스와 동일한지의 여부를 결정하고, 그것에 따라서 상기 버스트 종료신호를 발신하기 위한 제3 회로를 포함하는 것을 특징으로 하는 카운터.
제1항에 있어서, 상기 제1 회로가 가산기회로인 것을 특징으로 하는 카운터.
제1항에 있어서, 상기 제2 회로가 마이너스2 감산기회로인 것을 특징으로 하는 카운터.
제1항에 있어서, 상기 제3 회로가 비교기인 것을 특징으로 하는 카운터.
제1항에 있어서, 상기 제1 회로가 버스트시퀀서를 포함하고, 그것에 의해 상기버 스트어드레스의 시퀀스가 프로그램할 수 있는 것을 특징으로 하는 카운터.
여러개의 메모리셀위치, 외부 어드레스를 수취하기 위한 여러 개의 어드레스패드 및 소정의 시퀀스에 따라서 여러개의 내부 어드레스를 생성하기 위한 카운터를 포함하는 동기화메모리장치로서, 상기 카운터는 상기 소정의 시퀀스의 다음의 어드레스를 생성하도록 상기 외부 어드레스를 가산하기 위한 제1 회로, 상기 소정의 시퀀스의 제2에서 최후까지의 어드레스를 결정하기 위한 제2 회로 및 상기 다음의 어드레스가 상기 제2에서 최후까지의 어드레스와 동일한지의 여부를 결정하고, 그것에 따라서 버스트종료신호를 발신하기 위한 제3 회로를 포함하는 것을 특징으로 하는 동기화메모리장치.
제6항에 있어서, 상기 카운터의 상기 제1 회로가 가산기회로인 것을 특징으로 하는 동기화 메모리장치.
제6항에 있어서, 상기 카운터의 상기 제2 회로가 마이너스2 감산기회로인 것을 특징으로 하는 동기화메모리장치.
제6항에 있어서, 상기 카운터의 상기 제3 회로가 비교기인 것을 특징으로 하는 동기화메모리장치.
제6항에 있어서, 상기 카운터의 상기 제1 회로가 버스트시퀀서를 포함하고, 그것에 의해 상기 버스트어드레스의 시퀀스가 프로그램할 수가 있는 것을 특징으로 하는 동기화메모리장치.
외부 어드레스에 따라서 버스트어드레스의 시퀀스를 생성하는 방법으로서, [가] 상기 외부 어드레스를 레지스터에 수취하는 스텝, [나] 상기 레지스터에 수취된 어드레스를 시퀀스회로에 제공하는 스텝, [다] 상기 시퀀스회로에 제공된 어드레스를 시퀀스해서 시퀀스의 다음의 어드레스를 생성하는 스텝, [라]상기 다음의 어드레스를 레지스터에 수취하는 스텝 및 [마] 상기 레지스터에 수취된 어드레스와 참조어드레스를 비교해서 상기 시퀀스가 완료했을 때를 결정하는 스텝을 포함하는 것을 특징으로 하는 버스트어드레스의 시퀀스 생성방법.
제11항에 있어서, 시퀀스가 완료되어 있지 않은 경우, 상기 [나], [다], [라], [마]의 스텝을 반복하는 스텝 및 시퀀스가 완료되어 있는 경우, 버스트종료신호를 발신하는 스텝을 더 포함하는 것을 특징으로 하는 버스트어드레스의 시퀀스 생성방법.
제11항에 있어서, [바]상기 레지스터에 수취된 어드레스를 메모리회로에 구동시키는 스텝을 더 포함하는 것을 특징으로 하는 버스트어드레스의 시퀀스 생성방법.
제11항에 있어서, 상기 참조어드레스가 상기 외부 어드레스에서 결정되는 것을 특징으로 하는 버스트어드레스의 시퀀스 생성방법.
제11항에 있어서, 상기 참조어드레스가 상기 외부 어드레스에서 2를 감산하는 것에 의해 결정되는 것을 특징으로 하는 버스트어드레스의 시퀀스 생성방법.
제11항에 있어서, 상기 참조어드레스가 상기 외부 어드레스의 일부를 반전하는 것에 의해 결정되는 것을 특징으로 하는 버스트어드레스의 시퀀스 생성방법.
제11항에 있어서, 상기 시퀀스가 가산기에 의해 이루어지는 것을 특징으로 하는 버스트어드레스의시퀀스 생성방법.
제11항에 있어서, 다른 버스트시퀀스에 대해서 상기 시퀀스가 프로그램할 수 있는 것을 특징으로 하는 버스트어드레스의 시퀀스 생성방법.
여러개의 비트선쌍, 상기 여러개의 비트선쌍과 교차하는 여러개의 워드선, 여러개의 메모리셀 및 상기 여러개의 비트선쌍에 접속되는 여러개의 센스앰프회로를 포함하는 메모리어레이, 상기 여러개의 비트선쌍에 대응해서 마련된 공통데이타선쌍, 상기 여러개의 비트선쌍의 소정의 비트선쌍의 선택적으로 상기 공통데이타선쌍에 접속하는 스위치회로, 연속한 어드레스를 출력하는 가산회로, 상기 가산회로의 출력어드레스를 상기 가산회로의 입력어드레스로서 유지하는 어드레스유지회로, 상기 연속한 어드레스의 최종어드레스보다 전의 어드레스를 상기 연속한 어드레스의 선두어드레스에서 감산해서 형성하는 감산회로, 상기 가산회로의 입력어드레스와 상기 감산회로의 출력어드레스를 받는 비교회로 및 상기 연속한 어드레스에 따라서 상기 스위치회로를 제어하는 회로를 구비하고, 상기 비교회로의 일치검출신호에 따라서 상기 가산회로의 동작이 정지되는 것을 특징으로 하는 반도체메모리.
제19항에 있어서, 상기 감산회로는 상기 선두어드레스에서 2를 감산하는 회로인 것을 특징으로 하는 반도체메모리.
제20항에 있어서, 상기 선두어드레스는 외부 어드레스이고, 상기 어드레스유지회로의 초기값은 상기 선두어드레스인 것을 특징으로 하는 반도체메모리.
제21항에 있어서, 외부 클럭신호에 따라서 내부 클럭신호를 형성하는 내부클럭 발생회로를 구비하고, 상기 가산회로는 상기 내부 클럭신호와 동기해서 동작하는 것을 특징으로 하는 반도체메모리.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.