JPS62222486A - メモリ・周辺回路接続方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 メモリ部と周辺回路の接続方式において、アドレスデコ
ーダ部を含む周辺回路とメモリ部とをそれらの処理順序
に従ってドミノ結合する。これによりクロックによる切
換えなしで周辺回路及びメモリ部をその処理順序に従っ
て順次起動し、高速に処理を行うことが出来る。

〔産業上の利用分野〕

本発明は、アドレスデコーダを含む周辺回路とメモリ部
の接続方式、特にアドレスデコーダを含む周辺回路とメ
モリ部との間をドミノ結合することにより、アドレスが
入力されてから所望結果を得るまでの処理をクロックの
切換えなしで高速に行なえる様にしたメモリ・周辺回路
接続方式に関する。

近年の半導体技術の進歩により、ＬＳＩはより高密度化
、高機能化しつつある。それに伴い、論理設計手法も変
化し、メモリにおいても個々に最適設計が要求される様
になってきた。特に、ＶＬＳｌチップに内蔵されるメモ
リに関してはその傾向が顕著であり、アドレスデコーダ
を含む周辺回路とメモリとを一体として最適設計を行い
アドレス入力から所望最終結果を出力するまでの処理の
高速化、構成の簡単化が計られる様になって来た。

本発明は、この様にアドレスデコーダを含む周辺回路と
メモリとを一体として最適設計を行う場合に好適なメモ
リと周辺回路との接続方式に関する。

〔従来の技術〕

従来のメモリと周辺回路との接続方式を、第５図により
説明する。

第５図において、２１０はビットセルアレイで構成され
るＲＡＭ形式のメモリ部で、２１１〜２１４はピットセ
ル、Ｂ、及びＢ、はビット線、ＷＩ〜Ｗ４はワード線で
ある。２１５及び２１６はプリチャージ用のＰチャンネ
ル型ＭＯ３！−ランジスタ（ＴｒＰ）で、クロックＣＬ
Ｋ、がＬレベルの時オンとなって、電源Ｖ。よりビット
線Ｂ１及びＢ２をプリシャーシする。

２２０は、書込み処理を行う書込み回路である。

２３０はセンス増幅部、２３１はインバータである。

２４０はダイナミック形式のアドレスデコーダ部で、Ａ
　Ｄ　Ｉ　”　Ａ　Ｄ　４は、アドレスＡ０　、八〇　
。

ＡＨ，八、が入力されるアドレス線であり、Ｃ１はクロ
ックＣＬＫ、が入力されるクロック線であり、Ｄ、〜Ｄ
４は、デコーダ信号が出力されるデコーダ線である。２
４１〜２４４はインバータ、■。。は電源である。

各データ線とクロック線及びアドレス線の交差部にはプ
リチャージ用のＴｒＰ及びデコード用論理回路を構成す
るＮチャンネル型ＭＯ３Ｉ−ランジスタ（Ｔ　ｒ　Ｎ）
が接続され、これらによりＮＯＲ型ダイナミック形式の
アドレスデコーダを構成している。

２５１〜２５４はラッチ回路で、並列接続されたＴｒＰ
及びＴｒＮによって構成される。ランチ回路２５１〜２
５４の入力側はメモリ部２４０のデコーダ線り、〜Ｄ４
にそれぞれ接続され、各ＴｒＮのゲートはクロック線Ｃ
２に接続される。

クロック線Ｃ２には、インバータ２５５を介してクロッ
クＣＬ　Ｋ　２が入力される。各ランチ回路２５１〜２
５４の各ＴｒＰのゲートには、ＣＬ　Ｋ　ｔが入力され
る。

２６１〜２６４はＮＡＮＤゲートで、その一方の入力端
子にはラッチ回路２５１〜２５４のラソチデータが入力
され、他方の入力端子にはＣＬ　Ｋ　ｚが入力される。

２７１〜２７４はインバータで、ＮＡＮＤゲート２６１
〜２６４の出力を反転してビットセル２１１〜２１４に
供給する。

２８１及び２８２はインバータで、ｃＬＫｚを遅延させ
てセンス増幅器２３０に供給する。

次に、第５図の動作を、第６図のタイミングチャートを
参照して説明する。

ＣＬＫ、がＬレベルにあるとき、アドレスデコーダ部２
４０及びメモリ部１１０内の各ＴｒＰがオンとなって、
電源ＶＤＩｌよりデコーダ線Ｄ　Ｉ−Ｄ　ａ及びビット
線８１〜Ｂ２をＨレベルにプリチャージする。ＣＬＫＩ
　がＨレベルになると、各ＴｒＰはオフとなって、デコ
ーダ線Ｄ１〜Ｄ４及びビット線Ｂ＋＝Ｂｚは、Ｈレベル
を保持する（第６図（ａ））。

次いでアドレス線ＡＤＩ　〜Ａ　Ｄ　ａにアドレスＡ。

〜へ１が入力されると、そのアドレス符号に対応したＴ
ｒＮはオフ状態となるので、そのデコーダ線（例えばＤ
４とする）はＨレベルを保持する。

然し、他のデコーダ線Ｄ　Ｉ−Ｄ　３は、それらに接続
されている２個のＴｒＮの何れか一方がオンとなってプ
リチャージされた電荷が放電されるのでＬレベルとなる
（第６図（ｃ））。

このときＣＬＫ、はＬレベルであるので、ランチ回路２
５１〜２５４はオンとなってランチ回路２５１〜２５３
の出力側はＬレベルになり、ランチ回路２５４の出力側
はＨレベルとなる。

ＣＬＫ、（Ｈレベル）が加えられると、ランチ回路２５
１〜２５４はオフとなり、その出力レベルを保持する。

従って、ＣＬＫ２がＨレベルの期間中、デコーダ線Ｄ１
〜Ｄ３はＬレベルを対応するＮＡＮＤゲート２６１〜２
６３に供給し、デコーダ線り、はＨレベルをＮＡＮＤゲ
ート２６４に供給する。

各ＮＡＮＤゲート２６１〜２６４にはＣＬ　Ｋ　ｚが同
時に加えられるので、ＮＡＮＤゲート２６４の出力はＬ
レベルとなり、他のＮＡＮＤゲート２６１〜２６３の出
力レベルはＨとなる。

この結果、インバータ２７１〜２７４に接続されるメモ
リ部１１０のワード線Ｗ、−Ｗ４中、ワード線Ｗ４のみ
がＨレベルとなるので、ワード線Ｗ４に接続されたビッ
トセル２１４のデータがビット線Ｂ、及びＢｔに読み出
されてセンス増幅部２３０に入力される（第６図（ｄｌ
　、　（ｅｌ）。

ビットセル２１４がビット線に接続される前、即ちワー
ド線がアクティブになる前にセンス増幅部２３０が起動
されると、２本のビットｖＡＢ　Ｉ及びＢ２にある各電
荷が消失する危険があるので、センス増幅部２３０は、
ワード線がアクティブになった後に起動する必要がある
。そこでインバータ２８１及び２８２を設け、これによ
り第６図（ｆ）に示す様に、ワード線がＨレベルになり
メモリセル２１４よりデータの読出しが開始される様に
なった時点においてセンス増幅部２３０が起動される様
にする。

センス増幅部２３０により増幅された読出しデータは、
インバータ２３１を経由して図示しない利用装置に送ら
れる。

書込み動作時も前述と同様にして入力アドレスＡ０〜λ
、に対応したビットセルが選択され、書込み回路２２０
により書込み処理が行われる。

（発明が解決しようとする問題点〕 従来のメモリと周辺回路との接続方式は第５図で示した
様な構成をとっていたので、次の様な問題点があった。

■　アドレスデコーダ部２４０の各デコーダ線Ｄ１〜Ｄ
４に接続されるデコーダ用論理回路のデコード時間のば
らつきを補償する為に２個のクロックＣＬＫ、及びＣＬ
Ｋ２が必要である。そして全てのデコード出力がアクテ
ィブになった後にＣＬＫ、が入力される様、ＣＬＫ、と
ＣＬＫ２のタイミングを調整する必要があり、しかもそ
の調整が筒車でない。

■　センス増幅部２３０の起動タイミングをメモリ部２
１０からの読出しタイミングと合わせる為に、ＣＬＫｚ
を遅延させる素子（インバータ２８１及び２８２）が必
要である。しかもその場合、遅延素子の遅延時間の調整
が簡単でない。

■　ランチ回路２５１〜２５４に更にＮＡＮＤゲート２
６１〜２６４が加わる為、ＣＬＫ２の負荷が重くなり、
ワード線がアクティブになるまでの遅延時間、即ちＣＬ
Ｋ２がＨレベルになってからワード線がアクティブ（Ｈ
レベル）になるまでの時間が長くなる。このことは、前
記■の遅延量を増大し、全体の読出し処理を遅らせると
いう不都合な結果を生じる。

本発明は、クロックＣＬ　Ｋ　ｚ及び遅延素子（インバ
ータ２８１及び２８２）を不要にし、アドレス入力から
所望結果出力までの処理をクロック切換えなしで高速化
する様にしたメモリと周辺回路の接続方式を提供するこ
とを目的とする。

Ｃ問題点を解決するための手段〕 従来のメモリと周辺回路の接続方式における前述の問題
点を解決する為に本出願の各発明が講じた手段を、第１
図を参照して説明する。

第１図は、本出願の各発明の基本構成をブロック図で示
したものである。

（Ａ）特許請求の範囲の第１番目に記載された発明（以
下、第１発明という）の基本構成 第１図において、１１０は、メモリ部である。

１３０はダイナミック形式のアドレスデコーダ部で、ク
ロックＣＬＫ、に同期して入力アドレスをデコードし、
各デコーダ線に出力する。

１４０は第１インバータ部で、アドレスデコーダ部１３
０にドミノ結合され、アクティブになったデコーダ線の
出力をインバートして対応するメモリ部１１０のワード
線をアクティブにする。

１５０は−１ｒンス増幅起動部で、第１インバータ部に
ドミノ結合され、ワード線の少くとも一本がアクティブ
になったことを検出したときにセンス増幅部１２０を起
動する。

センス増幅部１２０は、センス増幅起動部１５０にドミ
ノ結合され、このセンス増幅起動部１５０によって起動
された後にメモリ部１１０がらの読出しデータを増幅す
る。

なお、ドミノ結合によって前段部と後段部を接続する方
式は、前段部がアクティブになったときに、これを受け
て後段部が起動される接続方式である。

（Ｂ）特許請求の範囲の第２番目に記載された発明（以
下、第２発明という）の基本構成 メモリ部１１０、アドレスデコーダ部１３０及び第１イ
ンバータ部１４０の各構成は、第１発明と共通する。

１６０は第２インバータ部で、メモリ部１１０にドミノ
結合され、アクティブになった読出し線の出力をインバ
ートスル。

１７０は周辺回路部で、第２インバータ部１６０にドミ
ノ結合され、アクティブになった第２インバータ部１６
０からの入力データを受けて所定の処理を行う。

〔作　用〕

第１発明及び第２発明の作用を、第２図を参照して説明
する。第２図は、第１発明及び第２発明のタイミングチ
ャートを示したものである。

（Ａ）第１発明の作用 アドレスデコーダ部１３０は、クロックＣＬＫ。

に同期して入力アドレスをデコードして、そのデコーダ
信号を各デコーダ線に出力する（第２図（ａ）。

（ｂ））。

第１インバータ部１４０は、アクティブになったデコー
ダ線のデコーダ信号をインバートして対応するメモリ部
１１０のワード線に出力する（第２図（ｃ））。

メモリ部１１０は、アクティブになったワード線のデー
タ内容を読み出して、センス増幅部１２０に入力する（
第２図（ｄ））。

一方、センス増幅起動部１５０は、ワード線の少くとも
一本がアクティブになったことを検出したときにセンス
増幅部１２０を起動する（第２図（ｅ））。

以上の様にして、アドレスデコーダ部１３０、第１イン
バータ部１４０、メモリ部１１０、センス増幅起動部１
５０及びセンス増幅部１２０を１個のクロックにより所
定の順序で順次起動し、それぞれの処理を行わせること
が出来る。

又、その構成から第２図（ｃ１〜（ｅ）に示す様にワー
ド線がアクティブになった後にセンス増幅部１２０が起
動されるので、従来方式で必要とした遅延用のインバー
タ（２８１，２８２）が不要となる。

更に、ドミノ結合により各部が切換えクロックなしで所
定順序で順次速やかに起動されてそれぞれの処理を行う
ことが出来るので、アドレス入力よりセンス増幅部１２
０からの読出し出力を得るまでの処理を高速化すること
が出来る。

（Ｂ）第２発明の作用 アドレスデコーダ部１３０、第１インバータ部１４０及
びメモリ部１１０の動作は、第１発明の動作と同じであ
る。

第２インバータ部１６０は、メモリ部１１０の続出し線
がアクティブになると、その読出し線出力、即ち読み出
されたデータ内容をインバートする。

周辺回路部１７０は、第２インバータ部１６０がアクテ
ィブになると、それから入力された読出しデータ内容に
対し所定の処理、例えば外部から入力された対比データ
と続出しデータとの比較処理を行う。

以上の様に、アドレスデコーダ部１３０、第１インバー
タ部１４０、メモリ部１１０、第２インバータ部１６０
及び周辺回路部１７０を、１個のクロックＣＬＫ、によ
り所定の順序で順次起動し、それぞれの処理を行わせる
ことが出来る。

又、ドミノ結合により各部が切換えクロックなして所定
順序で順次速やかに起動されてそれぞれの処理を行うこ
とが出来るので、アドレス入力より比較部１７０からの
比較結果を得るまでの処理を高速化することが出来る。

〔第１発明の実施例〕 第１発明の実施例を、第２図及び第３図を参照して説明
する。第３図は、第１発明の一実施例の構成をブロック
図で示したものである。

（Ａ）実施例の構成 第３図において、メモリ部１１０３センス増幅部１２０
、ダイナミック型のアドレスデコーダ部１３０、第１イ
ンバータ部１４０、センス増幅起動部１５０については
、第１図で説明した通りである。

メモリ部１１０はピットセルアレイで構成されるＲＡＭ
で、その構成は先に説明した従来方式におけるメモリ部
２１０と共通する。即ち、１１１〜１１４はピットセル
であり、Ｂ１及びＢ２はピント線であり、Ｗ、−Ｗ４は
ワード線である。１１５及び１１６はプリチャージ用の
ＴｒＰで、クロックＣＬＫ、がしレベルの時にオンとな
って、電源■ＤＤよりピットｖＡＢ、及びＢ２をプリチ
ャージする。

ダイナミック型のアドレスデコーダ部１３０も、その構
成は先に説明した従来のアドレスデコーダ部２４０と基
本的に共通する。即ち、Ａ　Ｄ　＋　〜ＡＤ４は、アド
レスＡ４１１八。、Ａ＋　　＊　Ａ＋が入力されるアド
レス線であり、ＣＩは、クロックＣＬＫ、が入力される
クロック線であり、Ｄ１〜Ｄ４は、デコーダ信号が出力
されるデコーダ線である。

１３１〜１３４はインバータ、ＶＩＩＯは電源である。

各データ線とクロック線及びアドレス線の交差部には、
プリチャ−ジ用のＴｒＰ及びデコード用論理回路を構成
するＴｒＮが接続される。アドレスデコーダ１３０の場
合、各デコード用論理回路は、ＮＡＮＤ型論理回路を構
成している。

第１インバータ部１４０において、１４１〜１４４はイ
ンバータで、デコーダ線Ｄ　Ｉ”　Ｄ　＜に出力された
デコーダ信号をインバートして対応するワード線Ｗ、〜
Ｗ４にそれぞれ出力する。

センス増幅起動部１５０において、１５１〜１５４はＮ
ＯＲゲートを構成するＴｒＮで、各ＴｒＮ１５１〜１５
４のゲートはワード線Ｗ　ｌ”　Ｗ　ａにそれぞれ接続
され、各ソースは接地され、各ドレインは共通の出力線
Ｔに接続される。１５５はプリチャージ用のＴｒＰで、
クロックＣＬＫ、がＬレベルのときオンになって、電’
ｔＸ　Ｖ　ｎ　ｏより出力線Ｔをプリチャージする。１
５６はインバータである。

１８０は書込み回路であり、１２１は、センス増幅部１
２０の出力をインバートするインバータである。

（Ｂ）実施例の動作 第３図の動作を、第２図を参照して説明する。

クロックＣＬＫ、がＬレベルにあるとき、アドレスデコ
ーダ部１３０内の各ＴｒＰ並びにメモリ部１１０及びセ
ンス増幅起動部１５０内の各ＴｒＦ’ｌ１５，１１６及
び１５５が何れもオンとなって、各デコーダ線Ｗ、−Ｗ
、　、ビット線Ｂ１及びＢ２、出力線Ｔは、電源ＶＩ、
ＤによりＨレベルに何れもプリチャージされる（第２図
（ａ））。

クロックＣＬＫ、がＨレベルになると、各ＴｒＰはオフ
となるが、各デコーダ線Ｗ、−Ｗ４、ビット線Ｂ１及び
Ｂｔｓ出力線Ｔは、何れもＨレベルを保持する（第２図
（ａ））。

次いでアドレスＡ　Ｄ　Ｉ　〜ＡＤ、にアドレスＡ。

〜へ、が入力されると、そのアドレス符号に対応した２
個のＴｒＮは何れもオン状態となるので、そのデコーダ
線（例えばＢ４とする）にプリチャージされた電荷は放
電されてＬレベル（アクティブ）になる。一方、他のデ
コーダ線り、〜Ｄ３に接続される２個のＴｒＮ中の何れ
か一方はオフとなるので、デコーダ線Ｄ１〜Ｄ３はＨレ
ベルを保持する（第２図（ｂ））。

デコードＬ９　Ｄ＋　〜Ｄ、がアクティブになると、第
１インバータ部１４０の各インバータ１４１〜１４４は
、対応するデコーダ線り、〜Ｄ４のデコーダ信号をイン
バートして対応するメモリ部１１０のワード線Ｗ、〜Ｗ
４に出力する。これによりワード線Ｗ、−Ｗ、はＬレベ
ルとなり、ワード線Ｗ４はＨレベルとなる（第２図（ｃ
））。

センス増幅起動部１５０のオアゲートにおけるＴｒＮｌ
　５４は、ワード線Ｗ４がアクティブ（Ｈレベル）にな
ったことを検出すると、オンになってその出力線Ｔの電
荷を放電してＬレベルにする。

インバータ１５６は、出力線Ｔの出力をインバートして
Ｈレベルの起動信号を発生してセンス増幅部１２０を起
動する（第２図（ｅ））。

一方、ワード線Ｗ４がＨレベルになると、メモリ部１１
０のビットセル１１４のデータがビット線Ｂｌ及びＢ２
に読み出されて、センス増幅部１２０に入力される（第
２図（ｄ））。

センス増幅部１２０は、入力された読出しデータを増幅
した後、インバータ１２１でインバートして図示しない
利用装置に転送する。

書込み動作は、前述と同様にして人力アドレス八〇〜Ｎ
１に対応したビットセルが選択され、書込み回路１８０
により、従来と同様に書込み処理が行われる。

〔第２発明の実施例〕 第２発明の実施例を、第２図及び第４図を参照して説明
する。第４図は、第２発明の一実施例の構成をブロック
図で示したものである。

（Ａ）実施例の構成 第４図において、メモリ部１１０、アドレスデコーダ部
１３０、第１インバータ部１４０の構成は、第３図に示
した第１発明のものと同じである。

又、第２インバータ部１６０及び周辺回路部１７０につ
いては、第１図で説明した通りである。

第２インバータ部１６０において、１６１及び１６２は
インバータで、メモリ部１１０のビット線Ｂ＋及びＢ２
にそれぞれ接続され、アクティブになったビット線のデ
ータをインバートする。

周辺回路部１７０において、１７０Ａは第１比較部（ｃ
ＭＰ、　）、１７０Ｂは第２比較部（ｃＭｐｚ）である
。

ＣＭＰＩ　　１７０Ａにおいて、１７１Ａはプリチャー
ジ用のＴｒＰで、クロックＣＬＫ、がＬレベルのときオ
ンとなって、電源ＶＤＤより出力線Ｐ１をＨレベルにプ
リチャージする。１７２Ａ及び１７３Ａは出力線Ｐ、と
接地間に直列接続されたＴｒＮで、ＴｒＮ１７’２Ａの
ゲートは、第２インバータ部１６０のインバータ１６１
に接続され、ＴｒＮ１７３Ａのゲートには、外部からの
対比データが入力される。１７４Ａ及び１７５Ａは出力
線Ｐ１と接地間に直列接続されるＴｒＮで、ＴｒＮ１７
４Ａのゲートは、第２インバータ部１６０のインバータ
１６２に接続され、ＴｒＮ１１５Ａのゲートには、イン
バータ１７６Ａを介して外部からの対比データが入力さ
れる。

１７７はＣＭＰ＋１７０Ａの出力線Ｐ＋に接続されたイ
ンバータで、アクティブになった出力線Ｐ１の出力をイ
ンバートする。

ＣＭＢ２　１７０Ｂにおいて、１７１Ｂはプリチャージ
用のＴｒＰで、クロックＣＬＫ、がＬレベルのときオン
となって、電源ＶＤＥＩより出力線Ｐ２をプリチャージ
してＨレベルにする。１７２Ｂ及び１７４Ｂは出力線Ｐ
２と接地間に並列に接続されてＮＯＲゲートを構成する
ＴｒＮで、ＴｒＮ１７２Ｂのゲートは、インバータ１７
７に接続され、ＴｒＮｌ　７４Ｂのゲートにはインバー
タ１７８を介し、ＣＭＰ＋１７０Ａと同じ構成の比較部
（図示せず）の出力が供給される。１７６Ｂは、出力線
Ｐ２に発生した比較出力をインバートするインバータで
ある。

以上の構成から明らかな様に、第２インバータ部１６０
、ＣＭＰ、１７０Ａ、インバータ１７７、ＣＭＰｚ　　
１７０Ｂは、ドミノ結合形式になっている。

ＣＭＢ２　１７０Ｂの出力線Ｐ２には、一般に対比デー
タ数に対応して複数のＴｒＮが並列に接続され、ＣＭＰ
Ｉ　　１７０Ａと同じ構成をもった比較部（図示せず）
の出力がインバータ（図示せず）を介して前記ＴｒＮの
各ゲートにそれぞれ供給される。そして、これらのＴｒ
Ｎは、前述の様にＮＯＲゲートを構成する。

（Ｂ）実施例の動作 実施例の動作を、第２図のタイミングチャートを参照し
て説明する。

アドレスＡ０〜Ａ、が入力され、メモリ部１１０のビッ
ト線Ｂ１及びＢ２から読出しデータが出力されるまでの
動作は、前述の第１発明における動作と同じである。

クロックＣＬＫ、がＬレベルにあるとき、ＣＭＰ、１７
０Ａ及びＣＭＰｔ　　１７　ＯＢ内のＴｒＰ１７１Ａ及
び１７１Ｂは何れもオンとなって、電源■、。よりその
出力線Ｐ、及びＢ２をＨレベルにプリチャージする。ク
ロックＣＬＫ、がＨレベルになるとＴｒＰ１７１Ａ及び
１７１Ｂはオフとなり、出力線Ｐ１及びＰ、をＨレベル
に保持する（第２図（ａ））。

クロックＣＬＫ、がＨレベルになり、アドレスＡ０〜八
、がアドレスデコーダ部１３０に入力されると、先の第
１発明の詳細な説明した様に、メモリ部１１０のビット
線Ｂ、及びＢ２に読出しデータが出力される。ビット線
ＢＩ及びＢ２の出力は反転関係にある。

いま読出しデータは“１”であり、そのときビット線Ｂ
、の出力はＨで、ビット線Ｂ、の出力はＨ４Ｌであると
する。

ビットＬ％　Ｂ　＋及びＢ２の出力は、インバータ１６
１及び１６２によりインバートされるので、０ＭＰ＋　
　１７０ＡのＴｒＮｌ　７２Ａはオフとなり、ＴｒＮｌ
　７４Ａはオンとなる。

いまＣＭＰ、１７ＯＡに入力される対比データが“１”
　（Ｈレベル）であるとすると、ＴｒＮ１７３Ａはオン
でＴｒＮｌ　７５Ａはオフとなり、”０”（Ｌレベル）
であるとすると、ＴｒＮｌ　７ＡはオフでＴｒＮｌ　７
５Ａはオンとなる。

従って、ビット線Ｂ＋及びＢ２の読出しデータと対比デ
ータが一致した場合は出力線Ｐ１のレベルはＬとなり、
一致しない場合はＨレベルを保持する。

出力線Ｐ、の比較出力は、インバータ１７７を介してＣ
ＭＰｚ１７０ＢのＴｒＮｌ　７２のゲートに加えられる
。これにより、メモリ１１０の読出しデータとＣＭＰＩ
　　１７０Ａの対比データが一致した場合は、ＣＦ、４
　［’、　　１７０　Ｂの出力線Ｐ２のレベルがＨとな
ってインバータ１７６Ｂから出力される比較出力はＬと
なり、一致しない場合は、出力線ＰｔはＬレベルとなっ
てインバータ１７６Ｂからの比較出力はＨとなる。

図示しない比較部においても、読出しデータと対比デー
タとの比較が同様にして行われ、その比較出力がインバ
ータを介しＴｒＮｌ　７４Ｂ及び図示しない同様のＴｒ
Ｎに入力される。

この結果、メモリ部１１０からの読出しデータと対比デ
ータが全て一致した場合は、ＣＭＰｚ　　１７０Ｂから
の比較出力即ち比較部１７０の比較結果は１．、（“０
”）となり、１個でも一致しないものがある場合はＨ（
“１”）となる。従って、比較部１７０の比較結果によ
り、読出しデータと対比データの一致、不一致を検出す
ることが出来る。

以上の様にして、各部間及び各部内部がドミノ結合され
、これにより、アドレス入力より比較部１７０から比較
結果が出力されるまでの処理を高速に行うことが出来る
。

以上、本出願に係る各発明の実施例について説明したが
、各発明の構成はこれらの各実施例の構成に限定される
ものでない。例えば、アドレスデコーダのデコーダ用論
理回路はＮＡＮＤ型の他ＮＯＲ型等他の論理回路を用い
ることが出来る。論理素子も、ＭＯＳ型の他バイポーラ
型のトランジスタ又は他の論理素子を用ることか出来る
。

又、第２発明においては、メモリ部１１０のビット線の
代りにセンス増幅部１２０より読出しデータを取り出す
様にしてもよい。

〔発明の効果〕

以上説明した様に、本出願の各発明によれば次の諸効果
が得られる。

（イ）各構成部間がドミノ結合され、クロックが１個で
各部が所定順序で順次起動されるので、クロック数が低
減されてシステムの構成を簡単化することが出来る。

（ロ）各構成部がドミノ形式で切換えクロックなしで所
定順序で順次速やかに起動されてそれぞれの処理を行う
ことが出来るので、全体の処理を高速化することが出来
る。

（ハ）特に第１発明においては、遅延素子（インバータ
１８１，１８２）及びその遅延時間の調整が不要となる
。

【図面の簡単な説明】

第１図・・・本出願の各発明の基本構成の説明図、第２
図・・・本出願の各発明のタイミングチャート、第３図
・・・第１発明の一実施例の構成の説明図、第４図・・
・第２発明の一実施例の構成の説明図、第５図・・・従
来のメモリ、周辺回路接続方式の説明図、 第６図・・・第５図の動作タイミングチャート。 第１図〜第４図において、 １１０・・・メモリ部、１２０・・・センス増幅部、１
３０・・・アドレスデコーダ部、１４０・・・第１イン
バータ部、１５０・・・センス増幅起動部、１６０・・
・第２インバータ部、１７０・・・周辺回路。 各を明の毒苓、ｉｔ坂 第１図

Claims (3)

【特許請求の範囲】
1. （１）メモリ部（１１０）と周辺回路の接続方式におい
   て、 （ａ）クロックＣＬＫ＿１に同期して入力アドレスをデ
   コードし、各デコーダ線に出力するダイナミック形式の
   アドレスデコーダ部（１３０）と、 （ｂ）アドレスデコーダ部（１３０）にドミノ結合され
   、アクティブになったデコーダ線の出力をインバートし
   て対応するメモリ部（１１０）のワード線をアクティブ
   にする第１インバート部（１４０）と、 （ｃ）第１インバート部にドミノ結合され、ワード線の
   少くとも一本がアクティブになったことを検出したとき
   にセンス増幅部（１２０）を起動するセンス増幅起動部
   （１５０）と、（ｄ）センス増幅起動部（１５０）にド
   ミノ結合され、このセンス増幅起動部（１５０）によっ
   て起動された後にメモリ部（１１０）からの読出しデー
   タを増幅するセンス増幅部（１２０）、 を備えたことを特徴とするメモリ・周辺回路接続方式。
2. （２）メモリ部（１１０）と周辺回路の接続方式におい
   て、 （ａ）クロックＣＬＫ＿１に同期して入力アドレスをデ
   コードし、各デコード線に出力するダイナミック形式の
   アドレスデコーダ部（１３０）と、 （ｂ）アドレスデコーダ部（１３０）にドミノ結合され
   、アクティブになったデコード線の出力をインバートし
   て対応するメモリ部（１１０）のワード線をアクティブ
   にする第１インバータ部と、 （ｃ）メモリ部（１１０）にドミノ結合され、アクティ
   ブになった読出し線の出力をインバートする第２インバ
   ータ部（１６０）と、 （ｄ）第２インバータ部（１６０）にドミノ結合された
   周辺回路部（１７０）、 を備えたことを特徴とするメモリ・周辺回路接続方式。
3. （３）周辺回路部（１７０）が、第２インバータ部１６
   ０からの入力データと外部から入力された対比データと
   の比較を行う比較回路部であることを特徴とする特許請
   求の範囲第２項記載のメモリ・周辺回路接続方式。