TW577085B - Decoding scheme for a stacked bank architecture - Google Patents

Decoding scheme for a stacked bank architecture Download PDF

Info

Publication number
TW577085B
TW577085B TW091113767A TW91113767A TW577085B TW 577085 B TW577085 B TW 577085B TW 091113767 A TW091113767 A TW 091113767A TW 91113767 A TW91113767 A TW 91113767A TW 577085 B TW577085 B TW 577085B
Authority
TW
Taiwan
Prior art keywords
memory
address
read
write
bank
Prior art date
Application number
TW091113767A
Other languages
English (en)
Inventor
Louis Hsu
Li-Kong Wang
Original Assignee
Ibm
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibm filed Critical Ibm
Application granted granted Critical
Publication of TW577085B publication Critical patent/TW577085B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

577085 A7 B7 五、發明説明（1 ) 發明背景 發明領域 本發明一般與一半導體記憶裝置架構有關，更特別地， 與一用於堆疊-記憶庫記憶體架構之位址解碼方案有關。 背景說明 有一對在記憶體中之存取速度和流通量持續增加的需求 以滿足持績更快的處理器的產生之需求。一與處理器一齊 使用的一共同型式的記憶裝置是動態隨機存取記憶體 (DRAM )。動態隨機存取記憶體包含一各別記憶單元的陣 列。此記憶體陣列由眾多的列和行所組成，其中每個列和 行的交叉點定義一記憶單元位置位址。典型地，每個動態 隨機存取記憶體記憶單元包含用以保存一電荷的電容和一 用以存取此電容以改變或感測此電荷的存取電晶體。此電 荷代表一數位位元且可以是高電壓或低電壓（分別代表一 邏輯’’ 1 π或一邏輯” 0 π )。在寫入期間資料可被儲存於記憶 體中或在讀取期間資料可自記憶體中被讀取。 當在一寫入操作中資料被寫入動態隨機存取記憶體中 時，此電容被充電，且當在一接下來的讀取週期中資料自 這些記憶單元中讀出時，此儲存於電容中電荷的數量被感 測以估計這些記憶單元的邏輯狀態。無論如何，電容容易 蒙受電荷洩漏且一典型的動態隨機存取記憶體需要所謂的 再新操作週期，在此週期動態隨機存取記憶體可以依照所 儲存的資料來置換電荷。 在傳統動態隨機存取記憶體上的再新，讀取，和寫入操 -4- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 裝 訂
577085 A7 ___ B7 五、發明説明d~^' "" 作典型地同時在一列上所有的單元被執行。藉由啟動一 列，稱作一字線，其將對應到此列之所有的記^單元耦合 到定.義此陣列的這些行的數元或位元線，自一記憶體單元 中讀取資料。當一特別的字線被啟動時，感測放大器偵測 且放大呈現在一啟動的資料位元/行線的資料。為了要存 取f此記憶體陣列中的一記憶單元，此動態隨機存取記憶 體操作系統選擇對應到此位元之特別的列和行，且此感測 放大器決足1 ”或一 ’’ 0 ’’是否已儲存於此記憶體位置 上。 為了要改良一動態隨機存取記憶體的存取速度和週期時 間，做出一建議以減少一記憶體陣列一 ，，微單元架構"。此方法的目標是要大大地減少每 的長度和每個記憶單元陣列字線的數目以減少因此所呈現 的電容負載。為了要達成此目標，將一動態隨機存取記憶 體的記憶單元安排成操作性的單元，也稱作，，記憶庫，，， 以形成一 ”多重·記憶庫”的方法已被廣為採用。傳统上， -單獨的動態隨機存取記憶體晶片或嵌入式動態隨機存取 記憶體設計可能包含2.到1 6個記憶庫。於一讀取，寫入或 再新操作中，某些記憶體能夠同時存取4個記憶庫。”" 在圖1中顯示一此種型式之架構的實例·，其圖示了一被 分成二個記憶體陣列方塊丨〇和一脊柱區域丨2的半導體 憶晶片1的電路圖。 _ 應該要了解到圖丨和圖2是大部分一般性，高度圖形化 且被安排以幫助對本發明所提出的這些問題的了解:因 -5- 577085 A7
此’雖然圖1和圖2並不清楚地圖示本發明，圖1和圖2並 ’又有任何部分被認可為與本發明有關的先前技藝。因此， 圖1和圖2已被指定為”相關技藝”。 在圖1中，一主要位址匯流排或一總體位址匯流排被正 常地安排於此脊柱區域且傳送在每個記憶庫内用於讀/窝/ 再新操作的記憶單元位址和資料。在圖1中，每個記憶體 陣列方塊1 0被劃分成八個記憶庫。此奇數個記憶庫（記憶 庫1，3，5，7,9, 11，13和15)被安排在此脊柱區域12左 方之記憶體陣列方塊1 〇内，偶數個記憶庫（記憶2，4，6， 8，10，12，14和1 6 )被安排在此脊柱區域丨2右方之記憶體 陣列方塊1 0内。 一多重-記憶庫結構的字線需要僅穿越限制於在一記憶 庫内之此字線對，而非在晶片1内的全部位元線對。因 此’這些字線的長度和電容被大大地減少。還有，此記憶 體陣列方塊1 0不只在行的方向上被分割（左邊和右邊的記 憶體陣列方塊），也在列的方向上被分割（在每個記憶體陣 列方塊1 0内的8個記憶庫），且此字線的數目，長度和電 容以及在每個記憶庫内的位元線也因此被減少。 近代動怨P过機存取记憶體設計的另一目標是盡可能増 加裝置密度。傳統上可能設計具高陣列效率的記憶體晶片 以便為記憶單元所佔的面積和整個晶片的面積之間的面積 比例疋在5 5 和7 0 %之間的範圍。這些”高密度”的裝 置’典1w如何’因為其字線和位元線的沈重負載而忍受速 度的懲罰。 -6 - 本紙張尺度適用中國國家標準(CMS) A4規格(210 X 297公爱) 裝 訂
線 577085 A7 B7 五、發明説明（4 ) 在一微-單元設計中，藉由減少記憶陣列的大小，字線 的負載可被減少到大約是傳統字線負載的十六分之一，且 位元線的負載可被減少到大約是傳統位元線負載的四分之 一。因此，微-單元設計型式的動態隨機存取記憶體的存 取時間和週期時間，可以是短如3奈秒到6奈秒且當此高 密度的裝置的字線和位元線之存取時間是從丨〇奈秒到3 〇 奈秒時，週期時間可能是短如1〇奈秒。無論如何，為了 更進一步將此陣列分割以減少如上所述的字線長度和數 目此微-單元動態隨機存取記憶體的陣列效率與此高密 度裝置相較是比較不滿意的，且是在4 5 %和5 5 %之間的 範圍。 為了要改進此微-單元架構的陣列效率，一種，，堆疊-記 憶庫架構已被提出，在其上至少_記憶庫是堆疊於另一記 憶庫的頂部。圖2描述了一具有安排成多重-記憶庫結構 的多個记憶庫1 4之一多重-記憶庫半導體記憶裝置丨，其 中Z隐庫1，圮憶庫2 ,記憶庫9和記憶庫丨〇分別堆疊於記 憶庫3，記憶庫4，記憶庫n和記憶庫。之上。另外，記 憶庫5，記憶庫6，記憶庫13和記憶庫“分別堆疊於記憶 庫7 ’屺憶庫8，記憶庫丨5和記憶庫丨6之上。換句話說， 在了堆® -記憶庫結構中，一記憶庫（也就是說，記憶庫3 ) 被士排於另记憶庫（也就是說，記憶庫1 )和此脊柱區域 1 2足間，此脊柱區域包含一總體位址匯流排和資料匯流 排。 ”’、 何通$ ’因為在設計一解碼方案上的困難，堆
577085 A7
二憶庫架構已被避免。特別是，因為一記憶庫(也就是 奋’兄憶庫1)被另-記憶庫（記憶庫3)自此脊柱區域12所 阻擋’不可能對不同的操作來同時存取此二個堆疊(例 如，記憶庫！和記憶庫3)的記㈣。例如，當自主記憶匿 =排所傳运來的記憶單元位址指示_在記憶^中之讀取 操作和-在記憶庫3中之寫入操作，首先一用於此讀取操 作的一 C憶庫&址被傳送到記憶庫1和記憶庫3此兩者。 根據此冗憶庫位址’記憶庫i被啟動以用於此讀取操作而 記憶庫3未被啟動直到記憶庫1完成此讀取操作。當完成 ^己憶庫1上之讀取操作時，另—用於寫人操作的記憶庫 位址被—傳运到記憶庫丨和記憶庫3此兩者。此相符的記憶 庫接著啟動以用於寫入操作，而記憶庫1未被啟動。因 此，雖然一堆疊-記憶庫架構提供一改良的陣列效率和週 ，時間’由於在設計有效率的解碼方案上的困難，一堆 宜Z隐庫架構尚未提供操作在單一週期内的彈性，且此 全面可能的反應速度尚未達成。 相反I地’就如同對一共同堆疊的不同記憶庫的單元作寫 入：喟取需要的可能性，將微β單元設計應用到較大的記 憶體導致記憶庫的數目（也就是說1 024個記憶庫)會戲劇 性地增加；與可能的微_單元設計反應之速度作妥協。因 此’已了解到雖然許多具有改進記憶體效能潛力的發展已 被發展出來’在一操作的水平上，不同之實際協定已經防 礙在實際記憶體應用上充分實現這樣的可能性。 發明概要
577085
五、發明說明（ A7 B7 6 因此本發明的一個目標是提供一用於同時執行在一具有 堆$ -記憶庫架構I半導體記憶裝置的多重_記憶庫解碼方 案。 本發明的另/個目標是提供一改良的啟動在至少二個以 堆®死憶庫架構安排之記憶庫上的寫入，讀取或再新操作 的同時執行之多重-記憶庫解碼方案。 本發明的更進一步目標是提供一啟動在至少二個以堆疊 。己隐庫架構安排之圮憶庫上之多重操作的同時執行解碼方 案。 本發明的更進一步目標是提供一將來自位址匯流排的記 憶庫位址和讀/寫位址轉換成用於讀/寫/再新操作的本地 列位址之解碼單元。 因此本發明的更進一步目標是提供一用於半導體記憶裝 置，在其上超過二個可同時再新的再新操作方案。 本發明的額外目標和其它的特色將被以下的說明中部分 地公開，且對精通本技藝者在檢驗以下後或學習自本發明 的實現後將會是清楚的。本發明的優點可如在所附的申請 專利範圍中所特別指出的被實現及得到。 根據本發明，前述的和其它的優點被部分地由一包含多 個記憶庫群之半導體記憶裝置所達成。每個記憶庫群包含 夕個以堆璺-記憶庫架構安排之記憶庫。一位址匯流排被 提供用來傳送用於讀/寫操作之讀/寫記憶庫位址和讀/寫 位址。每個記憶庫群同時執行在其至少兩個記憶庫上的讀 /寫挺作。 -9 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
線 五 λ發明説明（
I嫁本'發日月，g |、 庫可被同時用於讀/窝操作：：：相冋'^憶庫群内之記憶 疊的不同記憶庫可被同==操二個^ 大減少了操作反應時間。 存取，本發明大 二：”另_方面是一種包含多個記憶庫敎 、 二裝置，母群包含多個以堆疊記憶庫架構 “Μ己 一位址匯流排被提供用來傳送用於許 /己憶庫。 窝記憶庫位址和讀/寫乜 ；π貝”·、再新操作之讀/ I布磧/冩位址。每個記憶庫 至少兩個記憶庫上的該讀/寫/再新操作庫群门時執仃在其 :此，根據本發明’至少兩個在相 =，二別是至少兩個構成—堆的不同記憶 /於謂’窝或再新操作之存取。因此，料不同型式 仃操.作之存取時間可被大大地減少。 執 從以下的詳細說明，對精通本技藝者而言本 優點將是很容易且清楚的…僅藉由企圖用於實現本： 明I最佳的模式的說明，只顯示和說明本發明較佳的實施 例。正如將被了解的，本發明可被其它和不同的實施例來 實現，且其幾種細節可在不同的明顯方面作修改，所有這 些並未脫離本發明。因此，這些圖式和說明在本質上是被 视為例舉性，而非限制性。 圖式的簡要說明
自以下參考到這些圖式的本發明之較佳實施例的詳細說 明，則前述的和其它的目標，方面和優點將會有更佳地了 解，其中I -10 - 577085 A7 B7 五、發明説明（8 ) 圖1描述一傳統的多重-記憶庫型式之動態隨機存取記憶 體裝置，在其上多個記憶庫被沿著一脊柱區域的邊來安 排，但沒有記憶庫被堆璺在另一記憶庫上。 圖2描述一傳統的多重-記憶庫型式之動態隨機存取記憶 體裝置，在其上多個記憶庫被以堆疊-記憶庫架構來安 排。 圖3描述依照本發明的一實施例之一多重-記憶庫型式之 動態隨機存取記憶體裝置，在其上多個記憶庫被以堆疊記 憶庫架構來安排且被分成多個記憶庫群，且多個解碼單元 被提供給對應的多個記憶庫。 圖4描述依照本發明的一實施例，一類似圖3中的多重-呂己憶庫型式之動怨隨機存取記憶體裝置，在其上每個記憶 庫群具有兩個記憶庫堆疊，且每個記憶庫堆疊包含4個記 憶庫。 圖5描述依照本發明的一實施例之一記憶庫群和一用於 同時執行多重操作的解碼單元之電路圖。 圖6描述圖5的一詳細電路圖，依照本發明的一實施 例，在其上此解碼單元包含4個暫存器單元且每個暫存器 單元包含多個多工單元。 圖7描述依照本發明的一實施例之圖6的多工單元之電 路圖。 圖8描述依照本發明的一實施例之圖6的列解碼器單元 和列驅器單元之電路圖。 本發明較佳實施例詳細說明 -11 -
本紙張尺度適用中國國豕標準(CNS) A4規格(21〇X 297公爱·) 577085 A7 B7 五、發明説明（ 本發明提供一用於具有堆疊·記憶庫架構的半導體記憶 裝置之解碼方案。如前所述，伴隨傳統的多重-記憶庫記 憶裝置之問題之一是不能在單一記憶體操作週期中在一共 同的堆®内互相堆疊這些記憶庫上同時執行多重操作（例 如，讀，寫和再新操作）。由於這個理由，堆疊-記憶庫架 構已很少被考慮為用於一微-單元架構之可行的解決方案 因為此記憶單元陣列必須被更進一步細分以減少字線和位 元線之電容負載。 根據本發明，提供一用於堆疊記憶庫架構上以達成啟動 在互相堆疊的記憶庫上之多重操作的同時執行之解碼方 案。因此，本發明藉由在一可以減少的週期時間的微_單 元設計内同時執行二個或多個操作以增加操作速度，且經 由以堆疊-記憶庫架構來安排記憶庫以改良陣列效率。 將這種觀念銘記於心，圖3描述安排於一半導體記憶晶 片1 (例如，動怨隨機存取記憶體，靜態隨機存取記憶體， 快閃記憶體或内嵌式記憶陣列）表面之多個記憶庫Μ。與 圖2相似地，於此半導體記憶晶片丨以堆叠_記憶庫架構來 安排圖3所示之此記憶庫14，在其上記憶庫丨，記憶庫二， 1己憶庫9和記憶庫丨〇分別堆疊於記憶庫3，記憶庫*，記憶 庫U和記憶庫12上。另外，記憶庫5,記憶庫6，記憶庫 13和記憶庫14分別堆疊於記憶庫7,記憶庫8，記憶庫Η 和憶庫1 6上。 根據本發明，多個記憶庫被分成多個記憶庫群，且每個 死憶庫群被啟動以在其不同的記憶庫上同時執行多重操 -12- 577085 A7 B7 五、發明説明（
作。此記憶庫的分群是非常有彈性且可由考慮字線長度和 因此加諸於每個記憶庫的字線上的負載來決定。例如，圖 3典型地描述根據具鄰近程度，記憶庫i i 6被分成四個記 憶庫16A，16B，16C和16D。因此，記憶庫^j4被分群成 記憶庫群1 6 A。此記憶庫群丨6 a有兩個記憶庫堆疊，其中 記憶庫1和3構成第一堆疊且記憶庫2和4構成第二堆疊。 圮憶庫1 4的分群，無論如何，並不限定於此所示的特 定實施例。反而，只要它們構成一堆疊（例如，記憶庫1 和3 )，至少二個記憶庫可以被分群成一記憶庫群。例 如，圖4描述一包含8個記憶庫的記憶庫群16，其中記憶 庫1，記憶庫3，記憶庫5和記憶庫7構成第一堆疊且記憶 庫2，記憶庫4，記憶庫6和記憶庫8構成第二堆疊。 為了要達成多重操作之同時執行，如圖3所示分別提供 解碼單元18八，18B，18C和18D給記憶庫群16八，ΐ6β，⑽ 和16D。提供解碼單元18八給記憶庫群“a，解碼單元 Μ啟動其對應的記憶庫16八以在至少兩個不同的記情庫 二時：行讀取和寫入操作。例如，當一讀取操作在記憶 庫1上執行時…寫人操作可同時在記憶庫3上執行。如 果記憶庫2被選擇用於一讀取操作時，則記憶庫i，記憶 庫3和記憶庫4其中任一個可被選擇用於一寫入操作。 此根據本發明，不只是構成一堆疊的兩 於鄰近堆疊的兩個記悻庫可被潠挥田“厗1女排 行。 ·〜犀了被選擇用於多重操作的同時執 圖5描述在一記憶庫群内用於多重操作之同時執行的解
裝 訂
線 -13-
577085
碼方案。圖5特別顯示圖3中的記憶庫群16A，其包含記憶 庫1 - 4。每個記憶庫包含記憶陣列，一列解碼器方塊（也 就是說，32A，32B，32C和32D)和一字線驅器單元（也就 是說，34A，34B，34C和34D)。此解碼單元18A包含4個 暫存為30A ’ jOB ’ 30C和3 0 D ’其分別提供給對應的記憶 庫群1 6 A的記憶庫1到4。暫存器單元3〇八，3〇b，30C和 30D分別經由一本地讀/寫記憶庫位址匯流排2 6和一本地 讀/寫列位址匯流排2 4和一本地讀/寫記憶庫位址匯流排 2 6被連接到一總體謂/寫記憶庫位址匿流排2 2和一總體列 位址匯流排2 0。 此總體讀/寫記憶庫位址匯流排2 2傳送一指示包含寫入 操作將在其上預備執行的記憶單元之記憶庫的寫入記憶庫 位址WT BANK ADD和一指示包含讀取操作將在其上預備 執行的兄憶單元之記憶庫的讀取記憶庫位址rd BANK ADD。此總體讀/寫列位址匯流排2 〇傳送一代表由窝入記 憶庫位址WT BANK ADD所指示的記憶庫内代表一記憶單 元列位址之寫入列位址WT ADD，和一代表由讀取記憶庫 位址RD BANK ADD所指示的記憶庫内代表一記憶單元列 位址之讀取列位址RD ADD。 此解碼單元1 8 A的操作將在這之後說明。當位於此相同 的記憶庫群的兩個不同的記憶庫分別被一微處理器單元 (MPU)選擇用於讀取和寫入操作時，一讀取記憶庫位址和 一寫入記憶庫位址經由總體讀/窝記憶庫位址匯流排2 2和 本地讀/寫記憶庫位址匯流排2 〇傳送到此解碼單元1 8 a。 -14-本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 577085 A7 B7 五、發明説明（ 一讀取列位址和一寫入列位址經由此總體讀/寫列位址g 流排2 0和本地讀/寫列位址匯流排2 4傳送到此解碼單元 1 8 A。 雖然並不需要，當讀取和寫入操作是由一微處理器單元 (MPU )所發出時，總體讀/寫列位址匯流排2 〇和本地讀/ 寫位址匯流排2 4較佳地被建構成同時傳送一讀取列位址 和一寫入列位址。如此啟動了此資料處理速率的改良，因 此增加了此晶片速度和效能。 解碼單元18A的暫存器單元30A，30B，30C和3 0D決定 是否讀取記憶庫位址RD BANK ADD或寫入記憶庫位址WT BANK ADD其中任一個與其對應的記憶庫相符。例如，暫 存器單元3 0 A決定是否此讀取或寫入記憶庫位址RD BANK ADD，WT BANK ADD與其對應的記憶庫1相符。如 果並無此讀/窝記憶庫位址RD BANK ADD，WT BANK ADD與記憶庫1相符，則解碼單元3 0 A認知到沒有讀取或 寫入操作預備於此記憶庫1内執行。如果此讀取和寫入記 憶庫位址RD BANK ADD，WT BANK ADD其中之一與其記 憶庫1相符，則解碼單元3 0 A接收讀取列位址RD ADD或 寫入列位址WT ADD其中之一且產生並傳送一列選擇信號 到此記憶庫1的列解碼器方塊3 2 A。根據來自解碼單元 3 0 A的此列選擇信號，此列解碼器方塊3 2 A選擇性地啟動 在字線驅動器單元34A内的這些字線驅動器其中之一，以 啟動一包含此操作目標記憶單元的列。 因為此讀/寫記憶庫位址和此讀/寫位址被同時提供給解 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x297公釐)
裝 訂 A7
r民留 一 兀〇0A，3 0B，3 0C和3 0D中的每一個，一不同的操作 、.Π時執行於其餘的記憶庫2 _ 4的任一個。例如，如果 此喂取记憶庫位址與記憶庫1相符，且此寫入記憶庫位址 f記憶庫3相符，則此讀取位址和此寫入位址被同時分別 提^給此解碼單元3〇A和30C。此解碼單元30八和3〇(：同 時刀別提供列選擇信號給其對應的列解碼器方塊3 2 A和 J 2 C。根據列選擇信號，此讀取和寫入操作被同時執行於 記憶庫1與記憶庫3中。 此解碼單元18A和其解碼方案的更詳細圖示是在圖6中 被描述假叹母個記憶庫有2 5 6列（也就是說，字線），此 、’心粗屑/寫列位址匯流排2 〇包含八個讀取列位址匯流排線 和八個寫入列位址匯流排線，經此傳送一八位元的讀取列 位址和一八位元的寫入列位址。因為在此記憶庫群1 6 a中 有四個記憶庫，總體讀/寫記憶庫位址匯流排2 2包含兩個 謂取記憶庫位址線和兩個寫入記憶庫位址線而且傳送一兩 位元靖取记憶庫位址R β K和一兩位元寫入記憶庫位址 WBK。 在謂取記憶庫位址和記憶庫3相符的情形下，暫存器單 元3 0 C產生一八位元的列選擇信號以便此列解碼器方塊 3 2 C決定2 5 6條字線中那一條應被啟動以用於讀取或寫入 操作。此八位元的列選擇信號是由位於暫存器單元内 的八個多工單元36C所產生。每個多工單元36C被建構成 自此總體讀/寫記憶庫位址匯流排2 2和總體讀/寫列位址 匯流排2 0，經由本地讀取記憶庫位址匯流排2 6 a，本地 -16 - 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公爱)
裝 訂
線 577085 14 五、發明説明（ 寫入A憶庫位址匯流排2 6 b，本地讀取列位址匯流排2 4 a 和本地寫入列位址匯流排2 4 b來接收此讀/窝記憶庫位址 和此讀/寫列位址。
此夕工單元3 6 C被建構用以接收此讀取列位址rd ADD 的锍同位元。例如，安排在最左邊的多工單元被連接到傳 送此靖取列位址RD ADD的最重要位元的總體讀取列位址 匯流.排線的其中之一，而安排在最右邊的多工單元被連接 J傳送最不重要位元的另一條匯流排線。根據此讀取列位 址RD ADD的不同位元，每個多工單元36C產生一二進位 輸出信號，其中與來自其它多工單元的其它二進位輸出信 號的組合構成此列選擇信號。此列選擇信號被提供給列解 碼器單元32(:的列解碼器32C〇_32C255 ’解碼單元32(：啟 動在此字線驅器單元34C内的2 5 6條字線驅器Μα· 34C255其中之一。 當記憶庫3正在執行讀取操作時，其餘的記憶庫1 ^和々 :中任何-個可同時執行寫入操作因為寫入記憶庫位址和 料經由本地位址匯流排傳送到其餘的記憶庫而 不曰引起人在記憶庫3内的讀取操作的任何信號衝突。因 寫同動時在執Γ。記憶庫群内之兩個不同的記憶庫的 圖7描述一多工單元36之電路 V對背對背的反相器對…㈣组::::36一具:1 -個_聯_型金屬氧化半導體電晶體43， 〜二 碼路徑和包含二個串聯的Ν型金屬氧化半導體電晶體45， -17- 本纸張尺度適用巾g g家標準(CNS) ^規格(21G><297公爱） 577085 A7 ______ B7 發明説明（15 ) ' 46的第二解碼裝置路徑，和一包含預先充電電壓源VDD 和 P型金屬氧化半導體電晶體42的預先充電裝置。一輸 出節點在一位於反相器4〇的輸出端子和反相器41的輸入 端子之間的節點上形成。預先充電電壓源V D D經由p型金 屬氧化半導體電晶體4 2被連接到位於反相器4 1的輸出端 子和反相器4 0的輸入端子之間的節點。 此第一解碼路徑被耦合在接地節點和一在反相器4 〇的 輸入端子和預先充電電壓源VDD所連接的節點之間的節 點之間。第一解碼路徑被镇合在接地點和一在反相器對 4 1的輸出端子和預先充電電壓源v d D所連接的節點之間 的節點之間。此第一解碼路徑的N型金屬氧化半導體電晶 體43，44的控制閘極被連接到在圖6中的本地讀取記憶庫 位址匯流排2 6 A和本地讀取列位址匯流排2 4 a。N型金屬 氧化半導體電晶體4 5，4 6的控制閘極被連接到本地寫入 記憶庫位址匯流排26B和本地寫入列位址匯流排26A。p 型金屬氧化半導體電晶體4 2的控制閘極被連接到一預先 充電信號線。 多工單元3 6之操作將在此之後說明。在開始解碼處理 之前，P型金屬氧化半導體電晶體42被加諸p型金屬氧化 半導體電晶體4 2控制閘極的預先充電信號線所充分開 啟，以便將在反相器41的輸出端點和反相器4〇的輸入端 點之間的節點充電到VDD位準。此電荷被閂鎖於反相器 4 1的輸出端點和反相器40的輸入端點之間的節點上，直 到反相器40為一時鐘信號所啟動（未顯示）。一旦反相器 -18-
577085 A7 B7 五、發明説明（16 ) 40被啟動，此充電的閂鎖被反相且一"低"位準產生於多 工單元3 6之輸出節點上。 因為N型金屬氧化半導體電晶體43，料是串聯在一起， 只有當N型金屬氧化半導體電晶體43，料兩者都被開啟 時，在此閂鎖内的預充電壓會被放電到接地電壓。此放電 值被反相器4 0所反相且自此輸出節點產生一，，高，，位準。 一旦被閂鎖的VD D電荷經由N型金屬氧化半導體電晶體 43，44放電，一”低”位準會問鎖於在反相器41的輸出^ 點和反相器4 0的輸入端點之間的節點上。在接下來的時 鐘週期中，此”低”位準會被反相器4 〇所反相且一，，高，，位 準自多工單元3 6之輸出節點〇 U T處輸出。因此，只有當 提供給多工單元3 6的讀取記憶庫位址和讀取列位址兩者 的特別位元都是”高”位準時，此相同的”高”位準自此輸 出節點輸出。 相似地’只有當N型金屬氧化半導體電晶體4 5，4 6兩 者都被開啟時，此第二解碼路徑構成一放電路徑。因此， 只有當提供給多工單元3 6的寫入記憶庫位址和寫入列位 址兩者的特別位元都是”高，，位準時，N型金屬氧化半導體 電晶體4 5 ’ 4 6兩者都被開啟且閂鎖於反相器4 1的輸入端 點之間的節點上的電荷會被放電到接地電壓。 來自在暫存器單元30C内的八個多工單元36C之八位元 的列選擇信號被傳送到連接到字線驅器單元3 4 c的列解碼 器單元3 2 C。因為記憶庫3有2 5 6列（例如，字線），提供 了 2 5 6個歹ij解碼器32c〇到32C255給歹J解碼器單元3 2 C ， -19- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇χ297公釐) 577085 A7 B7 五、發明説明（17 ) 且提供256個字線驅器34C0到34C255給字線驅器單元 3 4 C。每個字線驅器被耦合在其對應的列解碼器和字線之 間且藉由對應的列解碼器根據解碼結果選擇性地啟動其對 應的字線。 圖8描述一列解碼器32Cn和在列解碼器單元3 2 C内所提 供的一字線驅器34Cn以及記憶庫3的字線驅器3 4 C之電路 圖。此列解碼器32Cn包含串聯且搞合在一電源供應Vpp和 接地點Vwl之間的第一 P型金屬氧化半導體電晶體P 1和第 一，第二和第三N型金屬氧化半導體電晶體N 1，N2，N3。 第一 P型金屬氧化半導體電晶體P1和第一N型金屬氧化半 導體電晶體N 1的控制閘極被互連以接收第一列選擇信號 位元X A。第二和第三N型金屬氧化半導體電晶體N2，N3 的控制閘極分別接收第二，第三列選擇信號位元X B和 X C。此列解碼器3 2 C η的一輸出節點是位於第一 P型金屬 氧化半導體電晶體Ρ 1和第一 Ν型金屬氧化半導體電晶體 Ν 1之間。 字線驅器3 4 C η包含串聯且耦合在電源供應V ρ ρ和接地 點Vwl之間的第二Ρ型金屬氧化半導體電晶體Ρ 2和第四Ν 型金屬氧化半導體電晶體N4。第二P型金屬氧化半導體電 晶體P 2和第四N型金屬氧化半導體電晶體N 4的控制閘極 被連接到列解碼器3 2 C η的輸出節點。 來自暫存器單元3 0 C的八位元列選擇信號被解碼成此第 一，·第二和第三列選擇信號位元ΧΑ，ΧΒ，XC。特別是， 此第一列選擇信號位元X Α是由此八位元列選擇信號的三 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 577085 A7
個最不重要位元所導 列選擇信號位元X B是由此 购—…八13疋 八位元列選擇信號的第四和第五個最重要位元 三列選擇信號位元XC是由此八位元列撰' ^ 仪兀列選擇信號的三個：! 重要位元所導出。 此列選擇信號的五個最重要位元被用來將在記憶庫3内 的256條字線分成32個字線群，其中每個群由8條字線所 组$。因A，只有當字線WLn屬於為此列選擇信號的五 個最重要位元所選擇的此特定群時，開啟此第二和第三N 型金屬氧化半導體電晶體N 2，N 3。 為了在被選擇的字線群中選擇八條字線中的一條，此列 選擇信號的三個最不重要位元被解碼以選擇㈣關閉提升 ，晶體P型金屬氧化半導體P1且開啟下拉電晶體n型金屬 氧化半導體N 1。因此’只有當所有的.列選擇信號位元 xa，xb，xc都在”高"位準時，任何在列解碼器32Cn内的 電位電荷經由第-，第二和第三Μ金屬氧化半導體電晶 體Nl，Ν2，Ν3被排出到接地點Vwi。此放電的電位值（也 就是說，一，，低，，位準）經由列解碼器32Cn的輸出節點傳送 到字線驅器34Cn。提升P型金屬氧化半導體電晶體p2為來 自列解碼器32Cn的放電電位值所開啟，且此字線被充電 到Vpp位準而關閉下拉N型金屬氧化半導體電晶體p 4。 本發明可被用於在相同記憶庫群内同時執行讀/寫/再新 操作的解碼方案。當一微處理器單元發出一命令來執行一 再新操作時，經由讀取記憶庫位址匯流排和讀取位址匯流 排來傳送再新記憶庫位址和再新位址，因為只有微處理器
裝 訂
線 21 - 577085 A7
裝 訂

Claims (1)

  1. 577085 A8 B8 C8 申清專利範圍 1· 一種半導體記憶裝置，包含·· 多個記憶庫群，每群包含多個安排成堆疊_ 構的多個記憶庫丨和 厚木 、傳送用於讀/窝操作於一或多個記憶庫的位置之讀/ 窝記憶庫位址和讀/窝位址的位址匯流排， 貝 因此該讀取和窝入操作可被同時執行於該記憶庫群的 至少二個各別的記憶庫。 2. 根據申請專利範圍第1項之半導體記憶裝置，更進一步 包含多個提供給對應的該多個記憶庫群之解碼單元，如 果孩讀/寫記憶庫位址與該至少二個記憶庫相符的話， 則每個解碼單元同時傳送該讀/寫位址到該至少二個記 憶庫。 ·一口 3. 根據申請專利範圍第2項之半導體記憶裝置，其中該位 址匯流排包含： 一傳送用於該讀/寫操作的該讀/窝記憶庫位址和該讀/ 寫位址之總體位址匯流排； 夕個k供給對應的該多個解碼單元之本地位址匯流 排，每個耦合於該總體位址匯流排和對應的解碼單元之 間且傳送該讀/寫記憶庫位址和該讀/寫位址到對應的解 碼單元。 4·根據申請專利範圍第3項之半導體記憶裝置，該總體位 址匯 >瓦排包含： 一傳送用於該讀取操作的該讀取記憶庫位址之總體讀 取記憶庫位址匯流排； -23- 本紙張尺度逋用中國國家標準(CNS) A4規格(210 X 297公釐) 577085 A B c D 六、申請專利範圍 一傳送用於該寫入操作的該寫入記憶庫位址之總體寫 入記憶庫位址匯流排； 一傳送與用於該讀取操作的該讀取記憶庫位址相符的 該記憶庫的列位址之總體讀取位址匯流排；和 一傳送與用於該寫入操作的該寫入記憶庫位址相符的 該記憶庫的列位址之總體寫入位址匯流排。 5. 根據申請專利範圍第4項之半導體記憶裝置，每個本地 位址匯流排包含： 一耦合於該總體讀取記憶庫位址匯流排和該對應的解 碼單元之間，且傳送該讀取記憶庫位址的本地讀取記憶 庫位址匯流排； 一耦合於該總體寫入記憶庫位址和該對應的解碼單元 之間，且傳送該寫入記憶庫位址的本地寫入記憶庫位址 匯流排； 一耦合於該總體讀取位址匯流排和該對應的解碼單元 之間，且傳送用於該讀取操作之該列位址的本地讀取位 址匯流排；和 一耦合於該總體寫入位址匯流排和該對應的解碼單元 之間，且傳送用於該寫入操作之該列位址的本地寫入位 址匯流排。 6. 根據申請專利範圍第5項之半導體記憶裝置，每個該多 個解碼單元包含多個提供給對應的每個記憶庫之暫存器 單元，如果該讀/寫記憶庫位址其中之一與該對應的記 憶庫相符，則每個暫存器單元產生一用於該讀取操作或 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）
    孩窝入操作之列選擇信號。 7. 根據申請專利範圍第6項之半導 %^ ^ ^ ^ . 千等裝置，其中每個 曰存為早兀包含多個多工單元，— ^ /耷々味古、 母個夕工早凡接收該謂 /馬吕己憶庫纟址和該讀/寫㈣且產±—列 =其中制選擇信號包含來自㈣暫存料U該多 個夕工早兀之該列選擇位元信號的組合。 8. 根據申請專利範圍第7項之半導體記憶裝置，其中該列 幾擇k就被提供給該對應的記憶庫的一列解碼器方塊以 選擇性地啟動該對應記憶庫的一列。 9·根據申請專利範圍第8項之半導體記憶裝置，其中該列 解碼器方塊包含： 夕個提供給該對應記憶庫内的多個對應字線之列解碼 器’每個列解碼器接收來自該暫存器單元的該列選擇信 號且如果該列選擇信號與該對應列相符，則產生一列啟 動信號；和 多個提供給該對應的該多個列解碼器的字線驅動器， 每個字線驅動器根據來自該對應的列解碼器之該列啟動 信號，啟動該對應的字線。 10.根據申請專利範圍第9項之半導體記憶裝置，每個多'工 單元包含： 一產生該列選擇位元信號之閂鎖； 一用以預先處理此閂鎖單元的預先充電裝置； 一用以解碼該讀取記憶庫位址和讀取位址之第一解碼 裝置；和 -25- 577085 A8 B8
    申請專利範圍 一用以解碼該寫入記憶庫位址和寫入記憶庫位址之第 二解碼路徑。 11·根據申請專利範圍第1 〇項之半導體記憶裝置，其中該 閂鎖單元包含： 一具有輸入/輸出端子之第一反相器； 一具有輸入/輸出端子之第二反相器； .一將該第一反相器的輸出端子和該第二反相器的輸入 端子互連的第一互連線； 一將該第二反相器的輸出端子和該第〆反相器的輸入 端子互連的第二互連線；和 一在該第一互連線上形成且產生該列選擇位元信號的 輸出節點。 12.根據申請專利範圍第1 1項之半導體記憶裝置，其中該 預先充電裝置包含一連接到經由第一交換裝置在該第二 互連線上形成的第一節點之第一電壓源；其中該第一交 換裝置具有一連接到一預先充電信號線的控制電極。 13·根據申請專利範圍第1 2項之半導體記憶裝置，其中該 第一解碼裝置包含： 一轉合於在該第一節點和該第二反相器的該輸入端子 之間所形成之第二節點和第三節點之間且具有連接到該 本地讀取記憶庫位址匯流排的一控制電極之第二開關； 一耦合於在該第三節點和第二電壓源之間JL具有連接 到該本地讀取位址匯流排的一控制電極之第三開關。 14.根據申請專利範圍第1 3項之半導體記憶裝置’其中該 -26- 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 申請專利範圍 第二解碼裝置包含： 一轉合於在該第一節點和該第二反相器的該輸出端子之 間所形成之第四節點和第五節點之間且具有連接到該本 地寫入記憶庫位址匯流排的一控制電極之第四開關；和 一耦合於在該第五節點和該第二電源之間且具有連接 到泫本地窝入位址匯流排的一控制電極之第五開關。 15·根據申請專利範圍第2項之半導體記憶裝置，其中該讀 取記憶庫位址和該讀取位址被用以執行一再新操作以便 孩讀/寫操作或該再新/寫操作在每個記憶庫群内同時執 行。 16. —種半導體記憶裝置，包含： 多個記憶庫群，每群包含多個安排堆疊記憶庫架構的 的多個記憶庫；和 一傳送用於讀/窝/再新操作之記憶庫内的位置之讀/寫 。己隐庫位址和謂/寫位址的位址匯流排， 因此每個記憶庫群在其至少兩個記憶庫上同時執行至 少兩個該讀取，寫入和再新操作。 R根據申請專利範圍第丨6項之半導體記憶裝置，其中每 Z隐庫群在其至少兩個記憶庫上同時執行該讀/寫操 作或該再新/寫操作。 •根據申叫專利範圍第丨7項之半導體記憶裝置，更進一 步包含多㈣供給對應的該多個記憶庫群之解碼單元， 如果用於讀/寫/再新操作時，該讀/寫記憶庫位址與該 至少二個記憶庫相符的話，則每個解碼單元同時傳送該 -27- 577085
    申请專利把圍 頡/寫位址到該至少二個記憶庫。 19. 根據申請專利範圍第i 8項之半導體記憶裝置，每個咳 多個解碼單元包含多個提供給對應的每個記憶庫群之今 多個記憶庫的暫存器單元，如果該讀取記憶庫位址與i 對應的記憶庫相符，則每個暫存器單元產生—用於該讀 取操作或該再新操作之列選擇信號且如果該寫人記^ 位址與該對應的記憶庫相符，則每個暫存器單元產2一 用於該寫入操作之列選擇信號。 20. 根據申請專利範圍第18項之半導體記憶裝置，每個暫 存器單元包含多個多工單元，每個多工單元接收該讀取 位址且如果菽讀取記憶庫位址與該對應的記憶庫相符， 則產生用於該讀取操作或該再新操作之一列選擇位元信 號，而且接收該寫入位址且如果該寫入記憶庫位址與該 對應的記憶庫相符，則產生用於該寫入操作之一列選擇 位元信號。 ' 21· —種包含記憶體的積體電路，其中該記憶體包含： 至少一個包含安排成堆疊記憶庫架構的至少一第一記 憶庫和第二記憶庫的多個記憶庫之記憶庫群· 一耦合到該第一記憶庫和第二記憶庫以提供一寫入位 址和讀取位址到該第一和第二記憶庫的任意組合，且同 時傳送一寫入位址到該第一記憶庫和傳送一讀取位址到 琢第二記憶庫t位址匯流排，該被選擇的讀取位址與該 寫入位址無關， ~ 因此在該第一記憶庫上的寫入操作可與於該第二^己^ -28- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x297公釐） 裝 訂 丨線 A8 B8
    577085 庫群的獨立讀取操作同時執行。 •根據申叫專利範圍第2丨項之積體電路，其中該記憶庫 群包含η個數目的記憶庫，且該位址匯流排包含瓜個數 目的讀取路徑和該m個數目的寫入路徑，2m小於或等 於η，以便该位址匯流排被修改成同時傳送瓜個獨立選 擇的碩取位址之一到該m個記憶庫中的每一個且同時傳 迗m個獨立選擇的寫入位址之一到該瓜個其它記憶庫中 的每一個，因此m個讀取操作和m個寫入操作可同時執 行於每個該2 m個記憶庫上。 23.根據申請專利範圍第22項之積體電路，其中至少該讀 取位址和該窝入位址其中之一被修改成存取和再新於‘ 死憶庫群的記憶位置上所儲存之資科，因此可以是讀 取’窝入或再新其中之一的2m個操作可同時執行於每 個該2m個記憶庫上。
    -29- 577085
    第091113767號專利申請案 中文說明書替換頁(92年12月） 五、發明説明（ 19a ) 元件符號說明 1 半導體記憶晶片 10 記憶體陣列方塊 12 脊柱區域 14 記憶庫 16 記憶庫群 ， 18 解碼單元 2 0 總體列位址匯流排 22 總體讀/寫記憶庫位址匯流排 24 本地讀/寫列位址匯流排 26 本地讀/寫記憶庫位址S流排 3 0 暫存器單元 3 2 列解碼器方塊 34 字線驅動器單元 3 6 多工單元 40, 4 1 背對背的反相器 42 P型金屬氧化半導體電晶體 43, 44, 45, 4 6 N型金屬氧化半導體電晶體 -22a- 本紙張尺度適用中國國家標準(CNS) Α4規格(21〇x 297公釐)
TW091113767A 2001-06-25 2002-06-24 Decoding scheme for a stacked bank architecture TW577085B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/888,774 US6603683B2 (en) 2001-06-25 2001-06-25 Decoding scheme for a stacked bank architecture

Publications (1)

Publication Number Publication Date
TW577085B true TW577085B (en) 2004-02-21

Family

ID=25393869

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091113767A TW577085B (en) 2001-06-25 2002-06-24 Decoding scheme for a stacked bank architecture

Country Status (3)

Country Link
US (1) US6603683B2 (zh)
JP (1) JP4157730B2 (zh)
TW (1) TW577085B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI383395B (zh) * 2007-09-28 2013-01-21 Hynix Semiconductor Inc 半導體記憶體裝置
TWI751666B (zh) * 2019-08-29 2022-01-01 台灣積體電路製造股份有限公司 記憶體電路和操作記憶體電路的方法

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004288226A (ja) * 2001-03-30 2004-10-14 Internatl Business Mach Corp <Ibm> Ｄｒａｍ及びｄｒａｍのリフレッシュ方法
US7366822B2 (en) * 2001-11-26 2008-04-29 Samsung Electronics Co., Ltd. Semiconductor memory device capable of reading and writing data at the same time
US7043599B1 (en) * 2002-06-20 2006-05-09 Rambus Inc. Dynamic memory supporting simultaneous refresh and data-access transactions
US6735146B2 (en) * 2002-09-10 2004-05-11 Texas Instruments Incorporated System and method for pulling electrically isolated memory cells in a memory array to a non-floating state
US6983428B2 (en) 2002-09-24 2006-01-03 Sandisk Corporation Highly compact non-volatile memory and method thereof
US6891753B2 (en) 2002-09-24 2005-05-10 Sandisk Corporation Highly compact non-volatile memory and method therefor with internal serial buses
US6940753B2 (en) * 2002-09-24 2005-09-06 Sandisk Corporation Highly compact non-volatile memory and method therefor with space-efficient data registers
KR100546331B1 (ko) * 2003-06-03 2006-01-26 삼성전자주식회사 스택 뱅크들 마다 독립적으로 동작하는 멀티 포트 메모리장치
US7099226B2 (en) * 2003-10-14 2006-08-29 Atmel Corporation Functional register decoding system for multiple plane operation
KR100587168B1 (ko) * 2004-09-23 2006-06-08 삼성전자주식회사 스택뱅크 구조를 갖는 반도체 메모리 장치 및 그것의워드라인 구동 방법
US7610463B2 (en) * 2004-10-22 2009-10-27 Qualcomm Incorporated Method and apparatus for performing an atomic semaphore operation
JP2006216136A (ja) * 2005-02-02 2006-08-17 Toshiba Corp 半導体記憶装置
US7209405B2 (en) * 2005-02-23 2007-04-24 Micron Technology, Inc. Memory device and method having multiple internal data buses and memory bank interleaving
US20090224330A1 (en) * 2005-07-28 2009-09-10 Hong Chang Min Semiconductor Memory Device and Method for Arranging and Manufacturing the Same
US7978561B2 (en) * 2005-07-28 2011-07-12 Samsung Electronics Co., Ltd. Semiconductor memory devices having vertically-stacked transistors therein
US7861060B1 (en) * 2005-12-15 2010-12-28 Nvidia Corporation Parallel data processing systems and methods using cooperative thread arrays and thread identifier values to determine processing behavior
DE102006009026A1 (de) * 2006-02-27 2007-08-30 Infineon Technologies Ag Speicheranordnung
JP2007294014A (ja) * 2006-04-25 2007-11-08 Toshiba Microelectronics Corp 半導体記憶装置
KR100790446B1 (ko) 2006-06-30 2008-01-02 주식회사 하이닉스반도체 스택뱅크 구조를 갖는 반도체 메모리 장치
US7499366B2 (en) * 2006-07-31 2009-03-03 Sandisk 3D Llc Method for using dual data-dependent busses for coupling read/write circuits to a memory array
US8279704B2 (en) * 2006-07-31 2012-10-02 Sandisk 3D Llc Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same
EP2062264B1 (en) * 2006-07-31 2015-10-07 Sandisk 3D LLC Method and apparatus for memory array incorporating two data busses for memory array block selection
KR100886629B1 (ko) * 2006-09-28 2009-03-04 주식회사 하이닉스반도체 반도체 메모리 장치
US8176265B2 (en) 2006-10-30 2012-05-08 Nvidia Corporation Shared single-access memory with management of multiple parallel requests
US8108625B1 (en) 2006-10-30 2012-01-31 Nvidia Corporation Shared memory with parallel access and access conflict resolution mechanism
US7680988B1 (en) * 2006-10-30 2010-03-16 Nvidia Corporation Single interconnect providing read and write access to a memory shared by concurrent threads
TWI326456B (en) * 2007-03-30 2010-06-21 Nanya Technology Corp Memory and operation method thereof
US7817491B2 (en) * 2007-09-28 2010-10-19 Hynix Semiconductor Inc. Bank control device and semiconductor device including the same
KR100892686B1 (ko) * 2007-11-09 2009-04-15 주식회사 하이닉스반도체 스택뱅크 구조를 갖는 반도체 메모리 장치
US9123395B2 (en) * 2007-11-09 2015-09-01 SK Hynix Inc. Stack bank type semiconductor memory apparatus capable of improving alignment margin
KR100892721B1 (ko) * 2007-11-12 2009-04-15 주식회사 하이닉스반도체 멀티 뱅크 방식의 반도체 메모리 장치
US9727452B2 (en) * 2007-12-14 2017-08-08 Virident Systems, Llc Distributing metadata across multiple different disruption regions within an asymmetric memory system
JP4913878B2 (ja) 2009-05-27 2012-04-11 ルネサスエレクトロニクス株式会社 ワード線選択回路、ロウデコーダ
US7974124B2 (en) * 2009-06-24 2011-07-05 Sandisk Corporation Pointer based column selection techniques in non-volatile memories
US20130027416A1 (en) * 2011-07-25 2013-01-31 Karthikeyan Vaithianathan Gather method and apparatus for media processing accelerators
US8842473B2 (en) 2012-03-15 2014-09-23 Sandisk Technologies Inc. Techniques for accessing column selecting shift register with skipped entries in non-volatile memories
US9431096B1 (en) * 2015-11-17 2016-08-30 International Business Machines Corporation Hierarchical negative bitline boost write assist for SRAM memory devices
KR102308778B1 (ko) * 2017-05-24 2021-10-05 삼성전자주식회사 디스터브 로우를 케어하는 메모리 장치 및 그 동작방법
US10552321B2 (en) 2017-08-04 2020-02-04 Microsoft Technology Licensing, Llc Flexible buffer sizing in graphics processors
US10998074B2 (en) 2019-07-22 2021-05-04 Micron Technology, Inc. Wordline capacitance balancing
US20220283743A1 (en) * 2019-08-27 2022-09-08 Rambus Inc. Joint command dynamic random access memory (dram) apparatus and methods

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69231957T2 (de) * 1991-10-21 2002-04-04 Toshiba Kawasaki Kk Hochgeschwindigkeitsprozessor zum fähiger Abhandeln mehrerer Unterbrechungen
EP0613088A1 (en) * 1993-02-24 1994-08-31 Digital Equipment Corporation Method of memory interleaving and memory systems interleaved thereby
US6185629B1 (en) * 1994-03-08 2001-02-06 Texas Instruments Incorporated Data transfer controller employing differing memory interface protocols dependent upon external input at predetermined time
US6081878A (en) * 1997-03-31 2000-06-27 Lexar Media, Inc. Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices
US6351427B1 (en) * 1997-12-10 2002-02-26 Texas Instruments Incorporated Stored write scheme for high speed/wide bandwidth memory devices
JP2000011639A (ja) * 1998-06-19 2000-01-14 Mitsubishi Electric Corp 半導体記憶装置
US6272567B1 (en) * 1998-11-24 2001-08-07 Nexabit Networks, Inc. System for interposing a multi-port internally cached DRAM in a control path for temporarily storing multicast start of packet data until such can be passed
US6373753B1 (en) * 1999-02-13 2002-04-16 Robert J. Proebsting Memory array having selected word lines driven to an internally-generated boosted voltage that is substantially independent of VDD
US6359808B1 (en) * 1999-10-19 2002-03-19 Advanced Micro Devices, Inc. Low voltage read cascode for 2V/3V and different bank combinations without metal options for a simultaneous operation flash memory device
US6396744B1 (en) * 2000-04-25 2002-05-28 Multi Level Memory Technology Flash memory with dynamic refresh

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI383395B (zh) * 2007-09-28 2013-01-21 Hynix Semiconductor Inc 半導體記憶體裝置
TWI751666B (zh) * 2019-08-29 2022-01-01 台灣積體電路製造股份有限公司 記憶體電路和操作記憶體電路的方法

Also Published As

Publication number Publication date
US6603683B2 (en) 2003-08-05
JP2003007062A (ja) 2003-01-10
US20020196669A1 (en) 2002-12-26
JP4157730B2 (ja) 2008-10-01

Similar Documents

Publication Publication Date Title
TW577085B (en) Decoding scheme for a stacked bank architecture
EP1223583B1 (en) High-speed cycle clock-synchronous memory device
US5680363A (en) Semiconductor memory capable of transferring data at a high speed between an SRAM and a DRAM array
JP4721776B2 (ja) 半導体記憶装置
US20090103369A1 (en) Non-Volatile Memory and Method with Shared Processing for an Aggregate of Read/Write Circuits
US10176852B2 (en) Semiconductor memory devices, methods of operation, and memory systems having reduced decoder width and core skew
US20020031035A1 (en) Multi-bank semiconductor memory device
TW201025352A (en) A memory cell and a dynamic memory array
KR20120096530A (ko) 감지 증폭기를 기입 드라이버로서 사용하여 면적이 감소된 메모리 어레이
JPH04255989A (ja) 半導体記憶装置および内部電圧発生方法
US10789172B2 (en) Memory device
WO2013165774A1 (en) Column redundancy circuitry for non-volatile memory
US9589608B2 (en) Semiconductor memory device
US6396765B2 (en) Semiconductor memory having an overlaid bus structure
JPH0636560A (ja) 半導体記憶装置
US6215721B1 (en) Multi-bank memory device and method for arranging input/output lines
US11842762B2 (en) System application of DRAM component with cache mode
KR20010070067A (ko) 소비 전력을 저감할 수 있는 반도체 장치
US6363027B1 (en) Semiconductor memory device
US20090185439A1 (en) Architecture of highly integrated semiconductor memory device
KR100305937B1 (ko) 동적랜덤액세스메모리및그구성방법
US7095673B2 (en) Semiconductor memory device capable of operating at high speed
KR101274204B1 (ko) 로컬 입출력 라인의 프리차지 방법 및 그 방법을 이용하는반도체 메모리 장치
JP2012027999A (ja) ワード線デコーダ・レイアウトのための方法と装置
CN116580736A (zh) 存储器装置、存储器数据写入方法以及存储系统

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees