CN111766935A - 集成电路芯片及用于集成电路芯片的组态调整方法 - Google Patents

Abstract

一种集成电路芯片及用于集成电路芯片的组态调整方法，所述集成电路芯片包括核心电路、第一接合垫、第一开关电路、第二组态电阻、控制电路及存储单元。第一接合垫通过第一节点耦接第一外部参考电压，其中第一节点通过接合线或第一组态电阻连接于第一外部参考电压。第一开关电路耦接于第一内部参考电压及第一节点之间。第二组态电阻连接于第一内部参考电压及第一开关电路之间或第一开关电路及第一节点之间。在第一模式下，控制电路经配置控制第一开关电路导通，并将第一接合垫的组态状态写入存储单元，在第二模式下，控制电路控制第一开关电路关断。

Description

集成电路芯片及用于集成电路芯片的组态调整方法

技术领域

本发明涉及一种集成电路芯片及用于集成电路芯片的组态调整方法，特别是涉及一种可节省功耗的集成电路芯片及用于集成电路芯片的组态调整方法。

背景技术

集成电路芯片经常使用输入/输出接垫进行芯片组态(chip configuration)，例如，若要配置为0，可在封装内部将打线选择接垫(bonding option pad)通过接合线(bonding wire)连接于接地端，若要配置为1，则可在封装内部将打线选择接垫经由通过接合线连接于芯片内电源，如此，即可将集成电路芯片配置为不同组态。

一般而言，在封装内部要将输入/输出接垫连接到芯片内电源(如VDD端)或接地端(GND端)较不容易，因此常会在打线选择接垫内部通过内建电阻将电压位准拉到高电位或低电位。当打线选择设定与内部拉到高电位或低电位方向不同时，便可将输入/输出接垫经由接合线接到电源端或接地端。当打线选择设定与内部拉到高电位或低电位方向相同时，则直接不连接(non-connection)即可。如此，有助于克服上述封装内部限制实现打线选择的需求。然而，其缺点在于当打线选择设定与输入/输出接垫内部拉到高电位或低电位方向不同时，将形成一直流漏电路径，导致集成电路芯片功耗增加。

另一方面，集成电路芯片也经常使用硬件捆扎(hardware strapping)进行芯片组态。若要配置为0，便可在印刷电路板上将引脚通过电阻接到接地端。若要配置为1，则在印刷电路板上将引脚通过电阻接到电源端。如此，可将集成电路芯片设为不同组态。在特定情况下，为节省印刷电路板上电阻的使用，会将输入/输出接垫从内部通过内建电阻将电压位准拉到高电位或低电位。当硬件捆扎设定与内部拉到高电位或低电位方向不同时，便可经由印刷电路板上的电阻接到电源端或接地端。当硬件捆扎设定与内部拉到高电位或低电位方向相同时则直接不连接(non-connection)即可。

如此，当硬件捆扎设定与输入/输出接垫内部拉到高电位或低电位方向相同时，便可节省印刷电路板上电阻的使用。然而，其缺点在于，当硬件捆扎设定与输入/输出接垫内部拉到高电位或低电位方向不同时，便将形成一直流漏电路径，导致集成电路芯片功耗增加。

故，如何通过电路设计的改良，来避免直流漏电路径并节省集成电路功耗，已成为该项事业所欲解决的重要课题之一。

发明内容

本发明所要解决的技术问题在于，针对现有技术的不足提供一种节省功耗的集成电路芯片及用于集成电路芯片的组态调整方法。

为了解决上述的技术问题，本发明所采用的其中一技术方案是，提供一种集成电路芯片，其包括核心电路、第一接合垫、第一开关电路、第二组态电阻、控制电路及存储单元。第一接合垫连接核心电路，且通过一第一节点耦接一第一外部参考电压，其中第一节点通过一接合线或第一组态电阻连接于第一外部参考电压。第一开关电路耦接于第一内部参考电压及第一节点之间。第二组态电阻连接于第一内部参考电压及第一开关电路之间或第一开关电路及第一节点之间。控制电路，经配置以输出第一控制信号以控制第一开关电路的导通状态。存储单元连接于控制电路，用于存储第一接合垫的组态状态。其中，在第一模式下，控制电路经配置控制第一开关电路导通，并将第一接合垫的组态状态写入存储单元，其中，在一第二模式下，控制电路控制第一开关电路关断。

本发明的其中一有益效果在于，本发明所提供的集成电路芯片及用于集成电路芯片的组态调整方法，其能通过将打线选择设定或硬件捆扎设定的输入/输出接垫的数值存储到存储单元中，即使打线选择设定或硬件捆扎设定与输入/输出接垫内部的电位高低方向不同时，也可在大部分运行状态下避免直流漏电路径并节省集成电路芯片功耗。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所提供的附图仅用于提供参考与说明，并非用来对本发明加以限制。

附图说明

图1为本发明第一实施例的集成电路芯片的电路布局图。

图2为本发明第一实施例的用于集成电路芯片的调整组态方法的流程图。

图3为本发明第二实施例的集成电路芯片的电路布局图。

图4为本发明第二实施例的用于集成电路芯片的调整组态方法的流程图。

图5为本发明第三实施例的集成电路芯片的电路布局图。

图6为本发明第三实施例的用于集成电路芯片的调整组态方法的流程图。

符号说明

集成电路芯片：1

核心电路：100

控制电路：102

存储单元：104

第一控制信号：Cont1

第二控制信号：Cont2

第一节点：N1

第二节点：N2

第一接合垫：PAD1

第二接合垫：PAD2

封装壳体：PAK

印刷电路板：PCB

第一开关电路：S1

第二开关电路：S2

第一组态电阻：R1

第二组态电阻：R2

第三组态电阻：R3

第四组态电阻：R4

第一内部参考电压：Viref1、Viref1’

第二内部参考电压：Viref2

第一外部参考电压：Voref1、Voref1’

第二外部参考电压：Voref2

具体实施方式

以下是通过特定的具体实施例来说明本发明所公开有关“集成电路芯片及用于集成电路芯片的组态调整方法”的实施方式，本领域技术人员可由本说明书所公开的内容了解本发明的优点与效果。本发明可通过其他不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不悖离本发明的构思下进行各种修改与变更。另外事先声明，本发明的附图仅为简单示意说明，并非依实际尺寸的描绘。以下的实施方式将进一步详细说明本发明的相关技术内容，但所公开的内容并非用以限制本发明的保护范围。

应当可以理解的是，虽然本文中可能会使用到“第一”、“第二”、“第三”等术语来描述各种元件或者信号，但这些元件或者信号不应受这些术语的限制。这些术语主要是用以区分一元件与另一元件，或者一信号与另一信号。另外，本文中所使用的术语“或”，应视实际情况可能包括相关联的列出项目中的任一个或者多个的组合。

[第一实施例]

参阅图1所示，其为本发明第一实施例的集成电路芯片的电路布局图。如图所示，本发明第一实施例提供一种集成电路芯片1，其包括核心电路100、第一接合垫PAD1、第一开关电路S1、第二组态电阻R2、控制电路102及存储单元104。

在此，核心电路100是指用来提供该集成电路芯片的主要核心功能的电路部分，一般来说，核心电路100会具有一个或多个信号输入/输出端信号。

第一接合垫PAD1连接核心电路100，且通过第一节点N1耦接第一外部参考电压Voref1，其中，第一节点N1通过接合线或第一组态电阻R1连接于第一外部参考电压Voref1。

第一开关电路S1耦接于第一内部参考电压Viref1及第一节点N1之间。第二组态电阻R2可设置于第一节点N1至第一内部参考电压Viref1的电路路径上，例如，第二组态电阻R2可连接于第一内部参考电压Viref1及第一开关电路S1之间，或连接于第一开关电路S1及第一节点N1之间，如图1虚线处所示。

控制电路102可例如为微控制器，经配置以输出第一控制信号Cont1以控制第一开关电路S1的导通状态。存储单元104连接于控制电路102，用于存储第一接合垫PAD1的组态状态。

控制电路102会根据集成电路芯片1的配置模式而输出第一控制信号Cont1给第一开关电路S1，以致使第一开关电路S1根据控制信号Cont1，而将集成电路芯片1内部预定配置好的第一内部参考电压Viref1与第一接合垫PAD1电性导通，以具有相对高电位的第一内部参考电压Viref1使第一接合垫PAD1具有预定配置1，而具有相对低电位的第一内部参考电压Viref1可使第一接合垫PAD1具有预定配置0。

于此，存储单元104可为暂存器，其可与控制电路102分别设置，或包括在控制电路102之内。暂存器可用以存储决定集成电路芯片1使用的预定组态状态，而暂存器中所存储的数值则可经由固件或软件程序码来写入变更。

其中，待系统上电后，控制电路102可进入第一模式及第二模式。在第一模式中，控制电路102经配置控制第一开关电路S1导通，并将第一接合垫PAD1的组态状态写入存储单元104，而在第二模式下，控制电路102控制第一开关电路S1关断。

需要说明的是，在第一模式下，控制电路102控制第一开关电路S1导通后，还经配置以在经过一段延迟时间后，将第一接合垫PAD1的组态状态写入存储单元104。其用意在于，待系统上电后会有一段电压尚未稳定的时间，此时若直接读取第一接合垫PAD1的组态状态，可能会记录到错误的组态状态。为此，控制电路102可内建有延迟电路，通过设计预定的延迟时间，可使控制电路102在经过一段延迟时间使系统电压稳定后，将正确读取的组态状态写入存储单元104。

在此实施例中，集成电路芯片1设置在封装壳体PAK内，且接合线或第一组态电阻R1及第一外部参考电压Voref1在封装壳体PAK内。换言之，此实施例主要应用于打线选项(bonding option)设定。如图1所示，第一内部参考电压Viref1的电位高于第一外部参考电压Voref1的电位，例如，第一内部参考电压Viref1可为芯片内电源VDD，第一外部参考电压Voref1可为接地端。此情况下，若存在第一组态电阻R1则第二组态电阻R2的电阻值必须高于第一组态电阻R1的电阻值。

就实际运行状况而言，请参考图2，其为本发明第一实施例的用于集成电路芯片的调整组态方法的流程图。

如图所示，调整组态方法包括下列步骤：

步骤S100：配置第一接合垫PAD1通过第一节点N1耦接第一外部参考电压Voref1。其中，第一节点N1通过接合线或第一组态电阻R1连接于第一外部参考电压Voref1。在此实施例下，第一接合垫PAD1预设为输入引脚。

步骤S101：配置第一开关电路S1耦接在第一内部参考电压Viref1及第一节点N1之间。

步骤S102：配置第二组态电阻R2连接于第一内部参考电压Viref1及第一开关电路S1之间或第一开关电路S1及第一节点N1之间。

步骤S103：在第一模式下，配置控制电路102控制第一开关电路S1导通。

步骤S104：经过一段延迟时间，将第一接合垫PAD1的组态状态写入存储单元104。

步骤S105：在第二模式下，配置控制电路102控制第一开关电路S1关断。

因此，待系统上电稳定后，控制电路102先将第一接合垫PAD1的组态状态的数值存储到存储单元104中，再将原本第一接合垫PAD1内部拉升至高电位的路径断开。如此，即使打线选项设定与第一接合垫PAD1从内部拉升至高电位方向不同时，可在运行状态下避免直流漏电路径并节省集成电路功耗。

[第二实施例]

参阅图3所示，其为本发明第二实施例的集成电路芯片的电路布局图。如图3所示，本发明第二实施例提供一种集成电路芯片1，其包括核心电路100、第一接合垫PAD1、第一开关电路S1、第二组态电阻R2、控制电路102及存储单元104。

在本实施例中，大部分元件均已在第一实施例中描述过，故省略重复叙述。与之不同的，第一接合垫PAD1通过第一节点N1及第一开关电路S1连接至另一第一内部参考电压Viref1’，且通过第一节点N1及第一组态电阻R1连接至另一第一外部参考电压Voref1’，且第一内部参考电压Viref1’具有相对低电位，例如，可为接地端，而第一外部参考电压Voref1’可具有相对高电位。

另一方面，此实施例主要用于硬件捆扎(hardware strapping)设定，因此，集成电路芯片1还设置在封装壳体PAK内，且封装壳体PAK、第一组态电阻R1及第一外部参考电压Voref1’设置在印刷电路板PCB上。此情况下，第二组态电阻R2的电阻值亦必须高于第一组态电阻R1的电阻值。

就实际运行状况而言，请参考图4，其为本发明第二实施例的用于集成电路芯片的调整组态方法的流程图。

如图所示，调整组态方法包括下列步骤：

步骤S200：配置第一接合垫PAD1通过第一节点N1耦接第一外部参考电压Voref1’。其中，第一节点N1通过第一组态电阻R1连接于第一外部参考电压Voref1’。在此实施例下，第一接合垫PAD1预设为输出引脚。

步骤S201：配置第一开关电路S1耦接在第一内部参考电压Viref1’及第一节点N1之间。

步骤S202：配置第二组态电阻R2连接于第一内部参考电压Viref1’及第一开关电路S1之间或第一开关电路S1及第一节点N1之间。

步骤S203：配置核心电路100将第一接合垫PAD1设置为输入引脚。

步骤S204：在第一模式下，配置控制电路102控制第一开关电路S1导通。

步骤S205：经过一段延迟时间，将第一接合垫PAD1的组态状态写入存储单元104。

步骤S206：在第二模式下，配置控制电路102控制第一开关电路S1关断。

步骤S207：配置核心电路100将第一接合垫PAD1设置为输出引脚。

因此，待系统上电稳定后，控制电路102先将第一接合垫PAD1的组态状态的数值存储到存储单元104中，再将原本第一接合垫PAD1内部拉低至低电位的路径断开。如此，即使硬件捆扎设定与第一接合垫PAD1从内部拉低至低电位方向不同时，可在大部分运行状态下避免直流漏电路径并节省集成电路功耗。

[第三实施例]

参阅图5所示，其为本发明第三实施例的集成电路芯片的电路布局图。如图5所示，本发明第三实施例提供一种集成电路芯片1，其包括核心电路100、第一接合垫PAD1、第二接合垫PAD2、第一开关电路S1、第二开关电路S2、第一组态电阻R1、第二组态电阻R2、第三组态电路R3、第四组态电阻R4、控制电路102及存储单元104。

在本实施例中，大部分元件均已在第一实施例中描述过，故省略重复叙述。与之不同的，集成电路芯片1还包括第二接合垫PAD2，其通过第二节点N2及第二开关电路S2连接至第二内部参考电压Viref2，且通过第二节点N2及另一接合线或第三组态电阻R3连接至第二外部参考电压Voref2，第四组态电组R4设置在第二开关电路S2及第二内部参考电压Viref2之间，且第一内部参考电压Viref1、第二内部参考电压Viref2具有相对高电位，例如，可为芯片内电源VDD，而第一外部参考电压Voref1及第二外部参考电压Voref2可具有相对低电位，例如，接地端。

控制电路102经配置以输出第二控制信号Cont2以控制第二开关电路S2的导通状态。存储单元104还用于存储第二接合垫PAD2的组态状态。

另一方面，此实施例主要用于打线选项设定，因此，集成电路芯片1还设置在封装壳体PAK内，且第一组态电阻R1(若存在)、第三组态电阻R3(若存在)、第一外部参考电压Voref1及第二外部参考电压Voref2均在封装壳体PAK内。此情况下，第二组态电阻R2的电阻值亦必须高于第一组态电阻R1的电阻值，且第四组态电阻R4的电阻值必须高于第三组态电阻R3的电阻值。

就实际运行状况而言，请参考图6，其为本发明第三实施例的用于集成电路芯片的调整组态方法的流程图。

如图所示，调整组态方法包括下列步骤：

步骤S300：配置第一接合垫PAD1通过第一节点N1耦接第一外部参考电压Voref1，配置第二接合垫PAD1通过第二节点N2耦接第二外部参考电压Voref2。其中，第一节点N1通过接合线或第一组态电阻R1连接于第一外部参考电压Voref1，第二节点N2通过另一接合线或第三组态电阻R3连接于第二外部参考电压Voref2。在此实施例下，第一接合垫PAD1及第二接合垫PAD2预设为输入引脚。

步骤S301：配置第一开关电路S1耦接在第一内部参考电压Viref1及第一节点N1之间，且配置第二开关电路S2耦接在第二内部参考电压Viref2及第二节点N2之间。

步骤S302：配置第二组态电阻R2连接于第一内部参考电压Viref1及第一开关电路S1之间或第一开关电路S1及第一节点N1之间，且配置第四组态电阻R4连接于第二内部参考电压Viref2及第二开关电路S2之间或第二开关电路S2及第二节点N2之间。

步骤S303：在第一模式下，配置控制电路102控制第一开关电路S1及第二开关电路S2导通。

步骤S304：经过一段延迟时间，将第一接合垫PAD1及第二接合垫PAD2的组态状态分别写入存储单元104。

步骤S305：在第二模式下，配置控制电路102控制第一开关电路S1及第二开关电路S2关断。

因此，待系统上电稳定后，控制电路102先将第一接合垫PAD1及第二接合垫PAD2的组态状态的数值存储到存储单元104中，再将原本第一接合垫PAD1及第二接合垫PAD2内部拉升至高电位的路径断开。如此，即使打线选项设定与第一接合垫PAD1及第二接合垫PAD2从内部拉升电位方向不同时，可在运行状态下避免直流漏电路径并节省集成电路功耗，并且，多个接合垫可分别具有不同打线选项设定。

本发明的其中一有益效果在于，本发明所提供的集成电路芯片及用于集成电路芯片的组态调整方法，其能通过将打线选择设定或硬件捆扎设定的输入/输出接垫的数值存储到存储单元中，即使打线选择设定或硬件捆扎设定与输入/输出接垫内部的电位高低方向不同时，也可在大部分运行状态下避免直流漏电路径并节省集成电路芯片功耗。

以上所公开的内容仅为本发明的优选可行实施例，并非因此局限本发明的权利要求，所以凡是运用本发明说明书及附图内容所做的等效技术变化，均包含于本发明的权利要求内。

Claims (10)

1.一种集成电路芯片，其包括：

一核心电路；

一第一接合垫，连接该核心电路，且通过一第一节点耦接一第一外部参考电压，其中该第一节点通过一接合线或一第一组态电阻连接于该第一外部参考电压；

一第一开关电路，耦接于一第一内部参考电压及该第一节点之间；

一第二组态电阻，连接于该第一内部参考电压及该第一开关电路之间或该第一开关电路及该第一节点之间；

一控制电路，经配置以输出一第一控制信号以控制该第一开关电路的导通状态；

一存储单元，连接于该控制电路，用于存储该第一接合垫的一组态状态；

其中，在一第一模式下，该控制电路经配置控制该第一开关电路导通，并将该第一接合垫的该组态状态写入该存储单元，

其中，在一第二模式下，该控制电路控制该第一开关电路关断。

2.如权利要求1所述的集成电路芯片，其中在该第一模式下，该控制电路控制该第一开关电路导通后，还经配置以在经过一延迟时间后，将该第一接合垫的该组态状态写入该存储单元。

3.如权利要求1所述的集成电路芯片，其中该集成电路芯片设置在一封装壳体内，且该接合线或该第一组态电阻及该第一外部参考电压在该封装壳体内。

4.如权利要求3所述的集成电路芯片，其中该第一接合垫预设为一输入引脚。

5.如权利要求1所述的集成电路芯片，其中该集成电路芯片设置在一封装壳体内，且该封装壳体、该第一组态电阻及该第一外部参考电压在一印刷电路板上。

6.如权利要求5所述的集成电路芯片，其中该第一接合垫预设为一输出引脚，该核心电路经配置以将该第一接合垫设置为一输入引脚，再进入该第一模式及该第二模式，直到该第一接合垫的该组态状态写入该存储单元后，该核心电路经配置以将该第一接合垫设置为该输出引脚。

7.如权利要求1所述的集成电路芯片，其中该第一内部参考电压的电位高于第一外部参考电压的电位，且该第二组态电阻的电阻值高于该第一组态电阻的电阻值。

8.如权利要求1所述的集成电路芯片，其中该第一内部参考电压的电位低于第一外部参考电压的电位，且该第二组态电阻的电阻值高于该第一组态电阻的电阻值。

9.如权利要求1所述的集成电路芯片，还包括：

一第二接合垫，连接该核心电路，且通过一第二节点耦接一第二外部参考电压，其中该第二节点通过另一接合线或一第三组态电阻连接于该第一外部参考电压；

一第二开关电路，耦接于一第二内部参考电压及该第二节点之间；

一第四组态电阻，连接于该第二内部参考电压及该第二开关电路之间或该第二开关电路及该第二节点之间；

其中该控制电路经配置以输出一第二控制信号以控制该第二开关电路的导通状态；

其中该存储单元还用于存储该第二接合垫的一组态状态；

其中，在该第一模式下，该控制电路经配置控制该第二开关电路导通，并将该第二接合垫的该组态状态写入该存储单元，

其中，在该第二模式下，该控制电路控制该第二开关电路关断。

10.一种用于集成电路芯片的调整组态方法，适用于一集成电路芯片，该集成电路芯片包括一核心电路及连接该核心电路的一第一接合垫，该调整组态方法包括：

配置该第一接合垫通过一第一节点耦接一第一外部参考电压，其中该第一节点通过一接合线或一第一组态电阻连接于该第一外部参考电压；

配置一第一开关电路耦接在一第一内部参考电压及该第一节点之间；

配置一第二组态电阻连接于该第一内部参考电压及该第一开关电路之间或该第一开关电路及该第一节点之间；

配置一控制电路输出一第一控制信号以控制该第一开关电路的导通状态；

配置连接于该控制电路的一存储单元以存储该第一接合垫的一组态状态；

在一第一模式下，配置该控制电路控制该第一开关电路导通，并将该第一接合垫的该组态状态写入该存储单元，

在一第二模式下，配置该控制电路控制该第一开关电路关断。

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