CN1881136A - 内存电压信号产生电路 - Google Patents

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Abstract

一种内存电压信号产生电路，包括一第一控制模块、一核心电路和一第二控制模块，所述第一控制模块、第二控制模块及核心电路中的开关元件共同控制使该核心电路中的两电压之一处于工作状态；该核心电路包括一运算放大器、一第一N－MOS晶体管、一第二N－MOS晶体管、一开关元件和若干电阻元件，该运算放大器的输出端和反相输入端与该电压信号产生电路输出相连，同相输入端由一分压电阻接至参考电压，经由另一分压电阻接地，该第一N－MOS晶体管源极与该运算放大器的反相输入端相接，其栅极与所述运算放大器的输出端相连，漏极与所述第二N－MOS晶体管漏极相连并经由开关元件接至一电压；该第二N－MOS晶体管源极接至另一电压，其栅极与第一控制模块元件相连。

Description

内存电压信号产生电路
【技术领域】
本发明涉及一种电压信号产生电路，特别涉及一种应用于计算机主板内存模块的电压信号产生电路。
【背景技术】
高级配置与电源接口(Advanced Configuration and Power Interface，ACPI)允许用户通过用户设置使计算机进入不同的模式，以达到节能以及保护计算机的目的。
ACPI有以下几种状态模式：S0(正常)，所有设备全开，应用程式可正常执行，设备可以有自己的状态，没有用到该设备时，该设备可进入其它工作状态；S1(CPU停止工作)，也称为POS(Power on Suspend)；S2(CPU关闭)；S3是我们熟悉的STR(Suspend to RAM)，此状态下除内存之外的部件都停止工作，内存的内容有硬件设备来维护，此为一种常用省电状态；S4也称为STD(Suspend to Disk)，这时系统主电源关闭，内存部分写入硬盘，所有部件均停止工作，但是硬盘仍然带电并可被唤醒；S5(关机)，即包括电源在内的所有设备全部关闭。
我们最常用到的是S3状态，即Suspend to RAM(挂起到内存)状态，简称STR，STR的功能是把系统的运行信息保存在内存中。在STR状态下，电源仍然要继续为内存等必要的设备供电，以确保数据不丢失，而其他设备则均处于关闭状态，系统的耗电量极低。按下Power按钮(主机电源开关)，系统就被唤醒，从内存中快速读取数据并恢复到STR之前的工作状态。
为了实现S3的功能，必须有相应的内存电压信号电路来产生Memory(内存)电压，即内存模块的电压(2.6V_STR)产生电路与系统的运行密切相关。
请参看图1，为现有主板内存电压信号产生电路，包括一控制模块10、一第一电压信号产生电路12和一第二电压信号产生电路14。所述控制模块10控制所述第一电压信号产生电路12和第二电压信号产生电路14的工作状态，在不同的状态模式下选择其中的一个电路来实现产生内存电压的电路功能。
所述控制模块10包括一第一开关晶体管Q11’、一第二开关晶体管Q12’及若干电阻元件。该第一开关晶体管Q11’的基极经一电阻R5’接至备用电压3.3VSB，其发射极经一电阻R6’接至第一电压控制信号源SLP4L，其集电极与所述第二开关晶体管Q12’的基极相连并经一电阻R7’接至备用电压5VSB。所述第二开关晶体管Q12’的发射极接至第二电压控制信号源ATXPOK(主板电源输出)，其集电极经一电阻R8’接至备用电压5VSB。所述第一电压控制信号源SLP4L来自南桥芯片；在ACPI的几种模式下，该第一电压控制信号源SLP4L的状态在S0、S1、S3、S4、S5时分别如下：S0状态，分为主板电源输出前(Before ATXPOK)和主板电源输出后(After ATXPOK)两状态，其过程是一瞬态过程，在这两个过程中该第一电压控制信号源SLP4_L均为高电平，S1、S3状态时所述第一电压控制信号源SLP4_L也均为高电平，S4、S5状态时所述第一电压控制信号源SLP4_L均为低电平。所述第二电压控制信号源ATXPOK的电压信号直接来自电脑主板，该第二电压控制信号源ATXPOK只有在S0状态下的主板电源输出后(After ATXPOK)情况下为高电平，其余状态下均为低电平。在内存电压信号产生电路中，由所述第一电压控制信号源SLP4_L和第二电压控制信号源ATXPOK作为电压控制信号来控制时序。
所述第一电压信号产生电路12包括一IC(集成电路)电压产生电路，该集成电路电压产生电路恒输出备用电压2.6VSB，由于业界公知，为了使表达清晰，所述图中省略该部分电路，只显示输出备用电压2.6VSB。该电路还包括一P-MOS开关晶体管Q3’，该P-MOS开关晶体管Q3’的漏极即为所述内存电压信号产生电路的输出电压2.6V_STR。该P-MOS开关晶体管Q3’的源极接至所述备用电压2.6VSB，其栅极与所述第二开关晶体管Q12’的集电极相连于控制点A’，由点A’的电平高低来控制所述第一电压信号产生电路12和第二电压信号产生电路14的工作状态。当点A’为低电平时，所述P-MOS开关晶体管Q3’导通，则第一电压信号产生电路12处于工作状态并由备用电压2.6VSB通过该P-MOS开关晶体管Q3’产生所述内存电压2.6V_STR；当点A’为高电平时，所述P-MOS开关晶体管Q3’截止，该第一电压信号产生电路12不工作，此时所述第二电压信号产生电路14在S0正常工作状态即主板电源输出后(After ATXPOK)情况下处于工作状态。
所述第二电压信号产生电路14包括一运算放大器U’、一第一N-MOS开关晶体管Q1’、一第二N-MOS开关晶体管Q5’、一第三开关晶体管Q13’、一第四开关晶体管Q14’及若干电阻元件。所述运算放大器U’的工作电压为系统电压VCC+12V，其同相输入端经一电阻R1’接至参考电压2.6VSB，该参考电压2.6VSB来自所述第一电压信号产生电路12中集成电路的输出，其反相输入端与所述第一N-MOS开关晶体管Q1’的源极相连，所述运算放大器U’的输出端经一补偿电阻R2’与所述第一N-MOS开关晶体管Q1’的源极相连，所述第一N-MOS开关晶体管Q1’的漏极即为该内存电压信号产生电路输出电压2.6V_STR，所述运算放大器U’与该输出电压2.6V_STR通过所述第一N-MOS开关晶体管Q1’构成负反馈电路，以使输出端电压恒定。所述第二N-MOS开关晶体管Q5’的漏极接至系统电压VCC3V，其栅极接至所述运算放大器U’的输出端，其源极与所述第一N-MOS开关晶体管Q1’的源极相连，由所述第一N-MOS开关晶体管Q1’和所述第二N-MOS开关晶体管Q5’的通断来共同决定该第二电压信号产生电路14的工作状态，在两者均导通的情况下，该第二电压信号产生电路14处于工作状态，由系统电压VCC3V作为输入电压产生所述内存电压信号产生电路的输出电压2.6V_STR。所述第三开关晶体管Q13’的基极经一电阻R9’与所述控制模块10的控制元件第二开关晶体管Q12’的集电极相连于所述控制点A’，其发射极接地，其集电极与所述第四开关晶体管Q14’的基极相连并经一电阻R10’接至备用电压5VSB。所述第四开关晶体管Q14’的发射极接地，集电极与所述第一N-MOS开关晶体管Q1’的栅极相连，该栅极经一电阻R3’接至系统电压VCC+12V，该栅极还经由一分压电阻R4’接地，所述控制点A’的电平状态决定所述第一N-MOS开关晶体管Q1’的通断，即当控制点A’为高电平时，所述第一N-MOS开关晶体管Q1’导通，反之，该第一N-MOS开关晶体管Q1’截止。
所述备用电压5VSB、3.3VSB和2.6VSB在任何状态下恒存在且均为高电平，所述系统电压VCC+12V和VCC3V只有在正常工作状态下为高电平，且当所述第二电压控制信号源ATXPOK为高电平时，所述系统电压VCC+12V和VCC3V定为高电平。
该内存电压信号产生电路的工作过程如下：
S5状态时，系统电压VCC+12V、系统电压VCC3V、所述第一电压控制信号源SLP4_L和所述第二电压控制信号源ATXPOK均为低电平，所述控制模块10中的第一开关晶体管Q11’导通，第二开关晶体管Q12’截止，则控制点A’为高电平。此时对于所述第一电压信号产生电路12，由于P-MOS开关晶体管Q3’的GS电压为正，故所述P-MOS开关晶体管Q3’不导通；对于所述第二电压信号产生电路14，由于系统电压VCC+12V和VCC3V均为低电平，故所述运算放大器U’失去工作电压，该第二N-MOS开关晶体管Q5’不导通，故所述第二电压信号产生电路14也不提供输出电压，即关机状态时没有内存电压输出。
S0(Before ATXPOK)状态时，第二电压控制信号源ATXPOK、系统电压VCC+12V和VCC3V为低电平，所述第一电压控制信号源SLP4_L为高电平，则所述第一开关晶体管Q11’截止，第二开关晶体管Q12’导通，此时控制点A’为低电平，则所述P-MOS开关晶体管Q3’的GS电压为负，故导通。由于此处该P-MOS开关晶体管Q3’工作在开关区，所以2.6VSB电压经过它的压降很小，可以忽略不记，此时该第一电压信号产生电路12处于工作状态，从备用电压2.6VSB通过P-MOS开关晶体管Q3’产生输出电压2.6V_STR；第二电压信号产生电路14分析过程同S5状态。
S0(After ATXPOK)状态时，第一电压控制信号源SLP4_L、第二电压控制信号源ATXPOK、系统电压VCC+12V和VCC3V均为高电平，此时同上分析知点A’为高电平，故所述P-MOS开关晶体管Q3’管不导通，第一电压信号产生电路12不提供内存电压信号输出；对于第二电压信号产生电路14，由于点A’为高电平，故所述第三开关晶体管Q13’导通，第四开关晶体管Q14’截止，则所述第一N-MOS开关晶体管Q1’的GS电压为正，故导通，此时第二N-MOS开关晶体管Q5’也导通，就由系统电压VCC3V通过该第二N-MOS开关晶体管也Q5’和第一N-MOS开关晶体管Q1’产生2.6V_STR输出。
S3状态时，电路工作原理与S0(Before ATXPOK)状态时完全相同。
所述计算机内存模块电压信号产生电路结构清晰且能较好的实现电路功能，但是所用元件较多，电路连接复杂，成本较高。
【发明内容】
鉴于以上内容，有必要对现有内存电压信号产生电路进行优化以求在内存电信号产生电路的制造成本和品质之间找到一个平衡点。
一种内存电压信号产生电路，其包括一第一控制模块、一核心电路和一第二控制模块，所述第一控制模块、第二控制模块及核心电路中的开关元件共同控制来择一选择核心电路中的两电压以实现该电路功能；其特征在于：该核心电路包括一运算放大器、一第一N-MOS晶体管、一第二N-MOS晶体管、一开关元件和若干电阻元件，所述运算放大器的输出端经由一电阻与该信号产生电路的输出相连，其反相输入端与信号产生电路的输出端相连组成负反馈电路以稳定输出，其同相输入端由一分压电阻耦合至参考电压3VSB，经由另一分压电阻接地。该第一N-MOS晶体管源极与所述运算放大器的反相输入端连接作为所述电压信号产生电路的输出端，其栅极与所述运算放大器的输出端相连，漏极与所述第二N-MOS晶体管的漏极相连并经由一开关元件接至备用电压3VSB；该第二N-MOS晶体管源极接至该系统电压VCC3V，其栅极与第一控制模块元件相连。
相对于现有技术，本发明所述内存电压信号产生电路结构清晰，电路连接简单明了，原有技术中的2.6VSB IC(集成电路)电压产生电路完全被去掉。本发明在实现电路功能情况下，通过减少电路数目和部分控制元件，降低了内存电压产生电路的制造成本。
【附图说明】
下面结合附图及较佳实施方式对本发明作进一步详细描述：
图1是现有技术中的内存电压信号产生电路。
图2是本发明较佳实施方式的内存电压信号产生电路。
【具体实施方式】
请参阅图2，本发明较佳实施方式的内存电压信号产生电路包括一第一控制模块20、一核心电路22和一第二控制模块24。所述第一控制模块20和第二控制模块24及核心电路22中的开关元件共同控制以实现该内存信号产生电路的功能。
所述第一控制模块20包括一第一开关晶体管Q21和若干电阻元件。所述第一开关晶体管Q21的基极经分压电阻R2接至备用电压3VSB，经分压电阻R3接地，其发射极接至第二电压控制信号源ATXPOK，其集电极经一电阻R1接至系统电压VCC12V。所述第二电压控制信号源ATXPOK电压信号直接来自电脑主板，该第二电压控制信号源ATXPOK只有在S0状态下的主板电源输出后为高电平，其余状态下均为低电平。
所述核心电路22包括一运算放大器U、一第一N-MOS晶体管Q2、一第二N-MOS晶体管Q22、若干电阻元件及若干开关元件。其中核心电路22中的开关元件又包括一第一开关二极管D1、一第二开关二极管D2和一第三开关二极管D3。所述第一N-MOS晶体管Q2的源极为电压信号产生电路的输出电压2.6V_STR，其栅极与所述运算放大器U的输出端相连，其漏极与所述第二N-MOS晶体管Q22的漏极相连并经所述第一开关二极管D1的阴极接至备用电压3VSB。所述第二N-MOS晶体管Q22的源极接系统电压VCC3V；其栅极与所述第一开关晶体管Q21的集电极相连于控制点A，由控制点A的电平状态来决定所述第二N-MOS晶体管Q22的通断，进而决定是否由系统电压VCC3V来提供整个电路的输入电压，即所述第一控制模块20控制该第二N-MOS晶体管Q22的通断。所述运算放大器U的工作电压由备用电压5VSB经所述第二开关二极管D2或者由系统电压VCC12V经所述第三开关二极管D3择一控制，即当系统电压VCC12V为低电平时，由备用电压5VSB经所述第二开关二极管D2提供；当系统电压VCC12V为高电平时，所述第二开关二极管D2截止，由系统电压VCC12V经所述第三开关二极管D3提供所述运算放大器U的工作电压。所述运算放大器U的输出端经由一补偿电阻R4与该内存信号产生电路的输出电压2.6V_STR相连，其反相输入端与信号产生电路的输出2.6V_STR相连组成负反馈电路以稳定输出，其同相输入端由一分压电阻R5耦合至参考电压3VSB，所述参考电压3VSB经由分压电阻R5、R6接地。
所述第二控制模块24是用来控制是否把参考电压3VSB提供给所述运算放大器U。所述第二控制模块24包括一第二开关晶体管Q23、一第三N-MOS开关晶体管M1、电阻R7和电阻R8。所述第二开关晶体管Q23的基极经电阻R7耦合至备用电压5VSB并与所述第三N-MOS开关晶体管M1的漏极相连，其发射极接地，集电极与所述运算放大器U的同相输入端相连于点D。所述第三N-MOS开关晶体管M1的源极接地，其栅极接至第一电压控制信号源SLP4_L，其栅极还经一上拉电阻R8与备用电压5VSB相连，以保证当第一电压控制信号源SLP4_L为高电平时，驱动所述第三N-MOS开关晶体管M1恒成功。所述第一电压控制信号源SLP4_L来自南桥芯片；在ACPI的几种模式下，所述第一电压控制信号源SLP4_L电压控制信号源在状态S0、S1、S3、S4、S5时分别如下：S0状态时，分为主板电源输出前(Before ATXPOK)和主板电源输出后(After ATXPOK)两状态，其过程是一瞬态过程，在这两个过程中所述第一电压控制信号源SLP4_L均为高电平，S1、S3时该第一电压控制信号源SLP4_L也均为高电平，S4、S5时该第一电压控制信号源SLP4_L均为低电平。在该优化内存电压信号产生电路中，也是由所述第一电压控制信号源SLP4_L和第二电压控制信号源ATXPOK作为控制信号来控制时序。
该优化内存电压信号产生电路的工作原理为：
内存电压信号产生电路是用来产生内存模块电源电压2.6V_STR。为了实现S3的功能，内存电源电压2.6V_STR应该由系统电压或者备用电压产生，要求在S0主机板电源输出后即正常工作状态下，内存电源电压信号应该由系统电压产生；而在S3状态下，内存电源电压信号应该由备用电压产生。
该优化内存电压信号产生电路的具体工作过程如下：
所述备用电压5VSB和3VSB在任何状态下都为高电平，系统电压VCC+12V和VCC3V只有在正常工作状态下为高电平，且所述第二电压控制信号源ATXPOK为高电平时，该系统电压VCC+12V和VCC3V定为高电平。
S5状态时，系统电压VCC12V和VCC3V、第一电压控制信号源SLP4L和第二电压控制信号源ATXPOK均为低电平，则第一开关晶体管Q21导通，控制点A为低电平，第二N-MOS晶体管Q22的GS电压为负，故该第二N-MOS晶体管Q22截止；第三N-MOS开关晶体管M1的GS电压为零，故该第三N-MOS开关晶体管M1也截止，则第二开关晶体管Q23导通，D点为低电平。此时所述运算放大器U的参考电压为低电平，所述第一N-MOS晶体管Q2的GS电压为零，故Q2管截止，则内存电压信号产生电路输出端为低电平，即关机状态下没有内存电压输出。
S0(Before ATXPOK)状态时，第二电压控制信号源ATXPOK、系统电压VCC12V和VCC3V仍为低电平，第一电压控制信号源SLP4_L为高电平，此时A点为低电平，则第二N-MOS晶体管Q22的GS电压为负，故截止；由于第一电压控制信号源SLP4-L为高电平，故第三N-MOS开关晶体管M1的GS电压为正，故导通，则所述第二开关晶体管Q23截止，D点为高电平，所述第一N-MOS晶体管Q2的GS电压为正，故导通。此时即由备用电压3VSB通过第一开关二极管D1和该第一N-MOS晶体管Q2管产生该内存电压信号产生电路的输出电压2.6V_STR。
S0(After ATXPOK)状态时，第一电压控制信号源SLP4_L、第二电压控制信号源ATXPOK、系统电压VCC12V和VCC3V均为高电平，此时控制点A为高电平，第二N-MOS晶体管Q22的GS电压为正，故导通；由于SLP4-L为高电平，故第三N-MOS开关晶体管M1的GS电压为正，M1管导通，则所述第二开关晶体管Q23截止，D点为高电平，则所述第一N-MOS晶体管Q2的GS电压为正，故导通。由于此时系统电压VCC3V为高电平，所以系统电压VCC3V通过该第二N-MOS晶体管Q22屏蔽(所述第一开关二极管D1截止)掉备用电压3VSB，此时就由系统电压VCC3V通过该第二N-MOS晶体管Q22和所述第一N-MOS晶体管Q2产生该内存电压信号产生电路的输出电压2.6V_STR。
S3状态时，电路工作原理与S0(Before ATXPOK)状态时完全相同。

Claims (10)

1.一种内存电压信号产生电路，包括一第一控制模块、一核心电路和一第二控制模块，该第一控制模块、第二控制模块及核心电路中的开关元件共同控制来择一选择核心电路中的两电压以实现该电路功能；其特征在于：该核心电路包括一运算放大器、一第一N-MOS晶体管、一第二N-MOS晶体管、一开关元件和若干电阻元件，所述运算放大器的输出端经一电阻元件与该信号产生电路的输出相连，其反相输入端与信号产生电路的输出端相连组成负反馈电路以稳定输出，其同相输入端经由一分压电阻耦合至参考电压，经由另一分压电阻接地，该第一N-MOS晶体管源极与所述运算放大器的反相输入端连接作为所述电压信号产生电路的输出端，其栅极与所述运算放大器的输出端相连，漏极与所述第二N-MOS晶体管的漏极相连并经由一开关元件接至一电压，该第二N-MOS晶体管源极接至另一电压，其栅极与第一控制模块元件相连。
2.如权利要求1所述的内存电压信号产生电路，其特征在于：所述两电压分别为系统电压VCC3V和备用电压3VSB。
3.如权利要求2所述的内存电压信号产生电路，其特征在于：所述第一控制模块的控制元件包括一第一开关晶体管和若干电阻元件，所述第一开关晶体管发射极接第一电压控制信号源，基极经一分压电阻耦合至备用电压3VSB，集电极经一电阻耦合至系统电压VCC12V；所述第二控制模块的控制元件包括一第二开关晶体管，一第三N-MOS开关晶体管和若干电阻元件，所述第二开关晶体管发射极接地，基极经一分压电阻耦合至备用电压5VSB，集电极经一分压电阻至备用电压3VSB并与所述运算放大器的同相输入端相连；该第三N-MOS开关晶体管的源极接地，栅极接第二电压控制信号源，其漏极与所述第二开关晶体管的基极相连；
4.如权利要求3所述的内存电压信号产生电路，其特征在于：所述内存电压信号产生电路的输出电压为2.6V_STR且提供至内存模块。
5.如权利要求3或4所述的内存电压信号产生电路，其特征在于：该第一控制模块控制所述第一N-MOS晶体管的通断；该第二控制模块控制所述运算放大器的参考电压。
6.如权利要求4所述的内存电压信号产生电路，其特征在于：所述第一电压控制信号源为SLP4_L，该信号源由南桥芯片发出。
7.如权利要求4所述的内存电压信号产生电路，其特征在于：所述第二电压控制信号源为ATXPOK，该信号源为主机板电源输出。
8.如权利要求6或7项所述的内存电压信号产生电路，其特征在于：所述第三N-MOS开关晶体管的栅极可经由一电阻接至一拉高电压5VSB。
9.如权利要求6或7项所述的内存电压信号产生电路，其特征在于：所述第一开关晶体管、第二开关晶体管均为NPN型晶体管。
10.如权利要求6或7项所述的内存电压信号产生电路，其特征在于：所述运算放大器的工作电压由系统电压VCC12V或备用电压5VSB通过开关元件提供。
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