CN113096612B - 削角ic、显示面板及显示装置 - Google Patents

Abstract

本申请实施例提供了削角IC、显示面板及显示装置，应用于电子技术领域，利用本申请实施例中的削角IC来改善MLG关机波形，可以满足生成多阶栅驱动信号的需求。同时，可以有效改善MLG信号的关机波形，使得经过削角IC的VGHM可以跟随PMIC产生的VGH进行掉电，进而可通过增加PMIC处的电容来延长掉电时间，使得Gate IC的关机Discharge更充分，更多释放屏内残留电荷，能够在减少对VGHM波形影响的情况下，减少开关机闪屏、残影的情况。

Description

削角IC、显示面板及显示装置

技术领域

本申请涉及电子技术领域，特别是涉及削角IC、显示面板及显示装置。

背景技术

随着电子技术的不断发展，针对显示屏显示效果的要求也越来越高。针对TFT(Thin Film Transistor，即薄膜场效应晶体管)-LCD(Liquid Crystal Display，液晶显示器)，随着技术进步以及节约成本的考虑，大部分采用GOA(Gate Driver on Array，基板行驱动技术)，不过仍然有一些产品，需要采用Gate Driver(门驱动器)技术。

在采集Gate Driver的显示屏中，为了生成MLG(Multi-level Gate，多阶栅驱动)信号，以减小像素馈入电压，会增加削角IC(Integrated Circuit，集成电路)，用于对输送至Gate(栅极)IC使用的的VGH(栅极开启电压)进行削角处理。在遇见开关机闪屏或者一些其他不良情况时，相关技术中常用的方法是延长关机栅极打开Discharge(放电)的时间，以尽可能得多释放屏内电荷，避免残留，会在PMIC(Power Management IC，电源管理集成电路)产生VGH电压处增加电容，延长VGH电压的掉电时间。

但是，发明人在研究中发现，在不良解析调试中，一些常见的VGH的削角IC，如Richtek的8901B(一种削角IC的型号)等，在PMIC处增加VGH的电容，PMIC产生的VGH和经过削角IC之后的VGHM在关机时的掉电速度对比图如图1所示，可见并无法延长关机时经过削角IC后输送给Gate IC的VGHM的掉电时间，给不良解析带来了一定的局限性，仍然会存在关机闪屏的情况；并且如果在削角IC产生VGHM(高的栅极驱动电压)的地方增加电容，可能会影响运行时削角IC正常产生VGHM的波形。

发明内容

本申请实施例的目的在于提供一种削角IC、显示面板及显示装置，以实现在减少对VGHM波形影响的情况下，减少关机闪屏的情况。具体技术方案如下：

第一方面，本申请实施例提供了一种削角集成电路IC，包括：

逻辑控制电路、第一P沟道金属氧化物半导体场效应晶体管P-MOS晶体管、第二P-MOS晶体管、第一比较器、第二比较器、与非门及与门；

所述逻辑控制电路的输入端分别与电源管理集成电路PMIC的VIO端、定时控制器集成电路TCON IC的OE2端连接，所述逻辑控制电路的输出端分别与所述第二比较器的输入端、所述与非门的输入端、所述与门的输入端连接；

所述第二比较器的输入端分别与所述PMIC的VIO端、所述逻辑控制电路连接，所述第二比较器的输出端与所述与门的输入端连接；

所述与门连接的输出端与所述第一P-MOS晶体管的栅极连接；

所述第一P-MOS晶体管的源极与的所述PMIC栅极开启电压VGH端连接，所述第一P-MOS晶体管的漏极分别与所述第二P-MOS晶体管的源极、所述第一比较器的输入端连接；

所述第一比较器的输入端与模拟电路电源AVDD、模拟地、所述第一P-MOS晶体管的漏极连接，所述第一比较器的输出端与所述与非门的输入端连接；

所述与非门的输出端与所述第二P-MOS晶体管的栅极连接，所述第二P-MOS晶体管的漏极与所述模拟地连接，所述第二P-MOS晶体管的源极与VGHM端连接。

在一种可能的实施方式中，所述第一比较器的第一输入端与所述P-MOS晶体管的漏极之间通过第一电阻连接，所述第一比较器的第一输入端还与所述模拟地之间通过第二电阻连接。

在一种可能的实施方式中，所述第一比较器的第二输入端与所述AVDD之间通过第三电阻连接，所述第一比较器的第二输入端还与所述模拟地之间通过第四电阻连接。

在一种可能的实施方式中，所述第二P-MOS晶体管的漏极与所述模拟地之间通过第五电阻连接。

在一种可能的实施方式中，所述PMIC的VGH端与所述模拟地之间通过电容模块连接。

在一种可能的实施方式中，所述电容模块包括多个并联的电容。

第二方面，本申请实施例提供了一种显示面板，包括本申请中任一所述的削角IC。

第三方面，本申请实施例提供了一种显示装置，包括外壳及本申请中任一所述的显示面板。

本申请实施例有益效果：

本申请实施例提供的削角IC、显示面板及显示装置，包括：逻辑控制电路、第一P沟道金属氧化物半导体场效应晶体管P-MOS晶体管、第二P-MOS晶体管、第一比较器、第二比较器、与非门及与门；逻辑控制电路的输入端分别与电源管理集成电路PMIC的VIO端、定时控制器集成电路TCON IC的OE2端连接，逻辑控制电路的输出端分别与第二比较器的输入端、与非门的输入端、与门的输入端连接；第二比较器的输入端分别与PMIC的VIO端、逻辑控制电路连接，第二比较器的输出端与与门的输入端连接；与门连接的输出端与第一P-MOS晶体管的栅极连接；第一P-MOS晶体管的源极与的PMIC栅极开启电压VGH端连接，第一P-MOS晶体管的漏极分别与第二P-MOS晶体管的源极、第一比较器的输入端连接；第一比较器的输入端与模拟电路电源AVDD、模拟地、第一P-MOS晶体管的漏极连接，第一比较器的输出端与与非门的输入端连接；与非门的输出端与第二P-MOS晶体管的栅极连接，第二P-MOS晶体管的漏极与模拟地连接，第二P-MOS晶体管的源极与VGHM端连接。

利用本申请实施例中的削角IC来改善MLG关机波形，可以满足生成多阶栅驱动信号的需求。同时，可以有效改善MLG信号的关机波形，使得经过削角IC的VGHM可以跟随PMIC产生的VGH进行掉电，进而可通过增加PMIC处的电容来延长掉电时间，使得Gate IC的关机Discharge更充分，更多释放屏内残留电荷，能够在减少对VGHM波形影响的情况下，减少开关机闪屏、残影的情况。当然，实施本申请的任一产品或方法并不一定需要同时达到以上所述的所有优点。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。

图1为相关技术中VGH和经过削角IC之后的VGHM在关机时的掉电波形对比图；

图2为本申请实施例的削角IC的第一种示意图；

图3为本申请实施例的削角IC的第二种示意图；

图4为应用本申请实施例的削角IC在开关机时各种信号的波形示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员基于本申请所获得的所有其他实施例，都属于本申请保护的范围。

在不良解析调试中，一些常见的VGH的削角IC，如Richtek的8901B等，在PMIC处增加VGH的电容，PMIC产生的VGH和经过削角IC之后的VGHM在关机时的掉电速度对比图如图1所示，可见并无法延长关机时经过削角IC后输送给Gate IC的VGHM的掉电时间，给不良解析带来了一定的局限性，并且如果在削角IC产生VGHM的地方增加电容，可能会影响运行时削角IC正常产生VGHM的波形。

有鉴于此，本申请实施例提供了一种削角IC，参见图2，包括：

逻辑控制电路、第一P-MOS(P沟道金属氧化物半导体场效应)晶体管、第二P-MOS晶体管、第一比较器、第二比较器、与非门及与门；

上述逻辑控制电路的输入端分别与PMIC的VIO端、TCON IC(定时控制器集成电路)的OE2端连接，上述逻辑控制电路的输出端分别与上述第二比较器的输入端、上述与非门的输入端、上述与门的输入端连接；其中，PMIC的VIO端指PMIC的I/O(input/output输入/输出)口的数字电压端；TCON IC的OE2端指TCON IC的使能信号端；

上述第二比较器的输入端分别与上述PMIC的VIO端、上述逻辑控制电路连接，上述第二比较器的输出端与上述与门的输入端连接；

上述与门连接的输出端与上述第一P-MOS晶体管的栅极连接；

上述第一P-MOS晶体管的源极与的上述PMIC栅极开启电压VGH端连接，上述第一P-MOS晶体管的漏极分别与上述第二P-MOS晶体管的源极、上述第一比较器的输入端连接；

上述第一比较器的输入端与AVDD(模拟电路电源)、模拟地、上述第一P-MOS晶体管的漏极连接，上述第一比较器的输出端与上述与非门的输入端连接；

上述与非门的输出端与上述第二P-MOS晶体管的栅极连接，上述第二P-MOS晶体管的漏极与上述模拟地连接，上述第二P-MOS晶体管的源极与VGHM端连接。

削角IC改善MLG关机波形电路主要包括Logic Control Circuit(逻辑控制电路)，第一P-MOS晶体管(P1)和第一P-MOS晶体管(P2)，第一比较器(U1)和(U2)，与非门(U3)，与门(U4)。

正常开机时，VIO、VGH等电压上电完成后，TCON IC输出OE2信号给削角IC的逻辑控制电路，若VIO大于预测阈值Vref，则第二比较器U2输出的V5为高电平H。

当OE2为高电平H时，逻辑控制电路V1的输出为低电平L，则与门U4的输出V6为L，第一P-MOS晶体管P1打开。同时，逻辑控制电路V2的输出为L，第一比较器U1的正相端(第一输入端)大于负向端(第二输入端)，第一比较器U1的输出V3为H，经过与非门U3输出V4为H，第二P-MOS晶体管P2处于关闭状态，VGHM输出同VGH。

当OE2为低电平L时，VGHM则进入削角部分，此时，逻辑控制电路V1输出为H，则与门U4的输出V6为H，第一P-MOS晶体管P1会关闭。同时，逻辑控制电路V2输出为H，第一比较器U1的正相端大于负向端，第一比较器U1输出的V3为H，经过与非门U3输出的V4为L，第二P-MOS晶体管P2会导通，VGHM开始放电，当释放到U1的正相端输入等于或小于负相端的输入时，第一比较器U1的输出V3为L，与非门U3的输出V4为H，第二P-MOS晶体管P2截止，放电结束，形成一次完整的削角MLG波形。在一种可能的实施方式中，参见图3，为了防止VGHM瞬间放电过快，上述第二P-MOS晶体管的漏极与上述模拟地之间通过第五电阻连接。VGHM经过第五电阻R5开始放电，放电的斜率可由R5决定，形成VGHM削角的波形。

当关机时，所有电压开始掉电，当VIO等于或小于预测阈值Vref时，第二比较器U2的输出V5为L，则与门U4的输出V6为L，第一P-MOS晶体管P1打开，VGHM可以跟随PMIC输出的VGH进行掉电，可通过常规的增加PMIC处的电容来延长掉电时间，MLG波形得到改善，进而使得Gate IC的关机Discharge更充分。

在一种可能的实施方式中，参见图3，上述第一比较器的第一输入端与上述P-MOS晶体管的漏极之间通过第一电阻R1连接，上述第一比较器的第一输入端还与上述模拟地之间通过第二电阻R2连接。在一种可能的实施方式中，参见图3，上述第一比较器的第二输入端与上述AVDD之间通过第三电阻R3连接，上述第一比较器的第二输入端还与上述模拟地之间通过第四电阻R4连接。第一电阻R1、第二电阻R2、第三电阻R3及第四电阻R4均为分压电阻，起分压的作用，得到对应电路两端的电压减小，减少因瞬时电压过大而造成器件损坏的情况。

在一种可能的实施方式中，参见图3，上述PMIC的VGH端与上述模拟地之间通过电容模块连接。一个例子中，上述电容模块包括多个并联的电容，例如，可以设置四个并联的电容。通过调整并联电容的数量，可以控制掉电时间，例如，在需要延长掉电时间时可以增加并联的电容数量。

利用本申请实施例中的削角IC来改善MLG关机波形，其开关机相关信号的波形示意图可以如图4所示，可以满足生成多阶栅驱动信号的需求。同时，可以有效改善MLG信号的关机波形，使得经过削角IC的VGHM可以跟随PMIC产生的VGH进行掉电，进而可通过增加PMIC处的电容来延长掉电时间，使得Gate IC的关机Discharge更充分，更多释放屏内残留电荷，能够在减少对VGHM波形影响的情况下，减少开关机闪屏、残影的情况。

本申请实施例还提供了一种显示面板，该显示面板包括上述实施例中任一削角IC。上述削角IC的实施例中也适用于本申请实施例提供的显示面板，在本申请实施例中不再重复描述。上述实施例和随之带来的有益效果同样适用于本申请实施例，相同的部分不再赘述。可以理解的是，显示面板中除了削角IC外还可包括像素驱动电路等其他结构，其他结构参见相关技术中的显示面板即可，此处不做限定。

本申请实施例还提供了一种显示装置，该显示装置包括外壳及上述实施例中的显示面板，上述削角IC的实施例中也适用于本申请实施例提供的显示装置，在本申请实施例中不再重复描述。上述实施例和随之带来的有益效果同样适用于本申请实施例，相同的部分不再赘述。

在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线)或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质(例如，DVD)、或者半导体介质(例如固态硬盘SolidState Disk(SSD))等。

需要说明的是，在本文中，各个可选方案中的技术特征只要不矛盾均可组合来形成方案，这些方案均在本申请公开的范围内。诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于显示面板及显示装置的实施例而言，由于其基本相似于削角IC的实施例，所以描述的比较简单，相关之处参见削角IC实施例的部分说明即可。

以上所述仅为本申请的较佳实施例，并非用于限定本申请的保护范围。凡在本申请的精神和原则之内所作的任何修改、等同替换、改进等，均包含在本申请的保护范围内。

Claims (8)

1.一种削角IC，其特征在于，包括：

逻辑控制电路、第一P-MOS晶体管、第二P-MOS晶体管、第一比较器、第二比较器、与非门及与门；

所述逻辑控制电路的输入端分别与电源管理集成电路PMIC的VIO端、定时控制器集成电路TCONIC的OE2端连接，所述逻辑控制电路的输出端分别与所述第二比较器的输入端、所述与非门的输入端、所述与门的输入端连接，其中，PMIC的VIO端指PMIC的I/O口的数字电压端；TCON IC的OE2端指TCONIC的使能信号端；

所述第二比较器的输入端分别与所述PMIC的VIO端、所述逻辑控制电路连接，所述第二比较器的输出端与所述与门的输入端连接；

所述与门连接的输出端与所述第一P-MOS晶体管的栅极连接；

所述第一P-MOS晶体管的源极与的所述PMIC栅极开启电压VGH端连接，所述第一P-MOS晶体管的漏极分别与所述第二P-MOS晶体管的源极、所述第一比较器的输入端连接；

所述第一比较器的输入端与模拟电路电源AVDD、模拟地、所述第一P-MOS晶体管的漏极连接，所述第一比较器的输出端与所述与非门的输入端连接；

所述与非门的输出端与所述第二P-MOS晶体管的栅极连接，所述第二P-MOS晶体管的漏极与所述模拟地连接，所述第二P-MOS晶体管的源极与VGHM端连接。

2.根据权利要求1所述的削角IC，其特征在于，所述第一比较器的第一输入端与所述P-MOS晶体管的漏极之间通过第一电阻连接，所述第一比较器的第一输入端还与所述模拟地之间通过第二电阻连接。

3.根据权利要求1或2所述的削角IC，其特征在于，所述第一比较器的第二输入端与所述AVDD之间通过第三电阻连接，所述第一比较器的第二输入端还与所述模拟地之间通过第四电阻连接。

4.根据权利要求1所述的削角IC，其特征在于，所述第二P-MOS晶体管的漏极与所述模拟地之间通过第五电阻连接。

5.根据权利要求1所述的削角IC，其特征在于，所述PMIC的VGH端与所述模拟地之间通过电容模块连接。

6.根据权利要求5所述的削角IC，其特征在于，所述电容模块包括多个并联的电容。

7.一种显示面板，其特征在于，包括如权利要求1-6任一所述的削角IC。

8.一种显示装置，其特征在于，包括外壳及如权利要求7所述的显示面板。

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