TW594748B - Semiconductor circuit device - Google Patents

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Zengcheng Tian
Tadaaki Yamauchi
Junko Matsumoto
Takeo Okamoto
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Mitsubishi Electric Corp
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Description

594748 玖、發明說明 【發明所屬之技術領域】 本發明係關於半導體電路裝置，尤其是關於安裝於複數 種類的封裝體的半導體電路裝置。更爲特定而言，本發明 係關於以相同晶片構成而可安裝於複數種類的封裝體的半 導體記憶裝置的構成。尤爲特定而言，本發明是關於以相 同晶片構成而可安裝於單晶片封裝體及多晶片封裝體的半 導體記憶裝置。 【先前技術】 · 形成於半導體晶片上之半導體電路，在作爲最終製品供 貨前，被安裝於封裝體內。藉由該封裝體的針腳端子取得 與基板上的配線的電性連接，或是，藉由封裝體以便保護 半導體晶片不受外部污染源、來自外部的機械應力及電磁 等的外在不良要因的影響。
此種封裝體係根據所適用之基板系的構成而存在著種 種的封裝體。近年來，爲了能安裝於基板的兩面，廣泛使 用稱爲表面安裝裝置（SMD)的封裝體。 I 圖72爲顯示習知SMD之1個TSOP(薄·小.外接線· 封裝體：t h i n s m a 11 〇 u 11 i n e p a c k a g e)的外觀的槪略圖。圖 72中，TSOP係藉由模封樹脂MRJ而封裝內部的半導體晶 片。該模封樹脂MRJ具有矩行形狀，沿著其兩邊配置有端 子PT。圖72中代表性顯示沿著一邊配置的引線端子。 引線端子PT —般具有海鷗展翅（L引線）形狀，且於基板 上焊接該引線端子PT。該引線端子PT因爲未插入形成於 7 312/發明說明書(補件)/92_06/92108639 基板的通孔內，因此，於基板的兩面可配置該TS OP。 TS OP係爲厚度爲1mm左右的極爲薄的厚度，此外，引 線端子PT的形狀係爲海鷗展翅形狀，針腳端子的形狀較J 引線型的S 0 J (小·外接線·及j引線：s m a 11 〇 u 11 i n e w i t h J leads)型容易加工，因而可減小引線的間距。 如此，使用薄的封裝體而僅沿著該矩形形狀的封裝體的 長邊配置引線端子PT的封裝體，除此之外，還有屬縱形 表面安裝裝置之SVP(surface vertical package)及厚度爲 〇.5mm 的薄形的 USOP(ultra small outline package)，其作 爲半導體記憶裝置的封裝體而被廣泛使用。 於移動裝置等的用途中，要求著高密度安裝。在如此之 用途中，取代如將TSOP的1個晶片配置於1個封裝體內 的SCP( single chip package)，而使用將複數晶片配置於1 個封裝體內的MCP(multi chip package)。該MCP具有將複 數晶片平面搭載於插入物（基板）上的M C M (m u 11 i c h i p module)型，及將複數半導體晶片疊層於插入物上的疊層 型。 圖73爲顯示習知疊層型MCP的構成的槪略圖。圖73 中，在疊層型（stack)MCP，是於插入物IPS上疊層著半導 體晶片CH3〜CH1。在半導體晶片CH1及CH2之間配置著 支持絕緣體ISD1，在半導體晶片CH2及CH3之間配置著 支持絕緣體ISD2。在插入物IPS及半導體晶片CH3之間 配置著支持絕緣體I S D 3。 於支持絕緣體ISD3形成有通孔，介由錫球SLS形成於 8 312/發明說明書(補件)/92-06/92108639 半導體晶片C Η 3的焊墊，連接於插入物IP s上形成的焊墊 PD。 半導體晶片CH1係通過搭接線BWla及BWlb將形成於 焊墊上的球（微凸塊）SLS，電性連接於該插入物IPS上形成 的焊墊PD。 半導體晶片CH2也係通過搭接線BW2a及BW2b將形成 於焊墊上的球（微凸塊）SLS，電性連接於該插入物IPS上形 成的未圖示的焊墊。該插入物IP S內部形成有配線，且其 表面形成的焊墊PD連接於形成於背面的凸球BPS。也可 於支持絕緣體ISD形成有內部配線。 此等半導體晶片CH1〜CH3及焊墊PD係藉由模封樹脂 MRJ所封裝。 如圖73所示，在疊層型（stack )MCP，疊層並安裝著複數 半導體晶片CH1〜CH3，其可以小佔有面積安裝複數半導 體晶片。 圖74爲顯示該疊層型（stack)MCP的背面的槪略圖。在 M CP的背面，凸球BPS配置爲陣列狀。該凸球BPS連接 於安裝基板形成的錫球上。據此，在該MCP不使用引線端 子，而是藉由凸球BPS來電性連接半導體晶片CH1〜CH3 及外部裝置。於模封樹脂MRJ的背面，藉由將凸球BPS 配置爲陣列狀，即可配置多數個凸球’而可增多輸出入信 號/資料的數量。如此將凸球配置爲陣列狀的封裝體，被稱 爲 BGP(ball grid package)。據此，MCP 亦爲 BGP 的一種。 半導體電路裝置之一種，可考慮半導體記憶裝置。於半 9 312/發明說明書(補件)/92_06/92108639 導體記憶裝置，爲了以相同晶片構成對應於不同語構成（輸 出入資料位元數），藉由掩蔽配線或是通過搭接線的連接的 搭焊接合焊墊電位的設定來轉換語構成，將對應於複數種 類的語構成形成爲列。內部電路構成相同，僅使用之資料 輸出入電路的數量不同，對於複數種類的語構成可以1種 類的晶片構成予以對應，因而可改善製造/設計效率。 但是，在封裝體互異的情況，焊墊的配置也不同，對應 於如此之封裝體，有將半導體晶片的內部電路配置各個最 適合化的必要。習知如分別對於SCP的BGP(ball grid package)及TSOP而將焊墊配置最適合化。 尤其是於半導體記憶裝置中，邏輯與相同半導體晶片上 被積體化的混載 DRAM(dynamic random access memory)不 同，輸出入資料位元數少（32位元），因此，一般使用TS OP 作爲安裝封裝體。對於如此之TS OP，習知於半導體記憶 裝置中，一般使用LOC(leadonchip)構造，於晶片中央部 配置焊墊，藉以減低晶片面積。 在BGP中，並不取得如此的LOC構造，而是藉由搭焊 接合、TAB(tape automated bonding)及倒裝晶片的搭焊接 合等取得晶片焊墊與封裝體的端子（凸球）的電性連接。 據此，無法將如此之具有最適合化於TSOP封裝體的焊 墊配置的半導體記憶體晶片適用於B GP。 此外，於處理用途中，對於記憶體所要求的記憶容量不 同。例如，在進行單純處理的情況，要求1個1 28Mb的記 憶體晶片，此外，例如於移動裝置中，爲了處理影像資料/ 10 312/發明說明書(補件)/92-06/92108639 594748 聲音資料而有要求2 5 6 M b的記憶容量的情況。 爲了使用1 28Mb的記憶體晶片來實現2 5 6Mb的記憶 體，只要簡單地利用2個1 2 8 Mb的記憶體即可。此時，滿 足使用2個T S 0P而要求的記憶容量的情況，將增大記憶 體的佔有面積，而會極大地妨礙到移動裝置的小型化。 在此，考慮將對於TSOP的與記憶體晶片相同構成的記 憶體晶片適用於MCP，以實現2 5 6Mb的記億體。但是’ MCP係爲BGP，而無法將適合於該TSOP的記憶體晶片適 用於MCP。 此外，還有對於1 28Mb的記憶體所要求的規格與對於 2 5 6 Mb的記憶體所要求的規格不同的情況。例如，在2 5 6Mb 的記憶體，語構成爲1 6位元的情況，刷新週期爲8 K週期。 另一方面，在1 2 8 Mb的記憶體，語構成爲1 6位元的情況， 刷新週期爲4K .週期。據此，該情況無法直接使用2個 12 8Mb的記憶體來實現2 5 6Mb的記憶體。 【發明內容】 本發明之目的在於，提供一種以相同晶片構成可適用於 單一晶片封裝體及多晶片封裝體的半導體電路裝置。 本發明之另一目的在於，提供一種具有使用2個安裝於 單一晶片封裝體的記憶體晶片而可形成多晶片封裝體的晶 片配置的半導體記憶裝置。 本發明之又一目的在於，提供一種可安裝於複數種類的 封裝體的半導體記憶裝置的內部資料匯流排構造° 本發明之再一目的在於，提供一種即使於各種類內部資 312/發明說明書(補件)/92-06/92108639 11 594748 料匯流排構造中與語構成無關而可正確進行記憶單元的試 驗的半導體記憶裝置。 本發明之第1觀點的半導體電路裝置，包括：內部電路， 含有記憶資料的記憶單元，且形成於半導體晶片上；及複 數焊墊’配置於內部電路的外部區域的晶片週邊。此等複 數焊墊包括，分散配置於晶片的至少4分割區域的外周 部’且響應內部電路的輸出入資料的語構成而於各分割區 域選擇性被使用的複數資料焊墊。 本發明之第2觀點的半導體電路裝置，包括：複數記憶 單元；測試寫入資料線，於測試動作模式時對於複數記憶 單元的指定數的記憶單元同時傳輸寫入資料；寫入電路， 於測試動作模式時將測試寫入資料線的資料同時寫入指定 數的記憶單元；及縮退電路，將指定數的記憶單元的資料 縮退’並輸出於與測試寫入資料線不同的測試讀出資料 線。測試寫入資料線及測試讀出資料線，係於正常動作模 式時，傳輸寫入資料及讀出資料兩者。 本發明之第3觀點的半導體電路裝置，包括：複數的記 憶單元’各個有進行記憶資料的刷新的必要；刷新電路， 以設定之刷新週期用以將複數記憶單元的資料刷新；及刷 新週期設疋電路’用以根據收納之安裝封裝體，固定設定 刷新週期。 本發明之第4觀點的半導體電路裝置，包括：複數輸出 入電路，分別配置於晶片的4分割區域，各個用以輸出入 資料；掩蔽焊墊，分別對應於此等4分割區域而配置，於 12 312/發明說明書(補件)/92-06/92108639 活性化時，各個輸入施加掩蔽於對應的區域的輸出入電路 的資料的寫入及讀出的複數掩蔽信號。 本發明之第5觀點的半導體電路裝置，包括··記憶體陣 列，具有複數記憶單元；複數的全局資料線，各個進行記 憶體陣列的選擇記憶單元與資料的授受；複數的前置放大 器電路，對應於各全局資料線而配置，各個放大並輸出活 性化時對應的全局資料線的資料；內部資料匯流排，具有 指定數的位元幅，傳輸複數的前置放大器電路的輸出信 號；複數的焊墊，具有與內部資料匯流排的匯流排線相同 數量的焊墊，對應於內部資料匯流排的匯流排線而配置； 及焊墊連接電路，至少根據語構成資訊設定內部資料匯流 排的匯流排線與複數焊墊的耦合。 藉由分散於半導體晶片的4分割區域外周部來配置資料 焊墊，即使於多晶片封裝之安裝時，仍可容易對應於多晶 片封裝體的球柵陣列配置資料焊墊，從而可對於單晶片封 裝體及多晶片封裝體利用相同構成的半導體晶片。 此外，於多位元測試時，藉由將1位元測試寫入資料傳 輸匯流排線與傳輸多位元測試讀出結果的資料線分開，可 分散連接於匯流排的測試資料的寫入電路/讀出電路，可減 低匯流排的負載’於正吊動作模式時’可局速傳輸資料（因 爲於語構成分別將專用的寫入/讀出資料匯流排連接於相 问資料匯流排線的必要消失）。 此外，藉由響應安裝封裝體來變更刷新週期，可對應於 女裝封裝體的gH憶體的gH憶容量以最適宜的週期執行刷 13 312/發明說明書(補件)/92-06/92108639 594748 新，可確實保持記憶資料。 此外，藉由對於分別對應於晶片的4分割區域而配置的 記憶體電路，分別供給資料輸出入掩蔽信號，可於各4分 割區域的各個區域對於資料輸出入施以掩蔽，而可容易進 行資料輸出入掩蔽焊墊與資料端子的連接，可將多晶片封 裝體安裝時的焊墊與端子的資料配線的配置簡略化。 此外，至少根據語構成資訊來設定內部資料匯流排線與 焊墊的連接，因而與語構成無關，而可使內部的前置放大 器等的讀出電路的構成形成相同，從而可將內部資料讀出 部的配置簡略化。 【實施方式】 (實施形態1) 圖1爲槪略顯示本發明之實施形態1之半導體電路裝置 之構成圖。圖1中，使用單晶片封裝體用的半導體晶片1， 來實現安裝於多晶片封裝體（MCP)的半導體記憶裝置2。半 導體記憶體晶片1具有1 2 8 Mb的記憶容量，其語構成爲X 1 6位元。 半導體記憶體晶片1 a及1 b，同樣其記憶容量分別爲 1 2 8Mb，其語構成爲X 1 6位元。同時使此等半導體記億體 晶片1 a及1 b動作。據此，該半導體記憶裝置2具有2 5 6Mb 的記憶容量，其語構成爲X 3 2位元。 另一方面，在將半導體記憶體晶片1 a及1 b設爲X 8位 元構成，使此等半導體記億體晶片1 a及1 b同時動作的情 況，其語構成爲X 1 6位元。在使半導體記憶體晶片1 a及 14 312/發明說明書(補件)/92-06/92108639 1 b的一方動作的情況，有藉由列位置信號的最上位位元選 擇晶片的必要，列位置信號的分配與1 28Mb構成的半導體 記憶體晶片的分配不同。據此，使用2個相同晶片構成的 半導體記憶體晶片無法實現25 6Mb的半導體記憶裝置。爲 此，在使用相同構成的半導體記憶體晶片以增大記憶容量 的情況，係使此等半導體記憶體晶片1 a及1 b同時動作。 此外，在執行該半導體記憶裝置2的刷新的情況，有於 半導體記憶體晶片1 a及1 b同時平行執行刷新的必要。該 情況，刷新時的消耗電流增大。尤其是，在被要求保持電 力下降模式等的資料時所設定的自我刷新模式時，要求爲 低消耗電流，因此，無法滿足該低消耗電力規格。 此外，一般在1 28Mb半導體記憶裝置中，刷新週期係根 據規格被設定爲4K刷新週期。另一方面，在2 5 6Mb記憶 體中，當語構成爲X 1 6位元時，一般刷新週期係根據規格 而被設定爲8K刷新週期。據此，使用2個χ8位元的128Mb 記憶體晶片，無法實現X 1 6位元的2 5 6 Mb記憶體。 在此，4K刷新週期係在將全記憶單元作一次刷新時要求 進行4K次刷新，於8K刷新週期中，藉由執行8K次刷新， 可一次執行全記憶單元的刷新。據此，於8 K刷新週期中， 刷新列的數量爲8K根，於4K刷新週期中，刷新列的數量 爲4K根。於一次刷新動作時，選擇一根刷新列來執行刷 新。刷新列係藉由刷新位址所指定，具有與連接記憶單元 的字線相同的情況及不同的情況。 本實施形態1中，於半導體記憶體晶片1，以可響應安 15 312/發明說明書(補件)/92-06/92108639 裝之封裝體及語構成而在4K刷新週期及8K刷新週期之間 可轉換刷新週期的方式，可於1個半導體記憶體晶片選擇 性執行4Κ刷新週期及8Κ刷新週期。 圖2爲槪略顯示圖1所示半導體記憶體晶片1 (1 a、1 b) 所形成之半導體電路裝置（以下，簡稱爲半導體記憶體）之 要部構成圖。 圖2中，半導體記憶體包括具有配置爲行列狀的記憶單 元MC的記憶體陣列1 0。於該記憶體陣列1 〇，對應於記憶 單元MC的列配置著字線WL，對應於記憶單元MC的行配 置著位元線對B LP。記憶單元M C —般係由1電晶體/1電 容器型的 DRAM(dynamic random access memory)單元所構 成。據此，資訊係以電荷形態被儲存於電容器內，因此， 在指定的週期，週期性再寫入記憶資料的刷新成爲必要。 半導體記憶體又包括：刷新週期設定電路1 1，響應安裝 著該半導體記憶體晶片1的封裝體的種類及語構成來設定 刷新週期；刷新控制電路1 2，以根據來自我刷新週期設定 電路11的刷新週期指定信號REF8K所設定的週期，生成 刷新執行所必要的控制信號；列系控制電路1 3，根據來自 我刷新控制電路1 2的刷新控制信號，生成爲了進行與記憶 體陣列1 0的列選擇相關連的動作所必要的控制信號；及列 系電路1 4，根據來自列系控制電路1 3的列系控制信號， 進行與記憶體陣列1 〇的列選擇相關連的動作。 該列系電路1 4包括：將字線WL驅向選擇狀態的字線選 擇/驅動電路；檢測連接於選擇字線的記憶單元MC的記億 16 312/發明說明書(補件)/92-06/92108639 594748 資料，放大且予以再寫入的感測放大器；及於待機時將位 元線對B LP的各位元線設定爲指定電壓位準的位元線預充 電/均衡電路。 位元線對B LP包括於記憶單元選擇時相互傳輸互補資料 的位元線BL及ZBL。記憶單元MC係對應於該互補位元 線BL及ZBL的一方與字線WL的交叉部而配置。 圖2所示構成中，刷新週期設定電路1 1，係在將該半導 體記憶體晶片1安裝於單晶片封裝體時，設定爲4K刷新 週期，另一方面，於多晶片封裝體安裝時，於X 1 6位元構 成時（在半導體晶片單體爲x 8位元構成），設定爲8K刷新 週期。刷新控制電路1 2，係以根據其刷新週期指定信號 REF8K所設定的週期發行刷新要求，進行刷新位址的更 新，生成刷新活性化信號而供給列系控制電路1 3。 列系控制電路1 3係根據來自我刷新控制電路1 2的刷新 活性化信號，以指定的時脈，爲了將對應指定刷新位址的 列的字線驅動爲選擇狀態，而生成各種列系控制信號。列 系電路1 4係根據來自該列系控制電路1 3的控制信號，依 更新位址信號，且以指定的時脈執行對應的字線的選擇、 感測動作及恢復動作（再寫入動作）。 據此，於刷新控制電路1 2中，將刷新動作活性化的間 隔，於8K刷新週期時設定爲4K刷新週期時的1/2倍。據 此，於多晶片封裝體安裝時，藉由將刷新列的數量倍增， 即使同時於半導體記憶體晶片1 a及1 b執行刷新，各記憶 單元的刷新間隔成爲相同如64ms，因而使用相同晶片構成 17 312/發明說明書(補件)/92-06/92108639 594748 可確實執行刷新而保持記憶資料。 此外，因爲刷新列倍增，因此可減半1次刷新動作時的 感測放大器的數量，可減低刷新動作時的1個半導體記憶 體晶片的消耗電流，於2 5 6Mb構成時可防止刷新時的消耗 電流的增大。 圖3爲槪略顯示圖2所示記憶體陣列1 0的構成圖。如 圖3所示，記憶體陣列1 〇係分割爲4個記憶組A〜D。此 等記憶組A〜D係由記憶組位址B A < 1 : 0 >所指定。圖3 中，作爲一例顯示作爲記憶組位址B A < 1 : 0 >分別將 (0,0)、（0，1)、（1，0)及（1，1)分配於記憶組A〜D的各個的情 況。 圖4爲更爲具體顯示圖2所示刷新控制電路1 2及列系 控制電路1 3的構成圖。圖4中，該半導體記憶體包括將指 定外部的動作模式的指令CMD解碼，生成內部動作指示 信號的指令解碼器2 0。該指令解碼器2 0係在未圖示的邏 輯信號的例如上升邊限取入外部供給的指令CMD進行解 碼’生成特定該指令所指定的動作模式的動作模式指示信 號。圖4中，代表性顯示來自指令解碼器2 〇的，指示對於 記憶體陣列的選擇狀態的驅動的陣列活性化指示信號 ACT、指示選擇陣列的非活性化的預充電指示信號Pre、 指示自我刷新執行的自我刷新入口信號SRFEN、指示自我 刷新模式的完成的自我刷新退出信號S R F E X。 刷新控制電路1 2包括：刷新定時器3 1 ’於活性化時以 指定的週期發行刷新要求RFREQ ;刷新執行控制電路32， 18 312/發明說明書(補件)/92-06/92108639 根據來自指令解碼器2 0的自我刷新入口信號S R F E N及自 我刷新退出信號SRF EX起動刷新定時器3 1，且根據來自 我刷新定時器3 1的刷新要求RFREQ生成刷新活性化信號 RFACT及刷新完成指示信號RAPRE ;刷新位址計時器33， 在刷新執行控制電路3 2的控制下，生成刷新位址QAD ; 及刷新區域指定電路3 4，根據來自我刷新位址計時器3 3 的刷新位址位元QAD < 12 >及刷新週期指定信號REF 8 K 指定刷新區域（刷新記憶組）。 刷新執行控制電路32，係當自我刷新入口信號SRFEN 活性化時，起動刷新定時器3 1，當自我刷新退出信號 SRFEX活性化時，將刷新定時器3 1非活性化，使刷新動 作完成。該刷新執行控制電路32係當刷新要求RFREQ發 行時，將刷新活性化信號RFACT活性化，當指定時間（刷 新時的恢復所需要的時間）完成時，將刷新結束指示信號 RFPRE活性化。 刷新位址計時器3 3係於每次刷新執行增加或減少該計 時値。作爲一例，刷新位址計時器3 3生成1 3位元的刷新 位址位元QAD < 1 2 : 0 >。圖4中，代表性顯示來自我刷 新位址計時器3 3的最上位刷新位址位元QAD < 1 2 >。 在刷新區域指定電路3 4、刷新週期指定信號REF 8 K爲 活性狀態時，根據刷新位址位元QAD < 1 2 >指定刷新區域 (刷新記憶組）。當刷新週期指定信號REF8K爲L位準時， 刷新區域指定電路3 4與該刷新位址位元QAD < 1 2 >無 關’對於所有的記憶組同時將刷新動作能動化。該刷新週 19 312/發明說明書(補件)/92_06/92108639 期指定信號REF 8K，係藉由掩蔽配線或模式設定用的焊墊 的電位固定，響應半導體記憶體的安裝封裝體及語構成設 定該邏輯位準。 列系控制電路1 3包括：列系控制信號產生電路2 1 ’係 根據來自指令解碼器20的陣列活性化指示信號ACT、預 充電指示信號PRE、來自我刷新執行控制電路32的刷新活 性化信號RFACT及刷新結束指示信號RFPRE，生成共用 於記憶組A〜D的主陣列活性化指示信號M ACT及主預充 電指示信號MPRE ;及記憶組控制電路22 a〜22d，分別對 應於記憶組A〜D而設。對於記億組A控制電路22a及記 憶組B控制電路22b，供給刷新區域指定電路34的記憶組 指定信號/STPAB，對於記憶組C控制電路22c及記憶組D 控制電路22d，供給刷新區域指定電路34的記憶組指定信 號 / S T P C D。 對於此等記憶組控制電路22 (對記憶組A控制電路22 a 〜記憶組D控制電路22d的總稱）供給記憶組位址BA < 1 : 0 >。此外，對於此等記憶組控制電路2 2 a〜2 2 d，供給 主陣列活性化指示信號MACT及主預充電指示信號MPRE。 此等記憶組控制電路22 a〜22d，係於活性化時分別生成 將對應的記憶組的列選擇動作活性化的陣列活性化信號 RAS A〜RASD。此等記憶組控制電路22a〜22d，可驅動爲 相互獨立的活性/非活性狀態。於正常動作模式時，根據記 憶組位址BA< 1 : 0>，將陣列活性化信號RASA〜RASD 的一個活性化/非活性化。於刷新動作模式時，該陣列活性 20 312/發明說明書(補件)/9106/92108639 化信號RASA〜RASD可同時將2個或4個活性化。 圖5爲槪略顯示1個記憶組之列系控制電路及列系電路 的構成圖。圖5中，記憶組控制電路22i包括：記憶組解 碼器4 1，用以解碼記憶組位址B A < 1 : 0 >; OR閘42， 接收來自記憶組解碼器41的記憶組選擇信號BAi與刷新 記憶組指定信號/STP ; AND閘43，接收OR閘42的輸出 信號與主陣列活性化指示信號MAC T ; AND閘44，接收主 預充電指示信號MPRE與OR閘42的輸出信號；設定/重 設正反器45，響應AND閘43的輸出信號的上升進行設 定，且響應AND閘44的輸出信號的上升進行重設；及列 系控制信號產生電路46，根據來自該設定/重設正反器45 的陣列活性化信號R AS i，以指定的時脈產生列系控制信 號。 記憶組解碼器41也可共用地設於記憶組控制電路22 a〜 2 2d。OR閘42係當記憶組選擇信號BAi成爲Η位準時或 是刷新記憶組指定信號/STP成爲Η位準時輸出Η位準的 信號。據此，於所指定的記憶組中，根據主陣列活性化指 示信號MACT及主預充電指示信號MPRE，執行陣列活性 化信號RASi的活化/非活性化。陣列活性化信號RASi爲 活化狀態期間，該記憶組維持選擇狀態，選擇字線維持爲 選擇狀態。 列系控制信號產生電路46，係生成位元線預充電/均衡 指示信號、感測放大器活性化信號、字線驅動時脈信號及 列解碼器致能信號。根據該列系控制信號產生電路46的控 21 312/發明說明書(補件)/92-06/92108639 594748 制信號，於選擇記憶組中，將被位址指定的列驅向選擇狀 態，執行連接該選擇列的字線的記憶單元資料的感測、放 大及閂鎖。 該列系電路包括活性化時將介由多工器5 1而供給的位 址信號進行解碼以生成字線選擇信號WS的列解碼器52。 列解碼器52係將配置於對應的記憶體記億組陣列50的4K 列中的一個列驅向選擇狀態。該情況也可藉由1個列的指 定將2根字線驅向選擇狀態。
多工器5 1係共用地設於記憶組A〜D，根據選擇信號 MX選擇來自我刷新位址計時器（參照圖4)的刷新位址QAD
< 1 1 : 〇 >與來自外部的位址信號AD < 1 1 : 〇 >中一信號。 選擇信號MX係於刷新動作時，設定爲選擇刷新位址QAD < 1 1 : 〇 >的狀態。 圖6爲顯示圖4所示刷新區域指定電路3 4的構成的一 例圖。圖6中，刷新區域指定電路34包括：NAND閘34a， 接收刷新位址位元Q A D < 1 2 >與刷新週期指定信號 REF8K ;閘電路34b，接收刷新位址位元QAD < 12 >與刷 新週期指定信號REF8K ; AND閘34c，接收刷新模式指示 信號R E F Μ與N A N D閘3 4 a的輸出信號，生成刷新區域指 定信號/STPAB ;及AND電路34d，接收刷新模式指示信號 R E F Μ與閘電路3 4 b的輸出信號，生成刷新區域指定信號 /STPCD。 刷新區域指定信號/ S T P A B，於活性化時、亦即l位準時 停止對於記憶組A及B的刷新。同樣，刷新區域指定信號 22 312/發明說明書(補件)/92-06/92108639 /S TP CD，於活性化時、亦即L位準時停止對於記憶組c 及D的刷新。 刷新模式指示信號R E F Μ係於自我刷新模式時及自動刷 新模式時被設定爲Η位準。自我刷新模式係以設定於內部 的週期執行刷新。於自動刷新模式時，係根據來自外部的 自動刷新模式指示信號，在內部生成刷新位址而執行刷新。 該刷新模式指示信號係在圖4所示刷新執行控制電路3 2 的控制下，根據來自指令解碼器2 0的自我刷新入口信號 S R F Ε Ν、自我刷新退出信號S R F Ε X及未圖示的自動刷新模 式指不fg號A R F所設定。於正常動作模式時，由此，自我 刷新區域指定信號/STPAB及/STPCD均成爲L位準。在該 狀態，如圖5所示，藉由OR閘42，根據記憶組選擇信號 BAi選擇記憶組。 N AND閘3 4a及閘電路34b，係將刷新週期指定信號 REF8K設定爲Η位準，在指定8K刷新週期時，根據刷新 位址位元Q AD < 1 2 >相互生成互補信號。藉此，在該8Κ 刷新週期時執行刷新的情況，根據刷新位址位元QAD < 1 2 > ，將刷新區域指定信號/STPAB及/STPCD之一信號設定 爲Η位準，而另一信號設定爲L位準。 另一方面，在刷新週期指定信號REF8K設定爲L位準的 情況，該NAND閘3 4a及閘電路34b的輸出信號被設定爲 Η位準。據此，於刷新模式時，刷新區域指定信號/STPAB 及/STPCD均被設定爲Η位準，於記億組A〜D共同執行刷 新。 23 312/發明說明書(補件)/92-06/92108639 據此’如圖7A所示’在刷新週期指定信號REF8K設定 爲Η位準，且指定8K刷新週期的情況，記憶組a及B或 記憶組C及D同時受到刷新。該獲得刷新之記憶組係藉由 刷新記憶組位址位元Q A D < 1 2 >所指定。 另一方面，如圖7B所示，在刷新週期指定信號REF8K 設定爲L位準的情況’記憶組A〜D共同被刷新。據此， 在使用2個半導體記憶體晶片安裝於多晶片封裝體的情 況，藉由執行8 K刷新週期，在4個記憶組同時執行刷新， 4K刷新週期及8K刷新週期之刷新時的消耗電流成爲相 同，因而可以相同晶片構成實現安裝於單晶片封裝體及多 晶片封裝體的半導體電路裝置。據此，例如，即使在使用 2個128Mb( χ8位元構成）的半導體記憶體晶片以實現 2 5 6Mb( X 1 6位元構成）的情況，仍無需增大刷新模式時的 消耗電流而可執行刷新。 又，也可於8 K刷新週期時，同時刷新記憶組A及記憶 組D，此外，也可同時刷新記憶組C及記憶組B。該情況 可將同時動作的電路部分分散於晶片上，可防止電力集 中，可有效進行放熱。 此外，於8K刷新週期及4K刷新週期中，記憶單元例如 有於每64ms進行刷新的必要。據此，於該8K刷新週期及 4K刷新週期設定時，如後續將詳述之該構成的說明，刷新 要求發行間隔，係於8 K刷新週期時，例如設定爲如8 μ s， 而於4Κ刷新週期時，設定爲如1 6 μ s。 例如，於2 5 6Mb記憶體中，刷新週期在X 8位元及X 3 2 24 3IV發明說明書(補件)/92·06/92108639 位元構成中，4 K刷新週期係由規格所定，於1 2 8 M b記憶 體中，刷新週期在全語構成中，4K刷新週期也可不依規格 所定。在該情況，在使用2個X 8位元構成的128Mb半導 體記憶體晶片來製成X 1 6位元構成的2 5 6Mb多晶片封裝記 憶體時，仍可將其刷新週期設定爲8 κ刷新週期。藉此’ 與語構成無關，可使用2個128Mb半導體記憶體來實現 2 5 6Mb的MCP記憶體。 又，所設定之刷新週期只要在單晶片封裝記憶體及多晶 片封裝記憶體不同即可，其具體的値並未限定於上述的 値。其可響應安裝封裝體適當設定刷新週期。 [刷新週期設定電路的構成1 ] 圖8爲顯示圖2所示刷新週期設定電路1 1的構成的一例 圖。圖8中，刷新週期設定電路11包括：P通道MOS電 晶體（絕緣閘型場效電晶體）1 1 a，其源極連接於電源節點且 其閘極連接於接地節點；可熔斷之連接元件（熔絲元 件）llb，連接於MOS電晶體11a的汲極與節點ND1之間； 電阻元件1 1 c，連接於節點ND 1與接地節點之間；反相器 1 1 d，反轉節點ND 1上的電壓信號，生成刷新週期指定信 號REF8K ;及N通道MOS電晶體lie，連接於節點ND1 與接地節點之間，且於其閘極接收反相器1 1 d的輸出信號 REF8K。 Μ 0 S電晶體1 1 a係於閘極接收接地電壓，維持正常導通 狀態，而具備電流限制元件的功能。電阻元件1 1 c具有較 Μ 0 S電晶體1 1 a的通道電阻充分大的電阻値。 25 312/發明說明書(補件)/92-06/92108639 594748 連接元件1 1 b係當將刷新週期設定爲8K刷新週期時被 / 熔斷，而當將刷新週期設定爲4Κ刷新週期時維持非熔斷 狀態。當連接元件1 1 b爲熔斷狀態時，節點ND 1藉由電阻 元件1 1 c而維持爲接地電壓位準，且藉由反相器1 1 d將刷 新週期指定信號REF8K驅動爲Η位準。當刷新週期指定 信號REF8K成爲Η位準時，MOS電晶體lie導通，從而 確實將節點ND 1維持爲接地電壓位準。 在連接元件Π b爲非熔斷狀態的情況，節點ND 1通過介 由MOS電晶體11a而供給的電流使其電壓位準上升，且藉 由反相器lid使刷新週期指定信號REF8K成爲L位準。在 該狀態下，MOS電晶體1 1 e成爲非導通狀態。在該狀態下， 雖介由電阻元件1 1 c流入電流，但是，因爲該電阻元件1 1 c 的電阻値極大，因而流入之電流得到充分地抑制。 此外，也可連接與電阻元件1 1 c串聯且響應電源投入檢 測信號等的重設信號而於指定期間導通的電晶體。於初期 設定時電晶體導通，將節點ND 1驅動爲接地電壓位準，當 電晶體成爲非導通狀態時，響應連接元件的熔斷/非熔斷狀 態，設定刷新週期指定信號REF8K的電壓位準。電晶體僅 於初期設定期間時導通，可減低該電路的消耗電流。 無論於哪一構成中，藉由連接元件1 1 b的熔斷/非熔斷， 可選擇性地將刷新週期設定爲8K刷新週期及4K刷新週 期。 [刷新週期設定電路的構成2 ] 圖9爲顯示圖2所示刷新週期設定電路1 1的其他構成的 26 312/發明說明書(補件)/92-06/92108639 一例圖。圖9中，刷新週期設定電路Π在以下諸點與圖8 所示刷新週期設定電路1 1的構成不同。也就是說，圖9 所示刷新週期設定電路1 1中，節點ND 1連接於焊墊1 1 g。 並未設置連接元件Hb及MOS電晶體11a。刷新週期指定 信號REF8K係從接收反相器1 1 d的輸出信號的反相器i i f 輸出。 焊墊1 1 g係介由搭接線6 1選擇性地連接於電源端子 6 0。該圖9所示刷新週期設定電路1 1之其他構成，與圖8 所示刷新週期設定電路1 1的構成相同’故而，對於對應部 分賦予相同的元件符號’並省略詳細說明。 在圖9所示刷新週期設定電路Π中，在設定8K刷新週 期的情況，焊墊1 1 g介由搭接線6 1連接於電源端子6 0。 在該情況，刷新週期指定信號REF 8K係設定爲Η位準。 另一方面，在焊墊1 1 g與電源端子6 0被隔開，且焊墊1 1 g 設定爲導通狀態的情況，藉由電阻元件1 1 C使得節點ND 1 成爲L位準，當反相器lie的輸出信號成爲Η位準時，MOS 電晶體1 1 e導通，節點ND 1保持爲接地電壓位準。反相器 Ilf反轉反相器lid的輸出信號，刷新週期指定信號REF 8 K 成爲L位準。 該圖9所示刷新週期設定電路1 1中，在藉由搭接線6 1 連接焊墊1 1 g與電源端子60的情況，爲了抑制從電源端子 6 〇介由電阻元件1 1 c流入接地節點的電流，將電阻元件1 1 c 的電阻値設定爲充分的大。 如圖9所示，藉由選擇性地將搭接線連接於搭焊接合焊 27 312/發明說明書(補件)/92-06/92108639 594748 墊u g ’於封裝體安裝時仍可設定該半導體記憶體晶片的 刷新週期。 又，也可使用介由搭接線將焊墊丨丨g選擇性地連接於接 地端子的構成。該情況，電阻元件i〗c係連接於節點ND 1 與電源節點之間，此外，也可取代Μ 〇 S電晶體1 1 e，而使 用連接於電源節點與節點N D 1之間的p通道Μ 0 S電晶體。 此外，也可連接與電阻元件1 1 c串聯且於初期設定時根 據重設信號導通的開關電晶體。 [刷新定時器31的構成] ® 圖1 〇爲槪略顯示圖4所示刷新定時器3 1的構成的一例 圖。圖1 0中，刷新定時器3 1包括：環形震盪電路3 1 a， 進行著自我刷新模式指示信號S E LRF的活性化時震盪動 作；計時器3 1 b，計時環形震盪電路3 1 a的震盪信號Ρ Η Y， 並按每一指定計時値發行刷新要求RFREQ ;及偏向設定電 路3 1 c，根據刷新週期指定信號REF 8K，以調整環形震盪 電路3 1 a的動作電流。 φ 自我刷新模式指示信號SELRF，係當自我刷新入口信號 SRFEN活性化時被活性化，而當自我刷新退出信號SRFEX 活性化時被非活性化。據此，環形震盪電路3 1 a係在指定 自我刷新模式的期間進行震盪動作。 偏向設定電路3 1 c係根據刷新週期指定信號REF 8 K，設 定偏向電壓BIAS的電壓位準，以改變環形震盪電路31a 的動作電流。在刷新週期指定信號REF8K指定8K刷新週 期的情況，來自偏向設定電路3 lc的偏向電壓BIAS增大， 28 312/發明說明書(補件)/92-06/92108639 594748 環形震盪電路3 1 a的動作電流增大，其震盪週期縮短。另 一方面，在刷新週期指定信號REF8K指定4K刷新週期的 情況，來自偏向設定電路3 1 c的偏向電壓BIAS減低，環 形震盪電路3 1 a的動作電流減低，與該環形震盪電路3 1 a 的震盪週期的8 K刷新週期時相比減小，其震盪週期增長。 此時，在4K刷新週期作爲不履行値予以設定的情況， 環形震盪電路31a係於4K刷新週期時，其偏向電壓BIAS 被設定爲不履行値，而於8 K刷新週期時，其偏向電壓B IA S 從不履行値開始變更（增爲較不履行値高），震盪週期縮短。 計時器31b，係將該環形震盪電路31a的震盪信號ΡΗΥ 計時，並按每一指定計時値發行刷新週期RFREQ。據此， 若環形震盪電路3 1 a的震盪週期縮短，則來自計時器3 1 b 的刷新要求RFREQ的發行週期變短，於8K刷新週期時， 可以8 // s間隔發行刷新要求RFREQ。於4K刷新週期時， 該情況係將環形震盪電路3 1 a的震盪週期設定爲8 K刷新 週期時的1/2倍，來自計時器3 lb的刷新要求RFREQ，如 可以每1 6 // s間隔發行。 藉由利用圖1 0所示刷新定時器3 1，使用相同電路構成， 根據刷新週期指定信號REF8K，可改變刷新要求RFREQ 的發行週期，於8K刷新週期時藉由縮短刷新要求RFREQ 的發行週期，即可將各記憶單元的刷新間隔設爲與4K刷 新週期時相同，可確實保持記憶資料。 圖1 1爲顯示圖1 0所示偏向設定電路3 1 c的構成的一例 圖。圖11中，偏向設定電路31c包括：P通道MOS電晶 29 312/發明說明書(補件)/92-06/92108639 體PQ i，連接於電源節點與節點ND2間，且其閘極連接於 節點N D 2 ; P通道Μ 0 S電晶體P Q 2，連接於電源節點與節 點N D 3間，且其閘極連接於節點N D 2 ; Ν通道Μ 0 S電晶 體NQ 1，連接於節點ND2與接地節點間，且於其閘極接收 基準電壓BIASL; Ν通道MOS電晶體NQ2，連接於節點 N D 3與接地節點間，且其閘極連接於節點ν D 3 ;及Ρ通道 MOS電晶體PQ3，連接於電源節點與節點ND3間，且於其 閘極介由反相器接收刷新週期指定信號REF8K。從節點 ND3輸出偏向電壓BIAS。 在該圖11所示偏向設定電路31c的構成中，在MOS電 晶體P Q 1及P Q 2構成電流鏡電路，且兩者的尺寸相同的情 況，分別將相同大小的電流供給Μ 0 S電晶體N Q 1及N Q 2。 此時，刷新週期指定信號REF8K爲L位準，於指定4Κ刷 新週期時的情況，MOS電晶體PQ3爲非導通狀態。於該狀 態，MOS電晶體PQ1、PQ2、NQ1及NQ2構成電壓追蹤器， 偏向電壓BIAS與基準電壓BIA SL成爲相同電壓位準。 基準電壓BIASL，係由未圖示的定電壓產生電路所供 給。該定電壓產生電路的輸出驅動力充分地小，僅具有將 MOS電晶體NQ1的閘極充電的能力。藉由利用該偏向設定 電路3 1 c，可由較大的驅動力調整環形震盪電路3 1 a的電 源電晶體的偏向電壓（閘極電壓）。 在刷新週期指定信號REF8K設定爲Η位準的情況，MOS 電晶體PQ3導通，從電源節點將電流供給節點ND3。據此’ MOS電晶體NQ2的驅動電流增大，相應地，來自節點ND3 30 312/發明說明書(補件)/92-06/92108639 的偏向電壓BIAS的電壓位準上升。藉由調整該MOS電晶 體PQ3的尺寸（通道寬及通道長的比），調整偏向電壓BIAS 的電壓位準，調整環形震盪電路3 1 a的動作電流，以使環 形震盪電路3 1 a的震盪週期調整爲如8 K刷新週期時、4 K 刷新週期時的2倍震盪週期。 圖1 2爲顯示圖1 〇所示環形震盪電路3丨a的構成的一例 圖。圖12中，環形震盪電路31a包括：NAND電路NA1， 於第1輸入接收自我刷新模式指示信號SELRF;反相器IV 1 及IV2，2級縱續連接接收NAND電路NA1的輸出信號； 及反相器IV3，反轉反相器IV2的輸出信號且生成震盪信 號PHY。反相器IV2的輸出信號被供給NAND電路NA1 的第2輸入。 環形震盪電路3 1 a還包括：N通道Μ 0 S電晶體N Q 5，閘 極接收偏向電壓BIAS ; Ρ通道MOS電晶體PQ5，其閘極 與汲極相互連接，且從電源節點電流供給MOS電晶體 N Q 5 ; P通道Μ 0 S電晶體P Q 6〜P Q 8，各自的閘極連接於 MOS電晶體PQ5的閘極，且對於NAND電路ΝΑ1、反相 器IV1及IV2供給充電電流；及N通道MOS電晶體NQ6 及NQ8，各自對應於NAND電路NA1、反相器IV1及IV2 而配置，且於各自的閘極接收偏向電壓BIAS。 P通道Μ 0 S電晶體P Q 5係供給Μ 0 S電晶體N Q 5的驅動 電流，與流過MOS電晶體NQ5的電流相同大小的電流， 係介由MOS電晶體PQ5流動。MOS電晶體NQ5構成MOS 電晶體N Q 2與電流鏡電路，根據該偏向電壓Β IA S供給 31 312/發明說明書(補件)/92-06/92108639 MOS電晶體NQ2的鏡電流。 Μ Ο S電晶體P Q 6〜P Q 8構成Μ 0 S電晶體P Q 5與電流鏡 電路，各自供給流過Μ Ο S電晶體P Q 5的電流的鏡電流。 據此，藉由增高該偏向電壓BIAS的電壓位準，增大MOS 電晶體N Q 5〜N Q 8的驅動電流，相應地增大Μ Ο S電晶體 P Q 5〜P Q 8的驅動電流，增大該環形震盪電路3 1 a的動作 電流，使得震盪週期縮短。另一方面，在偏向電壓BIAS 低的情況，MOS電晶體NQ 5〜NQ8的驅動電流下降，此外， Μ 0 S電晶體P Q 5〜P Q 8的驅動電流降低，該環形震盪電路 3 1 a的動作電流降低，其震盪週期增長。 當自我刷新模式指示信號SELRF爲L位準時，NAND電 路NA1的輸出信號爲Η位準，藉由反相器IV3將震盪信號 ΡΗΥ固定於L位準。當自我刷新模式指示信號SELRF爲Η 位準時，藉由NAND電路ΝΑΙ、反相器IV 1及IV2，等效 形成環狀連接著3級的反相器的環形震盪器，進行震盪動 作。於該震盪動作時，藉由MOS電晶體PQ6〜PQ8及NQ6 〜NQ8的驅動電流，設定此等NAND電路ΝΑ1、反相器IV 1 及IV2的動作電流，設定該震盪週期。反相器IV3係爲於 自我刷新模式指示信號SELRF的非活性化時，將震盪信號 PHY固定於L位準而設，尤其是，其動作電流無藉由刷新 週期予以變更的必要。該反相器IV3還進行反相器IV2的 輸出信號的波形整形，生成急遽變化的震盪信號PHY。 據此，藉由利用該圖1 0至圖1 2所示構成，根據刷新週 期指定信號REF8K，即可於設定的刷新週期設定刷新定時 32 312/發明說明書(補件)/92-06/92108639 器3 1的發行的刷新要求R F R E Q的發行間隔。 [刷新定時器的變化例] 圖1 3爲槪略顯示圖1 〇所示刷新定時器3 1的變化例的 構成圖。圖1 3中，刷新定時器3 1包括··環形震盪電路3 1 d， 於自我刷新模式指示信號SELRF的活性化時被活性化’且 以指定的週期進行震盪動作；及計時器3 1 e，計時環形震 盪電路3 1 d的震盪信號ρ Η Y，並於計時値到達每一指定値 時發行刷新要求RFREQ。對於該計時器3 1 e供給刷新週期 指定信號REF 8 K，其指定的計時値係響應刷新週期而設定。 該圖1 3所示刷新定時器3 1的構成的情況，與刷新週期 無關，環形震盪電路3 1 d以指定的週期進行震盪動作。於 計時器3 1 e，根據刷新週期指定信號REF8K改變發行刷新 要求的指定計時値。在刷新週期指定信號REF8K指定8K 刷新週期時，將發行刷新要求RFREQ時的計時値設定爲 4K刷新週期時的計時値的1/2倍。藉此，與8K刷新週期 時、4K刷新週期時相比，可以1 /2倍的週期發行刷新要求 RFREQ。 圖1 4爲顯示圖1 3所示計時器3 1 e的構成的一例圖。圖 1 4中，計時器3 1 e包括：（η + 1 )位元計時電路6 1 ; 0 R電路 62,接收計時電路61的最上位位元（η)的輸出計時位元COn 與刷新週期指定信號R E F 8 K ; A N D電路6 3，接收計時電 路61的輸出計時位元COO〜COn-Ι與OR電路62的輸出 信號；及單觸發脈衝產生電路64，響應AND電路63的輸 出信號的上升，產生單觸發脈衝信號。 33 312/發明說明書(補件)/92-06/92108639 從單觸發脈衝產生電路64發行刷新要求RFRE Q。 計時電路6 1包括分別如由D正反器構成的1位元計時 電路6 1 a。計時電路6 1係當計時値到達指定値時，輸出計 時値COO〜COn均成爲“ 1” (（n+l)位元計時電路構成的 情況）。據此，刷新週期指定信號REF8K被設定爲Η位準， 於指定8 Κ刷新週期時，因爲〇 R電路6 2的輸出爲Η位準， 因此，A N D電路6 3係當計時電路的計時値C 0 0〜C Ο η - 1 均成爲“ 1 ”時，輸出Η位準的信號，藉由單觸發脈衝產 生電路64發行刷新要求RFREQ。另一方面，刷新週期指 定信號REF8K爲L位準，於指定4Κ刷新週期時，當輸出 計時値COO〜COn均成爲“ 1”時，AND電路63的輸出信 號成爲Η位準，將來自單觸發脈衝產生電路64的刷新要 求RFREQ活性化。據此，於8Κ刷新週期時，可以4Κ刷 新週期時的刷新要求RFREQ的發行週期的1/2倍的週期發 行刷新要求RFREQ。 如上所述，根據本發明實施形態1，因爲可響應安裝之 封裝體，來變更刷新週期，因此可在1個晶片實現收納於 複數種類的封裝體的半導體記憶體晶片。 尤其是’將128Mb半導體記憶體晶片安裝於2個MCP， 可容易實現2 5 6Mb記憶體。 (實施形態2)
圖1 5 A及圖1 5 B爲顯示本發明之實施形態2的針對記憶 體晶片的列位址的構成圖。如圖1 5 A所示，對安裝於單晶 片封裝體的半導體記憶體晶片1供給1 2位元的列位址R A 34 312/發明說明書(補件)/92-06/92108639 594748 < 1 1 : Ο >。另一方面，如圖1 5 B所示，對於安裝於多晶 片封裝體的半導體記憶體晶片1a及1 ^ ’因爲記憶谷重成 爲2倍，因此共同供給1 3位元的列位址R A < 1 2 : 0 >。 此等半導體記憶體晶片1 a及1 b，被同時存取。據此，圖 1 5 B所示構成的情況，於半導體記憶體晶片1 a及1 b，與 圖1 5 A所示單晶片封裝體安裝時的半導體記億體晶片1相 比，其輸出入資料位元數係設定爲1 /2倍’合計輸出入與 安裝於單晶片封裝體之半導體記憶體晶片1相同語構成的 資料。 於圖1 5 A所示半導體記憶體晶片1，刷新週期爲4K刷 新週期，另一方面，於圖1 5 B所示安裝於多晶片封裝體之 半導體記憶體晶片1 a及1 b，刷新週期爲8 K刷新週期。於 該半導體記憶體晶片1、1 a及1 b，其內部構成相同。 於刷新週期時，如先前之圖5所示，刷新位址位元qAd < I2 >係用於記憶組選擇，而不甩於字線選擇。於正常動 作模式時’根據記憶組位址B A < 1 : 〇 >執行記憶組的選 擇。雖可考慮使用列位址位元R A < 1 2 >，選擇半導體言己 憶體晶片1 a及1 b，但是，該情況有變更半導體記憶體晶 片之內部構成、尤其是解碼器的構成的必要。據此，於 M C P安裝時將從外部供給的列位址位元r a <； 1 2 >用於行 (資料線）選擇。 圖1 6爲顯不本發明之貫施形態2之記憶組記憶體陣列 的資料線位址的分配的圖。資料線位址係從記憶組記憶體 陣列5〇特定同時選擇的資料線（全局資料線）。該全局資料 312/發明說明書(補件)/92-06/92108639 35 594748 線的選擇係於內部寫入/讀出電路7〇根據資料線位址所執 行。隨後會說明其構成，該內部寫入/讀出電路7 〇包括對 應於各全局資料線而配置的寫入驅動器/前置放大器，其根 據資料線位址，選擇性地將寫入驅動器/前置放大器活性 化。 記憶組記憶體陣列50係於行方向（行延伸方向）分割爲 上側塊UB及下側塊LB。上側塊UB及下側塊LB各自配 置著4K根字線WL。根據列位址RA < 1 1 : 0 >，於上側塊 UB及下側塊LB的各個，將字線WL驅向選擇狀態。據此， 於記憶組記憶體陣列5 0同時將2根字線WL驅向選擇狀 態。該記憶組記憶體陣列5 0含於1個記憶組內。 如實施形態1所示，於4記憶組構成的情況，於4K刷 新週期時，全記憶組同時被刷新，另一方面，於8 K刷新 週期時，2記憶組同時被刷新。於1個記憶組中，藉由執 行4K次刷新，可一次執行全記憶單元的記億資料的刷新。 上側塊UB係沿著列方向（列延伸方向）分割爲上側記憶 塊UMB0〜UMB3。下側塊LB係沿著列方向分割爲下側記 憶塊L Μ B 0〜L Μ B 3。 整行排列於行方向的記憶塊構成行塊CMB。也就是說， 上側記憶塊UMBO及下側記憶塊LMB0，構成行塊CMB0， 上側記憶塊UMB 1及下側記憶塊LMB 1，構成行塊CMB 1。 上側記憶塊UMB2及下側記憶塊LMB2，構成行塊CMB2， 上側記憶塊UMB3及下側記憶塊LMB3，構成行塊CMB3。 對於行塊CMB0及CMB2分配外部行位址信號CA8，對 36 312/發明說明書(補件)/92-06/92108639 於行塊C Μ B 1及C Μ B 3分配外部行位址信號Z C A 8。該行 位址信號CA8及ZCA8，係爲從外部的行位址信號位元CA < 8 >生成的互補的信號。也就是說，當行位址信號C A 8 爲Η位準時，對於行塊C Μ B 0及C Μ B 2進行資料存取，當 行位址信號ZCA8爲Η位準時，對於行塊CMB1及CMB3 進行資料存取。 於1個記憶組，於4Κ刷新週期及8Κ刷新週期同時選擇 2根字線。於半導體記憶體晶片，刷新週期的變更係變更 同時刷新的記憶組數而被實現，於1記憶組，同時刷新的 字線數則沒被更新。 於刷新週期指定爲4Κ刷新週期時，爲了指定上側塊UB 及下側塊LB，使用行位址位元C A < 9 >，當行位址信號 CA9爲Η位準時，指定上側塊UB，當行位址信號ZCA9 爲Η位準時，指定下側塊LB。 另一方面，於刷新週期設定爲8Κ刷新週期時，爲了特 定上側塊UB及下側塊LB，使用列位址位元RA < 1 2 >。 當列位址信號R A 1 2爲Η位準時，指定上側塊U B，當列位 址信號ZRA12爲Η位準時，指定下側塊LB。 無論於4Κ刷新週期還是8Κ刷新週期，對於列選擇時列 指定的目的均不使用列位址位元R A < 1 2 >。於刷新時， 刷新位址位元QAD < 1 2 >被用於特定記憶組。另一方面， 如圖1 5 B所示，於多晶片封裝體安裝時，從外部供給列位 址RA< 12 : 0>。據此，於該8K刷新週期設定時，將來 自外部的列位址位元R A < 1 2 >，用以取代4 K刷新週期時 37 312/發明說明書(補件)/92-06/92108639 594748 的行位址位元C A < 9 >。藉此，不是變更列解碼器的構成’ 而是使用X8位元構成的128Mb半導體記憶體晶片（4K刷 新週期），即可實現X 1 6位元構成的25 6Mb的MCP安裝記 憶體（8 K刷新週期）。 圖1 7爲槪略顯示圖1 6所示記憶組記憶體陣列5 0的資 料線的配置的圖。圖1 7中，上側塊UB係分割爲8個列塊 RBO〜RB7，下側塊LB也分割爲8個歹[]塊RBO〜RB7。以 此等列塊RB 0〜RB 7單位，進行字線的選擇。也就是說， 於上側塊UB及下側塊LB的列塊RBO〜RB7的各個中，字 線沿著列方向延伸而共同配設於行塊C Μ B 0〜C Μ B 3。於上 側塊UB及下側塊LB分別選擇1個列塊，將字線驅向選擇 狀態。 對應於行塊CMBO〜CMB3與列塊RBO〜RB7的交叉區 域，配置著局部10線LIO。作爲一例，於1個列塊RBi， 對於行塊CMBO〜CMB3的各個配設4根局部資料線LI0。 局部資料線L I 0係介由分別對應的塊選擇閘b S g連接於全 局資料線G 10 U或G I 0 L。對應含於上側塊U B的列塊R B 0 〜RB7而配置的局部資料線LI〇，連接於全局資料線 GIOU。對應含於下側塊lb的歹[J塊RBO〜RB7而配置的局 部資料線LIO，介由對應的塊選擇閘BSG連接於下側全局 資料線G10 L。 塊選擇閘B S G例如係根據特定列塊的列塊選擇信號而 設定爲導通狀態。於上側塊UB，於1個行塊CMBj配設4 個上側全局資料線G10 U，此外，於下側塊L B，也對於1 312/發明說明書(補件)/92-06/92108639 38 594748 個列塊RBi，於1個行塊CMBj配設4個下側全局資料線 GIOL。據此，於記憶組記憶體陣列內，配設著1 6根上側 全局資料線GIOUO〜GI0U15，及16根下側全局資料線 GIOLO 〜GIOL 1 5。 於此等全局資料線GIOUO〜GI0U15及GIOLO〜 GIOL 1 5，上側全局資料線及下側全局資料線的選擇，於 4 K刷新週期時，係根據行位址信號c A 9及Z C A 9來進行， 於8K刷新週期時，係根據列位址信號ra12及ZRA12來 進行。藉此，可選擇合計3 2位元的資料中的1 6位元的資 料。藉由行位址信號C A 8及Z C A 8再進行1 / 2選擇，進行 8位元的選擇。據此，於該圖丨7所示資料線位址的分配的 情況，藉由位址的縮退，作爲內部讀出資料可選擇χ 3 2位 元、X 1 6位元及X 8位元的語構成的任一者。於8Κ刷新週 期時且χ 8位元構成時，取代行位址位元c A < 9 >，使用 列位址位元RA < 1 2 >。列解碼器係根據列位址ra < 1 1 : 〇 >執行列選擇用的解碼動作。 圖1 8爲槪略顯示該資料線與資料位址信號及資料線位 址的對應關係的圖。圖1 8中，根據8位元的行位址c a < 7 · 〇 >生成行選擇ig號C S L ’從記憶組記憶體陣列5 〇，於 上側塊UB及下側塊LB的各個同時選擇1 6行（相同位置的 丫了）’ 於 32 根全局資料線 giqu<15: 0> 及 gi〇l<15: 〇 >分別連接著選擇記憶單元（選擇行）。接著，根據行位址 位元C A < 8 >進行行塊CMB0〜CMB3中偶數行塊或奇數 行塊的選擇，選擇1 Μ艮全局資料線G10 U及GI 0 L。又， 39 312/發明說明書(補件)/92-06/92108639 根據上下塊選擇信號BS(CA< 9>或RAC 12> )，從此等 1 6根全局資料線中選擇上側全局資料線GI 0 U及下側全局 資料線GIOL中的一方。 據此，若行位址位元CA< 8>及塊選擇信號BS(CA< 9 >或R A < 1 2 >)均爲有效狀態，則進行8位元的資料的傳 輸。於X 8位元構成時，於4K刷新週期時，使用行位址位 元CA< 9> ，於8K刷新週期設定時（MCP安裝時），使用 列位址位元RA< 12>。 於X 1 6位元構成時，於MCP安裝時記憶體成爲x 3 2位 元構成，即使於MCP安裝記億體中仍不用列位址位元rA < 1 2 >。據此，該情況係根據行位址C A < 8 : 0 >，於半 導體記憶體晶片選擇1 6位元的記憶單元。 圖1 9爲槪略顯示本發明之實施形態2之資料線解碼器 的構成的一例圖。圖1 9中，包括：〇 R電路7 5，接收指示 X 1 6位元構成的1 6位元構成指示信號Μ X 1 6與指示X 3 2 位元構成的3 2位元構成指示信號Μ X 3 2 ;反相器7 6，反轉 行位址信號位元C A < 8 >; 〇 R電路7 7，接收行位址信號 位元CA < 8 >與32位元構成指示信號MX32，生成行位址 信號CA8 ; OR電路78，接收反相器76的輸出信號與32 位元構成指示信號Μ X 3 2，生成行位址信號Z C A 8 ;閘電路 79，接收行位址信號位元C A < 9 >與刷新週期指定信號 REF8K ;閘電路80，接收刷新週期指定信號rEF8k與列位 址位元RA< 12 >; OR電路81，接收閘電路79及80的輸 出信號；反相器82，反轉〇R電路8 1的輸出信號；0R電 40 312/發明說明書(補件)/92-06/92108639 594748 路8 3，接收0 R電路7 5的輸出信號與〇 r電路8 1的輸出 信號，生成塊選擇信號BS ;及〇R電路84，接收反相器 82的輸出信號與OR電路75的輸出信號，生成塊選擇信 號 ZBS ° 藉由塊選擇.ί旨號B S及Z B S指定上側塊u B及下側塊l B。 閘電路7 9係當刷新週期指定信號r ε F 8 Κ爲L位準時， 則於指定4 Κ刷新週期時作爲緩衝電路進行動作，當刷新 週期指定信號REF8K爲Η位準時，輸出l位準的信號。 閘電路8 0係當刷新週期指定信號r ε F 8 Κ爲Η位準時， 作爲緩衝電路進行動作’另一方面，當刷新週期指定信號 R E F 8 Κ爲L位準時’輸出L位準的信號。據此，刷新週期 指定信號R E F 8 Κ被設定爲Η位準，於指定8 Κ刷新週期時， 將列位址位兀R A < 1 2 >用以取代行位址信號位元c a < 9 >。而於4 K刷新週期時，行位址信號位元c a < 9 >與塊 選擇信號B S及ZB S對應而設。 於該圖1 9所示資料線解碼器構成中，於χ 8位元構成 時’ 32位元構成指示信號ΜΧ32及16位元構成指示信號 ΜΧ16均爲L位準，OR電路77及78係作爲緩衝電路動作， 此外’ Ο R電路8 3及8 4也作爲緩衝電路動作。當刷新週 期指定信號R E F 8 K爲L位準時，指定4 κ刷新週期，該狀 知根據行ill址iu兀C A < 9 : 8 >，生成行位址信號c A 8、 ZCA8及塊選擇信號BS及ZBS。 於X 1 6位元構成時，1 6位元構成指示信號MX 1 6設定爲 Η位準，另一方面，32位元構成指示信號Μχ32爲l位準。 41 312/發明說明書(補件)/92-06/92108639 OR電路75的輸出信號成爲Η位準，塊選擇信號BS及ZBS 均成爲Η位準，均指定上側塊UB及下側塊LB。另一方面， OR電路77及78係作爲緩衝電路動作，行位址信號CA8、 ZCA8係根據行位址位元CA< 8>所生成。據此，該情況， 於圖18所示行塊CMB0〜CMB3中，根據行位址位元CA < 8 >選擇偶數行塊或奇數行塊，從選擇行塊分別選擇2 根全局資料線，合計選擇1 6根全局資料線。 於X 3 2位元構成時，3 2位元構成指示信號MX32設定爲 Η位準。該情況，〇R電路78、77、83及84的輸出信號均 設定爲Η位準，行位址信號CA8、ZCA8及塊選擇信號BS 及ZBS均成爲Η位準。據此，選擇全部全局資料線Gi〇u <15: 0 > 及 GIOL < 1 5 : 0 >。 又，於X 1 6位元構成時，與4Κ刷新週期及8Κ刷新週期 無關，塊選擇信號B S及ZB S均設定爲Η位準。根據規格， 具有X 3 2位元構成的語構成的25 6Mb的半導體記憶體，一 般4K刷新週期係被設定爲不履行値。據此，該情況，列 選擇係藉由列位址R A < 1 1 : 0 >所進行，行選擇係藉由R A <12>及CA<8: 0>所進行。一般，在具有x32位元構 成的2 5 6Mb的半導體記憶體中，用以供給列位址R A < 1 2 : 0 >及行位址C A < 8 : 0 >。使用2個相同構成的半導體記 憶體晶片即可實現正確將具有指定的刷新週期及語構成的 半導體記憶體安裝於多晶片封裝體。 4K刷新週期時，於1個半導體記憶體晶片，因爲刷新位 址位元QAD < 1 2 >縮退’ 4記憶組同時執行刷新’刷新位 42 312/發明說明書(補件)/92-〇6/921〇8639 594748 址位元QAD < 12 >於128Mb的半導體記.憶體晶片中並未 被特別利用。於25 6Mb的多晶片封裝體安裝時，指定8K 刷新週期，且即使於供給列位址位元R A < 1 2 >的情況， 仍可正確進行刷新及資料線的選擇。 於刷新週期變更時，資料線解碼器僅交換行位址信號位 元C A < 9 >及列位址信號位元R a < 1 2 >，其電路構成無 需作任何的變更，可容易進行刷新週期的變更。 圖2 0爲槪略顯示對於圖丨6所示內部讀出電路7 〇的產 生控制信號部分的構成的一例圖。圖2 0中，內部讀出/寫 入控制部包括：資料線解碼器8 5，將行位址信號C A 8、 ZC A8、塊選擇信號BS及ZBS解碼，生成資料線選擇信號 D B S L i ;讀出/寫入控制電路8 6，根據未圖示的指令解碼器 的動作模式指示信號生成前置放大活性化信號PAE及寫入 驅動致能信號WDE ; AND閘87，根據資料線解碼器85的 資料線選擇信號DBS Li與前置放大活性化信號pae，生成 全局則置放大活性化信號PAEi ;及AND閘8 8，接收資料 線解碼器8 5的資料線選擇信號D B s丨與寫入驅動致能信號 WDE ’生成全局寫入驅動致能信號WDEi。 貝料線解碼器8 5僅由解碼電路所構成，將上側塊^ b、 下側塊LB及行塊CMBO〜CMB3的交叉區域作爲單位，生 成資料線選擇信號DBS Li。據此，該資料線選擇信號 DBS Li ’對於4個全局資料線的組生成1個。 圖2 1爲槪略顯示內部讀出寫入電路7 〇的對於丨個全局 資料線GlOi的構成圖。該全局資料線…⑴對應於上側全 312/發明說明書(補件)/92-06/92108639 43 594748 局貝料線G10 U或下側全局資料線G j[ 0 L。對於全局資料線 GI〇i設有前置放大器70p及寫入驅動器7〇w。此等前置放 大器7 0 p及寫入驅動器7 〇 w耦合於內部資料線〇 B 土。 前置放大器70p係響應全局前置放大活性化信號pAEi 的活性化而活性化，將全局資料線G i 〇 i上的內部讀出資 料放大，傳輸於資料線D B i上。 寫入驅動器70w係響應全局寫入驅動致能信號wDEi的 活性化而活性化，將資料線DBi上的資料放大，驅動全局 資料線GlOi。全局資料線GI〇i及內部資料線DBi係爲互 補信號線’但是’圖2 1中，爲了將圖式簡略化顯示單終端 的信號線。 於該內部讀出寫入電路70中，根據全局前置放大活性 化信號PAEi及全局寫入驅動致能信號WC)Ei，將4個前置 放大器或4個寫入驅動器作爲單位，進行讀出動作/寫入動 作的活性化，進行內部資料的傳輸。 如此後之詳細說明，也可根據行位址信號CA8及ZCA8 進行內部資料線DBi的選擇。關於響應語構成改變內部資 料線與資料輸出端子的對應關係的構成，此後將予以詳細 說明。 如上所述，根據本發明實施形態2，響應刷新週期而於 資料線解碼時，交換列位址位元及行位址位元，無需變更 資料線解碼器的電路構成而可容易變更刷新週期。藉此， 利用將相同構成的半導體記憶體晶片安裝於MCP，可實現 記憶容量大的半導體記憶裝置。 44 312/發明說明書(補件)/92-06/92108639 又，上述說明中，使用2個128Mb半導體記憶體晶片， 以實現具有2 5 6 Mb的記憶容量的半導體記憶體。但是，此 等記憶容量僅爲一例，此外，刷新週期也僅爲一例，也可 使用其他的刷新週期及記憶容量的半導體記憶體晶片。 (實施形態3 ) 圖22爲槪略顯示本發明之實施形態3之半導體記憶體 晶片的焊墊配置的圖。圖22中，半導體記憶體晶片1包括： 內部電路區域9 0，配置著記憶組及週邊控制電路；及D Q 焊墊群95a〜95d，分散配置於該內部電路區域90的外部 週邊。 沿著該半導體記憶體晶片1的對向的2邊的一邊，配置 著DQ焊墊群95a及95b，沿著另一邊配置著DQ焊墊群 9 5 c及9 5 d。於此等D Q焊墊群9 5 a〜9 5 d，分別配置8個 D Q焊墊，·可實現最大X 3 2位元構成的語構成。藉由分別 對應於該半導體記憶體晶片1的4分割區域而於外部週邊 配置著DQ焊墊群95 a〜95d，無論是在單晶片封裝體還是 在多晶片封裝體，均可以相同焊墊配置對應。 圖2 3爲槪略顯示與1個D Q焊墊群關連部分的構成圖。 圖23中，DQ焊墊群95包括DQ焊墊DQa〜DQn。對應於 此等DQ焊墊DQa〜DQn配置著輸出入電路97a〜97η。根 據語構成，選擇性耦合著含於此等DQ焊墊群95的DQ焊 墊DQP及輸出入電路97a〜97η，此等輸出入電路97a〜97 η 與內部的寫入/讀出電路的前置放大器/寫入驅動器的耦合 關係不同。但是，在語構成互異的情況，可連接含於此等 45 312/發明說明書(補件)/92-06/92108639 DQ焊墊群95的DQ焊墊DQP的前置放大器/寫入驅動器 的候補被預定。前置放大器/寫入驅動器與DQ焊墊DQP 的對應關係，係對應於語構成而互異，且響應該語構成， 於含於對應的DQ焊墊群的DQ焊墊DQP選擇性耦合前置 放大器/寫入驅動器。 對應於該D Q焊墊群9 5，配置著於資料輸出入接收加以 掩蔽的掩蔽信號DQM的DQM焊墊96。根據來自該DQM 焊墊96的掩蔽信號DQM，對於輸出入電路97a〜97η的資 料的寫入/讀出加以掩蔽。據此，即使於語構互異的情況， 根據自該DQM焊墊96供給的掩蔽信號DQM，藉由共用地 對於對應配置的輸出入電路97a〜97η加以掩蔽，則可與語 構成無關，而可確實對於寫入/讀出資料加以掩蔽。該掩蔽 信號DQM也可供給對應的寫入驅動器。如此後之詳細說 明，藉由專一設定內部資料匯流排與資料焊墊群的對應， 可專一設定相對資料焊墊群9 5而配置的寫入驅動器群，可 根據來自該掩蔽焊墊9 6的掩蔽信號而對於對應的寫入驅 動器、且對於寫入資料加以掩蔽。 圖24爲顯示本發明之實施形態3之多晶片封裝體安裝 時的半導體電路裝置的配置的圖。圖24中，於多晶片封裝 體中，由球柵（凸球）構成的資料端子群BGDQO〜BGDQ3, 係分散配置於封裝體背面的4分割區域。 半導體記憶體晶片CHA與半導體記億體晶片CHB係相 互以9 0 °的旋轉角所積層。 半導體記憶體晶片CHA係沿著該一邊配置著資料焊墊 46 312/發明說明書(補件)/92-06/92108639 (DQ焊墊）DQO〜DQ3與DQ掩蔽焊墊DQMO，及資料焊墊 DQ4〜DQ7與DQ掩蔽焊墊DQM1 ;於另一邊配置著資料焊 墊DQ8〜DQ11與DQ掩蔽焊墊DQM2，及資料焊墊DQ12 〜DQ15與DQ掩蔽焊墊DQM3。 半導體記憶體晶片CHB，與該半導體記憶體晶片CHA 相同，係沿著該一邊配置著資料焊墊DQO〜DQ3、DQ掩蔽 焊墊DQM0、資料焊墊DQ4〜DQ7及DQ掩蔽焊墊DQM1 ; 沿著另一邊配置著資料焊墊DQ8〜DQ11、DQ掩蔽焊墊 DQM2、資料焊墊DQ12〜DQ15及DQ掩蔽焊墊DQM3。半 導體記憶體晶片CHB，係相對於半導體記憶體晶片CHA， 以90 °的旋轉角所積層。據此，於封裝體安裝時，以俯視 方式視之，沿著該矩形區域的4邊配置著資料焊墊及D Q 掩蔽焊墊。半導體記憶體晶片C Η A的資料焊墊D Q 0〜D Q 3 及半導體記憶體晶片C Η B的資料焊墊D Q 4〜D Q 7，連接於 資料端子群B G D Q，連接於多晶片封裝體（μ C Ρ )安裝時的資 料端子DQ24〜DQ31。此外，此等半導體記憶體晶片CHA 及CHB的DQ掩蔽焊墊DQM0及DQM1，連接於DQ掩蔽 端子B D Q Μ 0。 半導體記憶體晶片CHA的資料端子DQ4〜DQ7及半導體 目己彳思體晶片C Η Β的朗子D Q 1 2〜D Q 1 5，連接於球概區域 BGDQ1的資料端子DQ16〜DQ23，半導體記億體晶片CHA 的DQ掩蔽焊墊DQM1及半導體記憶體晶片CHB的DQ掩 蔽焊墊DQM3，連接於該球柵區域BGDQ1的DQ掩蔽端子 BDQM1。 47 312/發明說明書(補件)/92-06/92108639 半導體記憶體晶片CHA的資料焊墊DQ12〜DQ15，連接 於球柵區域BGDQ3的資料端子，此外，半導體記憶體晶 片CHB的資料焊墊DQ8〜DQ11，連接於該球柵區域BGDQ3 的資料端子。該半導體記憶體晶片CH A的DQ掩蔽焊帮 DQM3及半導體記憶體晶片CHB的DQ掩蔽焊墊DQM2， 相互連接於該球柵區域BGDQ3所含的DQ掩蔽焊墊 DQM3。 據此，多晶片封裝體安裝時的資料端子D Q 0〜D Q 7，連 接於半導體記憶體晶片C Η A的資料焊墊D Q 1 2〜D Q 1 5及半 導體記憶體晶片C Η B的資料焊墊D Q 8〜D Q 1 1。 半導體記憶體晶片CHA的資料焊墊DQ8〜DQ11與半導 體記憶體晶片C Η Β的資料焊墊D Q 0〜D Q 3，連接於球柵區 域B G D Q 3的資料端子D Q 8〜D Q 1 5。 半導體記憶體晶片CHA的DQ掩蔽焊墊DQM2與半導體 記憶體晶片CHB的DQ掩蔽焊墊DQMO，連接於球柵區域 BGDQ2的DQ掩蔽端子BDQM2。 如圖24所示，球柵區域BGDQO〜BGDQ3，分別包括8 位元的資料端子。該球柵區域BGDQO〜BGDQ3分別藉由 根據分別供給DQ掩蔽端子BDQMO〜BDQM3的DQ掩蔽信 號進行對應的資料端子的資料掩蔽的控制，於將半導體記 憶體晶片CHA及CHB安裝於多晶片封裝體（MCP)時，可防 止此等半導體記憶體晶片CHA及CHB的資料焊墊與MCP 的球柵陣列的資料端子的連接時的配線的錯綜，與語構成 無關，使用相同構成的半導體記憶體晶片CH Α及CHB可 48 312/發明說明書(補件)/92-06/92108639 594748 容易實現具有成倍記憶容量（具有成倍的語構成）的半導體 電路裝置。 也就是說，DQ掩蔽焊墊係分別對應於4分割區域的資 料焊墊群而配置，藉由對於對應的分割區域的資料輸出入 加以掩蔽，在該半導體記憶體晶片CHA及CHB的語構成 爲X 8位元構成的情況，即使安裝於多晶片封裝體’仍不 會使對於球柵區域的配線錯綜，使用X 8位元構成的2個 半導體記憶體晶片，可容易實現X 1 6位元構成的安裝於多 晶片封裝體的半導體電路裝置。 此外，使用X 3 2位元構成的半導體記憶體晶片CHA及 CHB，可實現X 64位元構成的安裝於多晶片封裝體的半導 體電路裝置。 [多晶片封裝體安裝的變化例] 圖2 5爲槪略顯示·本發明之實施形態3之多晶片封裝體 安裝時的半導體記憶體晶片的配置圖。圖2 5所示配置中， 半導體記憶體晶片CH A及CHB相互以〇度之旋轉角度進 行積層。據此，此等半導體記憶體晶片CHA及CHB的資 料焊墊 DQO 〜DQ3、DQ4 〜DQ7、DQ8 〜DQ11 及 DQ12 〜 DQ14 與 DQ 掩蔽焊墊 DQMO、DQM1、DQM2 及 DQM3，以 俯視方式視之，以〇度旋轉角度重疊配置。 半導體|B憶體晶片CHA及CHB的資料焊塾DQO〜DQ3, 連接於球柵區域BGDQO的資料端子DQ20〜DQ31，DQ掩 蔽焊墊DQMO共用連接於DQ掩蔽端子BDQMO。半導體記 憶體晶片CHA及CHB的資料焊墊DQ4〜DQ7，連接於球 49 312/發明說明書(補件)/92-06/92108639 柵區域BGDQ1的資料端子MCPDQ16〜MCPDQ23，DQ掩 蔽焊墊DQM1連接於DQ掩蔽端子BDQM1。 半導體記憶體晶片CHA及CHB的資料焊墊DQ8〜 DQ11，連接於球柵區域BGDQ2的資料端子MCPDQ8〜 MCPDQ15，此外，DQ掩蔽焊墊DQM2連接於DQ掩蔽端 子 BDQM2。 又，半導體記憶體晶片CHA及CHB的資料焊墊DQ12 〜DQ15，連接於球柵區域BGDQ3的資料端子MCPDQO〜 MCPDQ7，此外，DQ掩蔽焊墊DQM3連接於DQ掩蔽端子 BDQM3。 據此，如圖2 5所示，於多晶片封裝體安裝時，在以0 . 度旋轉角度積層半導體記憶體晶片CHA及CHB的情況， 藉由將D Q掩蔽焊墊分別對應於4分割區域而配置，根據 球柵區域BGDQO〜BGDQ3，可對於該對應的資料輸入焊墊 加以掩蔽。 此外，不會帶來配線配置的錯綜，容易積層相同構成的 半導體記憶體晶片，可實現使語構成與記憶容量成爲2倍 的多晶片封裝體安裝的半導體電路裝置。 此外，於該圖24及圖25所示多晶片封裝體安裝的半導 體電路裝置中，資料掩蔽係從外部以二進位（8位元）單位 所施加。 在積層該相同構成的半導體記憶體晶片CH A及CHB的 情況，將凸球連接於下側的半導體記憶體晶片的焊墊，也 可使用該凸球介由插入物連接於多晶片封裝體的球柵。該 50 312/發明說明書(補件)/92-06/92108639 情況，半導體記憶體晶片CHA及CHB的一者係面向著上 方配置，而另一方係面向著下方配置。 此外，也可取代此，藉由上側支持構件於2個被積層的 半導體記憶體晶片的焊墊間形成間距，使用該間距形成搭 接線。 此外，也可藉由其他的搭線法及配線方法實現0度安裝。 如上所述，根據本發明之實施形態3，將資料焊墊對應 於晶片的4分割區域配置於外周區域，可實現可安裝於單 晶片封裝體及多晶片封裝體（球柵封裝體）的半導體記億體 晶片。 此外，藉由分別對應4分割區域分配D Q掩蔽信號，可 以各分割區域單位對於資料的輸出入加以掩蔽，於多晶片 封裝體安裝時，焊墊與端子間的配線配置變爲容易。 (實施形態4) 圖20(A)爲槪略顯示圖22所示DQ焊墊群95a〜95d中1 個DQ焊墊群的資料焊墊（DQ焊墊）的配置圖。此等DQ焊 墊群95a〜95d具有相同構成，圖26(A)中代表性顯示1個 D Q焊墊群9 5。 圖2 6(A)中，DQ焊墊群95包括8個資料焊墊（DQ焊 墊）DQPO〜DQP7。如圖26(B)所示，於x32位元構成時， 該DQ焊墊群95內的資料焊墊DQPO〜DQP7均被使用。 另一方面，於X 1 6位元構成時，於資料焊墊群9 5使用4 個資料焊墊。於圖26(C)，在以虛線所示被使用的資料焊 墊之間配置不被使用的資料焊墊（以空白顯示）的方式，選 51 312/發明說明書(補件)/92-06/92108639 594748 擇使用資料焊墊。據此，於χ 1 6位元構成時，使用各間隔 1個的資料焊墊。具體而言，於圖26(c)，使用資料焊墊 DQPO、DQP2、DQP4、DQP6，而資料焊墊 DQP1、DQP3、 D Q P 5、D Q P 7維持爲不使用狀態。藉由於該使用焊墊之間 配置不使用的空白焊墊，可增長使用焊墊間的間隔，於資 料輸出時可減低輸出信號線間的電容耦合，可減低輸出雜 訊。 於X 8位元構成時，如圖26(D)所示，於該DQ焊墊群95 利用2個資料焊墊。於圖26(D)，使用的資料焊墊DQPO 及DQP4，剩餘的資料焊墊DQP1〜DQP3及DQP5〜DQP7 維持爲不使用狀態。 據此，如圖26(C)及26(D)所示，在語構成被較最大語構 成還要減低，且於焊墊存在空白焊墊的情況，藉由於使用 之資料焊墊之間存在不使用的資料焊墊，且使用資料焊墊 間的間隔，以對於所有的使用資料焊墊成爲相等的方式選 擇使用焊墊，可減低信號線間的電容耦合，相應地可減低 雜訊（尤其是輸出雜訊）。 圖2 7爲槪略顯示本發明之實施形態4之資料焊墊群的 針腳配置的圖。該半導體記憶體作爲語構成係設定爲χ 3 2 位元構成、X 1 6位元構成及χ 8位元構成的任一構成。 圖2 7中，槪略顯示各分割區域之語構成之資料焊墊的 資料位元的分配。 於資料焊墊群9S a〜95d各個中，使用8位元的資料焊 墊’實現合計3 2位元的資料的輸出入電路。於該χ 3 2位 52 312/發明說明書(補件)/92-06/92108639 594748 元構成時，於畜料惶執雜Q < 一抖J：旱塾群95a分配著資料位元dq< 7 : 〇 〉’於資料焊墊群9 5 b分？IF菩^r b力配者資料位元DQ< 15 : 8> ，於 資料焊墊群9 5 c分配荖咨料丫古〜 刀呢者貝料f乂兀dq< 23 : 16> ，於資料 焊墊群95d分配著資料位元DQ〈 3 1 : η〉。 於該X 1 6位元構成時，於咨心 悔欣時心貝枓焊墊群95a〜hd各個中， 使用4位元的資料焊墊，於該川位元構成時，於畜料焊 墊群95a分配著資料位DQ<3:〇>，方令資料焊塾群⑸ 分配著資料位元D Q < 7 : 4 >，力八“欠必丨卜目執概n 乂 ’於資料焊墊群95c分配著 貝料位兀D Q < 1 1 . 8 >，於資料焊墊群9 5 d分配著資料位 元 D Q < 1 5 : 1 2 > 〇 於該X8位元構成時，於資料焊墊群95a〜9δά各個中， 使用2位元的資料焊墊。於資料焊墊群9 5 a分配著資料位 兀D Q < 1 : 0 >，於資料焊墊群9 5 b分配著資料位元〇 q < 3: 2> ’於資料焊墊群95c分配著資料位元dq<5: 4>， 於資料焊墊群95d分配著資料位元dQ<7: 6>。 於各語構成中，即使使用之資料焊墊相同，被分配爲語 構成互異的資料位元仍不同。圖2 7中，顯示對於資料焊墊 而於各語構成所分配的資料位元，據此，圖2 7中也一倂顯 不所使用的資料焊塾的位置。 據此，於X 1 6位兀構成及X 8位元構成時，於資料焊墊 群9 5 a〜9 5 d各個中，在使用之資料焊墊間配置著不使用的 資料焊墊，可增長使用焊墊間的間隔，可減低雜訊。 圖2 8爲具體顯示本發明之實施形態4之焊墊配置的 圖。圖2 8中，於半導體晶片1，對應於4分割區域，配置 53 312/發明說明書(補件)/92-〇6/似_39 著資料焊墊群9 5 a〜9 5 d。於該半導體晶片1的一側邊的兩 端部，對向配置著接收電源電壓V D D的電源焊墊P V 1及 接地電壓V S S的接地焊墊p S 2。於該一側邊中央區域上還 配置著電源焊墊PV2及接地焊墊PS1。 於資料焊墊群95a及電源焊墊PV2之間，配置著接收控 制信號的控制信號焊墊群99 ;及指定藉由搭焊選擇所特定 的動作模式的模式選擇焊墊1 〇 〇 a。在此，於搭焊選擇中， 藉由搭焊線的有無，於搭焊時固定特定的焊墊電位，例如 設定刷新週期及語構成等的動作模式。 於接地焊墊PS1及資料焊墊群95b之間，配置著接收位 址位元的位址焊墊群1 0 1 a ;及接收時脈信號C LK與時脈 致能信號CKE的焊墊。該半導體晶片1包括將與接收時脈 信號CLK同步進行動作的同步型半導體記憶裝置作爲內 部電路。於時脈致能信號CKE爲活性化狀態時，根據時脈 信號CLK生成內部時脈信號，根據時脈信號執行內部動 作。於時脈致能信號CKE的非活性化狀態時，不進行內部 時脈信號的生成，此外，也不進行外部信號的取入，不執 行新的內部動作。 於g亥半導體晶片1的另一邊，於其兩端也對向配置著電 源焊墊PV3及接地焊墊PS4，此外，於中央區域配置著電 源焊墊PV4及接地焊墊PS3。鄰接電源焊墊PV4配置著模 式選擇焊墊100b。在模式選擇焊墊i〇〇b與資料焊墊群95c 之間，配置著接收位址信號位元的位址焊墊群1 〇 i c。此 外，在接地焊墊PS3與資料焊墊群95d之間，配置著接收 54 312/發明說明書(補件)/92-06/92108639 594748 位址信號位元的位址焊墊群1 ο 1 b。 於資料焊墊群9 5 a〜9 5 d各個中，以相同的形態，於資料 焊墊間配置著接收輸出專用的電源電壓VddQ的輸出電源 焊墊，及接收輸出專用的接地電壓V s s Q的輸出接地焊 墊。圖2 8中，爲了簡略化圖式，對於針對資料焊墊群9 5 a 的此等輸出電源焊墊及輸出接地焊墊賦予元件符號。 於X 3 2位元構成時，於接收資料位元D Q 7及D Q 6的資 料焊墊DQP之間，配設接收輸出接地電壓Vs SQ的輸出接 地焊墊PSQ1，於x32位元構成時，於接收資料位元DQ5 及DQ4的資料焊墊DQP之間，配設接收輸出電源電壓 VddQ的輸出電源焊墊PVQ1。於χ32位元構成時，於接收 資料位元DQ3及DQ2的資料焊墊DQP之間，配設輸出接 地焊墊P S Q 2，此外，於X 3 2位元構成時，於接收資料位 元DQ1及DQO的資料焊墊DQP之間，配設輸出電源焊墊 PVQ2。於該χ3 2位元構成時，鄰接接收資料位元DQO的 資料焊墊DQP，配置著DQ掩蔽焊墊DQMP。 供給此等輸出電源焊墊PVQ2與輸出接地焊墊PSQ1及 PSQ2的輸出電源電壓VddQ及輸出接地電壓VssQ，係作 爲動作電源電壓供給對應於此等資料焊墊DQP而配置的 輸出緩衝電路。輸出緩衝電路因以高速驅動大的負載，因 此其驅動力充分大，於資料輸出時產生有電源雜訊的情 況，有對於其他的內部電路產生誤動作的可能性。爲了防 止該資料輸出時的電源雜訊引起的誤動作，對於此等輸出 緩衝器專用供給輸出電源電壓VddQ及輸出接地電壓 55 3 發明說明書(補件)/92-06/92108639 594748 V s s Q。 於x 1 6位元構成時，未利用輸出電源焊墊P v Q 2與輸出 接地焊墊P S Q2。另一方面，於X 8位元構成時，未利用輸 出電源焊墊PVQ1與輸出接地焊墊PSQ1。對於該被使用之 輸出緩衝電路，利用對應配置的接地焊墊及輸出電源焊 墊，穩定地將動作電源電壓供給動作之輸出緩衝電路。 又，於圖2 8所示資料焊墊的配置中，鄰接配置著所使 用的資料焊墊。但是，首先，如參照圖27所說明之，於此 等X 1 6位元構成時及X 8位元構成時，也可以在使用之資 料焊墊間配置著不使用的焊墊的方式，使用資料焊墊。 此外，響應語構成，在將資料焊墊隔開間隔的情況，輸 出電源焊墊及輸出接地焊墊也可不隔開間隔，而用於所使 用的輸出緩衝電路的電源強化。其可更爲穩定地保證資料 輸出動作。該情況係在對應配置於各對應的輸出緩衝群的 輸出電源線及輸出接地線，於各個輸出電路中被對應分配 於電源焊墊的情況，響應語構成資訊，藉由連接此等分割 電源線，可實現輸出電源的強化。此外，輸出電源線及輸 出接地線也可共用配置於對應各資料焊墊區域而配置的輸 出電路。該構成的情況，響應語構成，耦合於共用之輸出 電源線/接地線之電源端子/接地端子的數量不同（將電源 焊墊隔開間隔使用的情況）。 如上所述，根據本發明實施形態4，以響應語構成而於 各資料焊墊區域所使用的資料焊墊間配置不使用的資料焊 墊的方式，在資料焊墊隔開間隔予以使用，因此，可增長 56 312/發明說明書(補件)/9106/92108639 594748 使用資料焊墊間的距離，可減低輸出雜訊。 (實施形態5) 圖29爲槪略顯示本發明之實施形態5之多位元測試的 構成圖。圖2 9中，槪略顯示輸出x 3 2位元構成時的多位 元測試的縮退結果部分的構成。於多位元測試中，對於複 數位元的記憶單元同時進行測試。也就是說，於複數位元 的記憶單元同時寫入相同的邏輯位準的資料，在內部判定 從此等複數位元的記憶單元讀出的資料的邏輯位準是否相 同’將判定結果輸出至外部。可對於複數位元的記憶單元 同時進行測試，可縮短試驗時間。 圖29中，對應於上位全局資料線GIOUO〜GI0U7設置 前置放大電路110a，而對於下位全局資料線GIOLO〜 G I Ο L 7設置前置放大電路1 1 〇b。對於上位全局資料線 GIOU8〜GIOU15設置前置放大電路li〇c，而對於下位全 局資料線GIOL8〜GIOL15設置前置放大電路Hod。此等 前置放大電路110a〜110d包括8位元的前置放大器。 於X 3 2位元構成時，於資料讀出時，前置放大電路〗丨〇 a 〜1 1 0 d同時被活性化。前置放大電路丨丨〇 a於χ 3 2位元構 成時生成對應資料DQ < 7 : 0 >的內部資料，前置放大電 路110b於χ32位元構成時生成對應資料DQ<23: 16>的 內部讀出資料。前置放大電路1 1 0 c於X 3 2位元構成時生 成對應資料D Q < 1 5 : 8 >的內部讀出資料。前置放大電路 ll〇d於X32位元構成時生成對應資料DQ< η : 2〇>的內 部讀出資料。 57 312/發明說明書(補件)/92-06/92108639 594748 爲了進行多位元測試，對應於此等前置放大電路i i 0 a〜 UOd之各個，設有壓縮電路112a〜112d。此等壓縮電路 1 1 2 a〜1 1 2 d各個，檢測所供給的8位元資料的邏輯位準的 一致/不一致’輸出顯示檢測結果的信號。此等壓縮電路 1 1 2 a〜1 1 2 d如係由一致檢測電路、或AND電路所構成。 壓縮電路1 1 2a的輸出信號係介由內部資料匯流排線 D Β ό傳輸給外部資料焊墊D Q P 6。壓縮電路1 1 2 b的輸出信 號係介由內部資料匯流排線DB2傳輸給資料焊墊DQP2。 壓縮電路1 1 2c的輸出信號係介由內部資料匯流排線〇Β 9 傳輸給資料焊墊D QP 9，壓縮電路1 1 2 d的輸出信號係介由 內部資料匯流排線DB13傳輸給資料焊墊DQP13。 於X32位元構成時，對於資料焊墊DQP6輸出資料位元 DQ < 6 > ，對於資料焊墊DQP2輸出資料位元DQ<2>， 對於資料焊墊DQP9輸出資料位元DQ < 9 >，對於資料焊 墊DQP1 3輸出資料位元DQ < 13 >。 於該X 3 2位元構成時之多位元測試時，對於各個資料焊 墊輸出將對應的8位元資料壓縮（縮退）爲！位元資料的資 料。 據此，於該X 3 2位元構成時，縮退結果係輸入資料焊墊 DQP6、DQP2、DQP9及DQP13連接的資料針腳端子dQ< 6 >、DQ<2>、0()<9>及 DQ<13> 〇 圖3 0爲槪略顯示X 1 6位元構成時的縮退資料的輸出部 的構成圖。圖3 0中，對應於前置放大電路1 1 〇 a〜！丨〇 d之 各個，設有根據行位址位元c A < 8 >從對應的前置放大器 58 312/發明說明書(補件)/92-06/92108639 594748 的8位元的輸出信號選擇4位元的輸出信號的多工器1 1 3 a 〜ll：3d;及將多工器i13a〜U3d各個的4位元的輸出信號 壓縮爲1位元資料的壓縮電路114a〜114d。壓縮電路114a 的輸出信號係介由內部資料匯流排線DB6，傳輸給資料焊 墊DQP6 °壓縮電路i14b的輸出信號係介由內部資料匯流 排線D P 1 7，傳輸給資料焊墊d Q P 1 7。壓縮電路1 1 4 c的輸 出信號係介由內部資料匯流排線D B 9，傳輸給資料焊墊 DQP9。壓縮電路114d的輸出信號係介由內部資料匯流排 線DB27，傳輸給資料焊墊DQP27。 資料焊墊DQP6係於x丨6位元構成時輸出資料位元dq < 2 >，資料焊墊DQP 1 7係於X 1 6位元構成時輸出資料位 元DQ < 9 >，資料焊墊DQP9係於x 1 6位元構成時輸出資 料位元DQ < 6 >。資料焊墊DQP27係於X 1 6位元構成時輸 出資料位元D Q < 1 3 >。 又，也可取代圖3 0所示構成，壓縮電路1 1 4 a係將輸出 信號傳輸給內部資料匯流排線D B 4，壓縮電路1 1 4b係將輸 出信號傳輸給內部資料匯流排線DB 1 8，壓縮電路1 1 4c係 傳輸給內部資料匯流排線DB 1 2，壓縮電路1 1 4d係將輸出 信號傳輸給內部資料匯流排線D B 2 6。此等內部資料匯流 排線DB4、DB18、DB12及DB26，分別耦合於資料焊墊 DQP4、DQP18、DQP12 及 DQP26。在該情況，χ 16 位元構 成時的輸出資料位元也相同。 圖3 1爲槪略顯示χ 8位元構成時的多位元測試結果輸出 部的構成圖。圖31中，對應於前置放大電路il〇a〜110d 59 312/發明說明書(補件)/92-06/92108639 594748 之各個，設有根據行位址位元c A < 9 : 8 >分別選擇2位 元的信號的多工器（MUX)115a〜115d;及將來自多工器 115a〜115d各個的2位元資料壓縮的壓縮電路n6a〜 1 1 6d ° 壓縮電路1 1 6a的輸出信號係介由內部資料匯流排線 DB1傳輸給資料焊墊DQP1。壓縮電路li6b的輸出信號係 介由內部資料匯流排線D B 2 2傳輸給資料焊墊d Q P 2 2。壓 縮電路1 1 6c的輸出信號係介由內部資料匯流排線DB 1 4傳 輸給資料焊墊DQP14。壓縮電路116d的輸出信號係介由 內部資料匯流排線DB25傳輸給資料焊墊DQP25。於x8 位元構成時，於資料焊墊D QP 1輸出資料位元d Q < 0 >， 於資料焊墊DQP22輸出資料位元DQ< 4>，於資料焊墊 DQP14輸出資料位元DQ<2>，於資料焊墊DQP25輸出資 料位元D Q < 6 >。 又’也可取代圖3 1所示構成，壓縮電路1 1 6 a的輸出信 號係傳輸給內部資料匯流排線D B 6，壓縮電路1 1 6 b的輸出 信號係傳輸給內部資料匯流排線D B 2 0，壓縮電路1 1 6 c的 輸出信號係傳輸給內部資料匯流排線D B 1 4，壓縮電路1 1 6 d 的輸出信號傳輸給內部資料匯流排線DB28。在利用此等 內部資料匯流排線D B 6、D B 2 0、D B 1 4及D B 2 8的情況， 於對應的資料焊墊輸出資料位元DQ< 1>、DQ< 5>、DQ <3>及 DQ<7> 〇 如圖2 9至圖3 1所不’於X 3 2位元構成、X 1 6位元構成 及X 8位元構成時，輸出縮退結果的焊墊（內部資料線）互 60 312/發明說明書(補件)/92-06/92108639 594748 異。據此，壓縮電路112a〜112d、114a〜114d及 分別驅動的內部資料匯流排線互異，可分散資料匯流排線 的負載’可將各內部資料匯流排線的負載均勻化。藉由將 內部資料線的負載均勻化，可使各內部資料線的資料傳輸 時的傳輸特性相同，於正常動作模式時，可以高速傳輸內 部資料，可實現高速存取。 圖3 2爲槪略顯示進行本發明之實施形態5之資料焊塾 及各語構成的輸出資料位元的對應關係的圖。圖3 2中，顯 示各資料焊墊區域之資料焊墊與各語構成的資料位元的關 係。 於X 3 2位元構成時，均使用資料焊墊，輸出3 2位元的 資料D Q < 3 1 : 0〉。於X 1 6位元構成時，於該資料焊墊群 9 5 a〜9 5 d之各個使用各隔開1個的資料焊墊，輸出畜料位 元D Q < 1 5 : 0 >。於X 8位元構成時，於該資料焊墊群9 5 a 〜9 5 d之各個分別使用2個的資料焊墊，輸出資料位元〇 Q < 7 ·· 0 > 。 即使所使用的資料焊墊相同，根據語構成所分配的資料 位元不同。根據語構成，決定內部資料匯流排與寫入/讀出 電路（前置放大器/寫入驅動器）的連接及內部資料匯流排 與資料焊墊的連接。 於X32位元構成時’如由X32-MBT的符號所示，於資料 焊墊群9 5 a及9 5 b，對於分別輸出入資料位元D Q < 2 >、 DQ < 6 >、DQ < 9 >及DQ< 13 >的資料焊墊，輸出縮退結 果。 61 W2/發明說明書(補件)/92_〇6/921〇8639 於x 1 6位元構成（x 1 6 - Μ B T)，於資料焊墊D Q P 4、 DQP12、DQP18及DQP26，輸出縮退結果。於Xl6位元構 成時，據此，縮退結果資料輸入對應於X 1 6位元構成時的 資料位元 DQ<2>、DQ<6>、0(5<9>及 DQ<13> 的資 料焊墊。 於x8位元構成時，於資料焊墊DQP2、DQP14、DQP20 及DQP28，分別輸出縮退結果。於χ8位元構成時，將資 料位元 DQ<1>、DQ<3>、DQ<5> 及 DQ<7> 輸入此 等資料焊墊。 該圖3 2所示資料焊墊及縮退結果輸出焊墊的對應關 係，在圖3 0及圖3 1中相當於括號內所示內部資料匯流排 及資料焊墊的對應關係。關於爲了實現該圖3 0及圖3 1所 示內部資料匯流排及資料焊墊的對應關係用的焊墊與內部 資料匯流排的連接，將於此後詳細說明。即使在任一構成 中，於互異的內部資料匯流排線（互異的資料焊墊）輸出縮 退結果，各內部資料匯流排線的負載被均勻化。 如上所述，根據本發明之實施形態5，以響應各語構成 輸出互異的內部資料匯流排線（互異的資料焊墊）的方式構 成縮退結果，各內部資料匯流排線的負載被均勻化，可使 內部資料匯流排線的資料傳輸速度相同，可實現高速存取。 (實施形態6) 圖3 3爲顯示本發明之實施形態6之半導體記憶體晶片 的構成圖。圖3 3中，半導體記憶體晶片1包括：分別構成 記憶組A〜D的記憶組記憶體陣列50a〜5 Od。該記憶組記 62 312/發明說明書(補件)/92-06/92108639 594748 憶體陣列5 0 a〜5 0 d的各個，係藉由行位址位元C A < 8 >而 分割爲4個行塊。圖3 3中，顯示依據記憶組記憶體陣列 5 0 a之行位址信號C A 8及Z C A 8之行塊。對應於此等記憶 組記憶體陣列50a〜5 Od各個，配置2行前置放大器（PA)。 圖3 3中，顯示對於記憶組記憶體陣列5 Oa而配置的前置放 大電路1 1 Oa〜1 1 Od ;及對於記憶組記憶體陣列50b而配置 的前置放大電路110a〜ll〇d。此等前置放大電路ll〇a〜 110d與圖29至圖31所示前置放大電路110a〜110d相同。 對於記憶組記憶體陣列5 0a，整行配置著前置放大電路 110a、110c，此外，整行配置著前置放大電路il〇b及11 〇d。 記億組記憶體陣列5 0b，將於此後詳細說明其內部構成， 但因爲記憶組記憶體陣列5 0 a與內部資料位元的變換不 同’因此’相對於記憶組記憶體陣列5 0b的前置放大電路 1 1 〇a及1 1 〇b，與相對於記憶組記憶體陣列5 0a的前置放大 電路ll〇a及110b以點對稱的位置進行配置，此外，相對 於記憶組記憶體陣列5 〇b的前置放大電路1 1 〇 c及1 1 〇 d， 與相對於記憶組gH憶體障列5 〇 a的前置放大電路1 1 0 c及 1 1 0 d以點對稱的位置進行配置。 在此等記憶組記憶體陣列5 0a及5 〇c與記憶組記憶體陣 列5 〇 b及5 〇 d之間的區域，配設有1 6位元資料匯流排D B B 0 及DBB1。此等之16位元資料匯流排DBB0及DBB1，在 相關於記憶組記憶體陣列5 〇 a及5 0 b的列方向的中央區域 CETA具有交叉區域’此外，在記憶組記憶體陣列5 〇c及 5 〇d的中央區域CETB具有交叉區域，且交換該位置。 63 312/發明說明書(補件)/92-06/92108639 16位元資料匯流排DBBO包括8位元資料匯流排DB< 15: 8>及DB<31: 24>，16位元資料匯流排DBB1包括 8位元資料匯流排DB< 23 : 16>及DB< 7 : 〇>。於該中 央區域CETA及CETB，此等資料匯流排DBB0及DBB1具 有交叉區域，藉此，於4記億組構成中，可將3 2位元資料 匯流排耦合於各記憶組，可將資料位元的輸出位置分割爲 4分割區域。 鄰接於記憶組記憶體陣列5 0 a，於Y方向延伸配設有8 位元資料匯流排DB < 7 : 0 >，此外，鄰接於記憶組記億 體陣列5 Ob，於Y方向延伸配設有8位元資料匯流排DB <15： 8 > 。 此外，鄰接於記憶組記憶體陣列5 Oc，於Y方向延伸配 設有8位元資料匯流排D B < 2 3 : 1 6 >，還鄰接於記億組 記憶體陣列5 Od，於Y方向延伸配設有8位元資料匯流排 DB<31: 24>。8 位元資料匯流排 DB<7: 〇>、DB< 15 : 8>、DB<23: 16>及DB<31: 24>，各自的配線長度相 同，負載相同。據此，可將資料匯流排線的負載設爲相同’ 可以相同傳輸速度傳輸資料位元。 尤其是，藉由將此等內部資料匯流排DBB0及DBB1相 對於記憶組記憶體陣列的4分割區域的分割線對稱配置’ 可將8位元資料匯流排D B < 7 : 0 >、D B < 1 5 : 8 >、D B <23: 16>及DB<31: 24>的配線長度設爲相同，可容 易使配線負載相同。藉此，與選擇記憶組的位置無關’以 相同時脈可將資料傳輸給分散配置於4分割區域的資料焊 64 312/發明說明書(補件)/92-06/92108639 594748 墊。 此外，藉由於該中央區域CETA及CETB，使16位元資 料匯流排DBBO及DBB1交叉，可從1個記憶組與語構成 無關將資料位元傳輸給分散配置於4分割區域的資料焊 墊。此外，藉由該交叉構造可將1 6位元資料匯流排D B B 0 及DBB 1配設於前置放大器電路間的區域。 此外，於此等16位元資料匯流排DBBO及DBB1之間’ 可配設週邊電路形成區域PH，於記憶組記憶體陣列5 Oa 及5 0c及5 0b及5 Od之間的區域，與沿著X方向直線性延 伸1 6位元資料匯流排D B B 0及D B B 1的構成比較，可容易 進行周邊電路的配置。 圖3 4爲槪略顯示8位元內部資料匯流排DB < 7 : 0 >及 D B < 1 5 : 8 >的內部資料匯流排線的配置圖。如圖3 4所 示，內部資料匯流排DB<7: 0>及DB<15: 8>的內部 資料匯流排，包括互補資料匯流排線DB < i〉及/DB < i >。於X 3 2位元構成時，內部資料匯流排DB < 7 : 0 >及 DB < 1 5 : 8 >的各內部資料匯流排線，係分別用於傳輸內 部資料位元DQ<7: 0>及DQ<15: 8>。 於X 1 6位元構成時，將該內部資料匯流排DB < 7 : 〇 > 隔開1個間隔的內部資料匯流排線、亦即偶數內部資料匯 流排線DB < 2j >及/ DB < 2j >，係用於傳輸內部資料匯流 排。奇數內部資料匯流排線DB < 2j + l >及/ DB < 2j + l >， 被設定爲接地電壓gnd。 於X 8位元構成時，資料匯流排DB < 6 >、DB < 1 >及/ 65 312/發明說明書(補件)/92-06/92108639 DB<1> ’係分別用於傳輸資料位元〇(5<1>及/〇(5<1> 與資料位元DQ<〇>&/DQ<0>。另一方面，於資料匯流 排DB < 1 5 : 8 >，使用資料匯流排線DB < 9 >及/DB < 9 > 與資料匯流排線D B < 1 4 >及/ D B < 1 4 >。 將2位元的內部資料線作爲組，相互以將另一方的內部 資料匯流排線夾於期間的方式配置內部資料匯流排線。也 就是說’例如，內部資料匯流排線DB < 6 >及/DB < 6 >、 DB<7>及/ 〇8<7>相互交叉配置。 此外’此等內部資料匯流排線係配置於具有交叉部的扭 狀構造。圖34中，於交叉部T WA及T WC，奇數內部資料 匯流排線具有交叉部，於交叉部TWB，偶數內部資料匯流 排線具有交叉部。藉由具備該扭狀構造，以減低內部資料 匯流排線的耦合電容，此外，藉由交叉配置互補內部資料 匯流排線，於各內部資料匯流排線產生相同的雜訊，以使 雜訊相互抵消。 如上所述，於X 1 6位元構成及X 8位元構成時，不使用 的內部資料匯流排線維持爲接地電壓gnd，對於所使用的 內部資料匯流排線，作爲屏蔽配線的功能，對於傳輸資料 可抑制雜訊的產生，可正確設定內部資料。尤其是，即使 內部讀出資料爲小振幅的信號，在高速仍不受雜訊的影 響，可正確傳輸內部讀出資料。 圖3 5爲槪略顯示X 3 2位元構成時的丨個記憶組記憶體 陣列的一半區域的次記憶組記憶體陣列50aa與內部資料 匯流排的連接的圖。圖3 5中，次記憶組記憶體陣列5 〇 aa 312/發明說明書(補件V92-〇6/921 〇8639 66 包括次 §己憶塊 MBUA、MBLA、MBUB、MBLB。 次記億塊Μ B U B及Μ B U A係於行位址信號c A 9爲“ Ο，， 時被指定，次記憶塊MBLA及MBLB係於行位址信號c Α9 爲“ 1 ”時被指定。次記憶塊Μ B U A及Μ B L A係於行位址 信號C A8爲“ 1 ”時被指定，次記憶塊MBUB及MBLB係 於行位址信號C A 8爲“ 0 ”時被指定。 於此等次記憶塊MBUA、MBLA、MBUB、MBLB各個中， 根據行選擇信號同時選擇4位元的記憶單元。 於X 3 2位元構成時，行位址信號c A 8係設定爲縮退狀 態，對於行位址位元C A < 8 >，同時將行位址信號c A 8及 ZCA8設定爲“ 1 ”的狀態。據此，於次記憶組記憶體陣列 5 0aa選擇全次記憶塊，次記憶塊MBUA及MBLA的8位元 的記憶單元並聯耦合於內部資料匯流排DB < 7 : 0 >，次 記憶塊MBUB及MB LB的8位元的記憶單元並聯連接於內 部資料匯流排D B < 2 3 : 1 6 >。 圖3 6爲槪略顯示X 1 6位元構成時的次記憶塊的選擇記 憶單元與內部資料匯流排的連接的圖。圖3 6中，次記憶組 記憶體陣列50aa，藉由行位址位元CA8而分割爲2個行 塊。對於此等2個行塊，藉由行位址信號CA8，設置選擇 1個行塊的多工器（MUX)120。多工器（MUX)120係於行位 址信號CA8爲“ 1”時，選擇次記憶塊MBUA及MBLA， 於行位址信號CA8爲“ 0”時，選擇次記憶塊MB UB及 MBLB。 於藉由多工器（MUX) 120所選擇的8位元的記憶單元資 67 312/發明說明書(補件)/92-06/92108639 料中，次記憶塊Μ Β ϋ的4位元的資料耦合於內部資料匯 流排D Β < 7 : 〇 >的偶數資料線，次記憶塊％ β l的4位元 的Μ料親合於內部資料匯流排D Β < 2 3 : 1 6 >的奇數內部 資料線。 對於此等內部資料匯流排DB<7:〇>及DB<23:16>， 分別設置於X 1 6位元構成指示信號μ X 1 6的活性化時導 通’且將不使用的內部資料匯流排線驅動爲接地電壓位準 的MOS電晶體TXUA及TXUB。據此，MOS電晶體TXUA 將內部資料匯流排D Β < 7 : 0 >中的X 1 6位元構成時未使 用的奇數資料線DB1、DB3、DB5及DB7驅動爲接地電壓 位準。於內部資料匯流排DB< 23 : 16>也相同，該MOS 電晶體T X U B將未使用的奇數資料線d B 2 3、D B 2 1、D Β 1 9 及DB 1 7驅動爲接地電壓位準。 據此’於該圖3 6所示構成中，將來自上側次記憶塊 Μ B U A及Μ B U B的4位元的資料傳輸給內部資料匯流排D B < 7 : 0 > ’將來自下側次記憶塊MBLA及MBLB的4位元 的資料傳輸給內部資料匯流排DB < 23 : 1 6 >。於該內部 資料匯流排D Β < 2 3 : 1 6 >，將4位元的資料並聯傳輸給 偶數資料線，而不予使用的內部資料線則藉由M0S電晶體 TXUB固定爲接地電壓位準。 圖3 7爲槪略顯示X 8位元構成時的次記憶塊的選擇記憶 單元與內部資料匯流排的耦合的圖。圖3 7中，設有根據行 位址信號CA9選擇上側次記憶塊MBUA及MBUB與下側 次記憶塊MBLA及MBLB的一者的多工器122 ;及根據行 68 312/發明說明書(補件)/92-06/92108639 位址信號CA8從多工器（Μυχ)122的8位元資料生成4位 元資料的多工器124。 多工器1 22係根據行位址信號CA9選擇上側次記憶塊與 下側次記憶塊的一者，多工器丨24係根據行位址信號CA8 選擇2個行塊之一的行塊。 多工器（MUX)124的選擇的4位元資料中的2位元資料， 係傳輸給內部資料匯流排D B < 7 : 0 >的內部資料線D b ^ 及D B 6 ’剩餘的2位元資料係傳輸給內部資料匯流排d b < 2 3 : 1 6 >的內部資料線d B 2 2及D B 1 7。也可取代此，於 內部資料匯流排ϋ B < 7 : 〇 >中，於內部資料線d B 2及D B 6 並聯傳輸2位元資料，此外，於內部資料匯流排〇 β < 2 3 : 1 6〉中，也可於內部資料線〇 β 1 6及D Β 2 0傳輸2位元資 料。 對於此等內部資料匯流排DB<7: 0>及DB<23: 16> 的不使用內部資料線，設置根據8位元構成指示信號MX 8 而導通’且導通時傳輸接地電壓的MOS電晶體TXUC及 TXUB 〇 於圖37所示構成中，藉由多工器122及124選擇 MBUA、MBUB、MBLA及MBLB中的1個次記憶塊，將該 選擇次記憶塊的4位元資料分割爲2位元資料，分別傳輸 給內部資料匯流排DB < 7 : 〇 >的對應的內部資料匯流排 線及內部資料匯流排DB < 23 : 1 6 >的對應的內部資料匯 流排線。不使用的內部資料匯流排線係根據Μ 〇 S電晶體 TXUC及TXUB維持爲接地電壓位準。 69 312/發明說明書(補件)/92-06/92108639 594748 藉由圖3 5至圖3 7所示行位址信號的分配，藉由多工器 並響應語構成變化，來轉換內部資料匯流排與次記億塊（前 置放大器/寫入驅動器）的連接路徑，即可實現x 3 2位元構 成、X 1 6位元構成及X 8位元構成。該情況，響應語構成， 有關1個次記憶塊，選擇記憶單元與內部資料匯流排的變 換不同。但是，可響應語構成而確實變更選擇記億單元與 內部資料匯流排的耦合，且可將不使用的內部資料匯流排 線固定於接地電壓位準。 (變化例） 圖3 8爲顯示本發明之實施形態6之記憶體次塊與行位 址位元的分配的變化例的圖。圖3 8中，1個記憶組次記億 體陣列50aa係沿著列方向分割爲4個次行塊SCBKO〜 SCBK3。次行塊SCBKO〜SCBK3分別包括··耦合於上側全 局資料線及下側全局資料線之上側次記憶塊UB及下側次 記憶塊LB。 對於此等上側次記憶塊UB及下側次記憶塊LB，不分配 行位址。次行塊SCBKO及SCBK1係藉由行位址信號 CA8 = “0”所指定，對於次行塊SCBK2及SCBK3分配行位 址位元CA8 = “1”。對於次行塊SCBKO及SCBK2分配行位 址信號C A 9 = “ 0 ”，此外，對於次行塊S C B K 1及S C B K 3分 配行位址位元CA9 = “1”。 也就是說，於該圖3 8所示行位址位元的分配中，行位 址信號CA8及CA9係用於行塊的分配，對於上側次記憶 塊及下側次記憶塊，同時進行存取。對於該記憶體陣列 70 312/發明說明書(補件)/92-06/92108639 594748 5〇aa分配內部資料匯流排db< 7 : 0>、DB< 23 : 16>。 圖3 9爲槪略顯示對於圖3 8所示記憶組次記憶體陣列 5 0aa的上位塊UB而配置的對於上側全局資料線GI〇U〇〜 GI0U7的資料的寫入/讀出部的構成圖。上側全局資料線 GIOUO〜GI0U3係於行位址信號CA8爲“ 〇”時被選擇， 上側全局資料線GIOU4〜GIOU7係於行位址信號CA8爲 “ 1 ”時被指定。 全局資料線G10 U 0、GI Ο U 1、GIΟ U 4及GI Ο U 5係於行位 址信號CA9爲“ 〇”時被指定，上側全局資料線GIOU2、 G I Ο U 3、GI 0 U 6及GI Ο U 7係於行位址信號C A 9爲“ 1 ”時 被指定。 對應於上側全局資料線GI Ο U 0〜GI Ο U 7各個，分別配置 前置放大器/寫入驅動器（P/W)PW0〜PW7。此等前置放大器 /寫入驅動器PW0〜PW7與語構成無關而同時被活性化。 對於上側全局資料線GIOUO〜GIOU7配置著內部資料線 DB0〜DB7。內部資料線DB0〜DB7對應於圖38所示內部 資料匯流排DB < 7 : 0 >。 對應於前置放大器/寫入驅動器PW0〜PW7各個，配置 32位元構成指示信號MX32的活性化時導通的開關電路 (S W ) S W 0〜S W 7。此等開關電路S W 0〜S W 7係於導通時將 對應的前置放大器/寫入驅動器P W 0〜P W 7分別耦合於內 部資料匯流排線D B 0〜D B 7。 爲了實現X 1 6位元構成，設置活性化時根據行位址位元 CA8進行選擇動作的多工器（MUX)130a〜130d ;及對應於 71 312/發明說明書(補件)/92-06/92108639 此等多工器130a〜130d而設，成爲X8位元構成指示信號 MX 8的活性化時非導通狀態的開關電路丨3 i a〜1 3丨d。開關 電路1 3 1 a係將導通時多工器1 3 0 a耦合於內部資料匯流排 線DB0，開關電路131b係將導通時多工器13 〇b耦合於內 部資料匯流排線D B 2，開關電路1 3 1 c係導通時多工器1 3 0 c 耦合於內部資料匯流排線D B 4。開關電路1 3 1 d係導通時 多工器1 3 0 d耦合於內部資料匯流排線〇 B 6。 接收1 6位元構成指示信號Μ X 1 6及8位元構成指示信號 MX 8的OR電路133的輸出信號，係作爲活性化控制信號 共用地供給此等多工器130a〜130d。多工器130a〜130d， 係於該OR電路1 3 3的輸出信號爲活性狀態時根據行位址 信號CA8進行選擇動作。 於O R電路1 3 3的輸出信號爲非活性狀態（l位準）時，多 工器1 3 0 a〜1 3 0 d維持非導通狀態。於〇 r電路〗3 3的輸出 信號爲活性狀態時，執行資料線的選擇動作。多工器1 3 0 a 選擇前置放大器/寫入驅動器PW0及PW7中的一方，多工 器130b選擇前置放大器/寫入驅動器PW2及PW5中的一 方，多工器130c選擇前置放大器/寫入驅動器pw3及PW4 中的一方’多工器l3〇d選擇前置放大器/寫入驅動器pwi 及PW6中的一方。 在多工器1 3 0 a〜1 3 0 d與內部資料匯流排線d B 0、D B 2、 DB4及DB6之間，配置著8位元構成指示信號MX8的成 爲活性化時非導通狀態的開關電路1 3 1 a〜1 3 1 d，此外，在 前置放大器/寫入驅動器P W 0〜P W 7與內部資料匯流排線 72 312/發明說明書(補件V92-〇6/92108639 594748 D B 0〜D B 7之間，設置著3 2位元構成指示信號μ X 3 2的活 性化時導通的開關電路S W 0〜S W 7。 於Χ16位元構成時，藉由多工器13〇a〜13〇d及開關電 路1 3 1 a〜1 3 1 d，將前置放大器/寫入驅動器P w 〇及P W 7中 的一方耦合於內部資料匯流排線DB 0，藉由多工器1 3 Ob 將前置放大器/寫入驅動器PW2及PW5中的一方耦合於內 部資料匯流排線DB 2。藉由多工器130c將前置放大器/寫 入驅動器PW3及PW4中的一方耦合於內部資料匯流排線 DB4，藉由多工器I30d將前置放大器/寫入驅動器pwi及 P W 6中的一方耦合於內部資料匯流排線d B 6。 爲了實現X 8位元構成，設置根據行位址信號c A 9選擇 多工器1 3 0 a及1 3 Ob的輸出信號，連接於內部資料匯流排 線D B 1的多工器1 3 2 a ;及根據行位址信號c A 9選擇多工 器130c及130d的一方，連接於內部資料匯流排線〇Β6的 多工器132b。此等多工器132a及132b係於8位元構成指 不號Μ X 8的活性化時導通，根據行位址信號c A 9進行 選擇動作。在8位元構成指示信號Μ X 8爲非活性狀態時， 多工器MUX132a及132b，維持非導通狀態。 對於內部資料匯流排線DB 0〜DB 7，如圖3 g中虛線所 不’設置不使用時驅動爲接地電壓位準用的開關電晶體。 圖3 9中，爲了簡略化圖式而未顯示開關電晶體。內部資料 匯流排線D B 0係於X 8位兀構成時，固定爲接地電壓位準， 內部資料匯流排線D B 1係於X 1 6位元構成時，固定爲接地 電壓位準。內部資料匯流排線D B 2係於X 8位元構成時， 73 312/發明說明書(補件)/92_〇6/921 〇8639 固定爲接地電壓位準，內部資料匯流排線D B 3係於χ 8位 兀構成及1 6位元構成時，固定爲接地電壓位準。內部資料 匯流排線D B 4係於χ 8位元構成時，固定爲接地電壓位準， 內部資料匯流排線DB 5係於χ 8位元構成及1 6位元構成 時’固定爲接地電壓位準。內部資料匯流排線D B 7係於χ 8位元構成及1 6位元構成時，固定爲接地電壓位準。內部 資料匯流排線DB6係用於各語構成。此等內部資料匯流排 線的選擇的接地電壓位準的固定，係根據語構成指示信號 Μ X 8及Μ X 1 6，藉由選擇性將Μ 0 S電晶體設定爲導通狀態 而可實現。 圖40爲顯示圖39所示多工器130a〜130d及132a〜132b 的構成的一例圖。此等多工器因爲具有相同構成，於圖40 中代表性顯示1個多工器的構成。圖40中，多工器130a 〜130d、 132a及132b的各個包括：根據語構成指示信號 MX(MX8或MX 16)選擇性導通，導通時電性耦合於節點 NDA及NDD的CMOS傳輸閘TG0 ;根據語構成指示信號 MX選擇性導通的CMOS傳輸閘TG1及TG2 ;及根據行位 址信號CA互補性導通，而分別將內部節點NDD電性耦合 於CMOS傳輸閘TG1及TG2的CMOS傳輸閘TG3及TG4。 CMOS傳輸閘TG0及TG1分別耦合於節點NDB及NDC。 在語構成指示信號MX爲非活性狀態時，CMOS傳輸閘 TG0〜TG3均爲非導通狀態，節點NDA與NDB、NDC被電 性隔離。據此，於該狀態，與行位址信號CA(CA8或CA9) 無關，該多工器係維持非導通狀態，不進行選擇動作。 74 312/發明說明書(補件)/92-06/92108639 594748 另一方面’當g吾構成指不信號]\4 X (Μ X 1 6或Μ X 8 )活性化 時’ CMOS傳輸閘TGO〜TG2導通。於該狀態，根據行位 址信號C A，將C Μ 0 S傳輸閘T G 3及τ G 4的一方設定爲導 通狀態，節點N D Α電性耦合於N D Β及N D C的一方。藉此， 根據語構成及行位址位元可設定資料的雙方向傳輸路徑。 圖41爲槪略顯示χ32位元構成時的全局資料線GIOUO 〜GI0U7與內部資料線的連接的圖。如圖41所示，於χ32 位元構成時，於次行塊SCBK0〜SCBK3各個，選擇2位元 的上側全局資料線並聯耦合於內部資料匯流排D Β < 7 : 0 >。也就是說，於圖39所示構成中，多工器 13 2a及13 0b ’均維持非導通狀態，此外，開關電路sw〇 〜S W 7維持導通狀態，全局資料線G I 〇 u 0〜G I Ο u 7各個， 耦[合於內部資料匯流排線D B 0〜D B 7。此外，開關電路1 3 1 a 〜1 3 1 d及開關電路S W 0〜S W 7，如係由c Μ Ο S傳輸閘所構 成。 圖42爲槪略顯示X 1 6位元構成時的全局資料線GI〇U〇 〜GIOU7與內部資料匯流排DB< 7 : 〇>的連接的圖。如 圖42所示，於X 1 6位元構成時，於上側塊UB選擇次行塊 S C Β K 0及S C Β K 3中的一方的次行塊的2條全局資料線與 次行塊SCBK1及SCBK2中的2條全局資料線對GI0U，锅 合於內部資料匯流排D B < 7 : 0 >的對應的內部資料線。 也就是說，將圖3 9所示多工器1 3 0 a〜1 3 0 d活性化而進行 選擇動作，此外，爲了分別導通開關電路1 3丨a〜1 3丨d，執 行從2個行塊選擇1個行塊、亦即從合計4個次行塊選擇 312/發明說明書(補件)/92-06/92108639 75 594748 2個次行塊的選擇動作。 圖4 3爲槪略顯不X 8位兀構成時的全局資料線與內部資 料匯流排線的連接的圖。於X 8位元構成時，圖3 9所示開 關電路1 3 1 a〜1 3 1 d成爲非導通狀態，此外，開關電路s W 0 〜S W 7爲非導通狀態。多工器1 3 2 a及1 3 2 b被活性化而根 據行位址信號CA9進行選擇動作。據此，選擇次行塊 S C B K 0及S C B K 3中的4條全局資料線中藉由行位址信號 C A 8及C A 9所選擇的1條全局資料線，連接於內部資料匯 流排線D B 1或D B 6。相同地，於次行塊S C B K 1及S C B K 2 選擇1條全局資料線，連接於剩餘的內部資料匯流排線 DB6 或 DB1。 據此，如圖3 9至圖4 3所示，藉由將行位址信號c A 8及 C A 9用於次行塊選擇，對於8位元的內部資料匯流排d B < 7 ·· 0 >，從4個次行塊的上側塊UB所含的8位元資料， 於X 1 6位元構成及X 8位元構成時，可分別選擇4位元及2 位元。 於下側塊也執行同樣的資料線選擇。 如上所述，根據本發明之實施形態6，將8位元幅度的 內部資料匯流排線作爲單位而將內部資料匯流排對稱配置 於內部，藉由使此配線長相等，可將內部資料線的負載同 等，而與語構成無關，可使資料輸出時脈相同。此外，藉 由將不使用的內部資料匯流排線固定爲接地電壓位準，作 爲屏蔽線予以利用，即可不受電容耦合雜訊的影響而可以 高速傳輸資料。 76 312/發明說明書(補件)/必〇6/92·639 (實施形態7) 圖44爲槪略顯示本發明之實施形態7之內部資料匯流 排的構成圖。圖44中，內部資料匯流排包括1 6位元資料 匯流排DBBO及DBB1。16位元資料匯流排DBBO包括8 位元資料匯流排D B < 1 5 ·· 8 >及D B < 3 1 ·· 2 0 > ’ 1 6位元 資料匯流排D B B 1包括8位元資料匯流排DB < 7 : 0 >及 D B < 2 3 : 1 6 > 。 分別對應於資料焊墊區域配置8位元資料匯流排MDBO 〜M D B 3。此等資料匯流排M D B 0〜M D B 3係耦合於對應資 料焊墊而配置的資料輸出入電路。 在1 6位元資料匯流排D Β Β 1與8位元資料匯流排M D Β 0 之間，配置著資料匯流排轉換電路150a，在16位元資料 匯流排D B B 0與8位元資料匯流排M D B 1之間，配置著資 料匯流排轉換電路150b。在16位元資料匯流排DBB1與8 位元資料匯流排MDB 2之間，配置著資料匯流排轉換電路 15 0c，在16位元資料匯流排DBB0與8位元資料匯流排 MDB3之間，配置著資料匯流排轉換電路150d。資料匯流 排轉換電路150a〜150d係根據模式選擇信號MSDSL，來 轉換資料匯流排DBB1與資料匯流排MDDB0及MDB2的 連接路徑、及資料匯流排D B B 0與資料匯流排M D D B 1及 MDB3的連接路徑。該模式選擇信號顯示封裝的種類及語 構成。 8位元資料匯流排MDB2係於X 3 2位元構成時，以1 : 1 的關係連接於資料匯流排DB < 23 : 1 6 >，資料匯流排 77 31刃發明說明書(補件)/92-06/92108639 MDB 3係於x 3 2位元構成時，以i : i的關係連接於資料匯 流排DB < 3 1 ·· 24 >。相同地，8位元資料匯流排MDBO， 係以1 : 1的關係耦合於資料匯流排D B < 7 : 0 >，資料匯 流排MDB 1 ’係以1 : 1的對應關係耦合於資料匯流排〇Β <15： 8 > 。 圖45爲槪略顯示資料匯流排轉換電路15〇a〜 15〇d之匯 流排轉換的態樣的一例圖。於該半導體記憶體中，設有4 記憶組A〜B ’於此等之間配設資料匯流排d B B 0及D B B 1。 於X 1 6位元構成時，於資料匯流排μ D B 2輸出資料位元D B <7: 〇>，於資料匯流排MDB3輸出資料位元DBC15: 8 >。於X 8位元構成時，於資料匯流排MDB2輸出4位元 資料D Q < 3 : 0 >，於資料匯流排MD Β 3輸出資料位元< 7 : 4 >。據此，未將資料傳輸於焊墊群9 5 a及9 5 b所設的焊墊 群，而藉由資料焊墊區域9 5 c及9 5 d所設的資料焊墊執行 資料傳輸。 圖4 6爲槪略顯示圖4 5所示半導體記憶體之封裝安裝時 的構成圖。圖46中，於TSOP封裝體160內安裝著半導體 記憶體晶片1。於該TSOP封裝體160中，於矩行區域的 對向2邊的一端，配置著資料端子群165a及165b。於該 對向2邊的另一端，配置著接收控制信號/位址信號的焊墊 群166a及166b。於半導體記億體晶片1，如前所示，藉由 資料匯流排轉換電路150a〜150d，將資料傳輸給沿著矩形 區域的一邊而配置的資料焊墊群95 c及95 d。 據此，於TSOP封裝安裝時，將資料焊墊群95c的資料 78 312/發明說明書(補件)/92-〇6/92丨〇8639 焊墊連接於TS OP封裝體160之資料端子群165a的端子， 將半導體記憶體晶片1之資料焊墊群9 5 d的資料焊墊連接 於TSOP封裝體160之資料端子群165b的資料端子。以相 同晶片構成，在爲了安裝B G A封裝體而分解配置於4分割 區域的資料焊墊群，藉由將所使用的資料焊墊配置於半導 體記憶體晶片1的一邊，可容易將半導體記憶體晶片1安 裝於TSOP封裝體。 又，TSOP具有沿著長邊配置針腳端子的類型及沿著短 邊配置針腳端子的類型。即使作爲TSOP使用任一封裝 體，藉由將所使用的資料焊墊配置於半導體記憶體晶片1 的一邊，仍可安裝於TSOP封裝體。 圖47爲具體顯示各語構成之資料端子的TSOP封裝體安 裝時的配置的一例圖。圖4 7中，於X 3 2位元構成時，內 部資料匯流排DB0〜DB31係耦合於分別配置於資料焊墊 群區域95a〜95d，傳輸資料位元DQ<0>〜DQ<31>。
於X 1 6位元構成時，於資料焊墊群區域9 5 c及9 5 d，傳 輸資料位元DQ<0>〜DQ<15>。於資料焊墊群區域95a 及9 5 b，不傳輸資料。於該狀態，圖44所示資料匯流排轉 換電路150a及150b，成爲輸出高阻抗狀態，將內部資料 匯流排線DB < 1 5 : 8 >與內部輸出資料匯流排線MDB 1隔 離，此外，將內部資料匯流排D B < 7 : 0 >與輸出資料匯 流排M D B 0隔離。藉由資料匯流排轉換電路1 5 0 c及1 5 0 d 來轉換內部資料匯流排DB<7: 〇>及DB<23: 16>與資 料匯流排MDB2的連接，此外，轉換內部資料匯流排DB 79 312/發明說明書(補件)/92-06/92108639 594748 < 3 1 : 24 >及DB < 1 5 : 8 >與資料匯流排MDB3的匯流排 線的連接。 於X 8位元構成時，於資料焊墊群區域9 5 c及9 5 a，於各 隔1個資料焊墊輸出資料位元DQ < 0 >〜DQ < 3 >及DQ <4>〜DQ<7> 。 圖48爲槪略顯示圖44所示資料匯流排轉換電路150c 相關連之部分的構成圖。資料匯流排轉換電路1 5 0 c係轉換 內部資料匯流排DB < 2 3 : 1 6 >及DB < 7 : 0 >的對於資料 匯流排MDDB<3: 0>及MDDB<7: 4>的連接。作爲模 式選擇信號MDSL，對於資料匯流排轉換電路1 50c，供給 1 6位元構成指示信號MX 1 6、8位元構成指示信號MX 8及 封裝指示信號PTYTS。封裝指示信號PTYTS係於χ8位元 構成及X 1 6位元構成時，在TSOP作爲封裝體使用的情況， 設定爲Η位準的活性狀態。 在作爲封裝體使用TSOP的情況，語構成爲χ32位元構 成時，一般對應於4分割區域配置著資料端子。據此，於 該情況並未特別要求轉換資料焊墊的連接的事項。 分別將資料匯流排DTP a及DTPb耦合於內部資料匯流排 DB<7: 0>及DB<23: 16>。此等資料匯流排DTPa及 DTPb的構成，對應於轉換圖39所示內部資料匯流排及前 置放大器/寫入驅動器的連接部分的構成。此等資料匯流排 DTPa及DTPb，係根據行位址信號CA8及CA9來轉換前置 放大器/寫入驅動器與內部資料匯流排線的連接。 於該資料匯流排轉換電路1 5 0c中，爲了轉換資料傳輸路 80 312/發明說明書(補件)/92-06/92108639 徑，配置著CMOS傳輸閘。根據模式選擇信號MDSL，藉 由轉換內部資料匯流排DB<7: 0>及DB<23: 16>與輸 出資料匯流排MDDB < 3 : 0 >及MDDB的連接，即可實現 響應安裝封裝體的資料焊墊的配置。 圖49爲顯示圖48所示資料匯流排轉換電路150c的資料 匯流排線M D D B 0及M D D B 4之相關連部分的構成圖。資料 匯流排線M D D Β 0係含於資料匯流排M D D Β < 3 : 0 >內， 資料匯流排線MDDB4係含於資料匯流排MDDB < 7 : 4 > 內。資料匯流排線MDDB 0及MDDB4分別對應於圖49所 示X 1 6位元構成時之輸出資料位元DQ < 0 >及DQ < 4 >的 部分。 內部資料匯流排線D B 0、D B 2及D Β 1 6，以滿足圖3 2所 示資料匯流排與資料焊墊的對應關係的方式，實現內部資 料匯流排與前置放大器/寫入驅動器的連接。介由內部資料 匯流排線DBO、DB2及DB16,使用圖39所示資料匯流排， 進行資料的傳輸。於X 3 2位元構成及X 1 6位元構成時，對 於資料匯流排線DB 0傳輸內部讀出資料，於X 3 2位元構成 及X 8位元構成時，對於資料匯流排線DB2傳輸資料。另 一方面，於X 3 2位元構成、X 1 6位元構成及X 8位元構成 時，對於內部資料線DB 1 6傳輸內部資料。 於內部資料匯流排線DB0配置CMOS傳輸閘172a，於 內部資料匯流排線DB2配置CMOS傳輸閘172b。CMOS傳 輸閘172a係於接收封裝指定信號PTYTS與16位元構成指 示信號MX16的閘電路170a的輸出信號爲Η位準時導通， 81 312/發明說明書(補件)/92-06/92108639 將內部資料匯流排線D B 0電性耦合於資料匯流排線 MDDBO。CMOS傳輸閘172b係於接收8位元構成指示信號 MX8與封裝指定信號PTYTS的閘電路170b的輸出信號爲 Η位準時導通，將內部資料匯流排線DB2耦合於輸出資料 匯流排線M D D B 0。 據此，於TSOP安裝時，於X 16位元構成時，耦合內部 資料匯流排線DB0與輸出資料匯流排線MDDB0，於X 8位 元構成時，耦合內部資料匯流排線D Β 2與輸出資料匯流排 線MDDB0。於X 3 2位元構成時及BGP(MCP)安裝時，此等 CMOS傳輸閘172a及172b爲非導通狀態，內部資料匯流 排線DB0及DB2被與輸出資料匯流排線MDDB0電性隔離。 於內部資料匯流排線DB 1 6設置根據封裝指定信號 PTYTS及ZPTYTS相互互補性導通的CMOS傳輸閘173a 及173b。安裝封裝體在BGP(MCP)時，封裝指定信號PTYTS 爲L位準，互補的封裝指定信號ZPTYTS成爲Η位準，CMOS 傳輸閘173a爲導通狀態，而CMOS傳輸閘173b成爲非導 通狀態。據此，於該情況，內部資料匯流排線DB 1 6電性 耦合於資料匯流排線MDDB0。另一方面，在封裝指定信號 PTYTS爲Η位準，互補的封裝指定信號ZPTYTS成爲L位 準時，指定TSOP爲安裝封裝體，CMOS傳輸閘173a爲非 導通狀態，而CMOS傳輸閘173b成爲導通狀態，內部資 料匯流排線DB 16耦合於資料匯流排線MDDB4。 據此，於該T S Ο P安裝時，於X 3 2位元構成、X 1 6位元 構成及X 8位元構成時，對於資料匯流排線M D D B 4傳輸內 82 312/發明說明書(補件)/92-06/92108639 部資料匯流排線DB 1 6所傳輸的資料，介由對應的輸出緩 衝電路傳輸外部的資料焊墊。 又’該圖4 9所示資料匯流排轉換電路的構成係爲一例， 也可對應於實際所使用的資料焊墊與資料位元的對應關 係’適當設定使用的內部資料匯流排與耦合於最終焊墊的 資料匯流排的各匯流排線的連接。 語構成指定信號MX8、MX16及封裝指定信號PTYTS， 例如，也可藉由對於圖2 8所示模式選擇焊墊MS的搭焊 線，設定此等的電壓位準。 圖50爲槪略顯示TSOP安裝時的外部端子與焊墊的連接 的圖。圖50中，於TSOP160，於其對向之2邊之各一端 配置資料輸出端子群。於此等資料輸出端子群之間，配置 供給輸出電壓VddQ及VssQ之針腳端子。此等一端配置供 給電源電壓VDD及VSS之電源端子及接地端子。 此外，於TSOP 160之對向之2邊之另一端，相同地配置 接收電源電壓VDD及VSS之電源端子及接地端子。鄰接 此等電源端子及接地端子配置著位址端子群，於此等位址 端子群供給位址信號位元AD。沿著TSOP 160的一邊，鄰 接位址信號端子群配設控制輸入端子群，此外，於另一邊 鄰接位址信號端子群配設接收時脈信號CLK的時脈端子 及接收時脈致能信號CKE的時脈致能端子。 此外，於此等兩邊分別對向配置施加掩蔽於資料輸出入 的DQ掩蔽針腳端子DQM。於TSOP的中央區域對向配置 供給電源電壓VDD及VSS的電源端子及接地端子。 83 312/發明說明書(補件)/92-06/92108639 於半導體記憶體晶片1，於資料焊墊群區域9 5 C及9 5 d 配置供給資料焊墊、電源電壓及接地電壓的焊墊。此等焊 墊係分別介由引線架及搭焊線而連接於對應的端子。此 外，位址信號、控制信號及電源端子係分別介由引線架及 搭焊線而連接於該半導體記憶體晶片1的焊墊。 此外，位址信號焊墊、電源焊墊及接地焊墊係鄰接於半 導體記憶體晶片1的資料焊墊群區域95a及95b所配置， 此等還介由搭焊線及引線架而連接於TSOP的對向2邊的 另一端而配置的位址端子、電源端子及接地端子。 如該圖5 0所示，即使爲僅於安裝封裝體的對向2邊的 一端配置資料輸出入端子的構成，於半導體記憶體晶片 1，藉由沿著一邊配置資料焊墊群，仍可容易連接資料焊墊 群的各焊墊及外部端子，可將該半導體記憶體晶片1安裝 於X 1 6或X 8構成的TSOP。 又，半導體記憶體晶片1的X 3 2位元構成時的焊墊配 置，與圖2 8所示焊墊的配置相同。於X 1 6位元構成時， 沿著圖2 8所示一邊配置的1 6位元的資料焊墊連接於引線 端子，於X 8位元構成時，此等中的8位元資料焊墊耦合 於引線端子。 如上所述，根據本發明之實施形態7，以將沿著半導體 記憶體晶片的一邊配置的資料焊墊連接於內部資料焊墊的 方式予以構成’藉由該搭焊線轉換內部匯流排的連接，即 可收納於B G P及T S Ο P之任一者中。相應地可將相同晶片 構成的半導體晶片安裝於單晶片封裝體及多晶片封裝體之 84 312/發明說明書(補件)/92_06/92108639 594748 任一者中。 (實施形態8) 圖5 1爲槪略顯示本發明之實施形態8之半導體電路裝 置的資料輸出部的構成圖。圖5 1中，槪略顯示8位元之全 局資料線G I 0 0〜G I 0 7及對應的資料焊墊d P D 0〜D P D 7間 的資料讀出部的構成。於全局資料線G I 〇 0〜G10 7配置前 置放大器/寫入驅動器PWO〜PW7。 目丨J置放大器/寫入驅動器PWO、PW3、PW4及PW7，係於 互補的8位元構成指示信號ZMX 8成爲L位準，顯示χ8 位元構成時，維持非活性狀態。此等前置放大器/寫入驅動 器PWO、PW3、PW4及PW7，於8位元構成時，將內部資 料匯流排線D Β 0、D Β 3、D Β 4及D Β 7分別固定爲接地電壓 位準。 於X 8位元構成時，爲了根據行位址信號CA9選擇全局 資料線’設置多工器（MUX)200a〜200d。多工器200a〜200d 係根據8位元構成指示信號Μ X 8與行位址信號C A 9進行 選擇動作。多工器200a選擇全局資料線GIOO及GI01中 一方，將選擇全局資料線耦合於前置放大器/寫入驅動器 PW1。多工器200b選擇全局資料線GI02及GI03中一方， 耦合於前置放大器/寫入驅動器PW2。 多工器200c選擇全局資料線〇1〇4及GI05中一方，耦 合於前置放大器/寫入驅動器PW5。多工器200d選擇全局 資料線G IΟ 6及GIΟ 7中一方，耦合於前置放大器/寫入驅 動器PW6。多工器200a〜2〇〇d係於8位元構成指示信號 85 312/發明說明書(補件)/92-06/92108639 MX8爲L位準時，分別將全局資料線GI01、GI02、GI05 及GI06耦合於前置放大器/寫入驅動器PW1、PW2、PW5 及PW6。當8位元構成指示信號MX8成爲Η位準時，此 等多工器2〇〇a〜200d係根據行位址信號CA9進行選擇動 作。 行位址信號CA9(及ZCA9)也可選擇對應的記憶體陣列 的上側及下側塊的一方，此外，也可用於從行塊再選擇次 行塊。爲了從8條全局資料線選擇4條全局資料線，使用 行位址信號C A 9。 前置放大器/寫入驅動器PW0〜PW7分別耦合於內部資 料匯流排線DB0〜DB7。於此等內部資料匯流排線DB0〜 DB7，設有將根據讀出觸發信號RTEG所供給的資料放大 而予以輸出的讀出驅動器RDR0〜RDR7。 於此等讀出驅動器RDR0〜RDR7設置分別對應於資料焊 墊DPD0〜DPD7而配置的輸出緩衝器〇BF0〜OBF7。資料 焊墊雖對應於資料焊墊DQP，但在此因爲對於資料焊墊區 域9 5 a〜9 5 d中任一者也配置著圖5 1所示資料匯流排，因 此，圖5 1中以元件符號DPD顯示資料焊墊。 讀出驅動器RDR0及RDR3係於X 3 2位元構成時被活性 化，將根據讀出觸發信號RTEG所供給的資料放大而予以 傳輸。日買出驅動益R D R 1及R D R 2係於1 6位兀構成指示信 號MX 1 6的活性化時維持非活性狀態。讀出驅動器rdR4 〜RDR7係於8位元構成指示信號MX8的活性化時維持非 活性狀態。此等讀出驅動器RDR0〜RDR7，分別於資料讀 86 312/發明說明書(補件)/92·06/92108639 594748 出時的非活性化時，將各自的輸出節點驅動爲接地電壓位 準。於資料寫入時，此等的讀出驅動器RDRO〜RDR7係設 定爲輸出高阻抗狀態。 輸出緩衝器OBF0〜0BF7也與此等讀出驅動器RDRO〜 R D R 7相同，響應語構成選擇性被致能。也就是說，輸出 緩衝器OBFO及0BF3係根據32位元構成指示信號MX32 的活性化時被致能而供給的資料，驅動資料焊墊D P D 0及 DPD3。輸出緩衝器0BF1及0BF2係於16位元構成指示信 號MX 1 6的活性化時成爲致能狀態，設定爲輸出高阻抗狀 態。輸出緩衝器0BF4〜0BF7係於8位元構成指示信號 MX8的活性化時設定爲輸出高阻抗狀態。 此等輸出緩衝器Ο B F 0〜Ο B F 7，係於不使用對應的資料 焊墊時，具有成爲封裝體安裝時打開狀態，還有不供給輸 出電源電壓及輸出接地電壓的情況。該情況，對應於不使 用的資料焊墊而配置的輸出緩衝的輸出節點，也可僅維持 爲高阻抗狀態，也可固定爲接地電壓位準。 爲了設定X 8位元構成時的資料傳輸路徑，對於讀出驅 動器RDR1及RDR2，設置根據8位元構成指示信號MX8 及行位址信號CA8進行選擇動作的多工器202a及2〇2b。 多工器202 a選擇內部資料匯流排DB1及DB5的一方，將 內部資料線耦合於讀出驅動器R D R 1。將資料線轉合於讀 出驅動器R D R 2。據此，8位元構成時多工器2 〇 2 b選擇內 部資料匯流排線D B 2及D B 6的一方，於選擇內部，從讀 出驅動器RDR1及RDR2,介由輸出緩衝器0BF1及〇BF2， 312/發明說明書(補件)/92-06/92108639 87 於資料焊墊D P D 1及D P D 2輸出資料。 於1 6位元構成時，爲了輸出4位兀資料，對於讀出驅 動器RDR3〜RDR7，設置根據16位元構成指示信號MX16 及行位址信號CA8進行選擇動作的多工器2(Ma〜204d。多 工器204a於執行選擇動作時，選擇內部資料匯流排線DBO 及DB4的一方，耦合於讀出驅動器RDR4。多工器204b選 擇內部資料匯流排線DB 1及DB5的一方，耦合於讀出驅 動器R D R 5。多工器2 0 4 c選擇內部資料匯流排線D B 2及 DB6的一方，耦合於讀出驅動器RDR6。多工器204d選擇 內部資料匯流排線DB 3及DB7的一方，耦合於讀出驅動 器 RDR7 ° 此等多工器202a及202b係於8位元構成指示信號MX8 爲L位準時，不進行選擇動作，將內部資料匯流排線DB 1 及DB2，分別耦合於讀出驅動器RDR1及RDR2，於8位元 構成指示信號MX 8成爲Η位準而顯示X8位元構成時，根 據行位址信號CA8進行選擇動作。 多工器204a〜2 04d係於16位元構成指示信號MX1 6爲 L位準時，將內部資料匯流排線DB4〜DB7，分別耦合於 讀出驅動器RDR4〜RDR7。當16位元構成指示信號MX16 成爲Η位準時，此等多工器204a〜204d根據行位址信號 CA8進行選擇動作。於X 1 6位元構成時，根據讀出驅動器 RDR4〜RDR7，將資料輸出於資料焊墊DPD4〜DPD7。 圖52爲顯示圖51所示多工器200a及200b的構成的一 例圖。因爲多工器200a及200b具有相同的構成，圖52 88 312/發明說明書(補件)/92-06/92108639 594748 中代表性顯示1個多工器200。該多工器200係相對全局 資料線GlOa及GlOb而設，將選擇全局資料線耦合於前置 放大器/寫入驅動器PWb。 對於多工器2 0 0 a及2 0 0 b，共用地供給接收行位址信號 CA9及8位元構成指示信號MX 8的AND閘210的輸出信 號及其反轉信號。多工器2 00包括：CMOS傳輸閘211a , 於AND閘210的輸出信號爲Η位準時導通，將全局資料 線GI〇a耦合於前置放大器/寫入驅動器Pwb ;及CMOS傳 輸閘2 1 1 b，於AND閘2 1 0的輸出信號爲L位準時導通， 將全局資料線GlOb耦合於前置放大器/寫入驅動器PWb。 於該圖52所示多工器200之構成中，於χ16位元構成 及X 3 2位元構成時，and閘2 1 0的輸出信號爲L位準，全 局資料線GlOb耦合於前置放大器/寫入驅動器PWb。另一 方面’當8位元構成指示信號MX8成爲Η位準時，AND 閘2 1 0被致能，根據行位址信號CA9，CMOS傳輸閘2 1 1 a 及2 1 1 b的一方成爲導通狀態。藉此，於x 8位元構成時， 根據行位址信號CA9，可選擇進行全局資料線與前置放大 器/寫入驅動器的耦合。 圖53爲顯示圖51所示多工器202a及202b的構成的一 例圖。圖53中，因爲多工器202a及202b具有相同的構成， 代表性顯示多工器2 0 2。該多工器2 0 2係設於內部資料線 DBa及DBb與讀出驅動器RDRa之間。 對於多工器2 02 a及2 02b，共用地供給接收行位址信號 CA8及8位元構成指示信號MX 8的AND閘2 1 2的輸出信 89 312/發明說明書(補件)/92_〇6/92108639 號及其反轉信號。多工器202包括：CMOS傳輸閘213a， 於AND閘2 1 2的輸出信號爲L位準時導通，將內部資料 匯流排線D B a鍋合讀出驅動器R D R a ;及C Μ Ο S傳輸閛 2 13b，於AND閘212的輸出信號爲Η位準時導通，將內 部資料匯流排線DBb耦合讀出驅動器RDRa。. 於8位元構成指示信號MX8成L位準時，CMOS傳輸閘 2 1 3 a爲導通狀態，另一方面，c Μ Ο S傳輸閘2 1 3 b爲非導 通狀態，內部資料匯流排線DBa耦合讀出驅動器RDRa。 另一方面，當8位元構成指示信號MX8成Η位準，而指 定X 8位元構成時，AND閘2 1 2被致能，根據行位址信號 CA8，AND閘212的輸出信號成爲Η位準或L位準，多工 器2 02選擇內部資料匯流排線DBa及DBb。 圖54爲顯示圖51所示多工器2〇4a〜2〇4d的構成的—例 圖。此等多工器204a〜204d具有相同的構成，圖54中代 表性顯示多工器2〇4。該多工器204係選擇內部資料線dBc 及DBd的一方，耦合於讀出驅動器RDRd。 對於多工器204a〜204d，共用地供給接收行位址信號 CA8及16位元構成指示信號MX 16的AND閘214的輸出 信號及其反轉信號。多工器2 0 4包括：C Μ Ο S傳輸閘2 1 5 a， 於AND閘2 1 4的輸出信號爲Η位準時導通，將內部資料 匯流排線DBc耦合讀出驅動器RDRb ;及CMOS傳輸閘 2 1 5b，於AND閘214的輸出信號爲L位準時導通，內部 資料匯流排線DBd耦合於讀出驅動器RDRb。 於X 1 6位元構成時，1 6位元構成指示信號Μ X 1 6爲Η位 90 312/發明說明書(補件)/92-06/92108639 準，AND閘2 1 4被致能。據此，該情況，根據行位址信號 CA8，選擇CMOS傳輸閘215a及215b。於X 3 2位元構成 及X 8位元構成時，1 6位元構成指示信號Μχ 1 6爲L位準， A N D閘2 1 4的輸出信號成爲L位準，C Μ 0 S傳輸閘2 1 5 b 導通，內部資料匯流排線DBd耦合於讀出驅動器RDRd。 又，於該圖52及圖54所示多工器的構成中，全局資料 線GIOO〜GI03係在行位址信號CA8爲“ 〇”時被指定， 全局資料線GI04〜GI07係在行位址信號CA8爲“ 1”時 被指定。此外，全局資料線GIOO、GI03、GI04及GI07 係在行位址信號CA9爲“ 0”時被指定。此等行位址信號 的分配可響應陣列構成而被適當決定，根據對於各全局資 料線GIOO〜GI07而分配的行位址信號位元，作爲此等圖 52及圖54所示多工器所供給的行位址信號CA9及CA8的 邏輯位準也可適當變更。 圖5 5爲槪略顯示內部資料匯流排與資料焊墊的連接的 圖。圖5 5中，顯示記憶組A〜D之各個的記憶塊的資料位 元及行位址信號C A 8的分配。 於記憶組A〜D，根據行位址信號CA8及/CA8( = ZCA8) 分割爲4個行塊。上側次記憶塊的全局資料線，耦合於內 部資料線D B < 7 : 0 >及D B < 1 5 : 8 >，下側次記憶塊耦 合於內部資料匯流排DB<23: 16>及DB<31: 24>。 於該圖5 5所示配置中，內部資料匯流排D B < 7 : 0 >選 擇性耦合於資料匯流排MDB < 7 ·· 0 >，內部資料匯流排 DB < 1 5 ·· 7 >耦合於資料匯流排MDB < 1 5 : 7 >。此外， 91 312/發明說明書(補件)/92-06/92108639 594748 資料匯流排MDB < 23 : 1 6 >選擇性耦合於內部資料匯流排 D B < 2 3 ： 16 > ，資料匯流排MDB < 31 : 24>耦合於內部 資料匯流排DB<31: 24>。 於記億組A〜D之外部的4個區域，配置著資料焊墊區 域9 5 a〜9 5 d。於X 3 2位元構成時，如圖5 1所示，多工器 200a、200b、202a、202b 及 204a 〜204d，不進行選擇動作， 內部資料匯流排D B < 3 1 : 0 >，1對1耦合於資料匯流排 MDB <31： 0 > 。 另一方面，於X 1 6位元構成時，根據行位址信號C A 8轉 換連接路徑。也就是說，於X 1 6位元構成時，根據行位址 信號CA8及/CA8(ZCA8)選擇2個行塊。圖51中，多工器 2〇4a〜204d’係於該x 1 6位元構成時，根據行位址信號CA8 進行選擇動作。據此，藉由對於內部資料線D B 4〜D B 7所 設的讀出驅動器RDR4〜RDR7，將內部資料匯流排線DB0 〜DB7耦合於輸出緩衝器OBF4〜OBF7。據此，於資料焊 墊DBD4〜DBD7輸出4位元資料。 該情況，藉由多工器204a〜204d之選擇動作，作爲資料 位元DQ0〜DQ3輸出內部資料匯流排DB0〜DB3上的資 料，或是，作爲資料位元D Q 0〜D Q 3輸出內部資料匯流排 線DB4〜DB7上的資料。不使用的讀出驅動器RDR0〜 RD R 3的輸出信號係固定爲接地電壓位準。因爲即使於資 料寫入動作時，此等的連接於不使用的資料輸出電路的資 料線也未傳輸寫入資料，因此，即使將不使用的讀出驅動 器的輸出信號固定爲接地電壓位準，也不會對於資料寫入 92 312/發明說明書(補件)/92-06/92108639 594748 動作產生任何問題。 於X 1 6位元構成時，圖5 i所示前置放大器/寫入驅動器 PWO〜PW7爲活性狀態，內部資料匯流排線DBO〜DB7響 應讀出資料而被驅動。 於x8位元構成時，多工器2 00a及200b進行選擇動作， 此外，多工器2 02 a及202b進行選擇動作。多工器2 04 a〜 204d不進行選擇動作，x8位元構成時不使用的讀出驅動 器RDR0及RDR3〜RDR7的輸出係固定爲接地電壓。 於該X8位元構成時，藉由多工器2〇〇a〜200d，根據行 位址信號CA9進行2 : 1的全局資料線的選擇，於內部資 料匯流排線DB1、DB2、DB5及DB6上，傳輸選擇資料。 接著，藉由多工器202a及2 02b，根據行位址信號CA8進 行選擇動作，藉由讀出驅動器RDR1及RDR2，藉由輸出緩 衝器〇 B F 1及〇 B F 2，驅動資料焊墊D P D 1及D P D 2。據此， 例如，於資料焊墊區域95a，於資料焊墊DPD1及DPD2輸 出內部資料線DB1及DB2上的資料或是輸出內部資料線 DB5及DB6上的資料。 對於其他之資料焊墊區域95b〜95d，也設置爲與圖51 所示構成相同的構成，進行相同的選擇動作，於X 1 6位元 構成及X 8位元構成時，根據行位址信號C A 8及C A 9進行 選擇動作。 在該圖5 1所示構成的情況，前置放大器/寫入驅動器， 係於X 3 2位元構成、X 1 6位元構成及X 8位元構成時，可 利用共用的前置放大器/寫入驅動器。此外，關於讀出驅動 93 312/發明說明書(補件)/92·06/92108639 器，於x 3 2位元構成及χ 1 6位元構成所使用的驅動器爲相 同，此外，於X 3 2位元構成及x 8位元構成所使用的驅動 器爲相同的讀出驅動器。據此，無配置χ 1 6位元或χ 8位 元專用的讀出驅動器及前置放大器的必要，可簡略化電路 構成，此外，前置放大器帶的配置被簡略化。 此外，於資料焊墊區域95 a〜95d，也僅響應語構成進行 連接內部資料匯流排與連接輸出入緩衝器的資料匯流排的 連接的轉換，輸出緩衝器OBFO〜0BF7與語構成無關而可 共用地配置，作爲該資料輸出部的配置而可對於語構成使 用共用的配置。 (變化例） 圖5 6爲槪略顯示本發明之實施形態8之變化例的構成 圖。圖56中，全局資料匯流排GI〇與內部資料匯流排DBB 係介由前置放大器電路220所耦合。該前置放大器電路包 括對應於全局資料匯流排GIO的全局資料線之各個而配置 的前置放大器。包含於該前置放大器電路220的前置放大 器的連接路徑，係根據行位址信號C A 9所設定。內部資料 匯流排DBB係介由連接電路222耦合於讀出驅動器RDR0 〜RDR15。該連接電路222係根據封裝指示信號PTYTS、 行位址信號C A 8及語構成指定信號Μ X 8、Μ X 1 6及Μ X 3 2 設定其連接路徑。 據此，於該圖5 6所示構成的情況，可根據語構成指定 信號與行位址信號C A 8設定1 6位元的資料匯流排D Β Β的 連接，可實現任意的全局資料線與內部資料匯流排線（讀出 94 312/發明說明書(補件)/92-06/92108639 驅動器）的連接，可容易實現分別對應BGP及TS OP的任意 語構成的資料焊墊的配置位置。 現在，於圖5 6所示配置中，於連接電路2 2 2也可供給 行位址信號C A 9。該構成的情況，前置放大器電路2 2 0係 於X 8位元構成時，根據行位址信號CA9選擇性設爲活性 狀態，設爲該活性狀態的前置放大器電路的輸出信號的傳 輸路徑，係於連接電路222根據行位址信號CA9進行設定。 於圖5 6所示構成中，顯示資料讀出時的構成。但是， 藉由利用雙方向傳輸閘構成連接電路222，資料寫入路徑 也可同樣響應所使用的資料焊墊的位置進行設定。 如上所述，根據本發明之實施形態8，根據行位址信號 設定對於驅動內部資料匯流排與輸出資料匯流排間的輸出 緩衝器的讀出驅動器的內部資料匯流排的連接路徑，可將 內部資料輸出入部的構成相對於各語構成共用化，可簡略 化前置放大器帶的配置。 此外，藉由與圖3 9所示構成組合使用以改變連接路徑， 即可容易實現對於任意的語構成的資料焊墊的配置。此 外，也可容易實現響應封裝體的資料焊墊的配置。 又，於T S Ο P安裝時，於X 8位元構成及X 1 6位元構成， 使用配置於半導體記憶體晶片之一邊的資料焊墊區域。該 情況，對於連接電路222供給封裝指定信號PTYPS，對於 該未被使用的焊墊區域的讀出驅動器，切離對於內部資料 匯流排的連接，設定對於使用的資料焊墊區域的對應的讀 出驅動器的連接路徑。該情況，藉此，於連接電路2 2 2使 95 312/發明說明書(補件)/92-06/92108639 用C Μ 0 S傳輸閘，響應焊墊位置變更圖5 1所示多工器的 輸出信號的傳輸路徑。 (實施形態9) 圖5 7爲槪略顯示本發明之實施形態9之半導體電路裝 置的要部構成圖。圖57中，對於進行記憶體50之選擇記 憶單元與內部寫入/讀出資料的授受的內部寫入/讀出電路 7 〇，設置伸張電路2 5 0及壓縮電路2 6 0。伸張電路2 5 0係 於多位元測試模式指示信號MBT的活性化時、資料寫入 時，使內部資料匯流排線DBw上的信號伸張，傳輸給內部 寫入/讀出電路7 0。 壓縮電路2 6 0係於多位元測試模式指示信號MB T的活性 化時、資料讀出時，使從內部寫入/讀出電路70讀出的資 料壓縮，且將壓縮結果傳輸給內部資料線DBr。內部資料 匯流排線DBw及DBr，係爲不同的資料匯流排線，共用地 耦合於輸出入電路265。 內部寫入/讀出電路70進行內部資料匯流排DB上的例 如3 2位元資料線與資料的傳輸。對應於該內部資料匯流排 DB的各資料匯流排線，於輸出入電路2 65設置輸出入緩 衝電路。 於多位元測試模式時，於記憶體陣列50的複數記憶單 元，介由伸張電路25 0寫入共用的資料，此外，從記憶體 陣列5 0，且從此等複數記憶單元同時讀出資料，藉由壓縮 電路260，生成顯示此等邏輯位準之一致/不一致的資料， 判定於此等複數記憶單元是否存.在不良記憶單元。伸張電 96 312/發明說明書(補件)/92-06/92108639 594748 路2 5 0具有擴張資料之位元幅度的功能，藉由複製動作從 供給的測試資料生成複數位元的資料。 於如此之多位元測試模式時，藉由分別設置傳輸多位元 測試寫入資料的內部資料匯流排線DBw ;及傳輸顯示壓縮 (縮退）結果的資料的資料匯流排線DBr，可獲得以下的有 利點。也就是說，於相同的資料匯流排線耦合伸張電路2 5 0 及壓縮電路2 6 0的情況，該資料匯流排線的負載較其他的 資料匯流排線增大，於正常動作模式時，資料傳輸速度被 該負載大的資料匯流排線的資料傳輸速度所限速，變得無 法以高速進行資料傳輸。藉由分別設置傳輸該多位元測試 寫入資料的匯流排線與傳輸顯示縮退結果的資料的匯流排 線，可分散匯流排線的負載，於正常動作模式時，可以高 速進行資料傳輸。 圖58爲更爲具體顯示圖57所示內部寫入/讀出電路70、 伸張電路25〇及壓縮電路260的構成圖。圖58中，顯示傳 輸4位元資料的全局資料線GIO a〜GlOd相關連的部分的 構成。於以下之說明中，爲了簡略化說明，針對X 3 2位元 構成之多位元測試的構成進行說明。但是，關於X 1 6位元 及X 8位元之構成之多位元測試的構成，同樣對於響應語 構成選擇資料位元的多工器，藉由配置伸張/壓縮電路，可 同樣實現多位元測試。 內部寫入/讀出電路70包括分別對應於全局資料線GI〇a 〜GlOd而設的寫入驅動器WDRa〜WDRd及前置放大器 PAa〜PAd。寫入驅動器WDRa及前置放大器PAa係於正常 97 312/發明說明書(補件)/92-〇6/921〇8639 594748 動作時進行內部資料匯流排線D B a與資料的傳輸，寫入驅 動器WDRb及前置放大器PAb係於正常動作時進行內部資 料匯流排線DBb與資料的傳輸。寫入驅動器wDRc及前置 放大器PAc係於正常動作時進行內部資料匯流排線DBc與 資料的傳輸。寫入驅動器WDRd及前置放大器pAd係於正 常動作時進行內部資料匯流排線D B d與資料的傳輸。 伸張電路2 5 0包括多位元測試指示信號μ B T的活性化時 將內部資料匯流排線DBa上的資料緩衝處理共用地傳輸給 寫入驅動器WDRa〜WDRd的測試寫入驅動器2 5 0 a。壓縮 電路2 6 0包括多位元測試模式指示信號M b τ的活性化時將 前置放大器PAa〜PAd的資料壓縮（縮退）爲1位元資料，傳 輸給內部資料匯流排線DBb的壓縮器260a。 據此’於多位元測試模式時，藉由該測試寫入驅動器 2 5 0a，對於寫入驅動器WDRa〜WDRd傳輸相同邏輯位準 的資料，對於全局資料線GlOa〜GlOd傳輸相同邏輯位準 的資料。於資料讀出時，來自傳輸給全局資料線GIO a〜 GlOd的選擇記憶單元的資料，藉由前置放大器pAa〜pAd 放大且傳輸給壓縮器260a。壓縮器260a生成顯示此等之 供給的資料的邏輯位準的一致/不一致的信號傳輸給內部 資料匯流排線DBb。藉此，於內部資料匯流排線DB a及 DBb ’僅分別耦合測試寫入驅動器25 0a及壓縮器260a，可 減輕此等內部資料匯流排線DBa及DBb的負載，可以高速 傳輸資料。 圖59爲顯示圖58所示寫入驅動器WDRa〜WDRd的構 98 312/發明說明書(補件)/92-06/92108639 594748 成的一例圖。圖59中，寫入驅動器WDRa〜WDRd因爲具 有相同的構成，爲此代表性顯示對於全局資料線GI0而設 的寫入驅動器WDR。 圖59中，寫入驅動器WDR包括：驅動器電路2 8 0，於 寫入驅動致能信號WDE的活性化時，根據供給的資料驅 動全局資料線GIO ;傳輸閘28 1，於多位元測試模式指示 信號MBT的反轉信號ZMBT爲Η位準時導通，且將對應 的內部資料匯流排線DB耦合於驅動器電路2 80 ;及傳輸 閘2 8 2，於多位元測試模式指示信號μ Β Τ的活性化時導 通，且將測試寫入驅動器2 5 0 a的輸出信號傳輸給驅動器電 路 28 0 〇 於正常動作模式時，多位元測試模式指示信號MBT爲L 位準’傳輸閘2 8 1爲導通狀態，傳輸閘2 8 2爲非導通狀態。 據此，驅動器電路2 8 0係根據寫入驅動致能信號w d E，根 據對應的內部資料匯流排線D B上的資料驅動對應的全局 資料線GIO。 另一方面，於多位元測試模式時，多位元測試模式指示 信號MBT成爲Η位準，傳輸閘281爲非導通狀態，傳輸 閘2 8 2成爲導通狀態，驅動器電路2 8 〇係根據來自測試寫 入驅動器2 5 0 a的測試寫入資料，驅動全局資料線gi〇。 該測試寫入驅動器2 5 0 a也可爲驅動內部資料匯流排線 的匯流排驅動電路。根據來自對應的輸入電路的測試資料 來驅動4位元的內部資料線D B a〜D B d。該匯流排驅動電 路也可爲分別相對於內部資料線D B a〜D B d而配置的匯流 99 31刀發明說明書(補件)/92-06/92108639 594748 排驅動器。對於此等的匯流排驅動器共用地傳輸多位元測 試模式時來自1個輸入緩衝電路的測試資料，各匯流排驅 動器係基於傳輸的測試資料驅動對應的內部資料線DB a〜 DBd。 圖60爲顯示圖58所示前置放大器前置放大器PAa〜PAd 的構成的一例圖。圖60中，前置放大器PA a〜PAd具有相 同的構成，因此，代表性顯示針對全局資料線GIO而設的 前置放大器PA。 圖60中，前置放大器PA包括：前置放大器電路290， 響應前置放大活性化信號PAE的活性化，放大對應的全局 資料線GIO的資料；傳輸閘292，在多位元測試模式指示 信號Μ B T成爲L位準，互補的多位元測試模式指示信號 ΖΜΒΤ的活性化時導通，且將前置放大器電路29〇耦合於 對應的內部資料匯流排線D Β ;及傳輸閘2 9 4，在多位元測 試模式指示信號ΜΒΤ的Η位準時導通，將前置放大器電 路290的輸出耦合於壓縮器260a。 於該圖6 0所示前置放大器PA的構成中，於正常動作模 式時’前置放大器電路2 9 0耦合於對應的內部資料匯流排 線D B，於多位兀測試動作模式時，前置放大器電路2 9 〇 的輸出丨S號傳輸給壓縮器2 6 0 a ’與對應的內部資料匯流排 線D B隔離。藉由於多位元測試模式時隔離前置放大器電 路290與對應的內部資料匯流排線db，於多位元測試模 式時’可將鄰接傳輸顯不縮退結果的資料的資料匯流排的 內部資料匯流排線固定爲接地電壓位準，作爲屏蔽配線予 312/發明說明書(補件)/92-06/92108639 100 594748 以利用（關於該構成將於後續進行說明）。 圖61爲顯不圖58所不壓縮器260a的構成的一例圖。圖 61中，壓縮器260a包括：不一致檢測電路（EXOR電 路）3 00，在多位元測試模式時，接收前置放大器PAa〜PAd 的輸出信號；AND電路3 02，接收多位元測試模式指示信 號Μ B T與不一致檢測電路3 0 0的輸出信號；及傳輸閘 3 0 4，在多位元測試模式指示信號Μ Β Τ的活性化時（Η位準 時）導通’將AND電路3 02的輸出信號傳輸給內部資料匯 流排線DBb。 _ 於正常動作模式時，多位元測試模式指示信號MBT爲L 位準，傳輸閘3 0 4爲非導通狀態，該壓縮器2 6 0 a的輸出信 號未傳輸給內部資料匯流排線DBb。 當多位元測試模式指示信號Μ Β T成爲Η位準時，傳輸 閘3 04導通，AND電路3 02的輸出信號傳輸給資料匯流排 線DBb。此外，如圖60所示，前置放大器pa的輸出與對 應的資料匯流排線隔離，耦合於壓縮器2 6 0 a。 | 於資料寫入時，前置放大器PAa〜PAd的輸出信號，係 全部設定爲待機狀態的如Η位準，不一致檢測電路3 00的 輸出信號爲L位準，響應AND電路3 02的輸出信號成爲 L位準。據此，內部資料匯流排線DBb係於多位元測試模 式時的測試資料寫入時，固定爲L位準。 於多位元測試模式時，於讀出縮退結果資料的情況，該 前置放大器PAa〜PAd的輸出信號傳出給不一致檢測電路 3〇〇。若前置放大器PAa〜PAd的輸出信號的邏輯位準均相 101 3Π/發明說明書(補件)/92-06/92108639 同，該不一致檢測電路3 Ο 0的輸出信號爲L位準，相應地， AND電路3 02的輸出信號維持爲L位準。另一方面’於前 置放大器PA a〜PAd的輸出信號，混入Η位準的信號及L 位準的信號的情況，該不一致檢測電路3 00的輸出信號成 爲Η位準，相應地，AND電路302的輸出信號維持爲Η 位準。藉此，可將顯示4位元資料的縮退結果（壓縮結果） 的資料傳輸給內部資料匯流排線DBb。 於多位元測試模式指示信號MBT爲L位準時，前置放 大器PA耦合於如圖60所示的對應的資料匯流排線，對於 壓縮器260a的輸入信號成爲不定狀態。但是，AND電路 3 0 2的輸出信號固定爲L位準，此外，因爲傳輸閘3 04也 設定爲非導通狀態，因此，於正常動作模式時，不會產生 任何問題。於寫入驅動器WDR，驅動器電路28 0也耦合於 圖5 9所示對應的資料匯流排線，因此，根據正確寫入資 料’可驅動對應的全局資料線。 圖62爲顯示圖57所示輸出入電路265及對應於內部資 料匯流排線DBb的輸出入電路3 1 0的構成圖。 圖62中，輸出入電路265包括：輸入緩衝器312a，於 寫入動作指示信號WE的活性化時被活性化，根據供給資 料輸入節點的資料DQa生成內部寫入資料；輸出緩衝器 3 1 4 a ’於讀出動作指示信號〇 e的活性化時被活性化，緩 衝處理供給的資料以生成讀出資料DQa ;及傳輸閘3丨5， 根據互補的多位元測試模式指示信號ZMB T ,將輸出緩衝 器314a的輸入耦合於輸入緩衝器312a的輸出。 102 312/發明說明書(補件)/92-06/92108639 該輸入緩衝器3 1 2a係於正常動作模式時及多位元測試 模式時根據來自外部的資料D Q a生成內部寫入資料，以驅 動內部資料匯流排線D B a。於正常動作模式時，多位元測 試模式指示信號ZMBT爲Η位準，傳輸閘315處於導通狀 態’輸出緩衝器3 1 4 a的輸入耦合於內部資料匯流排線 D B a，根據於內部資料匯流排線d B a上傳輸的資料生成外 部讀出資料D Q a。 輸出入電路310包括：輸入緩衝器312b，響應寫入動作 指示信號WE的活性化，根據外部的資料位元d Qb生成內 部寫入資料；輸出緩衝器3 1 4b，響應讀出動作指示信號 OE的活性化時而活性化，緩衝處理供給的資料以生成外部 讀出資料DQb ;及傳輸閘3 1 6、3 1 7，於多位元測試模式指 示信號ZMBT的非活性化（H位準）時導通，將輸入緩衝器 3 1 2b的輸出及輸出緩衝器3 1 4b的輸入耦合於內部資料匯 流排線DBb。 於多位元測試模式時，互補的多位元測試模式指示信號 ZMBT爲L位準，傳輸閘316及317處於非導通狀態，輸 入緩衝器3 1 2b的輸出及輸出緩衝器3 1 4b係由內部資料匯 流排線DBb所分離。 爲了輸出多位元測試結果，設置於多位元測試模式指示 信號MBT的活性化時導通，將內部資料匯流排線DBb連 接於輸出緩衝器314a的傳輸閘318。 於正常動作模式時，多位元測試模式指示信號MBT爲非 導通狀態，輸出緩衝器314a與內部資料匯流排線DBa被 103 312/發明說明書(補件)/92-06/92108639 594748 分離。另一方面，於多位元測試模式時，多位元測試模式 指示信號Μ B T爲Η位準，傳輸閘3 1 8導通，於內部資料 匯流排線D B b上傳輸的壓縮結果資料（縮退結果資料）被傳 輸於輸出緩衝器314a，作爲讀出資料DQa輸出。 據此，即使使用相同的焊墊傳輸多位元測試模式時的寫 入資料及縮退結果資料（壓縮結果資料），在內部仍可介由 各自的資料匯流排線傳輸多位元測試寫入資料及縮退結果 資料。 如上所述，根據本發明之實施形態9，於多位元測試模 式時，於傳輸測試寫入資料及縮退結果資料的各自的內部 資料線進行傳輸，可分散內部資料匯流排線的負載，於正 常動作模式時，可以高速傳輸資料。 (實施形態10) 圖6 3爲槪略顯示本發明之實施形態丨〇之半導體記憶體 的要部構成圖。圖63中，顯示相關於資料端子DPDa〜DPt)d 的部分的構成。對於此等資料端子DPDa〜DPDd分別設置 輸出入電路350a〜350d。此等輸出入電路350a〜350d分 別耦合於內部資料匯流排線DB a〜DBd。內部資料匯流排 線D B a〜D B d，分別介由前置放大器/寫入驅動器p w 0〜 PW3，耦合於全局資料線GlOa〜GlOd。 爲了進行多位元測試，設置測試寫入驅動器3 5 2，於多 位元測試模式指示信號MBT的活性化時，根據內部資料匯 流排線DBc的資料，驅動內部資料匯流排線DBa ;壓縮器 354a，將前置放大器/寫入驅動器pw〇及PW1的前置放大 104 312/發明說明書(補件)/92-06/92108639 594748 器電路的輸出信號壓縮，而於內部資料匯流排線DBb上輸 出縮退結果；及壓縮器3 5 4b，將前置放大器/寫入驅動器 PW2及PW3的前置放大器電路的輸出信號壓縮，而於內部 資料匯流排線DBd上傳輸壓縮結果。 對於前置放大器/寫入驅動器PW1的寫入驅動器還耦合 著內部資料匯流排線DBa，此外，對於前置放大器/寫入驅 動器PW3的寫入驅動器還耦合著內部資料匯流排線DBc。 此等前置放大器/寫入驅動器PW1及PW3，具有與如圖 5 9所示寫入驅動器相同的構成。對於前置放大器/寫入驅 動器PWO及PW2的寫入驅動器直接耦合著內部資料匯流 排線DBa及DBc。但是，此等前置放大器/寫入驅動器PWO 及PW2的寫入驅動器，還具有與如圖59所示寫入驅動器 相同的構成。 前置放大器/寫入驅動器PWO〜PW3的前置放大器，具 有與如圖6 0所示前置放大器電路相同的構成。 壓縮器354a及壓縮器35 4b與圖61所示壓縮器260a具 有除取代4輸入不一致檢測電路而使用2輸入不一致檢測 電路的構成外的相同構成。 在該圖6 3所示的情況，如圖6 4所示，於內部資料匯流 排線交叉配置傳輸測試寫入資料的匯流排線及傳輸顯示縮 退結果的資料的匯流排線。於圖64中，顯示內部資料匯流 排線D B 0〜D B 7的互補資料線d B < i >及/ D B < i >的組。 但是，i = 0〜7。 此等內部資料匯流排線D B < 0 >及/ D B < 0 >〜D B < 7 105 312/發明說明_補件)/92-06/92108639 594748 >及/ DB < 7 >，具有扭轉構造，鄰接內部資料匯流排線之 對在相互不同的位置具有交叉部，此外，於2位元之內部 資料匯流排線中，各自於1位元的資料匯流排線之間配置 著另一 1位元的資料匯流排線。也就是說，圖64中，在內 部資料匯流排線DB < 7 > / DB < 7 >之間配置著內部資料 匯流排線D B < 6 >或/ D B < 6 >，在此等內部資料匯流排線 DB < 6 >及/ DB < 6 >之間配置著內部資料匯流排線DB < 7 > 及 / DB < 7 >。 於奇數內部資料匯流排線傳輸顯示縮退結果的資料，於 偶數內部資料匯流排線傳輸測試寫入資料。也就是說，於 圖64中，在內部資料匯流排線DB < 2k > / DB < 2k >傳輸 測試寫入資料，在內部資料匯流排線D B < 2 k + 1 > / D B < 2k+l>傳輸顯示縮退結果的資料。在此，k = 0〜3。 據此，於傳輸測試寫入資料時，發揮將傳輸縮退結果的 資料線作爲屏蔽配線的功能，或於讀出縮退結果時，發揮 將傳輸測試寫入資料的奇數資料線作爲屏蔽配線的功能。 偶數內部資料線，於多位元測試模式時，傳輸縮退結果 的情況，作爲驅動爲接地電壓位準的構成，係如於圖6 3 中，測試寫入驅動器3 5 2在多位元測試模式指示信號Μ B T 的活性化時與資料的寫入/讀出無關而被活性化，此外，於 輸出入電路3 5 Oc，輸入緩衝器也可使用於多位元測試模式 時，於資料讀出動作模式時將接地電壓位準的信號傳輸給 對應的內部資料線的互補資料線的構成。 圖65爲槪略顯示圖63所示輸出入電路3 5 0c的輸出電路 106 312/發明說明書(補件)/92-06/92108639 的構成圖。圖65中，輸出入電路350c包括：輸出緩衝器 3 6 0，緩衝處理讀出動作指示信號Ο E的活性化時所供給的 資料，並輸出於資料焊墊DPDc ;輸入緩衝器3 6 8，於寫入 動作指示信號WE的活性化時，根據供給資料焊墊DPDc 的資料生成內部寫入資料；壓縮器3 6 6，於多位元測試模 式指示信號MBT的活性化時，壓縮內部資料匯流排線DBb 及D B d上的資料；傳輸閘3 6 2，於多位元測試模式指示信 號Μ B T的活性化時導通，將壓縮器3 6 6的輸出信號傳輸給 輸出緩衝器3 60 ;傳輸閘3 64，於互補的多位元測試模式指 示信號ΖΜΒΤ的活性化時導通，導通時將輸出緩衝器360 耦合於內部資料匯流排線DBc ; AND電路3 6 5 ,接收多位 元測試模式指示信號MBT及互補的寫入動作指示信號 /WE(ZWE);及傳輸閘3 66，於AND電路3 6 5的輸出信號 爲Η位準時導通，將內部資料匯流排線DBc維持爲接地電 壓位準。該內部資料匯流排線DBc上耦合著測試寫入驅動 器 3 5 2。 壓縮器366與圖61所示壓縮器260a在以下方面其構成 並不相同。也就是說，取代4輸入不一致檢測電路而使用 2輸入不一致檢測電路，此外，不使用傳輸閘。圖6 1所示 傳輸閘3 04於圖65中對應於傳輸閘3 62。 於正常動作模式時，多位元測試模式指示信號MBT爲L 位準’輸出緩衝器3 6 0介由傳輸閘3 6 4耦合於內部資料匯 流排線DBc。該內部資料匯流排線DBc上還耦合著輸入緩 衝器3 6 8。於正常動作模式時，AND電路3 6 5的輸出信號 107 312/發明說明書(補件)/92-06/92108639 594748 爲L位準’傳輸閘3 6 6也爲非導通狀態。據此，根據供給 資料焊墊DPDc的資料位元DQc，驅動內部資料匯流排線 D B c ’此外’根據傳輸於內部資料線〇 B c上的資料，藉由 輸出緩衝器3 6 0驅動資料焊墊D P D c。 於多位元測試模式時’傳輸閘3 6 4爲非導通狀態，另一 方面’傳輸閘3 62爲導通狀態。於多位元測試模式時的資 料寫入時，寫入動作指示信號/ W E爲L位準，相應地，A N D 電路3 6 5的輸出信號爲L位準，傳輸閘3 6 6爲非導通狀態。 於該狀態中，輸入緩衝器3 6 8根據供給資料焊墊DPDc 的資料位元DQc，驅動內部資料匯流排線dBc。此外，根 據傳輸於內部資料線D B c上的資料，測試寫入驅動器3 5 2 驅動圖6 3所示內部資料匯流排線d B a。 另一方面，於多位元測試模式時，於資料讀出時，AND 電路3 6 5的輸出信號成爲η位準，內部資料匯流排線d B c 固定爲接地電壓位準。此外，資料匯流排線DBa也藉由測 試寫入驅動器3 5 2保持爲設置電壓位準。 於該狀態中，壓縮器3 6 6根據內部資料線d B b及D B d 上的資料進行縮退動作（壓縮動作），並介由傳輸閘3 6 2將 縮退結果傳輸給輸出緩衝器3 60。輸出緩衝器3 6 0係根據 所供給的壓縮結果資料來驅動資料焊墊DPDc。 在圖6 3所示情況，伸張/壓縮動作係以2位元單位進行， 尤其在縮退動作中，反覆著2位元單位的壓縮動作，可將 壓縮器的輸出負載分散於資料匯流排線DBb及DBd，可減 低資料匯流排的負載。也就是說，在利用圖6 1所示壓縮器 108 312/發明說明書(補件)/92-06/92108639 2 6 0a的構成的情況，4輸入1輸出的不一致檢測電路較2 輸入1輸出的不一致檢測電路的輸出負載大，相應地，AND 電路3 02的尺寸也有增大的必要（爲了配合輸入容量進行 高速驅動）。相應地，傳輸閘3 04的尺寸增大。但是，藉由 利用2輸入1輸出的壓縮器，可減低各構成要素的尺寸， 相應地可減低傳輸閘的尺寸，可減輕資料匯流排的負載。 此外，介由測試寫入驅動器3 5 2將資料匯流排線DBc上 的資料傳輸給內部資料匯流排線DBa，於正常動作模式時 及多位元測試模式時，使用相同的寫入驅動器（包括以後將 說明之匯流排驅動器）即可進行測試資料的寫入及正常資 料的寫入，而無需配置測試專用的驅動器，可減低電路佔 有面積。 圖66爲一覽地顯示多位元測試模式時傳輸於內部資料 匯流排D B < 1 5 : 0 >的資料位元的圖。圖6 6中，於正常 動作模式時，供給資料焊墊D P D < 1 5 : 0 >的資料位元D Q < 1 5 : 0 >，分別以1對1的對應關係傳輸於內部資料匯流 排DB < 1 5 : 0 >。於多位元測試模式時，介由對應於資料 位元 DQ<2>、DQ<6>、0(^<9>及 0(^<13>的端子， 進行測試資料的輸出入。 於多位元測試模式時的資料讀出時（TMBT〜讀出），出現 於資料匯流排線DB < 1 >及DB < 3 >的縮退資料進一步縮 退，並作爲資料位元D Q < 2 >輸出。出現於資料匯流排線 DB < 5 >及DB < 7 >的縮退資料進一步縮退，並作爲資料 位元D Q < 6 >輸出。傳輸於內部資料匯流排線D B < 8 >及 109 31万發明說明書(補件)/92-06/92108639 594748 DB<10>的縮退（壓縮）資料進一步縮退，並作爲資料位元 D Q < 9 >輸出。又’出現於資料匯流排線d B < 1 2 >及D B <14>的縮退資料進一步縮退，並作爲資料位元dq<13 >輸出。 於多位元測試模式時的寫入時，根據資料位元DQ < 2 > 驅動內部資料匯流排線D B < 0 >及D B < 2 >。根據資料位 元DQ< 6>驅動內部資料匯流排線DB< 4>及DB< 6>， 此外，根據資料位元D Q < 9 >驅動內部資料匯流排線d B < 9>及DB< 11 >。內部資料匯流排線〇Β< 13>及DB< 1 5 >根據資料位元D Q < 1 3 >所驅動。
於資料匯流排D B < 7 : 0 >中，於奇數內部資料線輸出 縮退資料，於偶數資料線傳輸測試寫入資料。另一方面， 於資料匯流排D B < 1 5 ·· 8 >中，於偶數資料線傳輸縮退結 果資料，於奇數內部資料線傳輸寫入資料。於資料匯流排 中替換傳輸縮退結果資料的匯流排線及傳輸測試寫入資料 的內部資料匯流排線的奇數/偶數，係因爲於資料匯流排 DB < 7 : 0 >及DB < 1 5 : 8 >中資料匯流排線之配置形成對 稱的原因（參照圖5 5 )。該情況，如圖5 5所示，內部資料 匯流排DB < 7 : 0 >及內部資料匯流排DB < 1 5 : 8 >，係 指於B GP安裝中分開配置。於8位元之資料匯流排中，鄰 接之內部資料匯流排線，一端傳輸測試寫入資料，另一端 傳輸縮退結果資料。於TSOP安裝時，於X 16位元構成時 及X 8位元構成時，使用內部資料匯流排DB < 2 3 : 1 6 >及 DB<31: 24>。此等內部資料匯流排DB<23: 16>及DB 110 312/發明說明書(補件)/92-06/92108639 594748 < 3 1 : 2 4 >中，維持上述內部資料線的傳輸資料的關係。 於任一結構中，如圖67所示，於多位元測試時，內部 資料匯流排線上傳輸寫入資料及縮退結果資料（讀出資料） 的一方。鄰接內部資料匯流排線的一端傳輸縮退資料，另 一端傳輸測試寫入資料。 此外，於圖67所示配置中，內部資料匯流排線DB < 7 >及D B < 8 >上，於多位元測試模式時，傳輸縮退結果資 料。但是，首先，如圖3 3及圖5 5中所示，內部資料匯流 排DB < 7 : 0 >及內部資料匯流排DB < 1 5 : 8 >，係爲相 互分開配置的資料匯流排。鄰接內部資料匯流排DB < 7 : 0 >配置的內部資料匯流排，係爲資料匯流排DB < 23 : 1 6 >，當傳輸縮退結果資料時，傳輸測試結果測試寫入資料 的匯流排鄰接配置。 但是’於一般之半導體記憶體中，直線狀延伸配置著1 6 位元內部資料匯流排D B < 1 5 : 0 >，在鄰接內部資料匯流 排D B < 1 5 : 0 >的內部資料匯流排線而配置的情況，將資 料匯流排DB < 1 5 : 8 > ’交換其配置順序，藉由鄰接內部 資料匯流排DB < 7 >配置資料匯流排線DB < ：i 5 >，即可 將所有多位元測試模式時寫入資料及傳輸縮退結果資料的 匯流排線，相互鄰接交叉予以配置。 如上所述，根據本發明之實施形態1 〇，於多位元測試模 式時’分別配置傳輸測試寫入資料的匯流排及傳輸縮退結 果資料的匯流排，將此等交叉配置，即可抑制資料匯流排 線間的電容耦合引起的雜訊，可正確進行測試資料之傳輸。 111 312/發明說明補件)/92-06/92108639 此外，從對應於接收來自外部的多位元寫入資料的輸入 緩衝器的匯流排線將測試寫入資料傳輸給其他的匯流排 線，於正常動作模式時及多位元測試模式時可共有藉由伸 張動作生成測試寫入資料的電路構成（在設有匯流排驅動 電路的情況，於正常動作模式時及多位元測試模式時可共 有該匯流排驅動電路）。藉此，可減低電路配置面積。 此外，藉由交叉配置該測試寫入資料及縮退結果資料的 傳輸匯流排線，即可渡過複數階段執行縮退動作，可減輕 各縮退電路的輸出電容，相應地可減輕匯流排線的負載。 此外，可將伸張電路及壓縮電路分散配置於各匯流排 線，可使匯流排線的負載均勻化。 (實施形態11) 圖6 8爲槪略顯示本發明之實施形態1 1之半導體記憶體 的資料輸入部的構成圖。圖6 8中，代表性地顯示輸出入資 料位元〇(^<0>及DQ<2>的電路部分。 圖6 8中，分別對應於資料位元D Q < 2 >及D Q < 0 >設 置輸入緩衝器4 0 0及4 0 1。輸入緩衝器4 0 0的輸出信、號係 介由反相緩衝器402供給匯流排驅動器/閂鎖器404。匯流 排驅動器/閂鎖器404係於寫入資料觸發信號WDTG的活 性化時，從反相緩衝器402供給的信號生成互補寫入信 號，驅動內部資料匯流排線D B < 2 >及/D B < 2 >。緩衝器 4 0 0對應於圖6 5所示輸入'緩衝器3 6 8。此外，內部資料匯 流排線DB < 2 >及/DB < 2 >之對，對應於內部資料匯流排 線 DB2。 112 312/發明說明書(補件)/92-06/92108639 作爲對應於圖6 5所示測試寫入驅動器3 5 2的構成，設 置接收輸入緩衝器400的輸出信號與互補的多位元測試模 式指示信號ZMBT的NOR電路406 ;接收互補的多位元測 試模式指示信號ZMB T與測試寫入資料反轉指示信號 WDCNV的NOR電路408 ;及接收此NOR電路406及408 的輸出信號與輸入緩衝器400的輸出信號的複合閘410。 複合聞4 1 0包括·· AND閘，等效接收測試寫入資料反轉 指示信號WDCNV與NOR電路406的輸出信號；AND閘， 接收NOR電路408的輸出信號與輸入緩衝器400的輸出信 號；及OR閘，接收此等AND閘的輸出信號。該複合閘410 係於互補的多位元測試模式指示信號ZMBT爲Η位準的正 常動作模式時，因爲NOR電路406及408的輸出信號均爲 L位準，因此輸出L位準的信號。 另一方面，於互補的多位元測試模式指示信號ZMBT爲 L位準的多位元測試時，此等n 0 R電路4 0 6及4 0 8作爲反 相器作動。測試寫入資料反轉指示信號WDCNV爲Η位準， 於指示測試寫入資料的反轉時，Ν Ο R電路4 0 8的輸出信號 爲L位準，對應於從輸入緩衝器4 〇 〇介由Ν Ο R電路4 0 6 傳輸的資料的資料，被從複合閘4 1 0輸出。也就是說，於 多位元測試時，在測試寫入資料反轉指示信號WDCNV爲 Η位準時，輸入緩衝器4 0 〇的輸出資料的反轉信號係由複 合閘4 1 0傳輸。 另一方面，於多位元測試時，在測試寫入資料反轉指示 信號WDCNV爲L位準時，NOR電路4〇8的輸出信號成爲 113 312/發明說明書(補件)/92-06/92108639 Η位準，對應於輸入緩衝器400的輸出資料的信號被從複 合鬧4 1 0輸出。 輸入緩衝器4 0 1的輸出信號係介由複合閘4 1 2傳輸給匯 流排驅動器/閂鎖器4 1 4。複合閘4 1 2包括：A N D閘，等效 接收互補的多位元測試模式指示信號Ζ Μ B T與輸入緩衝器 4〇1的輸出信號；及NOR閘，接收該AND閘與複合閘410 的輸出信號。 匯流排驅動器/閂鎖器4 1 4係根據寫入資料觸發信號 WDTG的活性化，取入所供給的資料進行閂鎖，驅動內部 資料匯流排線DB < 0 >及/DB < 0 >。內部資料匯流排線 DB < 0 >及/DB < 0 >對應於內部資料匯流排線DB0。 複合閘4 1 2係於正常動作模式時，互補的多位元測試模 式指不信號Ζ Μ B T爲Η位準，此外，複合閘4 1 0的輸出信 號爲L位準，因此，反轉輸入緩衝器40 1的輸出信號並傳 輸給匯流排驅動器/閂鎖器4 1 4。 另一方面，互補的多位元測試模式指示信號Ζ Μ Β Τ爲L 位準，於指示多位元測試模式時，複合閘4 1 2將複合閘4 i 〇 的輸出信號反轉，並傳輸給匯流排驅動器/閂鎖器4 i 4。 也就是說，於多位元測試模式時，測試寫入資料反轉指 示信號WDCNV爲Η位準時，反相緩衝器402與複合閘412 的輸出信號的邏輯位準成爲互補的邏輯位準，另一方面， 測試寫入資料反轉指示信號WDCNV爲L位準時，反相，緩 衝器4 0 2與複合閘4 1 2的輸出信號的邏輯位準成爲相同的 邏輯位準。 114 312/發明說明書(補件)/92-06/92108639 據此’如圖6 9所示，於多位元測試模式時，測試寫入 資料反轉指示信號WDCNV爲“ 1(H位準），，時，根據資料 位元DQ< 2>，於內部資料匯流排線DB2及DBO傳輸互 補的資料。匯流排驅動器/閂鎖器404及414 ,在反轉供給 的資料以驅動對應的內部資料匯流排線D B 0及D B 2的情 況’於內部資料匯流排線DB0傳輸與測試寫入資料DQ < 2 〉相同邏輯位準的資料，於內部資料匯流排線DB0傳輸測 試寫入資料DQ<2>的反轉資料。 於多位元測試模式時，根據內部資料匯流排線DB2上的 資料驅動全局資料線G IΟ 2及G I Ο 3，另一方面，根據內部 資料匯流排線D B 0上的資料驅動全局資料線GIΟ 0及 G1 〇 1。據此，傳輸於全局資料線GIΟ 0及GI Ο 1的測試寫 入資料及傳輸於全局資料線GI02及GI03的測試寫入資 料’其邏輯位準成爲相互互補的邏輯位準。 據此，在此等全局資料線GIΟ 0〜GIΟ 3對應配置於相互 鄰接之記憶單元的情況，於多位元測試模式時，以2位元 單位可寫入ιΒ憶資料之邏輪位準反轉的檢驗圖案。此外， 在全局資料線GIOO及GI02耦合於上側塊的記憶單元，且 全局資料線GIO 1及GI03連接於下側塊的記憶單元的情 況，於各記憶塊中可於鄰接之記憶單元寫入相互不同的邏 輯位準的資料，可進行位元線間干涉等的測試。此等全局 資料線與內部資料匯流排線的對應，可適當指定。 於多位元測試模式時，測試寫入資料反轉指示信號 WDCNV爲“ 〇(L位準）”時，複合閘410生成與輸入緩衝 115 312/發明說明書(補件)/92-06/92108639 器4 Ο 0的輸出信號相同邏輯位準的信號並供給複合閘 4 1 2。據此，從反相緩衝器4 0 2及複合閘4 1 2輸出相同邏輯 位準的信號。 該情況，如圖70所示，於內部資料匯流排線DB2及DBO 傳輸相同邏輯位準的資料，相應地，於全局資料線G I Ο 0 〜G I Ο 3傳輸相同邏輯位準的資料。
於正常動作模式時，互補的多位元測試模式指示信號 ΖΜΒΤ爲Η位準，而複合閘410的輸出信號爲L位準，複 合閘4 1 2係作爲反相緩衝器進行動作。據此，輸入緩衝器 400及401各個根據自外部供給的資料位元DQ < 2 >及DQ < 〇 >，生成內部寫入資料，分別供給匯流排驅動器/閂鎖 器 404 及 414 。 據此，於正常動作模式時，如圖71所示，內部資料匯 流排線D Β 0〜D Β 3係根據來自外部的寫入資料d Q < 0 >〜 D Q < 3 >所驅動，相應地，全局資料線G I 0 0〜GI Ο 3也藉 由此等之來自外部的寫入資料DQ<0>〜DQ<3>傳輸設 定邏輯位準的資料。 藉由利用圖6 8所示構成，於多位元測試模式時，可於 正常動作模式時及多位元測試模式時共有匯流排驅動器/ 閂鎖器，而無需專用於多位元測試模式，設置匯流排驅動 器/閂鎖器。據此，可簡略化內部的電路構成，還可減低電 路佔有面積。 此外，藉由在將該測試寫入資料傳輸於其他的內部資料 匯流排線的測試寫入驅動器持有寫入資料的反轉功能，即 116 312/發明說明書(補件)/92-06/92108639 594748 可將邏輯位準不同的檢驗圖案資料寫入複數位元的記憶單 元。 又’測試寫入資料反轉指示信號WDCNV，係於測試模 式時從外部所供給。測試寫入資料反轉指示信號W D c N V 也可於測試模式時，被以指令的形式供給，而設定爲模式 寄存器。寫入資料觸發信號WDTG係於測試寫入動作模式 時’根據寫入動作指示信號WE而以指定時脈活性化。 又’於X32位元構成、χΐ6位元構成及x8位元構成時， 在進行多位元測試模式的情況，也可於圖5 1所示資料匯流 排中，使用以下的構成。 也就是說，圖6 8所示匯流排驅動器/閂鎖器，對應於圖 5 1所示讀出驅動器所配置。此外，對應於圖5 1所示輸出 緩衝器OBF0〜0BF7配置著圖68所示輸入緩衝器。 也就是說’於圖5 1 ·所示構成中，設置將內部資料匯流 排線DBO〜DB3的4位元資料壓縮爲2位元資料，而傳輸 於奇數讀出驅動器的第1壓縮器；及接收多工器204a〜 2 04d的輸出信號（內部讀出資料），於x32位元構成及X 1 6 位元構成時進行壓縮動作，將4位元資料壓縮爲2位元資 料，而傳輸於奇數讀出驅動器的第2壓縮器。此等壓縮器 的輸出信號最終於對應於偶數資料焊墊而配置的輸出電路 中被壓縮爲1位元資料後輸出。據此，將來自4位元記憶 單元的資料壓縮爲1位元資料，並介由對應的資料端子輸 出。 X 8位元構成時，於圖5 1所示構成中，因爲讀出驅動器 117 312/發明說明書(補件)/92-〇6/921 〇8639 RDR1及RDR2傳輸資料，因此，於對應於資料位元DQ < 〇 >的輸出電路中，將此等2位元資料縮退爲1位元資料而 輸出。 於測試資料寫入時，取代圖5 1所示讀出驅動器RDR 1〜 RDR7，配置資料匯流排驅動器/閂鎖器，於其前段對應於 各內部資料匯流排配置圖6 8所示構成。圖5 1所示多工器 (MX)因爲於語構成中選擇性導通，因此響應各語構成確實 傳輸測試寫入資料。 據此，即使使用該實施形態1 1所示構成，仍可響應各語 構成，正確進行多位元測試。在反轉測試寫入資料的情況， 沒有於測試資料讀出時反轉所供給的對應的內部讀出資料 的邏輯位準的必要。這是因爲判定有關反轉資料的一致/ 不一致，還有，判定有關批判點資料的一致/不一致的原因。 如上所述，根據本發明之實施形態1 1，以可反轉從〖個 輸入緩衝器傳輸給內部資料匯流排線的測試寫入資料的邏 輯位準的方式予以構成，於多位元測試模式時，可生成變 換寫入資料的邏輯位準的檢驗板圖案而寫入選擇記憶單 元。 又，於該實施形態11中，關於對應於各資料端子而配置 的全局資料線GIOO〜GI03的配置，也可爲配置於i個記 憶體次塊的全局資料線，也可爲由1個次行塊所包含自勺上 側全局資料線及下側全局資料線所構成。藉由圖5 1所示言賣 出驅動器與全局資料線的對應關係，可將該資料端子與全 局資料線的對應關係設定爲所需關係。 118 312/發明說明書(補件)/92-06/92108639 594748 此外，在上述實施形態2〜1 1中，半導體記憶體可爲動 態•隨機•存取•記憶體（DRAM : Dynamic Random Access Memory )、同步型•動態•隨機•存取•記憶體（SdrAM : Synchronus Dynamic Random Access Memory )及非揮發性 半導體記憶裝置中任一者。只要爲相同構成的晶片且對應 於複數語構成的半導體記憶裝置，即可適用本發明。 如上所述，根據本發明，將資料焊墊個個對應分散配置 於晶片之4分割區域，即可以相同晶片構成對應於複數種 類的安裝封裝體。 此外，響應語構成變更內部資料匯流排的測試動作模式 時的構成，即使響應安裝封裝體變更語構成，仍不會使內 部電路構成複雜化而可正確進行測試。 此外，準備複數種類的刷新週期，選擇性地將1個刷新 週期能動化，對於多晶片封裝體及單晶片封裝體中任一者 均可以相同構成的半導體記憶體晶片對應。 【圖式簡單說明】 圖1爲槪略顯示本發明之半導體電路裝置之多晶片封裝 體安裝時的構成圖。 圖2爲槪略顯示本發明之半導體電路裝置之要部構成 圖。 圖3爲槪略顯示圖2所示記憶體陣列的構成圖。 圖4爲槪略顯示圖2所示刷新控制電路及列系控制電路 的構成圖。 圖5爲槪略顯示圖5所示記憶組控制電路及圖2所示列 119 312/發明說明書(補件)/92_〇6/92108639 594748 系電路的構成圖。 圖6爲顯示圖4所示刷新區域指定電路的構成的一例 圖。 圖7A爲顯示8K刷新週期時的刷新記憶組的圖，圖7B 爲顯示4K刷新週期時的刷新記憶組的圖。 圖8爲顯示圖2所示刷新週期設定電路的構成的一例 圖。 圖9爲顯示圖2所示刷新週期設定電路的其他構成的一 例圖。 圖1 〇爲顯示圖4所示刷新定時器的構成的一例圖。 圖1 1爲顯示圖1 0所示偏向設定電路的構成的一例圖。 圖1 2爲顯示圖1 0所示環形震盪電路的構成的一例圖。 圖1 3爲槪略顯示圖4所示刷新定時器的其他構成的圖。 圖1 4爲顯示圖1 3所示計時器的構成的一例圖。 圖15A爲顯示128Mb記憶體的外部列位址的構成圖，圖 15B爲顯示2 5 6Mb記憶體的外部列位址的構成圖。 圖16爲顯示本發明.之實施形態2之半導體電路裝置之 記憶體陣列的位址分配的圖。 圖1 7爲槪略顯示圖1 6所示記億體陣列的全局資料線的 配置的圖。 圖1 8爲槪略顯示本發明之實施形態2之資料線選擇部 的構成圖。 圖1 9爲槪略顯示本發明之實施形態2之資料線選擇信 號產生部的構成圖。 120 312/發明說明書(補件)/92-06/92108639 594748 圖2 0爲槪略顯示本發明之實施形態2之寫入/讀出控制 部的構成圖。 圖2 1爲槪略顯示本發明之實施形態2之內部寫入/讀出 部的構成圖。 圖2 2爲槪略顯示本發明之實施形態3之半導體電路裝 置的焊墊配置的圖。 圖2 3爲槪略顯示圖2 2所示D Q焊墊群與D Q焊墊的配 置的圖。 圖24爲顯示本發明之實施形態3之多晶片封裝體安裝 時的晶片配置的一例圖。 圖2 5爲槪略顯示本發明之實施形態3之多晶片封裝體 安裝時的晶片配置的其他配置的圖。 圖26(A)〜（D)爲槪略顯示本發明之實施形態4之半導體 電路裝置的使用資料焊墊的配置圖。 圖2 7爲槪略顯示本發明之實施形態4之資料焊墊的配 置圖。 圖2 8爲具體顯示本發明之實施形態4之半導體電路裝 置的焊墊配置的圖。 圖29爲槪略顯示進行本發明之實施形態5之半導體電 路裝置的X 3 2位元構成時的縮退測試部分的構成圖。 圖3 0爲槪略顯示進行X 1 6位元構成時的縮退測試部分 的構成圖。 圖3 1爲槪略顯示進行本發明之實施形態5之半導體電 路裝置的X 8位元構成時的縮退動作部分的構成圖。 121 312/發明說明書(補件)/92-06/921 〇8639 594748 圖3 2爲槪略顯示進行本發明之實施形態5之半導體電 路裝置的資料焊墊及縮退結果輸出焊墊的配置的一例圖。 圖3 3爲顯示本發明之實施形態6之半導體電路裝置的 內部資料匯流排的配置圖。 圖3 4爲具體顯示圖3 3所示內部資料匯流排的配置圖。 圖3 5爲槪略顯示本發明之實施形態6之半導體電路裝 置的記憶體次塊及內部資料匯流排的連接的圖。 圖36爲槪略顯示本發明之實施形態6之半導體電路裝 置的X 1 6位元構成時的內部資料匯流排與記憶塊的連接的 圖。 圖3 7爲槪略顯示本發明之實施形態6之半導體電路裝 置的X 8位元構成時的記憶次塊與內部資料匯流排的連接 的圖。 圖3 8爲槪略顯示本發明之實施形態6之變化例的記憶 體陣列的資料位元的分配的圖。 圖3 9爲槪略顯示本發明之實施形態6之變化例之半導 體電路裝置之內部資料寫入/讀出部的構成圖。 圖40爲顯示圖39所示多工器的構成的一例圖。 圖4 1爲槪略顯示本發明之實施形態6之變化例的χ 3 2 位元構成時的內部資料匯流排與全局資料線的連接的圖。 圖42爲槪略顯示本發明之實施形態6之變化例的χ } 6 位元構成時的內部資料匯流排與全局資料線的連接的圖。 圖43爲槪略顯示本發明之實施形態6之變化例的χ 8位 元構成時的全局資料線與內部資料線的連接的圖。 122 312/發明說明書(補件)/92-06/92108639 594748 圖44爲槪略顯示本發明之實施形態7之內部資料匯流 排的構成圖。 圖4 5爲槪略顯示本發明之實施形態7之半導體電路裝 置的資料焊墊的配置圖。 圖46爲槪略顯不本發明之實施形態7之半導體電路裝 置的多晶片封裝安裝時的構成圖。 圖47爲具體顯不本發明之實施形態7之資料焊墊的配 置圖。 圖4 8爲槪略顯示本發明之實施形態7之變化例的圖。 圖4 9爲顯示圖4 8所示資料線轉換電路的構成的一例 圖。 圖5 0爲顯示本發明之實施形態7之半導體電路裝置的 單晶片封裝安裝時的搭焊接合的態樣的一例圖。 圖5 1爲槪略顯示本發明之實施形態8之半導體電路裝 置的要部構成圖。 圖52爲顯示圖51所示全局資料線選擇用多工器的構成 的一例圖。 圖5 3爲顯示圖5 1所示X 8位元構成用多工器的構成的 一例圖。 圖54爲顯示圖51所示χ16位元構成用多工器的構成的 一'例圖。 圖5 5爲槪略顯示本發明之實施形態8之半導體電路裝 置的資料焊墊與選擇記憶單元的對應圖。 圖5 6爲槪略顯示本發明之實施形態8之變化例的構成 123 312/發明說明書(補件)/92-06/92108639 594748 圖。 圖5 7爲槪略顯示本發明之實施形態9之半導體電路裝 置的要部構成圖。 圖5 8爲更爲具體顯示圖5 7所示內部寫入/讀出電路的構 成圖。 圖5 9爲顯示圖5 8所示寫入驅動器的構成的一例圖。 圖60爲顯示圖58所示前置放大器的構成的一例圖。 圖61爲顯示圖58所示壓縮器的構成的一例圖。 圖62爲顯示本發明之實施形態9之半導體電路裝置的 資料輸出入部的構成的一例圖。 圖63爲槪略顯示本發明之實施形態1 〇之半導體電路裝 置的要部構成圖。 圖64爲具體顯示圖63所示構成之內部資料匯流排與傳 輸資料的關係圖。 圖65爲槪略顯示本發明之實施形態1 〇之變化例之半導 體電路裝置的要部構成圖。 圖6 6爲具體顯示圖6 5所示構成之內部資料匯流排線與 多位元測試傳輸資料的關係圖。 圖6 7爲具體顯示本發明之實施形態1 〇之內部資料線與 多位元測試時的傳輸資料的對應圖。 圖6 8爲槪略顯示本發明之實施形態1 1之半導體電路裝 置的要部構成圖。 圖6 9爲槪略顯示本發明之實施形態〗丨之測試資料與記 丨思單兀寫入資料的對應圖。 124 312/發明說明書(補件)/92-06/92108639 594748 圖7 〇爲槪略顯不本發明之實施形態1 1之測試資料與言己 憶單元寫入資料的對應關係圖。 圖7 1爲槪略顯示本發明之實施形態1 i之正常動作時的 寫入資料與外部資料的對應關係圖。 圖72爲槪略顯示習知單晶片封裝體的構成圖。 圖7 3爲槪略顯示習知多晶片封裝體安裝時的晶片配置 的構成圖。 圖74爲槪略顯示圖73所示多晶片封裝體的資料端子的 配置圖。 (元件符號說明） 1 半 導 體 晶 片 la 半 導 體 記 憶 體晶片 lb 半 導 am 體 記 憶 體晶片 2 半 導 體 記 憶 裝置 10 記 憶 體 陣 列 11 刷 itC 週 期 設 定電路 11a P 通 道 MOS 電晶體（絕緣閘型場效電晶體） lib 連 接 元 件 (熔絲元件） 11c 電 阻 元 件 lid 反 相 器 lie N 通 道 MOS ί電晶體 Hg 焊 墊 Ilf 反 相 器 12 刷 新 控 制 電 路 312/發明說明書(補件)/92-06/92108639 125 594748 13 列 系 控 制 電 路 14 列 系 電 路 20 指 令 解 碼 器 2 1 列 系 控 制 信 號 產 生 電 路 22a〜22d 記 憶 組 控 制 電 路 22i 記 憶 組 控 制 電 路 3 1 刷 新 定 時 器 3 1a 環 形 震 盪 電 路 3 1b 計 時 器 3 1c 偏 向 設 定 電 路 3 1 d 環 形 震 盪 電 路 3 1 e 計 時 器 32 刷 m 執 行 控 制 電 路 3 3 刷 新 位 址 計 時 器 3 4 刷 新 域 指 定 電 路 34a NAND 閘 34b 閘 電 路 34c AND 閘 4 1 記 憶 組 解 碼 器 42 OR閘 43 AND 閘 44 AND 閘 45 設 定 /重設正反器 46 列 系 控 制 信 號 產 生 電 路 312/發明說明書(補件)/92-06/92108639
126 594748 50 記憶體記憶組陣列 5 0 a 〜5 0 d 記憶組記憶體陣列 5 0 a a 次記憶組記憶體陣列 5 1 多工器 52 列解碼器 60 電源端子 6 1 搭接線 6 1a 1位元計時電路 61(n+ 1 ) 位元計時電路 62 OR電路 63 AND電路 64 單觸發脈衝產生電路 70 內部寫入/讀出電路 70p 前置放大器 7 0 w 寫入驅動器 75 OR電路 76 反相器 7 7 OR電路 78 OR電路 79 閘電路 80 閘電路 8 1 OR電路 82 反相器 8 3 OR電路 312/發明說明書(補件)/92-06/92108639
127 594748 84 8 5 86 8 7 8 8 90 9 5 a〜 96 9 7 a〜 99 100a 10 1a 110a 1 1 Ob 110c 1 1 Od 112a' 113a， 114a' 115a' 116a' 1 20 1 22 1 24 OR電路
資料線解碼器 讀出/寫入控制電路 AND聞 AND閛 內部電路區域 9 5 d D Q焊墊群 DQM焊墊 97η 輸出入電路
控制信號焊墊群 模式選擇焊墊 位址焊墊群 前置放大電路 前置放大電路 前置放大電路 前置放大電路 -1 1 2 d壓縮電路 y 1 1 3d多工器 ^ 1 14d壓縮電路 - 1 1 5d 多工器（MUX) ^ 1 1 6 d壓縮電路 多工器（MUX) 多工器 多工器 128 312/發明說明書(補件)/92-06/92108639 594748 13 0a 1 30c 1 3 Od 13 1a 132a 13 2b 13 3 1 50a 1 5 0b 15 0c 1 5 Od 1 60 165a 165b 166a 166b 172a 172b 173a 173b 200a 202a 202b 204a 1 30d多工器（MUX) 多工器 多工器 1 3 1 d開關電路 多工器 多工器 OR電路
資料匯流排轉換電路 資料匯流排轉換電路 資料匯流排轉換電路 資料匯流排轉換電路 TSOP封裝體 資料端子群 資料端子群 焊墊群 焊墊群 C Μ 0 S傳輸閘 C Μ 0 S傳輸閘 C Μ 0 S傳輸閘 C Μ Ο S傳輸閘 200d多工器（MUX) 多工器 多工器 2 04d多工器 129 312/發明說明書(補件)/92-06/92108639 594748 2 10 AND鬧 2 11a CMOS傳輸閘 2 11b CMOS傳輸閘 2 13a C M 0 S傳輸閘 2 13b CMOS傳輸閘 2 15a C M 0 S傳輸閘 2 15b CMOS傳輸閘 220 前置放大器電路 222 連接電路 250 伸張電路 2 5 0 a 測試寫入驅動器 260 壓縮電路 260a 壓縮器 265 輸出入電路 280 驅動器電路 28 1 傳輸閛 282 傳輸閘 290 前置放大器電路 292 傳輸閘 294 傳輸閘 300 不一致檢測電路（EX OR電路） 302 AND電路 304 傳輸閘 3 12a 輸入緩衝器 312/發明說明書(補件)/92-06/92108639
130 594748 3 12b 輸入 3 14a 輸出 3 14b 輸出 3 15 傳輸 3 16 傳輸 3 17 傳輸 3 18 傳輸 3 5 0 a 〜 3 5 0 d輸出 3 5 0 c 輸出 352 測試 3 5 4 a 壓縮 3 5 4b 壓縮 3 60 輸出 3 62 傳輸 364 傳輸 3 65 AND 3 66 壓縮 366 傳輸 368 輸入 400 輸入 40 1 輸入 402 反相 404 匯流 406 NOR 312/發明說明書(補件)/92-06/92108639 緩衝器 緩衝器 緩衝器 閘 閘 閘 閘 入電路 入電路 寫入驅動器 器 器 緩衝器 閘 閘 電路 器 閘 緩衝器 緩衝器 緩衝器 緩衝器 排驅動器/閂鎖器 電路
131 594748 408 NOR 4 10 複合 4 12 複合 4 14 匯流 MC 記憶 WL 字線 BLP 位元 REF8K 刷新 BL 位元 ZBL 互補 A〜D 記憶 B A < 1 ： 〇 >記憶 CMD 指令 ACT 陣列 PRE 預充 SRFEN 自我 SRFEX 自我 RFREQ 週期 RFACT 刷新 R APRE 刷新 Q AD 刷新 RFPRE 刷新 M ACT 主陣 MPRE 主預 312/發明說明書(補件)/92-06/92108639 電路 閘 閘 排驅動器/閂鎖器 單元 線對 週期指定信號 線 的位元線 組 組位址 活性化指示信號 電指示信號 刷新入口信號 刷新退出信號 發行刷新要求 活性化信號 完成指示信號 位址 結束指示信號 列活性化指示信號 充電指示信號
132 594748 /STPAB 記憶組指定信號 /STPCD 記憶組指定信號 RASA 〜 RASD 陣列活性化信號 B Ai 記憶組選擇信號 /STP 刷新記憶組指定信號 RASi 陣列活性化信號 WS 字線選擇信號 MX 選擇信號 Q AD < 1 1 : 0 >選擇刷新位址 REFM 刷新模式指示信號 ARF 自動刷新模式指示信號 ND 1 節點 SELRF 自我刷新模式指示信號 PHY 震盪信號 RFREQ 刷新要求 SRFEN 自我刷新入口信號 SRFEX 自我刷新退出信號 BIAS 偏向電壓 PQ 1 P通道MOS電晶體 ND2 節點 PQ2 P通道MOS電晶體 ND3 . 節點 NQ 1 N通道MOS電晶體 BI ASL 基準電壓 312/發明說明書(補件)/92-06/92108639
133 594748 NQ2 N通道 PQ3 p通道 N A 1 N AND IV 1 反相器 I V2 反相器 I V3 反相器 PHY 震盪信 NQ5 N通道 PQ5 P通道 NQ5 Μ 0 S罨 PQ6〜 PQ8 P通道 NQ6〜 NQ8 N通道 COn 輸出計 R A < 1 1 ·· 0 > 列ίί UB 上側塊 LB 下側塊 CMB 行塊 C A 外部行 RA 列位址 R B 0〜 RB7 列塊 LIO 局部資 GIOL 下側全 BSG 塊選擇 CMBj 行塊 312/發明說明書(補件)/92-06/92108639 Μ 0 S電晶體 MOS電晶體 電路 號 MOS電晶體 MOS電晶體 晶體 Μ Ο S電晶體 MOS電晶體 時位元 :址 位址信號 信號 料線 局資料線 聞 134 594748 GIOU 上側全局資料線 RBi 列塊 MX 1 6 1 6位元構成指示信號 MX32 3 2位元構成指示信號 BS 塊選擇信號 ZBS 塊選擇信號 DBSLi 資料線選擇信號 PAE 前置放大活性化信號 WDE 寫入驅動致能信號 D Q a 〜D Q n D Q焊墊 DQM 掩蔽信號 B G D Q 0 〜 BGDQ3 資料端子群 CH A 半導體記憶體晶片 CHB 半導體記憶體晶片 B G D Q 0 〜 BGDQ3 球柵區域 B D Q M 0 〜 BDQM3 DQ掩蔽端子 MCPDQO〜MCPDQ15 資料端子 DQPO〜DQP7 資料焊墊（DQ焊 VDD 電源電壓 P V 1 電源焊墊 VSS 接地電壓 PS2 接地焊墊 P V2 電源焊墊 PS 1 接地焊墊 312/發明說明書(補件)/92-06/92108639
135 594748 CLK 時脈 CKE 時脈 VddQ 輸出 V s s Q 輸出 DB 內部 CETA 中央 CETB 中央 TWA 交叉 TWB 交叉 T WC 交叉 gnd 接地 MBU A 次記 MBL A 次記 MBUB 次記 MBLB 次記 TXUAMOS 電晶 TXUBMOS 電晶 SCBKO〜SCBK3 P WO 〜P W7 則置 MX88 位元 TGI CMOS 傳輸 TG2 CMOS 傳輸 TG3 CMOS 傳輸 TG4 CMOS 傳輸 312/發明說明書(補件)/92-06/92108639 信號 致能信號 電源電壓 接地電壓 資料匯流排線 區域 區域 部 部 部 電壓 憶塊 憶塊 憶塊 憶塊 體 體 次行塊 放大器/寫入驅動器 構成指示信號 閘 閘 閘 閘
136 594748 NDB 節點 NDC 節點 M D B 0 〜 M D B 3 8位元資料匯流排 MSDSL 模式選擇信號 DBB 1 資料匯流排 PT YTS 封裝指示信號 DTPa 資料匯流排 DTPb 資料匯流排 RTEG 讀出觸發信號 RDR 1 讀出驅動器 RDR2 讀出驅動器 0 B F 0 〜 OBF7 輸出緩衝器 RDRb 讀出驅動器 DBB 內部資料匯流排 D B B 0 〜 內部資料匯流排 MBT 多位元測試模式指示信號 D B w 內部資料匯流排線 WDRa 〜 WDRd 寫入驅動器 PAa〜PAd 前置放大器 MBT 多位元測試模式指示信號 WDE 寫入驅動致能信號 DQa 資料 DQ<0>〜資料位元 OE 讀出動作指示信號 312/發明說明書(補件)/92-06/92108639
137 594748 DQb 資料位元 ZMBT 互補的多位元測試模式指示信號 DPDa〜DPDd 資料端子 WDTG 寫入資料觸發信號 WDCNV 測試寫入資料反轉指示信號
312/發明說明書(補件)/92-06/92108639 138

Claims (1)

  1. 594748 拾、申請專利範圍 1. 一種半導體電路裝置，其包含有：內部電路，含有記 憶資料的記憶單元，且形成於半導體晶片上；及複數焊墊， 配置於上述內部電路的外部區域的晶片週邊， 上述複數焊墊包括，分散配置於上述晶片的至少4分割 區域的外周部’且響應內部電路的輸出入資料的語構成而 於各上述分割區域選擇性被使用的複數資料焊墊。 2 ·如申請專利範圍第1項之半導體電路裝置，其中，上 述晶片具有矩形形狀，上述複數資料焊墊分散配置於上述 晶片的對向的2邊。 3 ·如申請專利範圍第丨項之半導體電路裝置，其中，上 述複數焊墊包括對應於分散配置於上述4分割區域的資料 焊墊而配置的電源焊墊， 上述資料焊墊及上述電源焊墊，在響應上述語構成而於 各分割區域中使用的焊墊數各異，上述語構成與允許最大 位元數形成差異時，以在各上述分割區域所使用的焊墊間 配置不使用的焊墊的方式，拉出間隔而使用上述焊墊。 4.如申請專利範圍第1項之半導體電路裝置，其中，上 述內部電路，係配置於上述4分割區域的各個區域，各個 包括記億資料的複數記憶體電路， 上述半導體電路裝置又具備，耦合各上述記憶體電路與 上述複數資料焊墊的複數資料匯流排，各上述資料匯流排 的負載電容相同。 5 .如申請專利範圍第1項之半導體電路裝置，其中，上 139 312/發明說明書(補件)/92-06/92108639 述內部電路包括存取於上述記憶單元的記憶體選擇電路， 上述半導體電路裝置又具備， 於測試動作模式時，將從上述記憶體選擇電路同時讀出 的記億單元資料縮退而予以輸出的縮退電路；及 根據顯示上述語構成的語構成指示信號，設定上述縮退 電路的輸出與上述複數資料焊墊的連接的連接控制電路。 6 ·如申請專利範圍第1項之半導體電路裝置，其中，上 述晶片具有矩形形狀， 上述複數資料焊墊分散配置於上述晶片的對向的2邊， 於第1封裝體安裝時，分散配置於上述4分割區域的資料 焊墊響應語構成而被使用，於第2封裝體安裝時，沿著上 述2邊的一側邊分散配置的資料焊墊，響應上述語構成而 被選擇性使用。 7 ·如申請專利範圍第1項之半導體電路裝置，其中，又 包括對應配置於上述複數資料焊墊的複數資料匯流排線， 上述複數資料匯流排線，以在響應上述語構成而使用的資 料匯流排線間配置不使用的資料匯流排線的方式進行配 置。 8.—種半導體電路裝置，其包含有： 複數記憶單元； 測試寫入資料線，於測試動作模式時，對於上述複數記 憶單元的指定數的記憶單元同時傳輸寫入的資料； 寫入電路，於上述測試動作模式時，將上述測試寫入資 料線的資料同時寫入上述指定數的記憶單元；及 140 312/發明說明書(補件)/92-06/92108639 594748 ϋ ^電;^ ’於上述測試動作模式時，縮退上述指定數的 言己憶單7C @讀出資料，輸出顯示縮退結果於與上述測試寫 入資料線各異的測試讀出資料線的信號，上述測試寫入及 測試讀出資料線’係於正常動作模式時，傳輸寫入資料及 5賈出資料兩者。 9 ·如申請專利範圍第8項之半導體電路裝置，其中，上 述測試讀出資料線至少包括第1及第2的資料線， 上述縮退電路具備； 分別對應於上述指定數的記憶單元而配置，將自活性化 時對應的記憶單元讀出的資料縮退，並將該縮退結果輸出 於上述第1及第2資料線的第1及第2壓縮電路；及 於上述測試動作模式時，將上述第1及第2壓縮電路的 輸出信號縮退，生成最終縮退結果，介由與對應於上述第 1及第2資料線而配置的輸出電路各異的輸出電路輸出的 最終縮退電路。 1 0 ·如申請專利範圍第8項之半導體電路裝置，其中，又 具備於正常動作模式時，傳輸複數位元的資料的內部資料 匯流排，上述測試寫入資料線與上述測試讀出資料線，係 於上述內部資料匯流排相互鄰接配置。 1 1 ·如申請專利範圍第8項之半導體電路裝置，其中，上 述測試讀出資料線具備第1及第2資料線， 上述縮退電路具備； 進行上述指定數的記憶單元的第1數量的記憶單元的資 料的縮退，並輸出顯示該縮退結果於上述第丨資料線的信 141 312/發明說明書(補件)/92-06/92108639 594748 號的第1壓縮電路；及 進行上述指疋數的記憶單元的剩餘數量的記憶單元的 資料的縮退’並輸出顯示該縮退結果於上述第2資料線的 信號的第2壓縮電路。 1 2 ·如申請專利範圍第8項之半導體電路裝置，其中，上 述測試寫入資料線包括，分別對應於配置於各異的資料輸 出入焊塾’於正常動作模式時，傳輸來自對應的焊墊的資 料的複數內部資料線， 上述寫入電路具備’上述測試動作模式時，將上述複數 的內部資料線的預定的內部資料線的資料傳輸給上述複數 內部資料線的剩餘內部資料線的耦合電路；及 根據各上述內部資料線的資料，傳輸資料給選擇記憶單 兀的寫入驅動器’上述預定的內部資料線係於正常動作模 式時及上述測試動作模式時，傳輸相同的對應資料輸出入 焊墊的資料， 上述耦合電路及上述寫入驅動器的至少一者，具備上述 測試動作模式時，根據模式指示信號，選擇性反轉所供給 的資料並予以傳輸的反轉電路。 13.—種半導體電路裝置，其包含有： 複數的記憶單元，各個有進行記憶資料的刷新的必要； 刷新電路，以設定之刷新週期用以將上述複數記憶單元 的記憶資料刷新；及 刷新週期設定電路，用以根據收納之安裝封裝體，匡！定 設定上述刷新週期。 312/發明說明書(補件)/92-06/92108639 142 594748 1 4 ·如申請專利範圍第1 3項之半導體電路裝置，其中， 上述刷新週期設定電路，係基於封裝體指定資訊，將上述 刷新週期固定設定於第1及第2刷新週期的一方。 1 5 ·如申請專利範圍第1 3項之半導體電路裝置，其中， 上述刷新週期包括，藉由執行4 K次刷新，而1次執行上 述複數記憶單元之記憶資料的刷新的4 K刷新週期；及爲 了 1次刷新上述記憶單元所有的資料而執行8 K次刷新的 8 K刷新週期， 上述刷新週期設定電路，在被安裝2個相同晶片的多晶 片模組安裝時，將上述刷新週期設定爲上述8K刷新週期。 1 6 ·如申請專利範圍第1 3項之半導體電路裝置，其中， 上述刷新電路包括，以所設之週期發行要求刷新執行的刷 新要求的刷新定時電路；及 根據上述刷新要求執行刷新的刷新執行電路， 上述刷新週期設定電·路，係響應上述被安裝之封裝體來 設定上述刷新定時電路的刷新週期要求發行週期。 1 7 .如申請專利範圍第1 3項之半導體電路裝置，其中， 又具備對應配置於上述複數之記憶單元，各個進行選擇記 憶單元與資料的授受的複數全局資料線； 根據位址信號選擇上述複數之全局資料線，生成耦合於 內部資料匯流排的資料線選擇信號的電路；及 根據上述安裝封裝體，將供給上述資料線選擇電路的位 址信號的指定位元，設定爲列位址信號的指定的位元與行 位址信號的指定位元的任一者的電路。 143 312/發明說明書(補件)/92-06/92108639 594748 18.—種半導體電路裝置，其包含有： 複數輸出入電路，分別配置於晶片的4分割區域，各個 用以輸出入資料； 掩蔽焊墊，分別對應於此等4分割區域而配置，於活性 化時，各個輸入施加掩蔽於對應的區域的輸出入電路的資 料的寫入及讀出的複數掩蔽信號。 1 9 ·如申請專利範圍第1 8項之半導體電路裝置，其中， 各上述輸出入電路進行複數位元的資料的輸出入， 各上述掩蔽信號，於活性化時對於對應區域的針對輸出 入電路的複數位元的資料共同施加掩蔽。 20·如申請專利範圍第18項之半導體電路裝置，其中， 又具備對應於上述4分割區域而配置於上述晶片外周，各 個進行對應區域的輸出入電路與資料的授受的複數焊墊 群，各上述焊墊群具備複數的焊墊。 2 1 ·如申請專利範圍第1 8項之半導體電路裝置，其中， 上述半導體電路裝置係安裝於多晶片封裝體，於上述多晶 片封裝體至少配置2個相同構成的上述晶片。 22·—種半導體電路裝置，其包含有： 記憶體陣列，具有複數記憶單元； 複數的全局資料線，各個進行上述記憶體陣列的選擇記 憶單元與資料的授受； 複數的前置放大器電路，對應於各上述全局資料線而配 置，各個放大並輸出活性化時對應的全局資料線的資料； 內部資料匯流排，具有指定數的位元幅，傳輸上述複數 144 312/發明說明書(補件)/92-06/92108639 594748 的前置放大器電路的輸出信號；及 複數的焊墊’對應於內部資料匯流排的匯流排線而配 置，上述複數焊墊數與上述指定數的位元相等， 焊墊連接電路，至少根據顯示外部輸出入資料的位元幅 的語構成’來設定上述內部資料匯流排的匯流排線與上述 複數焊墊的耦合。 2 3 .如申請專利範圍第2 2項之半導體電路裝置，其中， 上述焊墊連接電路具備 分別對應配置於上述內部資料匯流排的匯流排線的複 數讀出驅動電路；及 響應語構成來設定上述內部資料匯流排的匯流排線與 上述讀出驅動電路的連接的連接電路， 上述讀出驅動電路的輸出信號被傳輸給對應配置於各 上述焊墊的輸出緩衝器電路的對應的輸出緩衝器電路。 24.如申請專利範圍第22項之半導體電路裝置，其中， 上述焊墊連接電路係根據行位址信號位元與上述語構成資 訊，來設定上述內部資料匯流排的匯流排線與上述複數焊 墊的連接。 2 5.如申請專利範圍第22項之半導體電路裝置，其中， 上述連接電路係響應根據行位址信號所生成的信號。 26.如申請專利範圍第.22項之半導體電路裝置，其中， 上述連接控制電路還響應藉由指示來自前置放大器的資料 的內部讀出/傳輸的資料閂鎖指示信號與行位址信號位元 所生成的信號。 145 312/發明說明書(補件)/92-06/92108639 594748 2 7.如申請專利範圍第22項之半導體電路裝置’其中’ 上述內部資料匯流排，在產生響應語構成而使用的資料匯 流排線與未被使用的資料匯流排線時，藉由不使用匯流排 線屏蔽鄰接之使用匯流排線’而配置所使用的資料匯流排 線。 146 312/發明說明書(補件)/92-06/92108639
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