CN102622317B

CN102622317B - 存储器访问控制电路、预取电路、存储器设备和信息处理系统

Info

Publication number: CN102622317B
Application number: CN201210001615.7A
Authority: CN
Inventors: 木森祥隆
Original assignee: Sony Corp
Current assignee: Sony Semiconductor Solutions Corp
Priority date: 2011-01-12
Filing date: 2012-01-05
Publication date: 2016-08-17
Anticipated expiration: 2032-01-05
Also published as: US9223704B2; US20120191925A1; JP2012146139A; JP5598337B2; CN102622317A

Abstract

在此公开的是存储器访问控制电路，其包括：确定部分，其适配为确定来自处理器的第一回转存储器访问请求所请求的目标是否存储于预取缓冲器中；请求生成部分，其适配为在确定所述目标未存储于预取缓冲器的情况下生成包括所述目标的第二回转存储器访问请求；以及地址转换部分，其适配为根据预定规则转换第一回转存储器访问请求的开始地址以用作第二回转存储器访问请求的开始地址。

Description

存储器访问控制电路、预取电路、存储器设备和信息处理系统

技术领域

本公开涉及存储器访问控制电路，更具体地，涉及用于获得对于存储器的突发访问的存储器访问控制电路、预取电路、存储器设备和信息处理系统。

背景技术

处理器使用存储器作为指令存储区域并且作为数据存储区域。因此，在程序运行期间，处理器需要很频繁地访问存储器。为了减少由于这种频繁访问带来的对于存储器的负担，在处理器和存储器之间使用高速缓冲存储器。高速缓冲存储器管理多个连续的字(word)作为线(line)。因此，在高速缓冲未命中时，多数字填充在一起。此时，使用突发(burst)传输从存储器传输数据。

为了使用突发传输完成多个字的传输，已知通过使用适配为回转特定范围中的地址的回转(wraparound)功能来改变要传输的字的序列的系统(sysem)。例如，已经提出了使得可以指定诸如四突发回转(WRAP4)、八突发回转(WRAP8)和16突发回转之类的不同类型的突发传输的数据处理器(例如参见日本专利特开NO.2006-155488)。

发明内容

随着存储器变得越来越层级化，可以在高速缓冲存储器和存储器之间提供预取缓冲器。在这种情况下，预取缓冲器被管理的的大小可能大于高速缓冲存储器的线大小(line size)，由此导致更大的突发传输大小。例如，如果处理器请求四突发回转，则有可能的是，预取缓冲器可能向存储器请求16突发回转。如果在这种情况下使用回转功能，并且如果开始地址如图7A所示那样为第三个字，则其余的第零到第二个字没有快速地传输，由此导致处理器延误。

本公开基于上述而做出，并且期望生成在大小上与原始的不同的回转存储器访问请求时进行开始地址转换以降低处理器延误周期。

根据本公开的第一方式，提供了存储器访问控制电路、预取缓冲器、存储器设备和信息处理系统。存储器访问控制电路、存储器设备和信息处理系统中的每一个均包括确定部分、请求生成部分和地址转换部分。确定部分确定来自处理器的第一回转存储器访问请求所请求的目标是否存储于预取缓冲器中。请求生成部分在确定所述目标未存储于预取缓冲器的情况下生成包括所述目标的第二回转存储器访问请求。地址转换部分根据预定规则转换第一回转存储器访问请求的开始地址以用作第二回转存储器访问请求的开始地址。这加快了完成对于第一回转存储器访问请求的响应所花费的时间，由此提供了减少的处理器延误周期。

进一步，在第一方式中，地址转换部分可以通过用预定值替换第一回转存储器访问请求的开始地址的突发单元的低位部分来实现地址转换。在此情况下，地址转换部分可以通过用所述预定值替换第一回转存储器访问请求的开始地址的、在长度上适合于第一回转存储器访问请求的回转大小的低位部分来实现地址转换。进一步，地址转换部分可以通过用零替换第一回转存储器访问请求的开始地址的低位部分来实现地址转换。

尤其是，如果第一回转存储器访问请求旨在请求四突发回转，并且如果第二回转存储器访问请求旨在请求16突发回转，则地址转换部分可以通过用零替换第一回转存储器访问请求的开始地址的突发单元的低两位来实现地址转换。

进一步，如果第一回转存储器访问请求旨在请求四突发回转，并且如果第二回转存储器访问请求旨在请求八突发回转，则地址转换部分可以通过用零替换第一回转存储器访问请求的开始地址的突发单元的低两位来实现地址转换。

又进一步，如果第一回转存储器访问请求旨在请求八突发回转，并且如果第二回转存储器访问请求旨在请求16突发回转，则地址转换部分可以通过用零替换第一回转存储器访问请求的开始地址的突发单元的低三位来实现地址转换。

本公开生成在大小上与原始不同的回转存储器访问请求时进行开始地址转换，由此提供了降低的处理器延误周期。

附图说明

图1是图示根据本公开实施例的信息处理系统的配置示例的示图；

图2是图示根据本公开实施例的总线主接口的配置示例的示图；

图3是图示HBRUST[2:0]信号的内容的示图；

图4是本公开实施例中的预取电路的配置示例的示图；

图5A至5D是图示本公开第一实施例中的回转存储器访问请求之间的对应关系的示图；

图6是图示本公开第一实施例中的用于转换回转存储器访问请求的规则的示图；

图7A和7B是图示本公开第一实施例中的回转存储器访问请求的时序的示例的示图；

图8A至8D是图示本公开第二实施例中的回转存储器访问请求之间的对应关系的示图；

图9是图示本公开第二实施例中的用于转换回转存储器访问请求的规则的示图；

图10A和10B是图示本公开第三实施例中的回转存储器访问请求之间的对应关系的示图；以及

图11是图示本公开第三实施例中的用于转换回转存储器访问请求的规则的示图。

具体实施方式

下面将针对用于实施本公开的方式(以下称为实施例)给出描述。将以下列顺序给出描述。

1.第一实施例(从WRAP4生成WRAP16的示例)

2.第二实施例(从WRAP4生成WRAP8的示例)

3.第三实施例(从WRAP8生成WRAP16的示例)

<1.第一实施例>

[信息处理系统的配置]

图1是图示根据本公开实施例的信息处理系统的配置示例的示图。此信息处理系统包括处理器100、客户端110至130、预取电路200、存储器总线300、存储器控制器400和存储器500。

处理器100根据程序的指令执行处理。程序的指令存储于存储器500的指令存储区。另一方面，处理所需要的数据存储于存储器500的数据存储区。指令存储区和数据存储区的内容的副本的一部分存储于预取电路200。进一步，处理器100并入高速缓冲存储器101，并且存储器500中的指令存储区和数据存储区的内容的副本的一部分存储于其中。进一步，处理器100并入总线主(master)接口102以与存储器总线300交换数据。

预取电路200预取并存储指令存储区和数据存储区的内容的副本的一部分。如稍后所述，预取电路200转换来自处理器100的回转存储器访问请求的大小和开始地址，并且将转换后的大小和开始地址输出至存储器总线300。

存储器总线300将连接至处理器100的预取电路200、处理器100以外的客户端110至130、存储器控制器400连接在一起。我们假定这里使用统一的存储器系统。然而，本公开不限于此。

存储器控制器400控制对于存储器500的访问。存储器500在处理器100和其它客户端100至130之间被共享。

[总线主接口]

图2是图示根据本公开实施例的总线主接口102的配置示例的示图。总线主102与来自ARM公司的AHB(Advanced High-Performance Bus，高级的高性能总线)总线主接口兼容。然而，本公开不限于此，其可应用于适配为获得回转存储器访问的其它类型的总线(如，AXI(Advanced eXtensibleInterface，高级的可扩展接口)总线和OCP(Open Core Protocol，开放核协议)总线)。

HGRANT信号指示仲裁器准予总线传输。HREADY信号指示当前传输完成。HRESP[1:0]信号指示传输状态。HRESETn信号用来执行全局复位。应当注意，信号末端的“n”指示信号是低有效的。

HCLK信号是总线时钟输入信号。HCLKEN信号是总线时钟使能信号。HRDATA[31:0]信号是来自存储器500的读数据输入信号。

HBUSREQ信号用于向仲裁器请求总线传输。HLOCK信号指示访问被锁定。HTRANS[1:0]信号指示当前传输类型。

HADDR[31:0]信号是适配为输出对于存储器500的读或写地址的地址信号。在突发传输的情况下，此地址信号指示开始地址。HWRITE信号指示当前传输方向是写还是读方向。HSIZE[2:0]信号指示当前传输大小。HBURST[2:0]信号表示当前传输突发类型。HPROT[3:0]信号是保护控制信号。HWDATA[31:0]信号是对于存储器500的写数据输出信号。

图3是图示HBURST[2:0]信号的内容的示图。如果HBURST[2:0]信号指示“3’b000”，这意味着单一传输(SINGLE)。应当注意，“n’b0---0”代表n数位(在此情况下为3数位)比特序列。如果HBURST[2:0]信号指示“3’b001”，这意味着没有长度指定的增量突发传输(INCR)。在增量突发传输中，将固定值增加至传输的每个突发的地址。如果HBURST[2:0]信号指示“3’b010”，这意味着四突发回转突发传输(WRAP4)。回转突发传输设计为允许增加特定范围中的地址并且回转回转边界。这里，可以将术语“回转存储器访问”对待为具有与术语“回转突发传输”相同的含义。

如果HBURST[2:0]信号指示“3’b011”，这意味着四突发增量突发传输(INCR4)。如果HBURST[2:0]信号指示“3’b100”，这意味着八突发回转突发传输(WRAP8)。如果HBURST[2:0]信号指示“3’b101”，这意味着八突发增量突发传输(INCR8)。如果HBURST[2:0]信号指示“3’b110”，这意味着16突发回转突发传输(WRAP16)。如果HBURST[2:0]信号指示“3’b111”，这意味着16突发增量突发传输(INCR16)。

[预取电路的配置]

图4是图示本公开实施例中的预取电路200的配置示例的示图。预取电路200包括预取缓冲器210、标签管理部分220、命中确定部分230、请求生成部分240和地址转换部分250。

预取缓冲器210存储提供给处理器100的存储器500的指令存储区和数据存储区的内容的副本的一部分。我们假定预取缓冲器210被管理的大小大于处理器100的高速缓冲存储器101的线大小(line size)。

标签管理部分220管理存储在预取缓冲器210中的目标(指令或数据)的地址标签。目标地址字段的多个高位中的一些被用作标签。

命中确定部分230确定来自处理器100的存储器访问是否命中(hit)预取缓冲器210。即，当来自处理器100的存储器访问的目标(指令或数据)存储于预取缓冲器210时，预取缓冲器210命中，如果目标未存储在其中，那么预取缓冲器210未命中。命中确定部分230通过参照来自处理器100的HADDR_I[31:0]信号来确定预取缓冲器210是否命中。

请求生成部分240根据来自处理器100的存储器访问请求生成对于存储器500的存储器访问请求。如果命中确定部分230确定预取缓冲器210未命中，则请求生成部分240基于来自处理器100的代表突发类型的HBURST_I[2:0]信号，生成代表新突发类型的HBURST_O[2:0]信号。在此第一实施例中，如果HBURST_I[2:0]信号指示“WRAP4”，那么输出“WRAP16”作为HBURST_O[2:0]信号。

地址转换部分250转换来自处理器100的回转存储器访问请求的突发传输开始地址。如果命中确定部分230确定预取缓冲器210未命中，则地址转换部分250根据预定规则转换来自处理器100的表示开始地址的HADDR_I[31:0]信号，由此生成代表新开始地址的HADDR_O[31:0]信号。作为地址转换的特定示例，HADDR_I[31:0]信号的开始地址的突发单元的低位部分可以用预定值(例如，0)替换。低位部分在长度方面适合于回转存储器访问请求的回转大小。在第一实施例中，来自处理器100的回转大小是四突发。因此，HADDR_I[31:0]信号的开始地址的突发单元的低两位(HADDR_I[3:2])用零替换。如稍后将描述的，如果来自处理器100的回转大小是八个突发，则HADDR_I[31:0]信号的开始地址的突发单元的低三位(HADDR_I[4:2])用零替换。即，如果来自处理器100的回转大小是2m个突发，则HADDR_I[31:0]信号的开始地址的突发单元的低m位(HADDR_I[(m+1):2]用零替换。应当注意，对于替换部分以外的部分，以“原样”方式使用HADDR_I[31:0]信号的值，由此生成HADDR_O[31:0]信号。

[对于回转存储器访问请求的响应时序]

图5A至5D是图示本公开第一实施例中回转存储器访问请求之间的对应关系的示图。此第一实施例图示来自处理器100的回转存储器访问请求是WRAP4并且来自预取电路200的回转存储器访问请求是WRAP16的示例。

图5A图示来自处理器100的回转存储器访问请求的开始地址是“0”到“3”之一时的对应关系。在这种情况下，通过将对于预取电路200的响应的开始地址固定为“0”，可以以“+0”至“+3”之一的附加等待时间完成四突发传输。

图5B图示来自处理器100的回转存储器访问请求的开始地址是“4”到“7”之一时的对应关系。在这种情况下，通过将对于预取电路200的响应的开始地址固定为“4”，可以以“+0”至“+3”之一的附加等待时间完成四突发传输。

图5C图示来自处理器100的回转存储器访问请求的开始地址是“8”到“11”之一时的对应关系。在这种情况下，通过将对于预取电路200的响应的开始地址固定为“8”，可以以“+0”至“+3”之一的附加等待时间完成四突发传输。

图5D图示当来自处理器100的回转存储器访问请求的开始地址是“12”到“15”之一时的对应关系。在这种情况下，通过将对于预取电路200的响应的开始地址固定为“12”，可以以“+0”至“+3”之一的附加等待时间完成四突发传输。

图6是图示本公开第一实施例中用于转换回转存储器访问请求的规则的示图。即，如果来自处理器100的代表突发类型的HBURST_I[2:0]信号指示“WRAP4”，那么代表新突发类型的HBURST_O[2:0]信号指示“WRAP16”。进一步，用零替换来自处理器100的代表开始地址的HADDR_I[31:0]信号的突发单元的低两位(HADDR_I[3:2])，由此生成HADDR_O[31:0]信号。

在这种情况下，附加等待时间为“+0”到“+3”之一。由此，即使在最差的可能情况下，附加等待时间也只是3个周期长。相比之下，如果以“原样”方式使用来自处理器100的回转存储器访问请求的开始地址，则可能发生上至12个周期的延误(stall)时段。

图7A和7B是图示本公开第一实施例中的回转存储器访问请求的时序的示例的示图。这里，来自处理器100的突发类型是“WRAP4”，并且来自预取电路200的突发类型是“WRAP16”。进一步，来自处理器100的回转存储器访问请求的开始地址为“3”。

图7A图示假定来自处理器100的回转存储器访问请求的开始地址以“原样”方式输出到存储器500的时序。这种情况下，能够快速地接收到突发“3”。然而，在接收到“0”和向前的突发之前出现等待时间，由此导致处理器100的12个周期的延误时段。

为此，如图7B所示，通过将来自预取电路200的回转存储器访问请求的开始地址固定为“0”来更早地完成突发传输。在这种情况下，在接收到突发“3”之前出现三个周期的附加等待时间。然而，“0”和前向的突发已经是可用的。因此，可以在没有进一步延迟时间的情况下完成突发传输。即，清楚的是，此示例提供了9周期性能改善。

如上所述，本公开的第一实施例在从WRAP4生成WRAP16时用零替换开始地址的突发单元的低两位，由此提供了降低的处理器延误周期。

<2.第二实施例>

将在示例的此第二实施例中给出描述，其中来自处理器100的回转存储器访问请求是WRAP4，来自预取电路200的回转存储器访问请求是WRAP8。信息处理系统在配置上与第一实施例中的配置一致。

[对于回转存储器访问请求的响应时序]

图8A至8D是图示本公开第二实施例中的回转存储器访问请求之间的对应关系的示图。除了来自预取电路200的回转存储器访问请求是WRAP8以外，第二实施例与第一实施例一致。

图8A图示来自处理器100的回转存储器访问请求的开始地址是“0”到“3”之一时的对应关系。在这种情况下，通过将对于预取电路200的响应的开始地址固定为“0”，可以以“+0”至“+3”之一的附加等待时间完成四突发传输。

图8B图示来自处理器100的回转存储器访问请求的开始地址是“4”到“7”之一时的对应关系。在这种情况下，通过将对于预取电路200的响应的开始地址固定为“4”，可以以“+0”至“+3”之一的附加等待时间完成四突发传输。

图8C图示来自处理器100的回转存储器访问请求的开始地址是“8”到“11”之一时的对应关系。在这种情况下，通过将对于预取电路200的响应的开始地址固定为“8”，可以以“+0”至“+3”之一的附加等待时间完成四突发传输。

图8D图示来自处理器100的回转存储器访问请求的开始地址是“12”到“15”之一时的对应关系。在这种情况下，通过将对于预取电路200的响应的开始地址固定为“12”，可以以“+0”至“+3”之一的附加等待时间完成四突发传输。

图9是图示本公开第二实施例中用于转换回转存储器访问请求的规则的示图。即，如果来自处理器100的代表突发类型的HBURST_I[2:0]信号指示“WRAP4”，那么代表新突发类型的HBURST_O[2:0]信号指示“WRAP8”。进一步，用零替换来自处理器100的代表开始地址的HADDR_I[31:0]信号的突发单元的低两位(HADDR_I[3:2])，由此生成HADDR_O[31:0]信号。

在这种情况下，如第一实施例中那样，附加等待时间是“+0”到“+3”之一。由此，即使在最差的可能情况下，附加等待时间也只是3个周期长。相比之下，如果以“原样”方式使用来自处理器100的回转存储器访问请求的开始地址，则可能发生上至四个周期的等待时间。

如上所述，本公开的第二实施例在从WRAP4生成WRAP8时用零替换开始地址的突发单元的低两位，由此提供了降低的处理器延误周期。

<3.第三实施例>

将在示例的此第三实施例中给出描述，其中来自处理器100的回转存储器访问请求是WRAP8，来自预取电路200的回转存储器访问请求是WRAP16。信息处理系统在配置上与第一实施例中的配置一致。

[对于回转存储器访问请求的响应时序]

图式10A和10B是图示本公开第三实施例中的回转存储器访问请求之间的对应关系的示图。

图10A图示来自处理器100的回转存储器访问请求的开始地址是“0”到“7”之一时的对应关系。在这种情况下，通过将对于预取电路200的响应的开始地址固定为“0”，可以以“+0”至“+7”之一的附加等待时间完成八突发传输。

图10B图示来自处理器100的回转存储器访问请求的开始地址是“8”到“15”之一时的对应关系。在这种情况下，通过将对于预取电路200的响应的开始地址固定为“8”，可以以“+0”至“+7”之一的附加等待时间完成八突发传输。

图11是图示本公开第三实施例中用于转换回转存储器访问请求的规则的示图。即，如果来自处理器100的代表突发类型的HBURST_I[2:0]信号指示“WRAP8”，那么代表新突发类型的HBURST_O[2:0]信号指示“WRAP16”。进一步，用零替换来自处理器100的代表开始地址的HADDR_I[31:0]信号的突发单元的低三位(HADDR_I[4:2])，由此生成HADDR_O[31:0]信号。

在这种情况下，附加等待时间是“+0”到“+7”之一。由此，即使在最差的可能情况下，附加等待时间也只是七个周期长。相比之下，如果以“原样”方式使用来自处理器100的回转存储器访问请求的开始地址，则可能发生上至12个周期的等待时间。

如上所述，本公开的第三实施例在从WRAP8生成WRAP16时用零替换开始地址的突发单元的低三位，由此提供降低的处理器延误周期。

应当注意，在本公开的实施例中，虽然已经以与AHB总线主接口兼容的总线主接口作为示例，然而本公开不限于此。本公开也可应用于适配为获得回转存储器访问的其它类型的总线(如，AXI总线和OCP总线)。

应当注意，本公开的实施例仅是用于体现本公开的示例。如本公开实施例中已经明确指出的，本公开实施例的特征和权利要求书中阐述的此公开的特定特征之间存在对应关系。类似地，权利要求书中阐述的此公开的特定特征和本公开实施例中一致命名的特征之间存在对应关系。然而，应当注意，本公开不限于这些实施例，而是可以在不脱离本公开范围的情况下以各种方式修改这些实施例。

本申请包含与2011年1月12日向日本专利局提交的日本优先权专利请求JP2011-004221中公开的的主题有关的主题，其全部内容通过引用的方式合并在此。

Claims

1.一种存储器访问控制电路，包含：

确定部分，其适配为确定来自处理器的第一回转存储器访问请求所请求的目标是否存储于预取缓冲器中；

请求生成部分，其适配为在确定所述目标未存储于预取缓冲器的情况下生成包括所述目标的第二回转存储器访问请求；以及

地址转换部分，其适配为根据预定规则转换第一回转存储器访问请求的开始地址以用作第二回转存储器访问请求的开始地址。

2.如权利要求1所述的存储器访问控制电路，其中，地址转换部分通过用预定值替换第一回转存储器访问请求的开始地址的突发单元的低位部分来实现地址转换。

3.如权利要求2所述的存储器访问控制电路，其中，地址转换部分通过用所述预定值替换第一回转存储器访问请求的开始地址的、在长度上适合于第一回转存储器访问请求的回转大小的低位部分来实现地址转换。

4.如权利要求3所述的存储器访问控制电路，其中，地址转换部分通过用零替换第一回转存储器访问请求的开始地址的低位部分来实现地址转换。

5.如权利要求4所述的存储器访问控制电路，其中，如果第一回转存储器访问请求旨在请求四突发回转，并且如果第二回转存储器访问请求旨在请求16突发回转，则地址转换部分通过用零替换第一回转存储器访问请求的开始地址的突发单元的低两位来实现地址转换。

6.如权利要求4所述的存储器访问控制电路，其中，如果第一回转存储器访问请求旨在请求四突发回转，并且如果第二回转存储器访问请求旨在请求八突发回转，则地址转换部分通过用零替换第一回转存储器访问请求的开始地址的突发单元的低两位来实现地址转换。

7.如权利要求4所述的存储器访问控制电路，其中，如果第一回转存储器访问请求旨在请求八突发回转，并且如果第二回转存储器访问请求旨在请求16突发回转，则地址转换部分通过用零替换第一回转存储器访问请求的开始地址的突发单元的低三位来实现地址转换。

8.一种预取电路，包含：

预取缓冲器；

9.一种存储器设备，包含：

存储器；

预取缓冲器，其适配为存储存储器的部分的副本；

请求生成部分，其基于在确定所述目标未存储于预取缓冲器的情况下生成对于所述存储器的包括所述目标的第二回转存储器访问请求；以及

10.一种信息处理系统，包含：

处理器；

存储器；

预取缓冲器，其适配为存储存储器的部分的副本；

请求生成部分，其适配为在确定所述目标未存储于预取缓冲器的情况下生成对于所述存储器的包括所述目标的第二回转存储器访问请求；以及

地址转换部分，其适配为根据预定规则转换第一回转存储器访问请求的开始地址以用作为第二回转存储器访问请求的开始地址。