JP2021144411A

JP2021144411A - 半導体装置及びメモリシステム

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Publication number: JP2021144411A
Application number: JP2020042001A
Authority: JP
Inventors: 隆幸塚本; Takayuki Tsukamoto
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2020-03-11
Filing date: 2020-03-11
Publication date: 2021-09-24
Also published as: US11955185B2; US20220208281A1; US20210287753A1; CN113393872B; US11615852B2; US11302400B2; US20230207025A1; TWI736351B; CN113393872A; TW202135070A; TW202201414A

Abstract

【課題】処理能力を向上する。【解決手段】実施形態によれば、半導体装置は、レギュレータ３３を備え、レギュレータは、第１トランジスタＭｄｒｖと、第１抵抗素子ＲＡと、第２抵抗素子ＲＢと、第１電圧Ｖｐｇを第１トランジスタのゲートに印加し、第１動作モード時の第１バイアス電流ＩＡが第２動作モード時の第２バイアス電流ＩＡ＋ＩＢよりも小さい第１回路３１０と、一方の電極が出力端子に接続された第１キャパシタ素子Ｃ１と、第１キャパシタ素子の他方の電極に接続され、第１動作モード時に、第１回路と第１キャパシタ素子とを電気的に非接続とし且つ第１キャパシタ素子に第２電圧Ｖｃ１＿ＨＰを印加し、第２動作モード時に、第１回路と第１キャパシタ素子とを電気的に接続するように構成された第２回路３２０とを含む。【選択図】図５

Description

本発明の実施形態は、半導体装置及びメモリシステムに関する。

シリーズレギュレータを備えた半導体装置及びメモリシステムが知られている。

特開２０１６−２０６８１８号公報米国特許第８９８１７５０号明細書特開２０１４−６７８０号公報

処理能力を向上できる半導体装置及びメモリシステムを提供する。

実施形態に係る半導体装置は、第１及び第２動作モードを有するレギュレータを備え、レギュレータは、一端が電源電圧配線に接続され、他端が出力端子に接続された第１トランジスタと、一端が第１トランジスタ及び出力端子に接続された第１抵抗素子と、一端が第１抵抗素子の他端に接続され、他端が接地電圧配線に接続された第２抵抗素子と、第１トランジスタのゲートに接続され、参照電圧と第１及び第２抵抗素子により分圧された出力電圧との差分に応じた第１電圧を第１トランジスタのゲートに印加し、第１動作モードにおける第１バイアス電流が第２動作モードにおける第２バイアス電流よりも小さい第１回路と、一方の電極が出力端子に接続された第１キャパシタ素子と、第１キャパシタ素子の他方の電極に接続され、第１動作モード時に、第１回路と第１キャパシタ素子とを電気的に非接続とし且つ第１キャパシタ素子に第２電圧を印加し、第２動作モード時に、第１回路と第１キャパシタ素子とを電気的に接続するように構成された第２回路とを含む。

図１は、第１実施形態に係る半導体装置のブロック図である。図２は、第１実施形態に係る半導体装置の備えるメモリチップのブロック図である。図３は、第１実施形態に係る半導体装置の備えるメモリチップに含まれるメモリセルアレイの回路図である。図４は、第１実施形態に係る半導体装置の備える電源回路のブロック図である。図５は、第１実施形態に係る半導体装置の備える電源回路に含まれるＨＰモード用レギュレータの回路図である。図６は、第１実施形態に係る半導体装置の備える電源回路に含まれるＬＰモード用レギュレータの回路図である。図７は、第１実施形態に係る半導体装置の備える電源回路に含まれるＨＰモード用レギュレータにおける各配線の電圧を示すタイミングチャートである。図８は、第２実施形態の第１例に係る半導体装置の備える電源回路に含まれるＨＰモード用レギュレータの回路図である。図９は、第２実施形態の第１例に係る半導体装置の備える電源回路に含まれるＨＰモード用レギュレータにおける各配線の電圧を示すタイミングチャートである。図１０は、第２実施形態の第２例に係る半導体装置の備える電源回路に含まれるＨＰモード用レギュレータの回路図である。図１１は、第２実施形態の第２例に係る半導体装置の備える電源回路に含まれるＨＰモード用レギュレータにおける各配線の電圧を示すタイミングチャートである。図１２は、第２実施形態の第３例に係る半導体装置の備える電源回路に含まれるＨＰモード用レギュレータの回路図である。図１３は、第２実施形態の第４例に係る半導体装置の備える電源回路に含まれるＨＰモード用レギュレータの回路図である。図１４は、第２実施形態の第４例に係る半導体装置の備える電源回路に含まれるＨＰモード用レギュレータにおける各配線の電圧を示すタイミングチャートである。図１５は、第２実施形態の第５例に係る半導体装置の備える電源回路に含まれるＨＰモード用レギュレータの回路図である。図１６は、第２実施形態の第５例に係る半導体装置の備える電源回路に含まれるＨＰモード用レギュレータにおける各配線の電圧及び電流を示すタイミングチャートである。図１７は、第２実施形態の第６例に係る半導体装置の備える電源回路に含まれるＨＰモード用レギュレータの回路図である。図１８は、第２実施形態の第６例に係る半導体装置の備える電源回路に含まれるＨＰモード用レギュレータにおける各配線の電圧及び電流を示すタイミングチャートである。図１９は、第３実施形態に係る半導体装置の備える電源回路のブロック図である。図２０は、第３実施形態に係る半導体装置の備える電源回路に含まれるＨＰ／ＬＰモード用レギュレータの回路図である。図２１は、第３実施形態に係る半導体装置の備える電源回路に含まれるＨＰ／ＬＰモード用レギュレータにおける各配線の電圧を示すタイミングチャートである。図２２は、第４実施形態に係る半導体装置のブロック図である。図２３は、第５実施形態に係る半導体装置を備える情報端末システムのブロック図である。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。また、ある実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。

各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによって実施形態は限定されない。

本明細書及び特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。

１．第１実施形態
第１実施形態に係る半導体装置について説明する。以下では、半導体装置の例として、メモリシステムを例に説明する。

１．１構成
１．１．１メモリシステムの構成
まず、メモリシステムの構成の一例について、図１を用いて説明する。図１は、メモリシステム１の構成の一例を示すブロック図である。

図１に示すように、メモリシステム１は、複数の不揮発性メモリチップ１０及びメモリコントローラ２０を含み、外部のホストデバイス２に接続される。不揮発性メモリチップ１０及びメモリコントローラ２０は、例えばそれらの組み合わせにより一つのメモリシステム１を構成している。このようなメモリシステム１の例としては、ＳＤ^ＴＭカードのようなメモリカード、ＳＳＤ（Solid State Drive）、ｅＭＭＣ（embedded Multimedia Card ｝、ＵＦＳ（Universal Flash Storage）等が挙げられる。以降、個々の不揮発性メモリチップ１０を、単にメモリチップ１０と表記する。

メモリチップ１０及びメモリコントローラ２０の各々は、電源回路３０を含む。電源回路３０は、メモリチップ１０またはメモリコントローラ２０内に設けられた各回路に電源電圧を供給する。以下では、メモリチップ１０の電源回路３０とメモリコントローラ２０の電源回路３０とが同じ回路構成である場合について説明する。なお、メモリチップ１０内の電源回路３０とメモリコントローラ２０内の電源回路３０とは、異なる回路構成であってもよい。

メモリチップ１０内の電源回路３０には外部（例えば、ホストデバイス２）から電圧ＶＣＣＱ＿Ｍが供給される。また、メモリコントローラ２０内の電源回路３０には外部（例えば、ホストデバイス２）から電圧ＶＣＣＱ＿Ｃが供給される。電圧ＶＣＣＱ＿Ｍと電圧ＶＣＣＱ＿Ｃとは同じ電圧値であってもよく、異なる電圧値であってもよい。

メモリチップ１０は、例えばＮＡＮＤ型フラッシュメモリなどの不揮発性メモリが作り込まれた半導体チップである。ＮＡＮＤ型フラッシュメモリは、例えば、三次元積層型ＮＡＮＤ型フラッシュメモリであってよい。以下、メモリチップ１０が、三次元積層型ＮＡＮＤ型フラッシュメモリである場合について説明する。

メモリコントローラ２０は、ホストデバイス２からの要求（命令）に応答して、メモリチップ１０に対してデータの読み出し動作、書き込み動作、または消去動作等を命令する。メモリコントローラ２０は、例えば、ＳｏＣ（system on a chip）であってもよい。なお、メモリコントローラ２０の各機能は専用回路で実現されてもよいし、プロセッサがファームウェアを実行することにより実現されてもよい。本実施形態では、メモリコントローラ２０内に専用回路が設けられている場合について説明する。

メモリコントローラ２０は、ホストインタフェース回路（ホストＩ／Ｆ）２１、ＲＡＭ（Random Access Memory）２２、ＣＰＵ(Central Processing Unit）２３、バッファメモリ２４、メモリインタフェース回路（メモリＩ／Ｆ）２５、及びＥＣＣ（Error Check and Correction）回路２６を含む。これらの回路は、内部バスを介して相互に接続されている。

ホストインタフェース回路２１は、ホストバスによってホストデバイス２と接続され、ホストデバイス２との通信を司る。例えば、ホストインタフェース回路２１は、ホストデバイス２から受信した命令及びデータをそれぞれ、ＣＰＵ２３及びバッファメモリ２４に転送する。また、ホストインタフェース回路２１は、ＣＰＵ２３の命令に応答して、バッファメモリ２４内のデータ等をホストデバイス２に転送する。

ＲＡＭ２２は、例えば、ＤＲＡＭ等の半導体メモリであり、メモリチップ１０を管理するためのファームウェアや、各種の管理テーブル等を保持する。また、ＲＡＭ２２は、ＣＰＵ２３の作業領域として使用される。

ＣＰＵ２３は、メモリコントローラ２０全体の動作を制御する。より具体的には、ＣＰＵ２３は、ホストインタフェース回路２１、ＲＡＭ２２、バッファメモリ２４、メモリインタフェース回路２５、及びＥＣＣ回路２６を制御する。例えば、ＣＰＵ２３は、ホストデバイス２から受信した書き込み命令に応答して書き込みコマンドを発行し、発行した書き込みコマンドをメモリインタフェース回路２５に送信する。この動作は、読み出し命令及び消去命令の場合についても同様である。また、ＣＰＵ２３は、ウェアレベリング等、メモリチップ１０のメモリ空間を管理するための様々な処理を実行する。

バッファメモリ２４は、メモリコントローラ２０がメモリチップ１０から受信した読み出しデータや、ホストデバイス２から受信した書き込みデータ等を一時的に保持する。

メモリインタフェース回路２５は、メモリチップ１０と接続され、メモリチップ１０との通信を司る。図１の例では、メモリインタフェース回路２５は、２つのチャネルＣＨ０及びＣＨ１を有している。そして、チャネルＣＨ０及びＣＨ１に複数のメモリチップ１０が接続されている。メモリインタフェース回路２５は、例えば、書き込み動作時には、メモリチップ１０に、バッファメモリ２４内の書き込みデータ、アドレス信号、ＣＰＵ２３が発行した書き込みコマンド、及び各種制御信号を送信する。また、メモリインタフェース回路２５は、例えば、読み出し動作時には、メモリチップ１０に、アドレス信号、ＣＰＵ２３が発行した読み出しコマンド、及び各種制御信号を送信し、メモリチップ１０から受信した読み出したデータをバッファメモリ２４に送信する。

ＥＣＣ回路２６は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。

１．１．２メモリチップの構成
次に、メモリチップ１０の全体構成の一例について、図２を用いて説明する。図２は、メモリチップ１０の構成の一例を示すブロック図である。

図２に示すように、メモリチップ１０は、電源回路３０、メモリセルアレイ１１、ロウドライバ１２、ロウデコーダ１３、センスアンプ１４、電圧発生回路１５、及びシーケンサ１６を含む。

メモリセルアレイ１１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を含む。ブロックＢＬＫの各々は、複数（本実施形態では４個）のストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。ストリングユニットＳＵは、複数のメモリセルトランジスタが直列接続された複数のＮＡＮＤストリングＮＳの集合である。なお、メモリセルアレイ１１内のブロックＢＬＫの個数及びブロックＢＬＫ内のストリングユニットＳＵの個数は任意である。

ロウドライバ１２は、例えば、メモリコントローラ２０から受信したアドレス信号（ページアドレス信号等）に基づいて、電圧発生回路１５から印加された電圧を、ロウデコーダ１３に供給する。

ロウデコーダ１３は、例えば、メモリコントローラ２０から受信したアドレス信号（ブロックアドレス信号等）に基づいて、ロウアドレスをデコードする。ロウデコーダ１３は、デコード結果に基づいて、ブロックＢＬＫのいずれかを選択して、選択したブロックＢＬＫとロウドライバ１２とを接続する。

センスアンプ１４は、データの読み出し時には、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵから読み出されたデータをセンスする。また、センスアンプ１４は、データの書き込み時には、書き込みデータに応じた電圧をメモリセルアレイ１１に供給する。

シーケンサ１６は、メモリチップ１０全体の動作を制御する。より具体的には、シーケンサ１６は、書き込み動作、読み出し動作、及び消去動作の際に、電圧発生回路１５、ロウドライバ１２、ロウデコーダ１３、及びセンスアンプ１４等を制御する。

電圧発生回路１５は、電源回路３０から電源電圧を供給される。電圧発生回路１５は、シーケンサ１６の制御に基づいて、書き込み動作、読み出し動作、及び消去動作に使用される電圧を発生させ、ロウドライバ１２及びセンスアンプ１４等に供給する。

１．１．３メモリセルアレイの回路構成
次に、メモリセルアレイ１１の回路構成について、図３を用いて説明する。図３は、メモリセルアレイ１１の回路構成の一例を示す図である。図３の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの構成も同じである。

図３に示すように、ブロックＢＬＫ０は、例えば、４つのストリングユニットＳＵ０〜ＳＵ３を含む。そして、各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば、８個のメモリセルトランジスタＭＣ（ＭＣ０〜ＭＣ７）、並びに選択トランジスタＳＴ１及びＳＴ２を含む。メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。

なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ（floating gate）型であってもよい。また、ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＣの個数は８個に限らず、１６個や３２個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。また、ＮＡＮＤストリングＮＳ内の選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ１個以上であればよい。

ＮＡＮＤストリングＮＳ内では、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０〜ＭＣ７、及び選択トランジスタＳＴ１の順に、それぞれの電流経路が直列に接続される。そして、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続される。また、選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。

ブロックＢＬＫ内にある各ＮＡＮＤストリングＮＳのメモリセルトランジスタＭＣ０〜ＭＣ７の制御ゲートは、それぞれ異なるワード線ＷＬ０〜ＷＬ７に接続される。より具体的には、例えば、ブロックＢＬＫ０内の複数のメモリセルトランジスタＭＣ０の制御ゲートは、ワード線ＷＬ０に共通に接続される。ブロックＢＬＫ０内の複数のメモリセルトランジスタＭＣ１の制御ゲートは、ワード線ＷＬ１に共通に接続される。他のメモリセルトランジスタＭＣ２〜ＭＣ７とワード線ＷＬ２〜ＷＬ７との関係も同様である。

ストリングユニットＳＵ内にある各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤに接続される。より具体的には、ストリングユニットＳＵ０内にある複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続される。ストリングユニットＳＵ１内にある複数の選択トランジスタＳＴ１（不図示）のゲートは、選択ゲート線ＳＧＤ１に共通に接続される。ストリングユニットＳＵ２内にある複数の選択トランジスタＳＴ１（不図示）のゲートは、選択ゲート線ＳＧＤ２に共通に接続される。ストリングユニットＳＵ３内にある複数の選択トランジスタＳＴ１（不図示）のゲートは、選択ゲート線ＳＧＤ３に共通に接続される。

ブロックＢＬＫ内にある複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。なお、選択トランジスタＳＴ２のゲートは、選択トランジスタＳＴ１のゲートと同様に、ストリングユニットＳＵ毎に、異なる選択ゲート線ＳＧＳに接続されてもよい。

ストリングユニットＳＵ内にあるＮ個（Ｎは１以上の整数）の選択トランジスタＳＴ１のドレインは、それぞれが異なるビット線ＢＬ（ＢＬ０〜ＢＬ（Ｎ−１））に接続される。すなわち、ストリングユニットＳＵ内にある複数のＮＡＮＤストリングＮＳは、それぞれ異なるビット線ＢＬに接続される。また、ビット線ＢＬは、各ブロックＢＬＫにおいて、ストリングユニットＳＵ０内の１つのＮＡＮＤストリングＮＳ、ストリングユニットＳＵ１内の１つのＮＡＮＤストリングＮＳ、ストリングユニットＳＵ２内の１つのＮＡＮＤストリングＮＳ、及びストリングユニットＳＵ３内の１つのＮＡＮＤストリングＮＳを共通に接続する。

複数のブロックＢＬＫにある複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。

つまり、ストリングユニットＳＵは、それぞれが異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳの集合体である。また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そして、メモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。

１．１．４電源回路３０の構成
次に、電源回路３０の構成について、図４を用いて説明する。図４は、電源回路３０の構成の一例を示すブロック図である。以下、メモリチップ１０に含まれる電源回路３０について説明するが、メモリコントローラ２０に含まれる電源回路３０も同様である。

本実施形態の電源回路３０は、ローパワー動作モード（以下、「ＬＰモード」と表記する）及びハイパワー動作モード（以下、「ＨＰモード」と表記する）の２つの動作モードを有する。ＬＰモードは、例えば、メモリチップ１０（またはメモリシステム１）がスタンバイ状態にある場合に選択され、電源回路３０における消費電力（消費電流）を抑制する動作モードである。ＨＰモードは、例えば、メモリチップ１０（またはメモリシステム１）がアクティブ状態にある場合に選択される。例えば、メモリコントローラ２０は、書き込み動作等を行うために選択した選択メモリチップ１０の電源回路３０をＨＰモードとし、非選択メモリチップ１０の電源回路をＬＰモードにする。すなわち、メモリチップ１０の切り替え動作に応じて、メモリチップ１０の電源回路３０の動作モードが切り替えられる。

図４に示すように、電源回路３０は、基準電圧発生回路３１、論理制御回路３２、ＨＰモード用レギュレータ３３、及びＬＰモード用レギュレータ３４を含む。

基準電圧発生回路３１には、例えば、電圧ＶＣＣＱ＿Ｍ（メモリコントローラ２０の場合、電圧ＶＣＣＱ＿Ｃ）が供給される。基準電圧発生回路３１は、ＨＰモード用レギュレータ３３には参照電圧ＶＲＥＦ＿ＨＰを供給し、ＬＰモード用レギュレータ３４には参照電圧ＶＲＥＦ＿ＬＰを供給する。電圧ＶＲＥＦ＿ＨＰと電圧ＶＲＥＦ＿ＬＰとは、同じ電圧値でもよく、異なっていてもよい。

論理制御回路３２は、ＨＰモード用レギュレータ３３及びＬＰモード用レギュレータ３４に、ＨＰモードとＬＰモードとの切り替え信号及び各種制御信号を送信する。

ＨＰモード用レギュレータ３３は、ＨＰモードの際に使用されるレギュレータである。詳細は後述する。ＨＰモード用レギュレータ３３は、ＨＰモードの場合に電圧ＶＯＵＴを出力する。

ＬＰモード用レギュレータ３４は、ＬＰモードの際に使用されるレギュレータである。詳細は後述する。ＬＰモード用レギュレータ３４は、ＬＰモードの場合に電圧ＶＯＵＴを出力する。ＬＰモード用レギュレータ３４の消費電力は、ＨＰモード用レギュレータ３３よりも消費電力が少ない。また、ＬＰモード用レギュレータ３４は、ＨＰモード用レギュレータ３３よりも入力電圧または出力電圧ＶＯＵＴを供給する外部負荷の変動に対する応答が遅い。

１．１．５ＨＰモード用レギュレータの構成
次に、ＨＰモード用レギュレータ３３の構成の一例について、図５を用いて説明する。図５は、ＨＰモード用レギュレータ３３の構成の一例を示す回路図である。

なお、以下の説明では、トランジスタのソース及びドレインを限定しない場合、トランジスタのソースまたはドレインのいずれか一方を「トランジスタの一端」と表記し、トランジスタのソースまたはドレインのいずれか他方を「トランジスタの他端」と表記する。

図５に示すように、ＨＰモード用レギュレータ３３は、ターミナルＴ１及びＴ２、抵抗素子ＲＡ及びＲＢ、キャパシタ素子Ｃ１及びＣＯＵＴ、ｐチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下、「ＰＭＯＳトランジスタ」とも表記する）Ｍｄｒｖ、差動増幅回路３１０、並びにモード切り替え回路３２０を含む。

ターミナルＴ１は、差動増幅回路３１０の入力端子として機能する。ターミナルＴ１には、ＨＰモード用レギュレータ３３が定電圧制御をするための参照電圧（基準電圧）ＶＲＥＦ＿ＨＰが入力される。

ターミナルＴ２は、ＨＰモード用レギュレータ３３の出力端子として機能する。ターミナルＴ２から電圧ＶＯＵＴが出力される。ターミナルＴ２は、例えば、メモリチップ１０内の電圧発生回路１５に接続される。ターミナルＴ２は、ＨＰモード用レギュレータ３３においてノードＮ１７に接続される。

抵抗素子ＲＡ及びＲＢは、出力電圧ＶＯＵＴの分圧回路として機能する。抵抗素子ＲＡの一端は、ノードＮ１７に接続され、他端はノードＮ７に接続される。抵抗素子ＲＢの一端は、ノードＮ７に接続され、他端は、接地電圧ＶＳＳが印加されたノードＮ２（以下、「接地電圧配線」とも表記する）に接続される。ノードＮ７に印加される電圧をＶＤとし、抵抗素子ＲＡの抵抗値をｒＡとし、抵抗素子ＲＢの抵抗値をｒＢとする。すると、出力電圧ＶＯＵＴと、電圧ＶＤとの関係は、ＶＤ＝ＶＯＵＴ×（ｒＢ／（ｒＡ＋ｒＢ））の関係にある。

キャパシタ素子ＣＯＵＴは、出力コンデンサとして機能する。キャパシタ素子ＣＯＵＴは、例えば、ターミナルＴ２が接続された外部負荷の変動、または電圧ＶＩＮの変動などによる出力電圧ＶＯＵＴの揺らぎを抑制する。キャパシタ素子ＣＯＵＴの一方の電極は、ノードＮ１７に接続され、他方の電極は、ノードＮ２に接続される。

キャパシタ素子Ｃ１は、ＨＰモード時の位相補償のために設けられている。キャパシタ素子Ｃ１の一方の電極はノードＮ１５、すなわち、モード切り替え回路３２０に接続され、他方の電極は、ノードＮ１７に接続される。キャパシタ素子Ｃ１には、例えば、位相補償のため比較的容量の大きな素子が用いられる。

ＰＭＯＳトランジスタＭｄｒｖは、ＨＰモード用レギュレータ３３の出力ドライバとして機能する。ＨＰモード用レギュレータ３３の出力電圧ＶＯＵＴを一定にするために、出力電圧ＶＯＵＴの変動に応じてＰＭＯＳトランジスタＭｄｒｖのゲート電圧Ｖｐｇが変動し、ＰＭＯＳトランジスタＭｄｒｖのオン抵抗が調整される。ＰＭＯＳトランジスタＭｄｒｖの一端は、電圧ＶＩＮ（例えば、電圧ＶＣＣＱ＿Ｍ）が印加されたノードＮ１（以下、「電源電圧配線」とも表記する）に接続され、他端はノードＮ１７に接続される。ＰＭＯＳトランジスタＭｄｒｖのゲートは、ノードＮ１０を介して差動増幅回路３１０に接続され、電圧Ｖｐｇが印加される。

差動増幅回路３１０は、参照電圧ＶＲＥＦ＿ＨＰと電圧ＶＤとを比較し、その差分に応じた電圧Ｖｐｇを出力する。差動増幅回路３１０は、ＰＭＯＳトランジスタＭ３、Ｍ４、Ｍ７、及びＭ８、並びにｎチャネルＭＯＳＦＥＴ（以下、「ＮＭＯＳトランジスタ」とも表記する）Ｍ１、Ｍ２、Ｍ５、Ｍ６、Ｍｂ１、Ｍｂ２、Ｍｂ３、Ｍｂ４、及びＭｓ１を含む。

ＰＭＯＳトランジスタＭ３の一端は、ノードＮ１に接続され、他端及びゲートは、ノードＮ３に接続される。

ＮＭＯＳトランジスタＭ１の一端は、ノードＮ３に接続され、他端はノードＮ５に接続される。ＮＭＯＳトランジスタＭ１のゲートは、ターミナルＴ１に接続され、参照電圧ＶＲＥＦ＿ＨＰが印加される。

ＰＭＯＳトランジスタＭ４の一端は、ノードＮ１に接続され、他端及びゲートは、ノードＮ４に接続される。

ＮＭＯＳトランジスタＭ２の一端は、ノードＮ４に接続され、他端は、ノードＮ５に接続される。ＮＭＯＳトランジスタＭ２のゲートは、ノードＮ７に接続され、電圧ＶＤが印加される。

ＮＭＯＳトランジスタＭｂ１の一端は、ノードＮ５に接続され、他端は、ノードＮ２に接続される。ＮＭＯＳトランジスタＭｂ１のゲートには、電圧ＶＢ１が印加される。

ＮＭＯＳトランジスタＭｂ２の一端は、ノードＮ５に接続され、他端は、ノードＮ６に接続される。ＮＭＯＳトランジスタＭｂ２のゲートには、電圧ＶＢ１が印加される。

ＮＭＯＳトランジスタＭｓ１の一端は、ノードＮ６に接続され、他端は、ノードＮ２に接続される。ＮＭＯＳトランジスタＭｓ１のゲートには、信号Ｓｍｄが入力される。

電圧ＶＢ１は、ＮＭＯＳトランジスタＭｂ１に流れる電流ＩＡ及びＮＭＯＳトランジスタＭｂ２に流れる電流ＩＢを生成するためのバイアス電圧である。信号Ｓｍｄは、動作モードを切り替えるための信号（電圧）である。信号Ｓｍｄは、論理制御回路３２から送信される。例えば、信号Ｓｍｄは、ＬＰモード時には、Ｌｏｗ（“Ｌ”）レベルとされ、ＨＰモード時には、Ｈｉｇｈ（“Ｈ”）レベルとされる。信号Ｓｍｄが“Ｌ”レベルの場合、ＮＭＯＳトランジスタＭｓ１はオフ状態とされ、信号Ｓｍｄが“Ｈ”レベルの場合、ＮＭＯＳトランジスタＭｓ１はオン状態とされる。従って、ＬＰモードの場合、差動増幅回路３１０にはバイアス電流ＩＡが流れ、ＨＰモードの場合、差動増幅回路３１０にはバイアス電流ＩＡ＋ＩＢが流れる。なお、電流ＩＡと電流ＩＢとはＩＡ＜ＩＢの関係となるように、ＮＭＯＳトランジスタＭｂ１及びＭｂ２のトランジスタサイズが調整されている。

ＰＭＯＳトランジスタＭ７の一端は、ノードＮ１に接続され、他端は、ノードＮ８に接続され、ゲートは、ノードＮ４に接続される。すなわち、ＰＭＯＳトランジスタＭ７は、ＰＭＯＳトランジスタＭ４とミラー接続されている。

ＰＭＯＳトランジスタＭ８の一端は、ノードＮ１に接続され、他端は、ノードＮ１０に接続され、ゲートは、ノードＮ３に接続される。すなわち、ＰＭＯＳトランジスタＭ８は、ＰＭＯＳトランジスタＭ３とミラー接続されている。

ＮＭＯＳトランジスタＭｂ３の一端は、ノードＮ８に接続され、他端は、ノードＮ９に接続される。ＮＭＯＳトランジスタＭｂ３のゲートには、電圧ＶＢ２が印加される。

ＮＭＯＳトランジスタＭｂ４の一端は、ノードＮ１０に接続され、他端は、ノードＮ１１に接続される。ＮＭＯＳトランジスタＭｂ４のゲートには、電圧ＶＢ２が印加される。

ＮＭＯＳトランジスタＭ５の一端は、ノードＮ９に接続され、他端は、ノードＮ２に接続され、ゲートは、ノードＮ８に接続される。

ＮＭＯＳトランジスタＭ６の一端は、ノードＮ１１に接続され、他端は、ノードＮ２に接続され、ゲートは、ノードＮ８に接続される。

すなわち、ＮＭＯＳトランジスタＭｂ３、Ｍｂ４、Ｍ５、及びＭ６は、カスコードカレントミラーを構成している。電圧ＶＢ２は、カスコードカレントミラーのバイアス電圧である。

次に、モード切り替え回路３２０について説明する。ＬＰモードとＨＰモードとでは、差動増幅回路３１０におけるバイアス電流（ＩＡまたはＩＡ＋ＩＢ）が異なるため、差動増幅回路内の各電位が異なる。このため、例えば、差動対トランジスタであるＮＭＯＳトランジスタＭ１及びＭ２のゲート−ソース間電圧またはカスコードデバイスであるＮＭＯＳトランジスタＭｂ４のゲート−ソース間電圧が動作モードにより変化するため、ノードＮ１１の電位が変化する。モード切り替え回路３２０は、ＬＰモードの期間、ＨＰモード時のノードＮ１１の電位を予めノードＮ１５に生成（印加）しておき、ＬＰモードからＨＰモードに切り替わったタイミングで、ノードＮ１１とノードＮ１５とを接続する。ノードＮ１５には比較的大容量のキャパシタ素子Ｃ１が接続されている。そのためノードＮ１１はチャージシェアによって、ノードＮ１５において生成されていた電圧に近い電圧に素早く変化する。これにより、モード切り替え回路３２０を使わない場合と比較して、ＬＰモードからＨＰモードへの切り替え開始からＨＰモードの動作が安定するまでの期間（以下、「ＨＰ安定化期間」とも表記する）を短縮させることができる。

モード切り替え回路３２０は、ＬＰモードの期間、ノードＮ１５の電位をＨＰモード時のノードＮ１１の電位と基本的には同じにする。なお、ノードＮ１５の電位は、ＨＰモード時にトランジスタＭ６が動作可能（オン状態）となるドレイン電圧（電圧ＶＤＳ）まで低下させることもできる。例えば、ノードＮ１５の電位をＨＰモード時のノードＮ１１の電位よりも低く設定すると、モード切り替え後に発生する出力電圧ＶＯＵＴのアンダーシュートを改善することができる。同様に、ノードＮ１５の電位をＨＰモード時のノードＮ１１の電位よりも高く設定すると出力電圧ＶＯＵＴのオーバーシュートを改善することができる。そのため、求められる性能等に応じて、ノードＮ１５の電位をＨＰモード時のノードＮ１１の電位から変更しても良い。

例えば、ＨＰモード用レギュレータ３３の動作モードをＬＰモードからＨＰモードに切り替える場合、ＨＰ安定化期間の長さは、キャパシタ素子Ｃ１の端子電圧の安定化、すなわち、キャパシタ素子Ｃ１の充放電期間に依存する場合がある。そこで、本実施形態に係るモード切り替え回路３２０は、ＬＰモード時に、ＨＰモード時にキャパシタ素子Ｃ１に印加される端子電圧を生成し、ＬＰモードの期間、キャパシタ素子Ｃ１の端子に生成した電圧を印加する（キャパシタ素子Ｃ１を充電する）。これにより、キャパシタ素子Ｃ１の充放電期間を短縮する。

モード切り替え回路３２０は、ＰＭＯＳトランジスタＭｓｗ３、Ｍｂ７、Ｍｂ８、及びＭｓｗ６、並びにＮＭＯＳトランジスタＭｓｗ１、Ｍｓｗ２、Ｍｂ５、及びＭｂ６を含む。

ＰＭＯＳトランジスタＭｓｗ３の一端は、ノードＮ１に接続され、他端は、ノードＮ１２に接続される。ゲートには、信号Ｓｍｄが入力される。

ＰＭＯＳトランジスタＭｂ７の一端は、ノードＮ１２に接続され、他端は、ノードＮ１３に接続される。ゲートには、電圧ＶＢ３が印加される。

ＰＭＯＳトランジスタＭｂ８の一端は、ノードＮ１３に接続され、他端は、ノードＮ１４に接続される。ゲートには、電圧ＶＢ４が印加される。

ＰＭＯＳトランジスタＭｓｗ６の一端は、ノードＮ１に接続され、他端は、ノードＮ１０に接続される。ゲートには、信号Ｓｍｄが入力される。

ＮＭＯＳトランジスタＭｂ５の一端は、ノードＮ１４に接続され、他端は、ノードＮ１５に接続される。ゲートには、電圧ＶＢ２が印加される。

ＮＭＯＳトランジスタＭｂ６の一端は、ノードＮ１５に接続され、他端は、ノードＮ１６に接続され、ゲートは、ノードＮ１４に接続される。

ＮＭＯＳトランジスタＭｓｗ２の一端は、ノードＮ１６に接続され、他端は、ノードＮ２に接続される。ゲートには、信号Ｓｍｄの反転信号である信号ＳｍｄＢが入力される。

ＮＭＯＳトランジスタＭｓｗ１の一端は、ノードＮ１１に接続され、他端は、ノードＮ１５に接続される。ゲートには、信号Ｓｍｄが入力される。ＮＭＯＳトランジスタＭｓｗ１は、ＬＰモード時に差動増幅回路３１０とキャパシタ素子Ｃ１とを切り離すスイッチング素子として機能する。

例えば、ＨＰモード用レギュレータ３３がＬＰモードにある場合、すなわち、信号Ｓｍｄが“Ｌ”レベルであり且つ信号ＳｍｄＢが“Ｈ”レベルである場合、ＮＭＯＳトランジスタＭｓｗ１はオフ状態とされ、ＮＭＯＳトランジスタＭｓｗ２並びにＰＭＯＳトランジスタＭｓｗ３及びＭｓｗ６はオン状態とされる。ノードＮ１５においてＨＰモード時の電圧を生成するために、ＰＭＯＳトランジスタＭｂ７及びＭｂ８でバイアス電流を生成し、電圧ＶＢ２とＮＭＯＳトランジスタＭｂ５の電圧Ｖｇｓ（ゲート−ソース間電圧）により、ＨＰモード時にキャパシタ素子Ｃ１に印加される電圧を生成する。また、ＰＭＯＳトランジスタＭｓｗ６がオン状態とされるため、ＰＭＯＳトランジスタＭｄｒｖのゲートには、電圧ＶＩＮが印加される。すなわち、ＰＭＯＳトランジスタＭｄｒｖのゲートはノードＮ１に接続される。このため、ＰＭＯＳトランジスタＭｄｒｖはオフ状態とされる。従って、ＨＰモード用レギュレータ３３は、ＬＰモードの期間、レギュレータとして動作しない。

また、例えば、ＨＰモード用レギュレータ３３がＨＰモードにある場合、すなわち、信号Ｓｍｄが“Ｈ”レベルであり且つ信号ＳｍｄＢが“Ｌ”レベルである場合、ＮＭＯＳトランジスタＭｓｗ１はオン状態とされ、ＮＭＯＳトランジスタＭｓｗ２並びにＰＭＯＳトランジスタＭｓｗ３及びＭｓｗ６はオフ状態とされる。従って、ノードＮ１１とノードＮ１５とが電気的に接続される。すなわち、ノードＮ１１にキャパシタ素子Ｃ１の一方の電極の電圧が印加される。また、ＰＭＯＳトランジスタＭｓｗ６がオフ状態とされるため、ＰＭＯＳトランジスタＭｄｒｖには、ノードＮ１０の電圧が印加される。

モード切り替え回路３２０は、ＬＰモード時のみ動作し、ＨＰモードになると動作電流が流れない。

なお、図５の例では、ノードＮ１５においてＨＰモード時の電圧を生成するために、ＰＭＯＳトランジスタＭｂ７及びＭｂ８でバイアス電流を生成したが、ＰＭＯＳトランジスタの個数は任意である。

１．１．６ＬＰモード用レギュレータの構成
次に、ＬＰモード用レギュレータ３４の構成の一例について、図６を用いて説明する。図６は、ＬＰモード用レギュレータ３４の構成の一例を示す回路図である。

図６に示すように、ＬＰモード用レギュレータ３４は、差動増幅回路３１５、ＰＭＯＳトランジスタＭＬｄｒｖ、キャパシタ素子ＣＬ１及びＣＬＯＵＴ、抵抗素子ＲＬＡ及びＲＬＢ、並びにターミナルＴＬ１及びＴＬ２を含む。

ターミナルＴＬ１は、差動増幅回路３１５の一方の入力端子として機能する。ターミナルＴＬ１には、ＬＰモード用レギュレータ３４が定電圧制御をするための参照電圧（基準電圧）ＶＲＥＦ＿ＬＰが入力される。

ターミナルＴＬ２は、ＬＰモード用レギュレータ３４の出力端子として機能する。ターミナルＴＬ２から電圧ＶＯＵＴが出力される。ターミナルＴＬ２は、ＬＰモード用レギュレータ３４内においてノードＮＬ９に接続される。

ＰＭＯＳトランジスタＭＬｄｒｖは、ＬＰモード用レギュレータ３４の出力ドライバとして機能する。ＬＰモード用レギュレータ３４の出力電圧ＶＯＵＴを一定にするために、出力電圧ＶＯＵＴの変動に応じてＰＭＯＳトランジスタＭＬｄｒｖのゲート電圧ＶＬｐｇが変動し、ＰＭＯＳトランジスタＭＬｄｒｖのオン抵抗が調整される。ＰＭＯＳトランジスタＭＬｄｒｖの一端は、電圧ＶＩＮ（例えば、電圧ＶＣＣＱ＿Ｍ）が印加されたノードＮＬ１（以下、「電源電圧配線」とも表記する）に接続され、他端はノードＮＬ９に接続される。ＰＭＯＳトランジスタＭＬｄｒｖのゲートは、ノードＮＬ８を介して差動増幅回路３１５に接続され、電圧ＶＬｐｇが印加される。

抵抗素子ＲＬＡ及びＲＬＢは、出力電圧ＶＯＵＴの分圧回路として機能する。抵抗素子ＲＬＡの一端は、ノードＮＬ９に接続され、他端はノードＮＬ６に接続される。抵抗素子ＲＬＢの一端は、ノードＮＬ６に接続され、他端は、接地電圧ＶＳＳが印加されたノードＮＬ２（以下、「接地電圧配線」とも表記する）に接続される。ノードＮＬ６に印加される電圧をＶＬＤとし、抵抗素子ＲＬＡの抵抗値をｒＬＡとし、抵抗素子ＲＬＢの抵抗値をｒＬＢとする。すると、出力電圧ＶＯＵＴと、電圧ＶＬＤとの関係は、ＶＬＤ＝ＶＯＵＴ×（ｒＬＢ／（ｒＬＡ＋ｒＬＢ））の関係にある。

キャパシタ素子ＣＬＯＵＴは、出力コンデンサとして機能する。キャパシタ素子ＣＬＯＵＴの一方の電極は、ノードＮＬ９に接続され、他方の電極は、ノードＮＬ２に接続される。

キャパシタ素子ＣＬ１は、出力電圧ＶＯＵＴの位相補償のために設けられている。キャパシタ素子ＣＬ１の一方の電極はノードＮＬ５に接続され、他方の電極は、ノードＮＬ９に接続される。例えば、キャパシタ素子ＣＬ１には、位相補償のため比較的容量の大きな素子が用いられる。

差動増幅回路３１５は、参照電圧ＶＲＥＦと電圧ＶＬＤとの差分に応じた電圧ＶＬｐｇを出力する。差動増幅回路３１５は、ＰＭＯＳトランジスタＭＬｂ１及びＭＬ１〜ＭＬ４、並びにＮＭＯＳトランジスタＭＬｂ２〜ＭＬｂ５を含む。

ＰＭＯＳトランジスタＭＬｂ１の一端は、ノードＮＬ１に接続され、他端は、ノードＮＬ３に接続され、ゲートには、電圧ＶＬＢ１が印加される。電圧ＶＬＢ１は、ＰＭＯＳトランジスタＭＬｂ１を制御するバイアス電圧である。

ＰＭＯＳトランジスタＭＬ１の一端は、ノードＮＬ３に接続され、他端は、ノードＮＬ４に接続され、ゲートは、ノードＮＬ６が接続される。

ＰＭＯＳトランジスタＭＬ２の一端は、ノードＮＬ３に接続され、他端は、ノードＮＬ５に接続される。ＰＭＯＳトランジスタＭＬ２のゲートは、ターミナルＴ１に接続され、参照電圧ＶＲＥＦ＿ＬＰが印加される。

ＰＭＯＳトランジスタＭＬ３の一端は、ノードＮＬ１に接続され、他端及びゲートは、ノードＮＬ７に接続される。

ＰＭＯＳトランジスタＭＬ４の一端は、ノードＮＬ１に接続され、他端は、ノードＮＬ８に接続され、ゲートは、ノードＮＬ７に接続される。すなわち、ＰＭＯＳトランジスタＭＬ３とＭＬ４とは、ミラー接続されている。

ＮＭＯＳトランジスタＭＬｂ２の一端は、ノードＮＬ７に接続され、他端は、ノードＮＬ４に接続される。ＮＭＯＳトランジスタＭＬｂ２のゲートには、電圧ＶＬＢ２が印加される。

ＮＭＯＳトランジスタＭＬｂ３の一端は、ノードＮＬ８に接続され、他端は、ノードＮＬ５に接続される。ＮＭＯＳトランジスタＭＬｂ３のゲートには、電圧ＶＬＢ２が印加される。電圧ＶＬＢ２は、ＮＭＯＳトランジスタＭＬｂ２及びＭＬｂ３を制御するバイアス電圧である。

ＮＭＯＳトランジスタＭＬｂ４の一端は、ノードＮＬ４に接続され、他端は、ノードＮＬ２に接続される。ＮＭＯＳトランジスタＭＬｂ４のゲートには、電圧ＶＬＢ３が印加される。

ＮＭＯＳトランジスタＭＬｂ５の一端は、ノードＮＬ５に接続され、他端は、ノードＮＬ２に接続される。ＮＭＯＳトランジスタＭＬｂ５のゲートには、電圧ＶＬＢ３が印加される。電圧ＶＬＢ３は、ＮＭＯＳトランジスタＭＬｂ４及びＭＬｂ５を制御するバイアス電圧である。

１．２ＨＰモード用レギュレータの各配線の電圧
次に、ＨＰモード用レギュレータ３３の各配線の電圧について、図７を用いて説明する。図７は、ＨＰモード用レギュレータ３３の各配線の電圧を示すタイミングチャートである。

図７に示すように、まず、時刻ｔ０において、ＨＰモード用レギュレータ３３は、ＬＰモードからＨＰモードへの切り替えを開始する。時刻ｔ０〜ｔ４の期間が、ＨＰ安定化期間に相当する。

より具体的には、時刻ｔ０において、動作モード切り替え信号である信号Ｓｍｄは、“Ｌ”レベルから“Ｈ”レベルとされる。すると、差動増幅回路３１０では、バイアス電流がＩＡからＩＡ＋ＩＢに変化する。これにより、ノードＮ３及びＮ４は放電が開始される。ノードＮ３のポイントＰｐ１において、ＬＰモード時の電圧をＶｐ１＿ＬＰとし、ＨＰモード時の電圧をＶｐ１＿ＨＰとする。すると、電圧Ｖｐ１＿ＬＰと電圧Ｖｐ１＿ＨＰとは、Ｖｐ１＿ＬＰ＞Ｖｐ１＿ＨＰの関係にある。同様に、ノードＮ４のポイントＰｐ２において、ＬＰモード時の電圧をＶｐ２＿ＬＰとし、ＨＰモード時の電圧をＶｐ２＿ＨＰとする。すると、電圧Ｖｐ２＿ＬＰと電圧Ｖｐ２＿ＨＰとは、Ｖｐ２＿ＬＰ＞Ｖｐ２＿ＨＰの関係にある。より具体的には、時刻ｔ０までの期間、すなわち、ＬＰモードにおいて、ポイントＰｐ１及びＰｐ２には、電圧Ｖｐ１＿ＬＰ及び電圧Ｖｐ２＿ＬＰがそれぞれ印加されている。そして、時刻ｔ０〜ｔ２の期間、ポイントＰｐ１及びＰｐ２における電圧は徐々に低下し、時刻ｔ２において、ポイントＰｐ１及びＰｐ２における電圧は、電圧Ｖｐ１＿ＨＰ及び電圧Ｖｐ２＿ＨＰにそれぞれに達する。

ノードＮ４の電圧低下にともない、ＰＭＯＳトランジスタＭ７に流れる電流は大きくなり、ノードＮ８は充電される。ノードＮ８のポイントＰｎ１において、ＬＰモード時の電圧をＶｎ１＿ＬＰとし、ＨＰモード時の電圧をＶｎ１＿ＨＰとする。すると、電圧Ｖｎ１＿ＬＰと電圧Ｖｎ１＿ＨＰとは、Ｖｎ１＿ＬＰ＜Ｖｎ１＿ＨＰの関係にある。より具体的には、時刻ｔ０までの期間、ポイントＰｎ１には、電圧Ｖｎ１＿ＬＰが印加されている。そして、時刻ｔ０〜ｔ３の期間、ノードＮ８のポイントＰｎ１における電圧は徐々に上昇し、時刻ｔ３において、ポイントＰｎ１における電圧は、電圧Ｖｎ１＿ＨＰに達する。

キャパシタ素子Ｃ１のノードＮ１１に接続された一方の端子において、ＬＰモード時に印加される電圧をＶｃ１＿ＬＰとし、ＨＰモード時に印加される電圧をＶｃ１＿ＨＰとする。すると、電圧Ｖｃ１＿ＬＰと電圧Ｖｃ１＿ＨＰとは、Ｖｃ１＿ＬＰ＞Ｖｃ１＿ＨＰの関係にある。時刻ｔ０までの期間、ノードＮ１１のポイントＰＡには、電圧Ｖｃ１＿ＬＰが印加されており、モード切り替え回路３２０のノードＮ１５のポイントＰＢには、電圧Ｖｃ１＿ＨＰが印加されている。また、モード切り替え回路３２０により、キャパシタ素子Ｃ１には電圧Ｖｃ１＿ＨＰが印加されている。この状況において、時刻ｔ０において、モード切り替え回路３２０では、ＮＭＯＳトランジスタＭｓｗ１はオン状態とされ、ＮＭＯＳトランジスタＭｓｗ２並びにＰＭＯＳトランジスタＭｓｗ３及びＭｓｗ６はオフ状態とされる。このため、ノードＮ１１とノードＮ１５とが接続される。このとき、ノードＮ１５は、キャパシタ素子Ｃ１と接続されているため、チャージシェアによって、ノードＮ１１のポイントＰＡ及びノードＮ１５のポイントＰＢにおける電圧は、時刻ｔ１までに、ほぼ電圧Ｖｃ１＿ＨＰに安定する。

ノードＮ１０に接続されたＰＭＯＳトランジスタＭｄｒｖのゲート電極のポイントＰｐｇにおいて、ＨＰモード時の電圧ＶｐｇをＶｐｇ＿ＨＰとする。すると、電圧ＶＩＮと電圧Ｖｐｇ＿ＨＰとは、ＶＩＮ＞Ｖｐｇ＿ＨＰの関係にある。

時刻ｔ１において、ノードＮ１５のポイントＰＢにおける電圧が電圧Ｖｃ１＿ＨＰに安定する、すなわち、ＮＭＯＳトランジスタＭｂ４のソース電圧が下がると、ノードＮ１０からノードＮ１１に電流が流れるようになる。これにより、時刻ｔ１〜ｔ４の期間にかけて、ノードＮ１０のポイントＰｐｇにおける電圧、すなわちＰＭＯＳトランジスタＭｄｒｖのゲート電圧Ｖｐｇは、電圧ＶＩＮから電圧Ｖｐｇ＿ＨＰまで低下する。

１．４本実施形態に係る効果
本実施形態に係る構成であれば、処理能力を向上できる半導体装置を提供できる。本効果につき詳述する。

例えば、スタンバイ時における消費電力を低減するために、ＬＰモードとＨＰモードとを有するレギュレータを備えた半導体装置がある。レギュレータは、半導体装置がスタンバイ時にＬＰモードとされ、スタンバイ状態からアクティブ状態に移行する場合に、ＨＰモードへの切り替えが行われる。半導体装置がアクティブ状態に移行するまでの期間を短縮するためには、レギュレータにおけるＬＰモードからＨＰモードへの切り替え時間の短縮が重要である。

このようなレギュレータでは、位相補償が必要となり、そのため、比較的容量の大きいキャパシタ素子が利用される。ＬＰモード時のキャパシタ素子の端子電圧とＨＰモード時のキャパシタ素子の端子電圧は異なる。このため、動作モードを切り替える期間の長さは、キャパシタ素子の端子電圧を変化させる時間が支配的となる場合が多い。

これに対して、本実施形態に係る構成であれば、ＨＰモード用レギュレータ３３は、モード切り替え回路３２０を含む。モード切り替え回路３２０は、ＬＰモードの間、キャパシタ素子Ｃ１にＨＰモード時の端子電圧を印加することができる。これにより、ＬＰモードからＨＰモードに切り替える際に、キャパシタ素子Ｃ１の端子電圧の変動を抑制できる。キャパシタ素子の端子電圧の変動に伴う動作モードの切り替えの遅延を抑制し、ＨＰモードの安定化期間を短縮できる。よって、半導体装置の処理能力を向上できる。

更に、本実施形態に係る構成をメモリシステム１に適用した場合、例えば、メモリチップ１０が動作しない時は、ＨＰモード用レギュレータ３３をＬＰモードにしておくことでメモリシステム１の消費電流を小さくできる。更に、電源回路３０において、ＬＰモードからＨＰモードへの移行が比較的速くなる（ＨＰ安定化期間が比較的短くなる）。このため、メモリシステム１において、ＬＰモードからＨＰモードへの移行開始からＨＰモードにおいて動作開始可能となるまでの期間を短縮できる。例えば、メモリコントローラ２０は、ＨＰモードに移行した後、比較的短時間のうちにメモリチップ１０と通信を開始でき、データ転送性能が向上する。また、メモリコントローラ２０及びメモリチップ１０は、ＨＰモードに移行した後、比較的短時間のうちにデータ処理を開始でき、データ転送性能/信頼性が向上する。また、ＨＰモードの安定化期間を短縮できるため、スタンバイ状態が比較的短い時間である場合でも、こまめにＬＰモードに移行することができる。よって、メモリシステム１は、消費電力を低減できる。

更に、メモリシステム１が、複数のメモリチップ１０を含む場合がある。複数のメモリチップ１０は、メモリコントローラ２０とアクセス状態にある（すなわち、アクティブ状態にある）メモリチップ１０と、アクセス状態にない（すなわち、スタンバイ状態にある）メモリチップ１０とに分けられる。このような場合において、本実施形態に係る構成を適用したメモリシステム１は、各メモリチップ１０の動作モードを状態に応じて個別に高速に切り替えることができる。よって、メモリシステム１は、消費電力を低減できる。

２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なるＨＰモード用レギュレータ３３の構成について６つの例を説明する。以下、第１実施形態と異なる点を中心に説明する。

２．１第１例
まず、第１例について説明する。本例では、ゲート容量の大きいＰＭＯＳトランジスタＭｄｒｖに対して、モード切り替え回路３２０を適用した場合について説明する。

２．１．１ＨＰモード用レギュレータの構成
第１例に係るＨＰモード用レギュレータ３３の構成の一例について、図８を用いて説明する。図８は、ＨＰモード用レギュレータ３３の回路図の一例を示している。本例のＨＰモード用レギュレータ３３は、モード切り替え回路３２０の構成が、第１実施形態と異なる。

図８に示すように、ＨＰモード用レギュレータ３３は、ターミナルＴ１及びＴ２、抵抗素子ＲＡ及びＲＢ、キャパシタ素子Ｃ１及びＣＯＵＴ、ＰＭＯＳトランジスタＭｄｒｖ、差動増幅回路３１０、並びにモード切り替え回路３２０を含む。

ターミナルＴ１及びＴ２、キャパシタ素子ＣＯＵＴ、並びに抵抗素子ＲＡ及びＲＢの接続先は、第１実施形態の図５と同じである。

キャパシタ素子Ｃ１の一方の電極はノードＮ１１、すなわち、差動増幅回路３１０に接続され、他方の電極は、ノードＮ１７に接続される。

ＰＭＯＳトランジスタＭｄｒｖの一端は、ノードＮ１に接続され、他端はノードＮ１８に接続される。ＰＭＯＳトランジスタＭｄｒｖのゲートは、ノードＮ１３に接続され、電圧Ｖｐｇが印加される。

差動増幅回路３１０の構成は、第１実施形態の図５と同じである。

モード切り替え回路３２０は、ＰＭＯＳトランジスタＭｓｗ１’、Ｍｓｗ３、Ｍｓｗ４、Ｍｂ７、Ｍｂ８、及びＭｓｗ６、並びにＮＭＯＳトランジスタＭｓｗ１、Ｍｓｗ２、Ｍｂ５、及びＭｂ６を含む。

ＰＭＯＳトランジスタＭｓｗ１’及びＮＭＯＳトランジスタＭｓｗ１の一端は、ノードＮ１０に接続され、他端は、ノードＮ１３に接続される。ＰＭＯＳトランジスタＭｓｗ１’のゲートには、信号ＳｍｄＢが入力される。ＮＭＯＳトランジスタＭｓｗ１のゲートには、信号Ｓｍｄが入力される。ＰＭＯＳトランジスタＭｓｗ１’及びＮＭＯＳトランジスタＭｓｗ１はＣＭＯＳアナログスイッチとして機能する。ＰＭＯＳトランジスタＭｓｗ１’及びＮＭＯＳトランジスタＭｓｗ１により、ＬＰモード時、ＰＭＯＳトランジスタＭｄｒｖのゲート電極は、差動増幅回路３１０から切り離される。

ＰＭＯＳトランジスタＭｂ７の一端は、ノードＮ１２に接続され、他端は、ノードＮ１３に接続され、ゲートは、ノードＮ１４に接続される。

ＰＭＯＳトランジスタＭｂ８の一端は、ノードＮ１３に接続され、他端は、ノードＮ１４に接続される。ゲートには、電圧ＶＢ３が印加される。

ＮＭＯＳトランジスタＭｂ５の一端は、ノードＮ１４に接続され、他端は、ノードＮ１５に接続される。ゲートには、電圧ＶＢ４が印加される。

ＮＭＯＳトランジスタＭｂ６の一端は、ノードＮ１５に接続され、他端は、ノードＮ１６に接続される。ゲートには、電圧ＶＢ５が印加される。

ＮＭＯＳトランジスタＭｓｗ２の一端は、ノードＮ１６に接続され、他端は、ノードＮ２に接続される。ゲートには、信号ＳｍｄＢが入力される。

ＰＭＯＳトランジスタＭｓｗ４の一端は、ノードＮ１８に接続され、他端は、ノードＮ１７に接続され。ゲートには、信号ＳｍｄＢが入力される。

例えば、ＨＰモード用レギュレータ３３がＬＰモードにある場合、すなわち、信号Ｓｍｄが“Ｌ”レベルであり且つ信号ＳｍｄＢが“Ｈ”レベルである場合、モード切り替え回路３２０は、ノードＮ１３に、ＨＰモード時の電圧を印加する。すなわち、ＰＭＯＳトランジスタＭｄｒｖのゲートに、ＨＰモード時の電圧Ｖｐｇ＿ＨＰを印加する。また、モード切り替え回路３２０は、ノードＮ１０に電圧ＶＩＮを印加する。

また、例えば、ＨＰモード用レギュレータ３３がＨＰモードにある場合、すなわち、信号Ｓｍｄが“Ｈ”レベルであり且つ信号ＳｍｄＢが“Ｌ”レベルである場合、モード切り替え回路３２０は、差動増幅回路３１０のノードＮ１０とノードＮ１３とを電気的に接続する。すなわち、ノードＮ１０の電圧がＰＭＯＳトランジスタＭｄｒｖのゲートに印加される。

２．１．２ＨＰモード用レギュレータの各配線の電圧
次に、ＨＰモード用レギュレータ３３の各配線の電圧について、図９を用いて説明する。図９は、ＨＰモード用レギュレータ３３の各配線の電圧を示すタイミングチャートである。

図９に示すように、まず、時刻ｔ０において、ＨＰモード用レギュレータ３３は、ＬＰモードからＨＰモードへの切り替えを開始する。時刻ｔ０〜ｔ３の期間が、ＨＰ安定化期間に相当する。

信号Ｓｍｄ、並びにポイントＰｐ１、Ｐｐ２、及びＰｎ１における電圧変動は、第１実施形態の図７と同様である。本例では、キャパシタ素子Ｃ１の一方の電極がノードＮ１１に接続されている。

時刻ｔ０までの期間、ノードＮ１０のポイントＰＣには、電圧ＶＩＮが印加されており、ポイントＰｐｇには、モード切り替え回路３２０から電圧Ｖｐｇ＿ＨＰが印加されている。そして、時刻ｔ０において、モード切り替え回路３２０のＰＭＯＳトランジスタＭｓｗ１’及びＮＭＯＳトランジスタＭｓｗがオン状態とされると、ノードＮ１０とノードＮ１３とが接続される。このとき、ノードＮ１３は、ＰＭＯＳトランジスタＭｄｒｖと接続されているため、チャージシェアによって、ノードＮ１０のポイントＰＣにおける電圧は、時刻ｔ１までに、ほぼ電圧Ｖｐｇ＿ＨＰに安定化する。

２．２第２例
次に、第２例について説明する。本例では、第２実施形態の第１例のＨＰモード用レギュレータ３３にＶＯＵＴ負荷電流回路を付与した場合について説明する。以下、第２実施形態の第１例と異なる点を中心に説明する。

２．２．１ＨＰモード用レギュレータの構成
第２例に係るＨＰモード用レギュレータ３３の構成の一例について、図１０を用いて説明する。図１０は、ＨＰモード用レギュレータ３３の回路図の一例を示している。

図１０に示すように、ＨＰモード用レギュレータ３３は、ターミナルＴ１及びＴ２、抵抗素子ＲＡ及びＲＢ、キャパシタ素子Ｃ１及びＣＯＵＴ、ＰＭＯＳトランジスタＭｄｒｖ、差動増幅回路３１０、モード切り替え回路３２０、並びにＶＯＵＴ負荷電流回路３３０を含む。

ターミナルＴ１及びＴ２、抵抗素子ＲＡ及びＲＢ、キャパシタ素子Ｃ１及びＣＯＵＴ、ＰＭＯＳトランジスタＭｄｒｖ、差動増幅回路３１０、並びにモード切り替え回路３２０の接続及び構成は、第２実施形態の第１例の図８と同じである。

例えば、ＬＰモードからＨＰモードに切り替えた直後に、出力電圧ＶＯＵＴの負荷電流が不明な場合がある。ＶＯＵＴ負荷電流回路３３０は、ＨＰモード時に、ＶＯＵＴ負荷電流回路３３０内に予め設定された一定電流Ｉｒｏｕｔを流すことができる。これにより、出力電圧ＶＯＵＴの負荷電流の最低値を設定することができる。

ＶＯＵＴ負荷電流回路３３０は、ターミナルＴ２における負荷電流の最低値と負荷電流範囲を設定するために設けられる。ＶＯＵＴ負荷電流回路３３０は、抵抗素子ＲＯＵＴ及びＮＭＯＳトランジスタＭｓｗ５を含む。

抵抗素子ＲＯＵＴの一端は、ノードＮ１７に接続され、他端は、ノードＮ１９に接続される。

ＮＭＯＳトランジスタＭｓｗ５の一端は、ノードＮ１９に接続され、他端は、ノードＮ２に接続される。ＮＭＯＳトランジスタＭｓｗ５のゲートには、信号Ｓｍｄが入力される。

ＶＯＵＴ負荷電流回路３３０のＮＭＯＳトランジスタＭｓｗ５は、ＬＰモード時にオフ状態とされ、ＨＰモード時にオン状態とされる。このため、抵抗素子ＲＯＵＴの抵抗値をｒＯＵＴとすると、ＨＰモードの期間、ノードＮ１７からノードＮ２に一定電流Ｉｒｏｕｔ（＝ＶＯＵＴ／ｒＯＵＴ）が流れる。

２．２．２ＨＰモード用レギュレータの各配線の電圧及び電流
次に、ＨＰモード用レギュレータ３３の各配線の電圧及び電流について、図１１を用いて説明する。図１１は、ＨＰモード用レギュレータ３３の各配線の電圧及び電流を示すタイミングチャートである。

図１１に示すように、まず、時刻ｔ０において、ＨＰモード用レギュレータ３３は、ＬＰモードからＨＰモードへの切り替えを開始する。時刻ｔ０〜ｔ３の期間が、ＨＰ安定化期間に相当する。

信号Ｓｍｄ、並びにポイントＰｐ１、Ｐｐ２、Ｐｎ１、ＰＣ、及びＰｐｇにおける電圧変動は、第２実施形態の第１例の図９と同様である。

時刻ｔ０までの期間、ＮＭＯＳトランジスタＭｓｗ５がオフ状態のため、ＶＯＵＴ負荷電流回路３３０のノードＮ１９には、電流が流れない。そして、時刻ｔ０において、ＮＭＯＳトランジスタＭｓｗ５がオン状態とされると、ＶＯＵＴ負荷電流回路３３０のノードＮ１９には、電流Ｉｒｏｕｔが流れる。

２．３第３例
次に、第３例について説明する。本例では、第２実施形態の第１例のＨＰモード用レギュレータ３３に位相補償回路３４０を付与した場合について説明する。以下、第２実施形態の第１例と異なる点を中心に説明する。

２．３．１ＨＰモード用レギュレータの構成
第３例に係るＨＰモード用レギュレータ３３の構成の一例について、図１２を用いて説明する。図１２は、ＨＰモード用レギュレータ３３の回路図の一例を示している。

図１２に示すように、ＨＰモード用レギュレータ３３は、ターミナルＴ１及びＴ２、抵抗素子ＲＡ及びＲＢ、キャパシタ素子Ｃ１及びＣＯＵＴ、ＰＭＯＳトランジスタＭｄｒｖ、差動増幅回路３１０、モード切り替え回路３２０、並びに位相補償回路３４０を含む。

位相補償回路３４０は、ＰＭＯＳトランジスタＭｄｒｖのゲートに対する位相補償として設けられる。位相補償回路３４０は、キャパシタ素子Ｃ２及び抵抗素子Ｒ２を含む。

位相補償回路３４０は、ＰＭＯＳトランジスタＭｄｒｖの近傍において、ノードＮ１とノードＮ１３とを接続する。より具体的には、キャパシタ素子Ｃ２の一方の電極は、ノードＮ１に接続され、他方の電極は、抵抗素子Ｒ２の一端に接続される。抵抗素子Ｒ２の他端は、ノードＮ１３に接続される。

従って、モード切り替え回路３２０のＰＭＯＳトランジスタＭｓｗ１’とＮＭＯＳトランジスタＭｓｗ１とにより構成されるアナログスイッチとＰＭＯＳトランジスタＭｄｒｖとの間に位相補償回路３４０が接続されている。

なお、本例におけるＨＰモード用レギュレータ３３の各配線の電圧は、第２実施形態の第１例の図９と同様である。

２．４第４例
次に、第４例について説明する。本例では、第２実施形態の第３例で説明した位相補償回路３４０のキャパシタ素子Ｃ２の容量がＰＭＯＳトランジスタＭｄｒｖのゲート容量よりも大きい場合のＨＰモード用レギュレータ３３の構成について説明する。以下、第２実施形態の第３例と異なる点を中心に説明する。

２．４．１ＨＰモード用レギュレータの構成
第４例に係るＨＰモード用レギュレータ３３の構成の一例について、図１３を用いて説明する。図１３は、ＨＰモード用レギュレータ３３の回路図の一例を示している。

図１３に示すように、ＨＰモード用レギュレータ３３は、ターミナルＴ１及びＴ２、抵抗素子ＲＡ及びＲＢ、キャパシタ素子Ｃ１及びＣＯＵＴ、ＰＭＯＳトランジスタＭｄｒｖ、差動増幅回路３１０、モード切り替え回路３２０、並びに位相補償回路３４０を含む。

ターミナルＴ１及びＴ２、抵抗素子ＲＡ及びＲＢ、キャパシタ素子Ｃ１及びＣＯＵＴ、差動増幅回路３１０、モード切り替え回路３２０、並びに位相補償回路３４０の接続及び構成は、第２実施形態の第３例の図１２と同じである。

ＰＭＯＳトランジスタＭｄｒｖの一端は、ノードＮ１に接続され、他端はノードＮ１８に接続される。ＰＭＯＳトランジスタＭｄｒｖのゲートは、ノードＮ１０に接続され、電圧Ｖｐｇが印加される。

本例では、位相補償回路３４０とＰＭＯＳトランジスタＭｄｒｖとの間に、モード切り替え回路３２０のＰＭＯＳトランジスタＭｓｗ１’とＮＭＯＳトランジスタＭｓｗ１とにより構成されるアナログスイッチが、配置されている。

２．４．２ＨＰモード用レギュレータの各配線の電圧
次に、ＨＰモード用レギュレータ３３の各配線の電圧について、図１４を用いて説明する。図１４は、ＨＰモード用レギュレータ３３の各配線の電圧を示すタイミングチャートである。

図１４に示すように、まず、時刻ｔ０において、ＨＰモード用レギュレータ３３は、ＬＰモードからＨＰモードへの切り替えを開始する。時刻ｔ０〜ｔ３の期間が、ＨＰ安定化期間に相当する。

信号Ｓｍｄ、並びにポイントＰｐ１、Ｐｐ２、及びＰｎ１における電圧変動は、第１実施形態の第１例の図９と同様である。

時刻ｔ０までの期間、ノードＮ１３のポイントＰＤには、電圧Ｖｐｇ＿ＨＰが印加されている。そして、時刻ｔ０において、モード切り替え回路３２０のＰＭＯＳトランジスタＭｓｗ１’及びＮＭＯＳトランジスタＭｓｗがオン状態とされると、ノードＮ１０とノードＮ１３とが接続される。このとき、ノードＮ１３は、キャパシタ素子Ｃ２に接続されているため、チャージシェアによって、ポイントＰｐｇにおける電圧は、時刻ｔ１までに、ほぼ電圧Ｖｐｇ＿ＨＰに安定化する。

２．５第５例
次に、第５例について説明する。本例では、第１実施形態のＨＰモード用レギュレータ３３にブースト回路３５０を付与した場合について説明する。

２．５．１ＨＰモード用レギュレータの構成
第５例に係るＨＰモード用レギュレータ３３の構成の一例について、図１５を用いて説明する。図１５は、ＨＰモード用レギュレータ３３の回路図の一例を示している。

図１５に示すように、ＨＰモード用レギュレータ３３は、ターミナルＴ１及びＴ２、抵抗素子ＲＡ及びＲＢ、キャパシタ素子Ｃ１、ＣＯＵＴ、及びＣＢ４、ＰＭＯＳトランジスタＭｄｒｖ、差動増幅回路３１０、モード切り替え回路３２０、並びにブースト回路３５０を含む。

ターミナルＴ１及びＴ２、抵抗素子ＲＡ及びＲＢ、キャパシタ素子Ｃ１及びＣＯＵＴ、差動増幅回路３１０、並びにモード切り替え回路３２０の接続及び構成は、第１実施形態の図５と同じである。

キャパシタ素子ＣＢ４の一方の電極は、ノードＮ２０に接続され、他方の電極は、ノードＮ２に接続される。キャパシタ素子ＣＢ４は、キャパシタ素子ＣＢ４への充放電により、ノードＮ２０のポイントＰＥにおける電圧の変動を、比較的に緩やかにするために設けられる。

ブースト回路３５０は、ＨＰ安定化期間を短縮するために、ＨＰモード用レギュレータ３３がＬＰモードからＨＰモードに切り替わった直後の比較的短い期間において、差動増幅回路３１０に流れるバイアス電流ＩＡ＋ＩＢをブーストする。

ブースト回路３５０は、電流源３６０及びＮＭＯＳトランジスタＭ１０〜Ｍ１３を含む。

電流源３６０の入力端子は、ノードＮ１に接続され、出力端子は、ノードＮ２０に接続される。

ＮＭＯＳトランジスタＭ１０の一端及びゲートは、ノードＮ２０に接続され、他端は、ノードＮ２１に接続される。ノードＮ２０は、差動増幅回路３１０において、ＮＭＯＳトランジスタＭｂ１及びＭｂ２のゲートに接続される。すなわち、ＮＭＯＳトランジスタＭｂ１及びＭｂ２のゲートには、ノードＮ２０を介してバイアス電圧ＶＢ１が印加される。

ＮＭＯＳトランジスタＭ１１の一端は、ノードＮ２１に接続され、他端は、ノードＮ２２に接続され、ゲートは、ノードＮ２０に接続される。

ＮＭＯＳトランジスタＭ１２の一端は、ノードＮ２２に接続され、他端は、ノードＮ２に接続され、ゲートは、ノードＮ２０に接続される。

ＮＭＯＳトランジスタＭ１３の一端は、ノードＮ２２に接続され、他端は、ノードＮ２に接続される。ＮＭＯＳトランジスタＭ１３のゲートには、信号ＢＳＴＥＮＢが印加される。信号ＢＳＴＥＮＢは、バイアス電流ＩＡ＋ＩＢをブースト制御するための信号である。例えば、信号ＢＳＴＥＮＢは、ＨＰモードにおいてバイアス電流ＩＡ＋ＩＢをブーストしている期間、“Ｌ”レベルとされ、バイアス電流ＩＡ＋ＩＢのブーストを終了させる場合に、 “Ｌ”レベルから“Ｈ”レベルに切り替えられる。

信号ＢＳＴＥＮＢは、例えば、論理制御回路３２から送信される。

２．５．２ＨＰモード用レギュレータの各配線の電圧及び電流
次に、ＨＰモード用レギュレータ３３の各配線の電圧及び電流について、図１６を用いて説明する図１６は、ＨＰモード用レギュレータ３３の各配線の電圧及び電流を示すタイミングチャートである。図１６の例では、ブースト回路３５０により、バイアス電流ＩＡ＋ＩＢのブーストありの場合を実線で示し、ブーストなしの場合（すなわち、第１実施形態と同じ挙動を示す場合）を一点鎖線で示している。

図１６に示すように、まず、時刻ｔ０において、ＨＰモード用レギュレータ３３は、ＬＰモードからＨＰモードへの切り替えを開始する。本例では、時刻ｔ０〜ｔ５の期間が、ＨＰ安定化期間に相当する。

例えば、時刻ｔ０までの期間、すなわち、ＬＰモードの期間、信号ＢＳＴＥＮＢは、“Ｌ”レベルとされる。この場合、ブースト回路３５０は、ブースト状態にある。ノードＮ２０のポイントＰＥにおいて、ブースト回路３５０がブースト状態にある場合の電圧ＶＢ１をＶＢ１＿ＢＳＴとし、非ブースト状態（ＨＰモードの通常状態）にある場合の電圧ＶＢ１をＶＢ１＿ＨＰとする。すると、電圧ＶＢ１＿ＢＳＴと電圧ＶＢ１＿ＨＰとは、ＶＢ１＿ＢＳＴ＞ＶＢ１＿ＨＰの関係にある。従って、ＬＰモードの期間、ポイントＰＥには、電圧ＶＢ１＿ＢＳＴが印加されている。

但し、ＬＰモードの期間、信号Ｓｍｄは“Ｌ”レベルにあるため、差動増幅回路３１０のＮＭＯＳトランジスタＭｓ１は、オフ状態とされる。このため、差動増幅回路３１０において、バイアス電流ＩＡ（ブーストされたバイアス電流ＩＡ）が流れる。なお、ＬＰモードの期間、信号ＢＳＴＥＮＢを“Ｈ”レベルとしてもよい。

時刻ｔ０において、信号Ｓｍｄが“Ｈ”レベルとされると、差動増幅回路３１０のＮＭＯＳトランジスタＭｓ１がオン状態とされる。このため、差動増幅回路３１０において、バイアス電流ＩＡ＋ＩＢがブーストされる。ブースト状態のバイアス電流ＩＡ＋ＩＢをＩ＿ＢＳＴと表記し、ＨＰモードの通常状態におけるバイアス電流ＩＡ＋ＩＢをＩ＿ＨＰとする。すると、電流Ｉ＿ＢＳＴと電流Ｉ＿ＨＰとは、Ｉ＿ＢＳＴ＞Ｉ＿ＨＰの関係にある。信号Ｓｍｄが“Ｈ”レベルとされると、差動増幅回路３１０において、バイアス電流Ｉ＿ＢＳＴが流れる。

差動増幅回路３１０においてバイアス電流Ｉ＿ＢＳＴが流れると、電圧Ｖｐｇが安定化するまでの期間が短くなる。すなわち、ＨＰ安定化期間が短くなる。

例えば、ポイントＰｐ１及びＰｐ２の電圧は、ブースト無しの場合、時刻ｔ０〜ｔ６の期間に、電圧Ｖｐ１＿ＬＰ及び電圧Ｖｐ２＿ＬＰから電圧Ｖｐ１＿ＨＰ及び電圧Ｖｐ２＿ＨＰにそれぞれ変化する。これに対して、ブーストありの場合、ポイントＰｐ１及びＰｐ２の電圧は、時刻ｔ０〜ｔ３の期間に、電圧Ｖｐ１＿ＬＰ及び電圧Ｖｐ２＿ＬＰから電圧Ｖｐ１＿ＨＰ及び電圧Ｖｐ２＿ＨＰよりもわずかに低い電圧Ｖｐ１＿ＨＰ’及び電圧Ｖｐ２＿ＨＰ’にそれぞれ変化し、時刻ｔ３からｔ９までの期間安定している。そして、時刻ｔ９からｔ１０の期間において、ブースト状態から非ブースト状態に移行すると、ポイントＰｐ１及びＰｐ２の電圧Ｖｐ１＿ＨＰ’及び電圧Ｖｐ２＿ＨＰ’は、電圧Ｖｐ１＿ＨＰ及び電圧Ｖｐ２＿ＨＰにそれぞれ変化する。

例えば、ポイントＰｎ１の電圧は、ブースト無しの場合、時刻ｔ０〜ｔ７の期間に、電圧Ｖｎ１＿ＬＰから電圧Ｖｎ１＿ＨＰに変化する。これに対して、ブーストありの場合、ポイントＰｎ１の電圧は、時刻ｔ０〜ｔ４の期間に、電圧Ｖｎ１＿ＬＰから電圧Ｖｎ１＿ＨＰよりもわずかに高い電圧Ｖｎ１＿ＨＰ’に変化し、時刻ｔ４からｔ９までの期間安定している。そして、時刻ｔ９からｔ１０の期間において、ブースト状態から非ブースト状態に移行すると、ポイントＰｎ１の電圧Ｖｎ１＿ＨＰ’は、電圧Ｖｎ１＿ＨＰに変化する。

例えば、ポイントＰＡ及びＰＢの電圧は、ブースト無しの場合、チャージシェアした後、時刻ｔ２において、電圧Ｖｃ１＿ＨＰに安定する。これに対して、ブーストありの場合、ポイントＰＡ及びＰＢの電圧は、チャージシェアした後、時刻ｔ２において、電圧Ｖｃ１＿ＨＰよりもわずかに低い電圧Ｖｃ１＿ＨＰ’に安定する。そして、時刻ｔ９からｔ１０の期間において、ブースト状態から非ブースト状態に移行すると、ポイントＰＡ及びＰＢの電圧Ｖｃ１＿ＨＰ’は、電圧Ｖｃ１＿ＨＰに変化する。

例えば、ポイントＰｐｇの電圧は、ブースト無しの場合、時刻ｔ１〜ｔ８の期間に、電圧Ｖｐｇ＿ＬＰから電圧Ｖｐｇ＿ＨＰに変化する。これに対して、ブーストありの場合、ポイントＰｐｇの電圧は、時刻ｔ１〜ｔ５の期間に、電圧Ｖｐｇ＿ＬＰから電圧Ｖｐｇ＿ＨＰに変化する。

信号ＢＳＴＥＮＢは、例えば、ポイントＰｐ１、Ｐｐ２、Ｐｎ１、ＰＡ、ＰＢ、及びＰｐｇの電圧が安定した後、時刻ｔ９において、“Ｌ”レベルから“Ｈ”レベルに切り替えられる。これにより、ブースト回路３５０では、ブースト状態を終了する。このため、ポイントＰＥの電圧は、時刻ｔ９〜ｔ１０の期間に、電圧ＶＢ１＿ＢＳＴから電圧ＶＢ１＿ＨＰに変化する。このとき、キャパシタ素子ＣＢ４の影響により、ポイントＰＥの電圧は、比較的緩やかに減少する。同様に、バイアス電流ＩＡ＋ＩＢも、時刻ｔ９〜ｔ１０の期間に、電流Ｉ＿ＢＳＴから電流Ｉ＿ＨＰに比較的緩やかに減少する。バイアス電流量をなだらかに変化させることで、ＨＰモード用レギュレータ３３の各電位が追随できる。このため、ＨＰモード用レギュレータ３３は、ＨＰモードの通常動作状態のままバイアス電流ＩＡ＋ＩＢを切り替えることができる。

２．６第６例
次に、第６例について説明する。本例では、第２実施形態の第５例で説明したブースト回路３５０をＶＯＵＴ負荷電流回路３３０に適用した場合について説明する。以下、第２実施形態の第２例及び第５例と異なる点を中心に説明する。

２．６．１ＨＰモード用レギュレータの構成
第６例に係るＨＰモード用レギュレータ３３の構成の一例について、図１７を用いて説明する。図１７は、ＨＰモード用レギュレータ３３の回路図の一例を示している。

図１７に示すように、ＨＰモード用レギュレータ３３は、ターミナルＴ１及びＴ２、抵抗素子ＲＡ及びＲＢ、キャパシタ素子Ｃ１、ＣＯＵＴ、及びＣＢ４、ＰＭＯＳトランジスタＭｄｒｖ、差動増幅回路３１０、モード切り替え回路３２０、ＶＯＵＴ負荷電流回路３３０、並びにブースト回路３５０を含む。

ターミナルＴ１及びＴ２、抵抗素子ＲＡ及びＲＢ、キャパシタ素子Ｃ１及びＣＯＵＴ、ＰＭＯＳトランジスタＭｄｒｖ、差動増幅回路３１０、並びにモード切り替え回路３２０の接続及び構成は、第２実施形態の第２例の図１０と同じである。

本例のキャパシタ素子ＣＢ４の一方の電極は、ノードＮ２４に接続され、他方の電極は、ノードＮ２に接続される。

本例のＶＯＵＴ負荷電流回路３３０は、ＮＭＯＳトランジスタＭｂｂ１及びＭｂｂ２を含む。

ＮＭＯＳトランジスタＭｂｂ１の一端は、ノードＮ１７に接続され、他端は、ノードＮ２３に接続される。ＮＭＯＳトランジスタＭｂｂ１のゲートには、ブースト回路３５０で生成されたバイアス電圧ＶＢ６が印加される。

ＮＭＯＳトランジスタＭｂｂ２の一端は、ノードＮ２３に接続され、他端は、ノードＮ２に接続される。ＮＭＯＳトランジスタＭｂｂ２のゲートには、信号Ｓｍｄが入力される。例えば、信号Ｓｍｄが“Ｌ”レベルの場合、すなわち、ＬＰモードの場合、ＮＭＯＳトランジスタＭｂｂ２はオフ状態とされる。このため、ＶＯＵＴ負荷電流回路３３０には、出力電流ＩＯＵＴは流れない。

本例のブースト回路３５０は、ＨＰ安定化期間を短縮するために、ＨＰモード用レギュレータ３３がＬＰモードからＨＰモードに切り替わった直後の比較的短い期間において、ＶＯＵＴ負荷電流回路３３０に印加される電圧ＶＢ６をブーストする。

ブースト回路３５０は、電流源３６０及びＮＭＯＳトランジスタＭｂｂ３〜Ｍｂｂ６を含む。ＮＭＯＳトランジスタＭｂｂ３〜Ｍｂｂ６の構成は、第２実施形態の第５例の図１５で説明したブースト回路３５０のＮＭＯＳトランジスタＭ１０〜Ｍ１３と同様である。

より具体的には、電流源３６０の入力端子は、ノードＮ１に接続され、出力端子は、ノードＮ２４に接続される。

ＮＭＯＳトランジスタＭｂｂ３の一端及びゲートは、ノードＮ２４に接続され、他端は、ノードＮ２５に接続される。

ＮＭＯＳトランジスタＭｂｂ４の一端は、ノードＮ２５に接続され、他端は、ノードＮ２６に接続され、ゲートは、ノードＮ２４に接続される。

ＮＭＯＳトランジスタＭｂｂ５の一端は、ノードＮ２６に接続され、他端は、ノードＮ２に接続され、ゲートは、ノードＮ２４に接続される。

ＮＭＯＳトランジスタＭｂｂ６の一端は、ノードＮ２６に接続され、他端は、ノードＮ２に接続される。ＮＭＯＳトランジスタＭｂｂ６のゲートには、信号ＢＳＴＥＮＢが印加される。信号ＢＳＴＥＮＢは、バイアス電圧ＶＢ６をブースト制御するための信号である。例えば、信号ＢＳＴＥＮＢは、ＨＰモードにおいて、バイアス電圧ＶＢ６をブーストしている期間、“Ｌ”レベルとされ、出力電流ＩＯＵＴのブーストを終了させる場合に、“Ｌ”レベルから“Ｈ”レベルに切り替えられる。

２．６．２ＨＰモード用レギュレータの各配線の電圧及び電流
次に、ＨＰモード用レギュレータ３３の各配線の電圧及び電流について、図１８を用いて説明する。図１８は、ＨＰモード用レギュレータ３３の各配線の電圧及び電流を示すタイミングチャートである。

図１８に示すように、まず、時刻ｔ０において、ＨＰモード用レギュレータ３３は、ＬＰモードからＨＰモードへの切り替えを開始する。本例では、時刻ｔ０〜ｔ５の期間が、ＨＰ安定化期間に相当する。

例えば、時刻ｔ０までの期間、すなわち、ＬＰモードの期間、信号ＢＳＴＥＮＢは、“Ｌ”レベルとされる。この場合、ブースト回路３５０は、ブースト状態にある。ノードＮ２４のポイントＰＦにおいて、ブースト回路３５０がブースト状態にある場合の電圧ＶＢ６をＶＢ６＿ＢＳＴとし、非ブースト状態（ＨＰモードの通常状態）にある場合の電圧ＶＢ６をＶＢ６＿ＨＰとする。すると、電圧ＶＢ６＿ＢＳＴと電圧ＶＢ６＿ＨＰとは、ＶＢ６＿ＢＳＴ＞ＶＢ６＿ＨＰの関係にある。従って、ＬＰモードの期間、ポイントＰＥには、電圧ＶＢ６＿ＢＳＴが印加されている。

但し、ＬＰモードの期間、信号Ｓｍｄは“Ｌ”レベルにあるため、ＶＯＵＴ負荷電流回路３３０のＮＭＯＳトランジスタＭｂｂ２は、オフ状態とされる。このため、ＶＯＵＴ負荷電流回路３３０において、出力電流ＩＯＵＴは流れない。なお、ＬＰモードの期間、信号ＢＳＴＥＮＢを“Ｈ”レベルとしてもよい。

ポイントＰｐ１、Ｐｐ２、Ｐｎ１、ＰＣ、及びＰｐｇにおける電圧の変動は、第２実施形態の第２例の図９の時刻ｔ０〜ｔ３と同様である。

より具体的には、ポイントＰｐ１及びＰｐ２の電圧は、時刻ｔ０〜ｔ２の期間に、電圧Ｖｐ１＿ＬＰ及び電圧Ｖｐ２＿ＬＰから、電圧Ｖｐ１＿ＨＰ及び電圧Ｖｐ２＿ＨＰにそれぞれ変化する。

ポイントＰｎ１の電圧は、時刻ｔ０〜ｔ３の期間に、電圧Ｖｐ１＿ＬＰ及び電圧Ｖｐ２＿ＬＰから、電圧Ｖｐ１＿ＨＰ及び電圧Ｖｐ２＿ＨＰにそれぞれ変化する。

時刻ｔ０までの期間、ノードＮ１０のポイントＰＣには、ＶＩＮが印加されており、ポイントＰｐｇには、電圧Ｖｐｇ＿ＨＰが印加されている。そして、時刻ｔ０において、ノードＮ１０とノードＮ１３とが接続される。このとき、ポイントＰＣの電圧は、ＰＭＯＳトランジスタＭｄｒｖと接続されているノードＮ１３とのチャージシェアによって、時刻ｔ１までに、ほぼ電圧Ｖｐｇ＿ＨＰに安定化する。

信号ＢＳＴＥＮＢは、例えば、ポイントＰｐ１、Ｐｐ２、Ｐｎ１、ＰＣ、及びＰｐｇの電圧が安定した後、時刻ｔ４において、“Ｌ”レベルから“Ｈ”レベルに切り替えられる。これにより、ブースト回路３５０では、ブースト状態を終了する。このため、ポイントＰＦの電圧は、時刻ｔ４〜ｔ５の期間に、電圧ＶＢ６＿ＢＳＴから電圧ＶＢ６＿ＨＰに変化する。このとき、キャパシタ素子ＣＢ４の影響により、ポイントＰＦの電圧は、比較的緩やかに減少する。同様に、出力電流ＩＯＵＴも、時刻ｔ４〜ｔ５の期間に、電流Ｉ＿ＢＳＴから電流Ｉ＿ＨＰに比較的緩やかに減少する。出力電流ＩＯＵＴをなだらかに変化させることで、ＨＰモード用レギュレータ３３の出力電圧ＶＯＵＴの変動を抑えることができる。

２．７本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

本実施形態の第１例に係る構成であれば、ＨＰモード用レギュレータ３３は、ＬＰモードの間、ＰＭＯＳトランジスタＭｄｒｖのゲートにＨＰモード時の電圧Ｖｐｇ＿ＨＰを印加することができる。これにより、ＰＭＯＳトランジスタＭｄｒｖのゲート容量の充放電期間が、ＨＰ安定化期間の長さに対し支配的である場合に、ＰＭＯＳトランジスタＭｄｒｖのゲート容量の変動を抑制し、ＨＰ安定化期間を短縮できる。

本実施形態の第２例に係る構成であれば、ＨＰモード用レギュレータ３３は、ＶＯＵＴ負荷電流回路３３０を含む。例えば、ＬＰモードからＨＰモードに切り替えた直後に、出力電圧ＶＯＵＴの負荷電流が不明な場合がある。これに対し、ＶＯＵＴ負荷電流回路３３０は、ＨＰモード時に、ＶＯＵＴ負荷電流回路３３０内に予め設定された一定電流Ｉｒｏｕｔを流すことができる。これにより、出力電圧ＶＯＵＴの負荷電流の最低値を設定することができる。

本実施形態の第３例に係る構成であれば、ＨＰモード用レギュレータ３３は、出力トランジスタであるＰＭＯＳトランジスタＭｄｒｖのゲートに接続された位相補償回路３４０を含む。例えば、モード切り替え回路３２０を有していないレギュレータの場合、位相補償回路３４０を設けると、出力トランジスタのゲート容量が大きくなるため、ＨＰ安定化期間が、長くなる傾向がある。この時間がＨＰ安定化期間の長さに対し支配的である場合に、本例では、モード切り替え回路３２０と組み合わせることにより、ＰＭＯＳトランジスタＭｄｒｖのゲート容量の変動に伴いＨＰ安定化期間が長くなるのを抑制できる。

本実施形態の第４例に係る構成であれば、ＨＰモード用レギュレータ３３は、ＬＰモードの間、位相補償回路３４０のキャパシタ素子Ｃ２にＨＰモード時の電圧Ｖｐｇ＿ＨＰを印加することができる。これにより、キャパシタ素子Ｃ２の充放電期間が、ＨＰ安定化期間の長さに対し支配的である場合に、キャパシタ素子Ｃ２の容量変動を抑制し、ＨＰ安定化期間を短縮できる。

本実施形態の第５例に係る構成であれば、ＨＰモード用レギュレータ３３は、ＬＰモードからＨＰモードに切り替える際に、差動増幅回路３１０におけるバイアス電流ＩＡ＋ＩＢをブーストさせることができる。これにより、各ノードの電圧が安定化するまでの期間を短縮できる。これにより、ＨＰ安定化期間を短縮できる。

本実施形態の第６例に係る構成であれば、本実施形態の第２例と同様の効果が得らえる。更に、ＨＰモード用レギュレータ３３は、ＬＰモードからＨＰモードに切り替える際に、出力電流ＩＯＵＴをブーストさせることができる。これにより、ＨＰモード用レギュレータ３３の出力電圧ＶＯＵＴの変動を抑えることができる。

３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、１つのレギュレータ回路が、ＨＰモードとＬＰモードに対応する場合について説明する。以下、第１及び第２実施形態と異なる点を中心に説明する。

３．１電源回路３０の構成
まず、電源回路３０の構成について、図１９を用いて説明する。図１９は、電源回路３０の構成の一例を示すブロック図である。以下、メモリチップ１０に含まれる電源回路３０について説明するが、メモリコントローラ２０に含まれる電源回路３０も同様である。

図１９に示すように、電源回路３０は、基準電圧発生回路３１、論理制御回路３２、ＨＰ／ＬＰモード用レギュレータ３５を含む。

基準電圧発生回路３１には、例えば、電圧ＶＣＣＱ＿Ｍ（メモリコントローラ２０の場合、電圧ＶＣＣＱ＿Ｃ）が供給される。基準電圧発生回路３１は、ＨＰ／ＬＰモード用レギュレータ３５に参照電圧ＶＲＥＦを供給する。

論理制御回路３２は、ＨＰ／ＬＰモード用レギュレータ３５に、ＨＰモードとＬＰモードとの切り替え信号Ｓｍｄ（ＳｍｄＢ）及び各種制御信号を送信する。

ＨＰ／ＬＰモード用レギュレータ３５は、ＨＰモード及びＬＰモードの際に使用されるレギュレータである。ＨＰ／ＬＰモード用レギュレータ３５は、電圧ＶＯＵＴを出力する。詳細は後述する。

３．２ＨＰ／ＬＰモード用レギュレータの構成
次に、ＨＰ／ＬＰモード用レギュレータ３５の構成の一例について、図２０を用いて説明する。図２０は、ＨＰ／ＬＰモード用レギュレータ３５の回路図の一例を示している。

図２０に示すように、ＨＰ／ＬＰモード用レギュレータ３５は、ターミナルＴ１及びＴ２、抵抗素子ＲＡ及びＲＢ、キャパシタ素子Ｃ１及びＣＯＵＴ、ＰＭＯＳトランジスタＭｄｒｖ及びＭｄｒｖ２、差動増幅回路３１０、並びにモード切り替え回路３２０を含む。

ターミナルＴ１及びＴ２、抵抗素子ＲＡ及びＲＢ、キャパシタ素子Ｃ１及びＣＯＵＴ、ＰＭＯＳトランジスタＭｄｒｖ、並びに差動増幅回路３１０の接続及び構成は、第２実施形態の第１例の図８と同じである。

ＰＭＯＳトランジスタＭｄｒｖは、ＨＰモード用の出力ドライバとして機能する。これに対し、ＰＭＯＳトランジスタＭｄｒｖ２は、ＬＰモード用の出力ドライバとして機能する。ＰＭＯＳトランジスタＭｄｒｖ２の一端は、ノードＮ１に接続され、他端はノードＮ１７に接続される。ＰＭＯＳトランジスタＭｄｒｖのゲートは、ノードＮ１０に接続される。

モード切り替え回路３２０は、第２実施形態の第１例の図８から、ＰＭＯＳトランジスタＭｓｗ６を廃した構成と同じである。より具体的には、モード切り替え回路３２０は、ＭＯＳトランジスタＭｓｗ１’、Ｍｓｗ３、Ｍｓｗ４、Ｍｂ７、及びＭｂ８、並びにＮＭＯＳトランジスタＭｓｗ１、Ｍｓｗ２、Ｍｂ５、及びＭｂ６を含む。

３．３ＨＰ／ＬＰモード用レギュレータの各配線の電圧
次に、ＨＰ／ＬＰモード用レギュレータ３５の各配線の電圧について、図２１を用いて説明する。図２１は、ＨＰ／ＬＰモード用レギュレータ３５の各配線の電圧を示すタイミングチャートである。

図２１に示すように、まず、時刻ｔ０において、ＨＰ／ＬＰモード用レギュレータ３５は、ＬＰモードからＨＰモードへの切り替えを開始する。時刻ｔ０〜ｔ３の期間が、ＨＰ安定化期間に相当する。

信号Ｓｍｄ、並びにポイントＰｐ１、Ｐｐ２、Ｐｎ１、及びＰｐｇにおける電圧変動は、第２実施形態の第１例の図９と同様である。

第２実施形態の第１例の図９と異なり、本例では、時刻ｔ０までの期間、ノードＮ１０のポイントＰＣに、差動増幅回路３１０から電圧Ｖｐｇ２＿ＬＰが印加されている。例えば、図９の例では、時刻ｔ０まで、ポイントＰＣに、電圧ＶＩＮと電位が近い電圧Ｖｐｇ＿ＬＰを印加する。これに対して、本例では、ポイントＰＣに、電圧Ｖｐｇ２＿ＬＰが印加されている。電圧Ｖｐｇ２＿ＬＰは、ＬＰモード時に、ＰＭＯＳトランジスタＭｄｒｖ２のゲート電極のポイントＰｐｇ２に印加される電圧である。電圧Ｖｐｇ２＿ＬＰは、ＰＭＯＳトランジスタＭｄｒｖ２のゲート−ソース間電圧Ｖｇｓで決まる電位となる。よって、例えば、電圧Ｖｐｇ＿ＬＰと電圧Ｖｐｇ２＿ＬＰとは、Ｖｐｇ＿ＬＰ＞Ｖｐｇ２＿ＬＰの関係にある。

３．４本実施形態に係る効果
本実施形態に係る構成であれば、第１乃至第２実施形態と同様の効果が得られる。

更に、本実施形態に係る構成であれば、ＨＰ／ＬＰモード用レギュレータ３５は、ＰＭＯＳトランジスタＭｄｒｖ２を含む。このため、ＨＰモードとＬＰモードの両方に対応できる。

更に、本実施形態に係る構成であれば、電圧Ｖｐｇ２＿ＬＰは、ＰＭＯＳトランジスタＭｄｒｖ２のゲート−ソース間電圧Ｖｇｓで決まる電位となる。このため、電圧Ｖｐｇ２＿ＬＰは、電圧Ｖｐｇ＿ＨＰと同じような電位に設計ができる。これにより、電圧Ｖｐｇ２＿ＬＰと電圧Ｖｐｇ＿ＨＰとの電位差は、電圧Ｖｐｇ＿ＬＰと電圧Ｖｐｇ＿ＨＰとの電位差よりも小さくできる。よって、チャージシェアによって安定するまで期間を短くできる。

なお、ＨＰ／ＬＰモード用レギュレータ３５として、第１実施形態の図５または、第２実施形態の第５例の図１５で説明したＨＰモード用レギュレータ３３からＰＭＯＳトランジスタＭｓｗ６を廃した構成を適用してもよい。

４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、第１乃至第３実施形態とは異なるメモリシステムの構成について説明する。以下、第１乃至第３実施形態と異なる点を中心に説明する。

４．１メモリシステムの構成
まず、メモリシステムの構成の一例について、図２２を用いて説明する。図２２は、メモリシステム１の構成の一例を示すブロック図である。

図２２に示すように、メモリシステム１は、複数のメモリチップ１０、メモリコントローラ２０、及び複数のインタフェースチップ（Ｉ／Ｆチップ）４０を含み、外部のホストデバイス２に接続される。

メモリチップ１０及びメモリコントローラ２０は、第１実施形態の図１と同様である。メモリコントローラ２０内のメモリインタフェース回路２５は、インタフェースチップ４０を介して、複数のメモリチップ１０と接続される。

インタフェースチップ４０は、メモリコントローラ２０に内蔵されるメモリインタフェース回路２５の機能の一部を兼ねてもよい。インタフェースチップ４０が、メモリコントローラ２０とメモリチップ１０との間に介在することで、メモリコントローラ２０が複数のメモリチップ１０と接続されることに伴うメモリコントローラ２０の負荷を低減できる。インタフェースチップ４０は、メモリチップ１０及びメモリコントローラ２０と同様に、電源回路３０を含む。インタフェースチップ４０内の電源回路３０には、外部より電圧ＶＣＣＱ＿Ｉが印加される。電圧ＶＣＣＱ＿Ｉは、電圧ＶＣＣＱ＿Ｃまたは電圧ＶＣＣＱ＿Ｍと同じ電圧値であってもよく、異なっていてもよい。また、インタフェースチップ４０内の電源回路３０は、メモリチップ１０またはメモリコントローラ２０内の電源回路３０と同じ構成でもよく、異なっていてもよい。

４．２本実施形態に係る効果
本実施形態に係る構成であれば、第１乃至第３実施形態と同様の効果が得られる。

５．第５実施形態
次に、第５実施形態について説明する。第５実施形態では、第１乃至第４実施形態で説明したメモリシステムを用いた情報端末システムの一例について説明する。情報端末システムには、例えば、モバイルフォン、セルラーフォン、スマートフォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、及び自動車が含まれる。

５．１情報端末システムの構成
情報端末システム１０００の構成の一例について、図２３を用いて説明する。図２３は、情報端末システム１０００の構成の一例を示すブロック図である。

図２３に示すように、情報端末システム１０００は、ＣＰＵ１１００、メモリシステム１、ネットワークインターフェースデバイス１２００、入力デバイス１３００、出力デバイス１４００、ディスプレイコントローラ１５００、及びディスプレイ１６００を含む。

ＣＰＵ１１００は、情報端末システム１０００全体を制御する。ＣＰＵ１１００は、システムバスに接続され、システムバスを介して、アドレス情報、制御情報、及びデータ情報を交換することによって、他のデバイスと通信する。ＣＰＵ１１００は、一時的に記憶されたデータに迅速にアクセスするために、プロセッサ及びキャッシュメモリを含んでいてもよい。

ネットワークインターフェースデバイス１２００は、システムバスに接続される。ネットワークインターフェースデバイス１２００は、ネットワークとのデータの交換を可能にするように構成された任意のデバイスであってもよい。ネットワークは、例えば、有線ネットワークまたはワイヤレスネットワーク、プライベートネットワークまたは公衆ネットワーク、ローカルエリアネットワーク（ＬＡＮ）、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、ＢＬＵＥＴＯＯＴＨ^ＴＭであってもよい。ネットワークインターフェースデバイス１２００は、必要に応じて、任意のタイプの通信プロトコルをサポートするように構成することができる。

入力デバイス１３００は、システムバスに接続される。入力デバイス１３００は、データを入力するためのキーボード、マウス、入力キー、スイッチ、音声プロセッサ等を含んでいてもよい。

出力デバイス１４００は、システムバスに接続される。出力デバイスは、データを出力するためのプリンタ、スピーカー、オーディオ、ビデオ、他の視覚インジケータを含んでいてもよい。

ディスプレイコントローラ１５００は、システムバスに接続される。ディスプレイコントローラ１５００は、例えば、ＣＰＵ１１００から受信した表示情報を、ディスプレイ１６００に適したフォーマットに変換して、ディスプレイ１６００に送信する。

ディスプレイ１６００は、ディスプレイコントローラ１５００から受信した表示情報を表示する。ディスプレイ１６００は、例えば、陰極線管（ＣＲＴ）、液晶ディスプレイ（ＬＶＤ）、プラズマディスプレイなどを含む任意のタイプのディスプレイであってもよい。

５．２本実施形態に係る効果
本実施形態に係る構成であれば、第１乃至第４実施形態と同様の効果が得られる。

更に、本実施形態に係る構成であれば、情報端末システムの動作モードの切り替えを高速に実施できる。更には、情報端末システムの消費電力を低減できる。

６．変形例等
上記実施形態に係る半導体装置は、第１及び第２動作モードを有するレギュレータ（３３）を備え、レギュレータは、一端が電源電圧配線（ノードＮ１）に接続され、他端が出力端子（Ｔ２）に接続された第１トランジスタ（Ｍｄｒｖ）と、一端が第１トランジスタ及び出力端子に接続された第１抵抗素子（ＲＡ）と、一端が第１抵抗素子の他端に接続され、他端が接地電圧配線（ノードＮ２）に接続された第２抵抗素子（ＲＢ）と、第１トランジスタのゲートに接続され、参照電圧（ＶＲＥＦ＿ＨＰ）と第１及び第２抵抗素子により分圧された出力電圧（ＶＯＵＴ）との差分に応じた第１電圧（Ｖｐｇ）を第１トランジスタのゲートに印加し、第１動作モード（ＬＰモード）における第１バイアス電流（ＩＡ）が第２動作モード（ＨＰモード）における第２バイアス電流（ＩＡ＋ＩＢ）よりも小さい第１回路（３１０）と、一方の電極が出力端子に接続された第１キャパシタ素子（Ｃ１）と、第１キャパシタ素子の他方の電極に接続され、第１動作モード時に、第１回路と第１キャパシタ素子とを電気的に非接続とし且つ第１キャパシタ素子に第２電圧（Ｖｃ１＿ＨＰ）を印加し、第２動作モード時に、第１回路と第１キャパシタ素子とを電気的に接続するように構成された第２回路（３２０）とを含む。

上記実施形態により、処理能力を向上できる半導体装置を提供する。

なお、実施形態は上記で説明した形態に限られず、種々の変形が可能である。例えば、第１乃至第５実施形態は、可能な限り組み合わせることができる。例えば、第２実施形態の第３例の図１２に、第２実施形態の第２例の図１０で説明したＶＯＵＴ負荷電流回路３３０を適用してもよく、第２実施形態の第５例の図１５で説明したブースト回路３５０を適用してもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリシステム、２…ホストデバイス、１０…メモリチップ、１１…メモリセルアレイ、１２…ロウドライバ、１３…ロウデコーダ、１４…センスアンプ、１５…電圧発生回路、１６…シーケンサ、２０…メモリコントローラ、２１…ホストインタフェース回路、２２…ＲＡＭ、２３…ＣＰＵ、２４…バッファメモリ、２５…メモリインタフェース回路、２６…ＥＣＣ回路、３０…電源回路、３１…基準電圧発生回路、３２…論理制御回路、３３…ＨＰモード用レギュレータ、３４…ＬＰモード用レギュレータ、３５…ＨＰ／ＬＰモード用レギュレータ、４０…インタフェースチップ、３１０、３１５…差動増幅回路、３２０…モード切り替え回路、３３０…ＶＯＵＴ負荷電流回路、３４０…位相補償回路、３５０…ブースト回路、３６０…電流源、１０００…情報端末システム、１１００…ＣＰＵ、１２００…ネットワークインターフェースデバイス、１３００…入力デバイス、１４００…出力デバイス、１５００…ディスプレイコントローラ、１６００…ディスプレイ、ＢＬＫ…ブロック、Ｃ１、Ｃ２、ＣＢ４、ＣＬ１…キャパシタ素子、ＣＨ０、ＣＨ１…チャネル、Ｍ１、Ｍ２、Ｍ５、Ｍ６、Ｍ１０〜Ｍ１３、ＭＬｂ２〜ＭＬｂ５、Ｍｂ１〜Ｍｂ６、Ｍｂｂ１〜Ｍｂｂ６、Ｍｓ１、Ｍｓｗ１、Ｍｓｗ２、Ｍｓｗ５…ＮＭＯＳトランジスタ、Ｍ３、Ｍ４、Ｍ７、Ｍ８、ＭＬ１〜ＭＬ４、ＭＬｂ１、Ｍｂ７、Ｍｂ８、Ｍｄｒｖ、Ｍｄｒｖ２、Ｍｓｗ１’、Ｍｓｗ３、Ｍｓｗ４、Ｍｓｗ６…ＰＭＯＳトランジスタ、ＭＣ０〜ＭＣ７…メモリセルトランジスタ、Ｎ１〜Ｎ２６、ＮＬ１〜ＮＬ９…ノード、Ｒ２…抵抗素子、ＳＧＤ０〜ＳＧＤ３…選択ゲート線、ＳＴ１、ＳＴ２…選択トランジスタ、ＳＵ０〜ＳＵ３…ストリングユニット、Ｔ１、Ｔ２、ＴＬ１、ＴＬ２…ターミナル、ＷＬ０〜ＷＬ７…ワード線。

Claims

第１及び第２動作モードを有するレギュレータを備え、
前記レギュレータは、
一端が電源電圧配線に接続され、他端が出力端子に接続された第１トランジスタと、
一端が前記第１トランジスタ及び前記出力端子に接続された第１抵抗素子と、
一端が前記第１抵抗素子の他端に接続され、他端が接地電圧配線に接続された第２抵抗素子と、
前記第１トランジスタのゲートに接続され、参照電圧と前記第１及び第２抵抗素子により分圧された出力電圧との差分に応じた第１電圧を前記第１トランジスタの前記ゲートに印加し、前記第１動作モードにおける第１バイアス電流が前記第２動作モードにおける第２バイアス電流よりも小さい第１回路と、
一方の電極が前記出力端子に接続された第１キャパシタ素子と、
前記第１キャパシタ素子の他方の電極に接続され、前記第１動作モード時に、前記第１回路と前記第１キャパシタ素子とを電気的に非接続とし且つ前記第１キャパシタ素子に第２電圧を印加し、前記第２動作モード時に、前記第１回路と前記第１キャパシタ素子とを電気的に接続するように構成された第２回路と
を含む、
半導体装置。
前記第２電圧は、前記第２動作モード時に前記第１キャパシタ素子に印加される第３電圧に基づく、
請求項１に記載の半導体装置。
前記第１回路は、ソースが前記接地電圧配線に接続され、前記第２動作モード時に、ドレインが前記第２回路を介して前記第１キャパシタ素子の他方の電極に接続される第２トランジスタを含み、
前記第２電圧は、前記第２トランジスタが動作可能となるドレイン電圧以上である、
請求項１に記載の半導体装置。
前記第２回路は、前記第１動作モード時に、前記電源電圧配線と前記第１トランジスタの前記ゲートとを電気的に接続する、
請求項１乃至３のいずれか一項に記載の半導体装置。
前記レギュレータは、前記第１動作モードから前記第２動作モードへの切り替え期間に、前記第１回路において、前記第２バイアス電流よりも大きい第３バイアス電流を流すように構成された第５回路を更に含む、
請求項１乃至４のいずれか一項に記載の半導体装置。
第１及び第２動作モードを有するレギュレータを備え、
前記レギュレータは、
一端が電源電圧配線に接続された第１トランジスタと、
一端が出力端子に接続された第１抵抗素子と、
一端が前記第１抵抗素子の他端に接続され、他端が接地電圧配線に接続された第２抵抗素子と、
参照電圧と前記第１及び第２抵抗素子により分圧された出力電圧との差分に応じた第１電圧を出力し、前記第１動作モードにおける第１バイアス電流が前記第２動作モードにおける第２バイアス電流よりも小さい第１回路と、
一方の電極が前記第１回路に接続され、他方の電極が前記出力端子に接続された第１キャパシタ素子と、
前記第１動作モード時に、前記第１回路と前記第１トランジスタのゲートとを電気的に非接続とし、前記第１トランジスタの他端と前記出力端子とを電気的に非接続とし、且つ前記第１トランジスタの前記ゲートに第２電圧を印加し、前記第２動作モード時に、前記第１回路と前記第１トランジスタの前記ゲートとを電気的に接続し且つ前記第１トランジスタの前記他端と前記出力端子とを電気的に接続するように構成された第２回路と
を含む、
半導体装置。
前記第２電圧は、前記第２動作モード時に前記第１トランジスタの前記ゲートに印加される前記第１電圧と同じである、
請求項６に記載の半導体装置。
前記レギュレータは、一端が前記出力端子に接続された第３抵抗素子を含み、前記第１動作モード時に前記第３抵抗素子の他端と前記接地電圧配線とを電気的に非接続とし、前記第２動作モード時に前記第３抵抗素子の前記他端と前記接地電圧配線とを電気的に接続するように構成された第３回路を更に含む、
請求項６または７に記載の半導体装置。
前記レギュレータは、一方の電極が前記電源電圧配線に接続された第２キャパシタ素子と、一端が前記第２キャパシタ素子の他方の電極に接続され、他端が前記第１トランジスタの前記ゲートに接続された第４抵抗素子とを含む第４回路を更に含む、
請求項６または７に記載の半導体装置。
前記レギュレータは、
一端が前記出力端子に接続された第３トランジスタを含み、前記第１動作モードに前記第３トランジスタの他端と前記接地電圧配線とを電気的に非接続とし、前記第２動作モード時に前記第３トランジスタの前記他端と前記接地電圧配線とを電気的に接続するように構成された第５回路と、
前記第１動作モードから前記第２動作モードへの切り替え期間に、前記第３トランジスタのゲートに第３電圧を印加し、前記切り換え期間後に、前記第３トランジスタの前記ゲートに前記第３電圧よりも低い第４電圧を印加するように構成された第６回路と
を更に含む、
請求項６または７に記載の半導体装置。
第１及び第２動作モードを有するレギュレータを備え、
前記レギュレータは、
一端が電源電圧配線に接続された第１トランジスタと、
一端が出力端子に接続された第１抵抗素子と、
一端が前記第１抵抗素子の他端に接続され、他端が接地電圧配線に接続された第２抵抗素子と、
前記第１トランジスタのゲートに接続され、参照電圧と前記第１及び第２抵抗素子により分圧された出力電圧との差分に応じた第１電圧を前記第１トランジスタの前記ゲートに印加し、前記第１動作モードにおける第１バイアス電流が前記第２動作モードにおける第２バイアス電流よりも小さい第１回路と、
一方の電極が前記第１回路に接続され、他方の電極が前記出力端子に接続された第１キャパシタ素子と、
一方の電極が前記電源電圧配線に接続された第２キャパシタ素子と、一端が、前記第２キャパシタ素子の他方の電極に接続された第４抵抗素子とを含む第２回路と、
前記第１動作モード時に、前記第２回路と前記第１トランジスタの前記ゲートとを電気的に非接続とし、且つ前記第１トランジスタの他端と前記出力端子とを電気的に非接続とし、前記第２動作モード時に、前記第２回路と前記第１トランジスタの前記ゲートを電気的に接続し且つ前記第１トランジスタの前記他端と前記出力端子とを電気的に接続するように構成された第３回路と
を含む、
半導体装置。
前記第３回路は、前記第１動作モード時に、前記電源電圧配線と前記第１トランジスタの前記ゲートとを電気的に接続する、
請求項１１に記載の半導体装置。
第１及び第２動作モードを有するレギュレータを備え、
前記レギュレータは、
一端が電源電圧配線に接続された第１トランジスタと、
一端が前記電源電圧配線に接続され、他端が出力端子に接続された第４トランジスタと、
一端が前記出力端子に接続された第１抵抗素子と、
一端が前記第１抵抗素子の他端に接続され、他端が接地電圧配線に接続された第２抵抗素子と、
参照電圧と前記第１及び第２抵抗素子により分圧された出力電圧との差分に応じた第１電圧を前記第４トランジスタのゲートに印加し、前記第１動作モードにおける第１バイアス電流が前記第２動作モードにおける第２バイアス電流よりも小さい第１回路と、
一方の電極が前記第１回路に接続され、他方の電極が前記出力端子に接続された第１キャパシタ素子と、
前記第１動作モード時に、前記第１回路と前記第１トランジスタのゲートとを電気的に非接続とし、前記第１トランジスタの他端と前記出力端子とを電気的に非接続とし、且つ前記第１トランジスタの前記ゲートに第２電圧を印加し、前記第２動作モード時に、前記第１回路と前記第１トランジスタの前記ゲートとを電気的に接続し且つ前記第１トランジスタの前記他端と前記出力端子とを電気的に接続するように構成された第２回路と
を含む、
半導体装置。
各々が第１及び第２動作モードを有するレギュレータを含む複数のメモリチップと、
前記レギュレータを含み、前記複数のメモリチップに接続され、前記複数のメモリチップを制御するメモリコントローラと
を備え、
前記レギュレータは、
一端が電源電圧配線に接続された第１トランジスタと、
一端が出力端子に接続された第１抵抗素子と、
一端が前記第１抵抗素子の他端に接続され、他端が接地電圧配線に接続された第２抵抗素子と、
参照電圧と前記第１及び第２抵抗素子により分圧された出力電圧との差分に応じた第１電圧を出力し、前記第１動作モードにおける第１バイアス電流が前記第２動作モードにおける第２バイアス電流よりも小さい第１回路と、
一方の電極が前記第１回路に接続され、他方の電極が前記出力端子に接続された第１キャパシタ素子と、
前記第１動作モード時に、前記第１回路と前記第１トランジスタのゲートとを電気的に非接続とし、前記第１トランジスタの他端と前記出力端子とを電気的に非接続とし、且つ前記第１トランジスタの前記ゲートに第２電圧を印加し、前記第２動作モード時に、前記第１回路と前記第１トランジスタの前記ゲートとを電気的に接続し且つ前記第１トランジスタの前記他端と前記出力端子とを電気的に接続するように構成された第２回路と
を含む、
メモリシステム。
前記メモリコントローラは、前記複数のメモリチップのいずれかを選択した場合、選択されたメモリチップの動作モードを前記第１動作モードから前記第２動作モードに切り替える、
請求項１４に記載のメモリシステム。