JP6818710B2 - 定電圧回路 - Google Patents

Description

本発明の実施形態は、定電圧回路に関する。

種々の電子機器には、マイクロコンピュータやセンサ、ドライバなどの多数のデバイスが含まれている。各デバイスは、必要とする電源電圧レベルが必ずしも同一とは限らないため、リニアレギュレータにて最適な電源電圧を生成する必要がある。

リニアレギュレータの出力電圧が電源ノイズの影響により変動すると、各デバイスの動作が不安定になる。このため、電源ノイズがリニアレギュレータの出力に及ぼす影響の度合いを示す指標として、電源ノイズ除去比（ＰＳＲＲ：Power Supply Rejection Ratio）がある。ＰＳＲＲは、電源電圧変動と出力電圧変動との比で表される。電源電圧変動が生じたときに、ＰＳＲＲの比率が高いほど出力電圧変動の度合いが低いことを示す。ＰＳＲＲの値が高いことは、電源ノイズへの耐性が高いと言える。

しかしながら、ＰＳＲＲの値を高くすると、消費電力が増えるおそれがある。

特開２００２−１８２７５８号公報 特開２００１−１９５１３８号公報

本発明が解決しようとする課題は、消費電力を増大させずにＰＳＲＲの向上を図ることが可能な定電圧回路を提供するものである。

本実施形態によれば、出力電圧に相関する帰還電圧を生成する帰還回路と、
前記帰還電圧と基準電圧との差電圧を増幅して前記出力電圧を生成する増幅器と、を備え、
前記増幅器は、
前記帰還電圧に応じた電流を流す第１トランジスタと、
前記基準電圧に応じた電流を流す第２トランジスタと、を有し、
前記第１トランジスタは、前記帰還電圧が印加される第１ゲートを有し、
前記第２トランジスタは、前記基準電圧が印加される第２ゲートを有し、
前記第１ゲート及び前記第２ゲートの少なくとも一方の上方に配置され、接地ノードに接続される導電体を備える、定電圧回路が提供される。

本発明の一実施形態による定電圧回路のブロック図。 図１の増幅器の内部構成を具体化した一例を示す回路図。 一般的なＭＯＳＦＥＴのゲートとドレイン間の寄生容量と、ゲートとソース間の寄生容量とを模式的に示す図。 図２のＮＭＯＳトランジスタＮ１，Ｎ２の少なくとも一方の上方にシールド配線（導電体）１４を配置した例を示す模式的な断面図。 図４のシールド配線１４の周辺の構造を模式的に表した斜視図。 図４の一変形例を示す断面図。 図２の定電圧回路１のレイアウトの一例を示すレイアウト図。 図１の定電圧回路１内の各部の寄生容量を考慮に入れたブロック図。 図４や図６のシールド配線１４を設けた場合と設けない場合の出力電圧ＶＯに含まれるＡＣ成分を比較した波形図。 周波数に対するＰＳＲＲ（電源ノイズ除去比）の特性曲線を示す図。

以下、図面を参照して実施の形態について説明する。なお、本件明細書と添付図面においては、理解のしやすさと図示の便宜上、一部の構成部分を省略、変更または簡易化して説明および図示しているが、同様の機能を期待し得る程度の技術内容も、本実施の形態に含めて解釈することとする。また、本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物から変更し誇張してある。

図１は本発明の一実施形態による定電圧回路１のブロック図である。図１の定電圧回路１は、帰還回路２と、増幅器３とを備えている。帰還回路２は、出力電圧ＶＯに相関する帰還電圧ＶＦＢを生成する。増幅器３は、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差電圧を増幅して出力電圧ＶＯを生成する。増幅器３には、電源電圧ＶＰが供給されるが、電源電圧ＶＰは、種々の要因によるノイズにより変動する。以下では、このノイズを電源ノイズ又はＶＰノイズと呼ぶ。

図１の定電圧回路１は、リニアレギュレータとも呼ばれる。増幅器３に入力される基準電圧ＶＲＥＦは、基準電圧生成回路４で生成される。基準電圧生成回路４は、電源電圧ＶＰに依存せずに、基準電圧ＶＲＥＦを生成する。図１の定電圧回路１は、半導体チップ内に実装可能である。その際、基準電圧生成回路４も同一の半導体チップ内に実装してもよいし、あるいは別の半導体チップ内に実装してもよい。

帰還回路２は、例えば出力電圧ＶＯを抵抗分圧して帰還電圧ＶＦＢを生成する。増幅器３は、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差電圧がゼロになるように、出力電圧ＶＯを調整する。したがって、安定状態では、帰還電圧ＶＦＢは基準電圧ＶＲＥＦと等しくなる。これにより、帰還電圧ＶＦＢが一定の電圧レベルに保持される。これは、帰還回路２内の複数の抵抗Ｒ１，Ｒ２に定電流が流れることを意味し、この定電流によって出力電圧ＶＯが一義的に決定される。最終的に、出力電圧ＶＯは基準電圧ＶＲＥＦと常に一定の比率になる。出力電圧ＶＯを出力する端子（以下、出力端子）には、出力容量Ｃｏが接続されており、負荷８が変動しても図１の定電圧回路１は安定的に動作することができる。

このように、出力電圧ＶＯは、基準電圧ＶＲＥＦと帰還回路２の抵抗分圧比とによって決定されるため、電源電圧ＶＰが変動したり、電源電圧ＶＰにノイズが重畳されても、理想的には出力電圧ＶＯは変動しない。しかしながら、実際には図１の定電圧回路１内のいくつかの経路を経て、電源ノイズが出力電圧ＶＯに影響を与える。このため、電源ノイズを出力電圧ＶＯからどれだけ低減できるかを示すＰＳＲＲ特性が重要な指標となる。

図２は図１の増幅器３の内部構成を具体化した一例を示す回路図である。図２の増幅器３は、差動増幅器５と、ＰＭＯＳトランジスタからなる出力トランジスタＰｐとを有する。差動増幅器５は、一対のＰＭＯＳトランジスタ（第１トランジスタと第２トランジスタ）Ｐ１，Ｐ２を有するカレントミラー回路６と、差動対のＮＭＯＳトランジスタＮ１，Ｎ２と、定電流源７とを有する。

ＰＭＯＳトランジスタＰ１，Ｐ２のゲート（第１ゲートと第２ゲート）は共通に接続され、ソースにはいずれも電源電圧ＶＰが印加されている。ＰＭＯＳトランジスタＰ１のゲートとドレインは、ＮＭＯＳトランジスタＮ１のドレインに接続されている。ＰＭＯＳトランジスタＰ２のドレインは、ＮＭＯＳトランジスタＮ２のドレインと出力トランジスタＰｐのゲートに接続されている。ＮＭＯＳトランジスタＮ１のゲートには帰還電圧ＶＦＢが印加され、ＮＭＯＳトランジスタＮ２のゲートには基準電圧ＶＲＥＦが印加される。ＮＭＯＳトランジスタＮ１，Ｎ２のソースには定電流源７が接続されている。

出力トランジスタＰｐのソースには電源電圧ＶＰが印加され、ドレインは帰還回路２と出力端子に接続されている。帰還回路２は、出力トランジスタＰｐのソースと接地ノード間に直列接続された抵抗Ｒ１，Ｒ２を有する。抵抗Ｒ１と抵抗Ｒ２で抵抗分圧された電圧が帰還電圧ＶＦＢであり、ＮＭＯＳトランジスタＮ１のゲートに帰還される。出力端子には、出力容量Ｃｏと負荷８が接続される。

次に、図２の定電圧回路１内を電源ノイズが伝搬する第１〜第３経路を説明する。

第１経路は、ＰＭＯＳトランジスタＰ１，Ｐ２のドレインに伝搬する電源ノイズである。増幅器３が帰還動作を行っている間は、ＮＭＯＳトランジスタＮ１，Ｎ２のゲート電圧は同一で、かつＮＭＯＳトランジスタＮ１，Ｎ２のゲート−ソース間電圧も同一である。このため、ＮＭＯＳトランジスタＮ１，Ｎ２のドレイン−ソース間電流は等しくなる。この電流は、能動負荷８であるＰＭＯＳトランジスタＰ１，Ｐ２から供給されるため、ＰＭＯＳトランジスタＰ１，Ｐ２のドレイン−ソース間電流も等しくなる。ＰＭＯＳトランジスタＰ１のゲートはドレインに接続されているため、ＰＭＯＳトランジスタＰ１，Ｐ２のドレイン−ソース間電流が等しくなるように、ＰＭＯＳトランジスタＰ１のゲートが調整される。

ＭＯＳＦＥＴのドレイン−ソース間に一定の電流を流すには、ゲート−ソース間の電圧を一定にする必要があるため、ＰＭＯＳトランジスタＰ１のソースに印加される電源電圧ＶＰが変動した場合には、ＰＭＯＳトランジスタＰ１のゲート電圧も電源電圧ＶＰの変動に追従して変化する。ＰＭＯＳトランジスタＰ１のドレインはゲートに接続されているため、電源電圧ＶＰの変動は、ＰＭＯＳトランジスタＰ１のドレインに伝搬する。また、ＰＭＯＳトランジスタＰ１のドレインはＮＭＯＳトランジスタＮ１のドレインに接続されているため、ＮＭＯＳトランジスタＮ１のゲート−ドレイン間の寄生容量を介して、ＮＭＯＳトランジスタＮ１のゲート電圧が変動する。ＮＭＯＳトランジスタＮ１のゲート電圧には帰還電圧ＶＦＢが印加され、帰還電圧ＶＦＢは帰還回路２内で、出力電圧ＶＯを抵抗Ｒ１，Ｒ２で抵抗分圧して生成されるため、帰還電圧ＶＦＢが変動すると、出力電圧ＶＯが変動する。以上のように、ＰＭＯＳトランジスタＰ１，Ｐ２のドレインに伝搬する電源ノイズによって、出力電圧ＶＯが変動する。

第２経路は、出力トランジスタＰｐのゲートに伝搬する電源ノイズである。図２の定電圧回路１のようなリニアレギュレータは、電源電圧ＶＰが変動しても、一定電圧を出力するように動作する。負荷８が一定の場合、出力トランジスタＰｐは電源電圧ＶＰが変動しても、負荷８に対して一定の出力電流を流し続ける。ＮＭＯＳトランジスタＮ１と同様に一定の電流を流すには、出力トランジスタＰｐのゲートとソース間の電圧を保持する必要がある。出力トランジスタＰｐのゲートは、ＰＭＯＳトランジスタＰ２のドレインに接続されている。ＰＭＯＳトランジスタＰ２のドレイン電圧は、上述したように電源ノイズに追従して変動する。よって、出力トランジスタＰｐのゲート電圧も、電源ノイズに追従して変動する。出力トランジスタＰｐのゲートはＮＭＯＳトランジスタＮ２のドレインにも接続されているため、ＮＭＯＳトランジスタＮ２のドレインとゲートとの間の寄生容量を介して、ＮＭＯＳトランジスタＮ２のゲートに電源ノイズが伝搬する。ＮＭＯＳトランジスタＮ２のゲートには基準電圧ＶＲＥＦが印加されており、ＮＭＯＳトランジスタＮ２のゲートに電源ノイズが伝搬すると、基準電圧ＶＲＥＦが変動してしまう。図２の定電圧回路１は、帰還電圧ＶＦＢが基準電圧ＶＲＥＦに一致するように出力電圧ＶＯを生成するため、基準電圧ＶＲＥＦに電源ノイズが伝搬すると、出力電圧ＶＯにも電源ノイズが伝搬してしまい、出力電圧ＶＯが電源ノイズの影響を受けて変動する。

第３経路は、定電流源７に伝搬する電源ノイズである。定電流源７に電源ノイズが伝搬すると、ＮＭＯＳトランジスタＮ１，Ｎ２のソースとゲート間の寄生容量を介して、ゲートに電源ノイズが伝搬する。これにより、第２経路の電源ノイズ伝搬と同様に、最終的に出力電圧ＶＯに電源ノイズが伝搬する。

図３は、一般的なＭＯＳＦＥＴのゲート１１とドレイン１２（正確にはドレイン配線１６）間の寄生容量Ｃ２と、ゲート１１とソース１３（正確にはソース配線１８）間の寄生容量Ｃ３とを模式的に示す図である。寄生容量Ｃ２，Ｃ３は、ゲート１１とドレイン１２（ソース１３）間の距離に反比例し、電極の面積に比例する。

図４は、図２のＮＭＯＳトランジスタＮ１，Ｎ２の少なくとも一方の上方にシールド配線（導電体）１４を配置した例を示す模式的な断面図である。図４のシールド配線１４は、ドレイン１２にコンタクト１５を介して接続されるドレイン配線１６と、ソース１３にコンタクト１７を介して接続されるソース配線１８との間に配置されている。シールド配線１４は、不図示のコンタクトにより、接地ノードと導通している。シールド配線１４は、ドレイン（ソース）配線やゲートと同程度、あるいはそれ以下のインピーダンスを有する導電体である。このようなシールド配線１４を設けると、ドレイン、ソース及びゲートに重畳された電源ノイズは、シールド配線１４に伝搬しやすくなる。この結果、寄生容量Ｃ２，Ｃ３を介してゲートとドレイン間を伝搬する電源ノイズと、ゲートとソース間を伝搬する電源ノイズを抑制できる。従って、シールド配線１４を設けることで、電源ノイズが出力電圧ＶＯに伝搬しにくくなる。

図４のシールド配線１４は、ドレイン配線層１６及びソース配線層１８と、同一レイヤに同一の導電材料を用いて形成するのが製造上は望ましい。ドレイン配線層１６及びソース配線層１８を形成する同じ製造工程にてシールド配線１４を形成できるためである。シールド配線１４の面積をできるだけ広くするのがインピーダンスを低減する上で望ましいが、シールド配線１４の面積を大きくするほど、ゲートとシールド配線１４間の寄生容量が増大する。このため、ゲートのゲート幅（図４の紙面の表裏方向のゲートの長さ）とゲート長（図４の紙面の左右方向のゲートの幅）と同じ幅及び長さで、かつ上方向から見たときにシールド配線１４がゲートを完全に覆うようなサイズでシールド配線１４を配置するのが望ましい。

図５は図４のシールド配線１４の周辺の構造を模式的に表した斜視図である。図５に示すように、シールド配線１４は、ドレイン配線１６及びソース配線層１８と同じレイヤに配置されており、ゲートの全域を上方から覆うように配置されている。

図６は図４の一変形例を示す断面図である。図６には、２つのシールド配線１４（第１シールド配線１４ａと第２シールド配線１４ｂ）が設けられている。第１シールド配線（第１導電体）１４ａと第２シールド配線（第２導電体）１４ｂは、いずれもゲート１１に対向するように、ゲート１１の上方に配置されている。第１シールド配線１４ａと第２シールド配線１４ｂはいずれも、不図示のコンタクトにより接地ノードに接続されている。第１シールド配線１４ａと第２シールド配線１４ｂは、ドレイン配線層１６とソース配線層１８と同一レイヤに離隔して配置されている。第１シールド配線１４ａはドレイン配線層１６の近傍に配置され、第２シールド配線１４ｂはソース配線層１８の近傍に配置されている。

図６のように、シールド配線１４を２つに分離することにより、図４よりもゲート１１とシールド配線１４との間の寄生容量を小さくできる。よって、図６の構造は、ゲート１１とシールド配線１４との寄生容量が問題になる場合に採用するのが望ましい。図６の構造であれば、第１シールド配線１４ａと第２シールド配線１４ｂからなるシールド配線１４の総面積を縮小しつつ、ゲートとドレイン間の寄生容量Ｃ２と、ゲートとソース間の寄生容量Ｃ３を低減でき、電源ノイズがゲート、ドレイン及びゲートに伝搬されにくくなり、出力電圧ＶＯの変動を防止できる。

図７は図２の定電圧回路１のレイアウトの一例を示すレイアウト図である。図７のレイアウト図は、図２の差動対のＮＭＯＳトランジスタＮ１，Ｎ２のゲートを交互に複数個ずつ配置する例を示している。図２では、ＮＭＯＳトランジスタＮ１，Ｎ２のゲートは図示しているが、ソースとドレインは省略している。図２において、ＮＭＯＳトランジスタＮ１，Ｎ２のゲートの上方には、接地パッドに繋がる櫛状のシールド配線１４が配置されている。シールド配線１４は、ゲートのゲート長方向とゲート幅方向の領域を完全に覆うように配置されている。

また、図２では、増幅器３内のＮＭＯＳトランジスタＮ１，Ｎ２の配置領域を間に挟んで一方の側にはＰＭＯＳトランジスタＰ１，Ｐ２が配置され、他方の側には帰還回路２内の帰還回路２内の抵抗Ｒ１とＲ２が複数のパターンで形成されている。さらに、増幅器３と帰還回路２の配置領域の右側には、出力トランジスタＰｐのゲートが複数のパターンで形成され、これらのパターンに隣接して、電源電圧ＶＰ用のパッドと、出力電圧ＶＯ用のパッドが設けられている。なお、図７は定電圧回路１のレイアウトの一例であり、種々の変更が考えられる。

図８は図１の定電圧回路１内の各部の寄生容量を考慮に入れたブロック図である。基準電圧生成回路４の出力ノードにはインピーダンスＺＦＥＦが存在する。電源電圧ＶＰノードとＮＭＯＳトランジスタＮ１のゲートとの間には、寄生容量ＣＳＦＢが存在する。電源電圧ＶＰノードとＮＭＯＳトランジスタＮ２のゲートとの間には、寄生容量ＣＳＲＥＦが存在する。以下では、基準電圧生成回路４の直流成分の電圧をＶＤＣ、基準電圧生成回路４の出力ノードの電圧をＶＲＥＦとしている。

増幅器３の正側入力端子側から出力端子に現れる成分ＶＯＲＥＦは、以下の（１）式で表される。

VOREF＝(1＋R2／R1)×VREF …（１）
VREF＝{ZREF／(ZREF＋1)／ｊωCSREF)}×VP＋VDC …（２）

上述した（１）式と（２）式より、以下の（３）式が得られる。
VOREF＝(1＋R2／R1)×{(ZREF／(ZREF＋1／ｊωCSREF)}×VP＋VDC …（３）

（３）式に示すように、電源ノイズが寄生容量ＣＳＲＥＦを介して増幅器３の正側入力端子に伝搬するため、ＶＯＲＥＦの位相は９０度進む。

増幅器３の負側入力端子の帰還電圧ＶＦＢは、増幅器３の仮想短絡効果により、基準電圧ＶＲＥＦと同じ波形になり、本来的には電源ノイズは伝搬しない。しかしながら、寄生容量ＣＳＦＢに伝搬した電源ノイズは、帰還回路２内の抵抗Ｒ２を介して電流としてノイズ伝搬するため、増幅器３の負側入力端子からの電源ノイズも、出力電圧ＶＯに重畳される。

増幅器３の負側入力端子側から出力端子に現れる成分ＶＯＦＢは、以下の（４）式で表される。
VOFB＝-R2／(1／ｊωCSFB)×VP …（４）

ＶＯＦＢの位相は、寄生容量ＣＳＦＢを介して増幅器３の負側入力端子に入力されるため、９０度遅れる。増幅器３の負側入力端子の電圧ＶＦＢは、増幅器３の仮想短絡効果により、基準電圧ＶＲＥＦと同じ波形になり、電源ノイズの影響は受けない。しかしながら、寄生容量ＣＳＦＢからの電源ノイズは、抵抗Ｒ２を介して電流として伝搬するため、ＶＦＢ端子側からの電源ノイズも出力端子に伝搬する。

なお、実際には、増幅器３自身が発生するノイズもあるが、本発明との関連が低いため、本実施形態では無視する。

増幅器３の出力電圧ＶＯは、以下の（５）式で表される。
VO＝VOREF＋VOFB
＝(1＋R2／R1)×[{ZREF／(ZREF＋1／ｊωCSREF}×VP＋VDC]
−R2／(1／ｊωCSFB)×VP
＝(1＋R2／R1)×VDC＋{(1＋R2／R1)×ZREF
／(ZREF＋1／jωCSREF)−R2／(1／jωCSFB)}×VP …（５）

この（５）式の中で、電源電圧ＶＰに関連する項は、以下の（６）式で表される。
{(1＋R2／R1)×ZREF／(ZREF＋1／jωCSREF)−R2／(1／jωCSFB)}×VP …（６）
上述した（６）式がゼロになれば、増幅器３の出力ＶＯは、電源電圧ＶＰに依存しなくなり、電源ノイズの影響を受けなくなって、高いＰＳＲＲ特性が得られる。

（６）式をゼロにする一手法として、インピーダンスＺＲＥＦや抵抗Ｒ１，Ｒ２をできるだけ小さくする手法が考えられる。しかしながら、インピーダンスＺＲＥＦや抵抗Ｒ１，Ｒ２を小さくすると、回路面積や消費電流、起動時の突入電流、入力換算雑音などが増大するおそれがあり、望ましくない。

そこで、本実施形態では、図４〜図６に示したように、シールド配線１４を設けて寄生容量ＣＳＲＥＦとＣＳＦＢの少なくとも一方をできるだけ小さくして、上述した（６）式をゼロに近づける。寄生容量ＣＳＲＥＦとＣＳＦＢは、リニアレギュレータの特性向上のために意図的に付加するものではないため、寄生容量ＣＳＲＥＦとＣＳＦＢを低減させることによる不具合は通常はない。

図９は図４〜図６のシールド配線１４を設けた場合と設けない場合の出力電圧ＶＯに含まれるＡＣ成分を比較した波形図である。図９の横軸は時刻［ｍｓｅｃ］、縦軸は交流振幅［μＶ］である。図９の曲線ｗ１はシールド配線１４なしの場合、曲線ｗ２はシールド配線１４ありの場合を示している。図９は、図２の定電圧回路１の電源電圧ＶＰノードに、リニアレギュレータのＰＳＲＲ規定で一般的に用いられている１ｋＨｚの周波数で０．５Ｖp-pの電源ノイズを付加した例を示している。シールド配線１４がない場合に約１０μＶp-pであった出力電圧ＶＯのノイズ（曲線ｗ１）が、シールド配線１４を設けたことにより、約５μＶp-p（曲線ｗ２）となり、出力電圧ＶＯに含まれるノイズ成分が半減（６ｄB改善）した。シールド配線１４を付与した際の電源ノイズレベルの除去比は１００ｄB余りであり、一般的な定電圧源の１ｋＨｚでのＰＳＲＲが６０〜９０ｄＢであることを考慮すると、本実施形態における１００ｄＢという値は、優れたＰＳＲＲ特性を実現していると言える。

図１０は、１ｋＨｚ以外の周波数の電源ノイズの効果を調べるために、周波数に対するＰＳＲＲ（電源ノイズ除去比）の特性曲線を示す図である。図１０の横軸は周波数［Ｈｚ］、縦軸はＰＳＲＲ［ｄＢ］である。図１０の曲線ｗ３はシールド配線１４なしの場合、曲線ｗ４はシールド配線１４ありの場合を示している。図１０に示すように、全周波数帯域において、シールド配線１４を設けた方がＰＳＲＲは改善する。特に、リニアレギュレータの電源ノイズとして一般的な１００Ｈｚ〜１０ｋＨｚの周波数帯域においては、シールド配線１４を設けることにより、ＰＳＲＲを大幅に改善できる。

図４や図６に示すシールド配線１４は、差動対を構成するＮＭＯＳトランジスタＮ１，Ｎ２の双方に設けてもよいし、ＮＭＯＳトランジスタＮ１，Ｎ２のいずれか一方のみに設けてもよい。

このように、本実施形態では、ゲートの上方に、接地ノードに接続されるシールド配線１４を配置するため、差動対を構成するＮＭＯＳトランジスタＮ１，Ｎ２の少なくとも一方のゲートとドレインとの間の寄生容量Ｃ２と、ゲートとソースとの間の寄生容量Ｃ３とを低減できる。また、このようなシールド配線１４を設けることで、電源電圧ＶＰノードと基準電圧ＶＲＥＦノードとの間の寄生容量ＣＳＲＥＦと、電源電圧ＶＰノードと帰還電圧ＶＦＢノードとの間の寄生容量ＣＳＦＢも低減でき、上述した（６）式をゼロに近づけることができ、定電圧回路１のＰＳＲＲ特性を向上できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 定電圧回路、２ 帰還回路、３ 増幅器、４ 基準電圧生成回路、５ 差動増幅器、６ カレントミラー回路、７ 定電流源、１１ ゲート、１２ ドレイン、１３ ソース、１４ シールド配線、１５ コンタクト、１６ ドレイン配線、１７ コンタクト、１８ ソース配線

Claims (5)

1. 出力電圧に相関する帰還電圧を生成する帰還回路と、
   前記帰還電圧と基準電圧との差電圧を増幅して前記出力電圧を生成する増幅器と、を備え、
   前記増幅器は、
   前記帰還電圧に応じた電流を流す第１トランジスタと、
   前記基準電圧に応じた電流を流す第２トランジスタと、を有し、
   前記第１トランジスタは、前記帰還電圧が印加される第１ゲートを有し、
   前記第２トランジスタは、前記基準電圧が印加される第２ゲートを有し、
   前記第１ゲート及び前記第２ゲートの少なくとも一方の上方に配置され、接地ノードに接続される導電体を備える、定電圧回路。
2. 前記導電体は、前記増幅器の電源電圧ノードと前記基準電圧のノードとの間の寄生容量と、前記電源電圧ノードと前記帰還電圧のノードとの間の寄生容量との少なくとも一方が低減されるように、前記第１ゲート及び前記第２ゲートの少なくとも一方の上方に配置される、請求項１に記載の定電圧回路。
3. 前記導電体は、前記第１ゲート及び第２ゲートの少なくとも一方のドレイン配線層及びソース配線層と同層で、かつ前記ドレイン配線層及び前記ソース配線層の間に離隔して配置される、請求項１または２に記載の定電圧回路。
4. 前記導電体は、
   前記ドレイン配線層と同層で、かつ前記ドレイン配線層に近接して配置される第１導電体と、
   前記第１導電体とは離隔して同層に配置され、前記ソース配線層と同層で、かつ前記ソース配線層に近接して配置される第２導電体と、を有する、請求項３に記載の定電圧回路。
5. 前記導電体は、前記第１ゲート及び前記第２ゲートの少なくとも一方のゲート長方向及びゲート幅方向のレイアウト領域の全域と上下に重なるように配置される、請求項１乃至４のいずれか一項に記載の定電圧回路。