TWI271744B - Semiconductor memory device having advanced data strobe circuit - Google Patents

Description

1271744 玖、發明說明： (一）發明所屬之技術領域： 本發明係關於一種半導體記憶體裝置；尤其是關於一種 對於在資料寫入操作時，具有較多時間邊限之半導體記憶 體裝置中的資料閃控電路。 (—)先前技術： 一般而言，在雙資料率同步動態隨機存取記憶體中（以下 簡稱爲DDR SDRAM)，已經使用預取2位元資料或4位元 資料之方法，以增加DDR SDRAM之操作速度。但是，因 爲當DDR SDRAM根據習知技術預取多位元資料的各位元 時，時間邊限很小，所以會發生一些重要的問題。結果， 爲了增加DDR SDRAM的操作，預取多位元資料之方法被 視爲一種極限狀態。 第1 A圖爲根據習知技術之D D R S D R A Μ的資料閃控電路 方塊圖，而第1 Β圖爲根據習知技術之D D R S D R A Μ的資料 閃控電路中，分割第一 /第二資料區塊i 6 〇的電路圖。 如第1A圖所示，DDR SDRAM之資料閃控電路包含：資 料閃控輸入緩衝器1 1 0、資料輸入緩衝器1 2 〇、資料上升輸 入閂鎖1 3 0、資料下降輸入閂鎖1 4 〇、第一資料分割區塊 1 5 0和第二資料分割區塊1 6 〇。 資料閃控輸入緩衝器1 1 0接收當作參考訊號之資料閃控 訊號DQS，而以排列輸入資料。若啓始緩衝訊號STARTZ 藉由資料寫入指令致能，則資料閃控輸入緩衝器丨i 〇輸出 資料閃控上升訊號DSR〇和資料w控下降訊號DSF〇。在此 1271744 ’使用啓始緩衝訊號STARTZ，以致能資料閃控輸入緩衝器 1 1 0 〇 若啓始緩衝訊號STARTZ藉由資料寫入指令致能，則資 料fei入緩衝器1 2 0，輸出輸入的資料到資料上升輸入閂鎖 1 3 0和資料下降輸入閂鎖丨4 〇。 資料上升輸入閂鎖1 3 0接收自資料閃控輸入緩衝器i i 〇 輸入之資料閃控上升訊號D S R 〇，然後閂鎖資料輸入緩衝器 1 20的輸出。資料下降輸入閂鎖丨4〇接收自資料閃控輸入 緩衝器11 0輸入之資料閃控下降訊號DSFO，然後閂鎖資料 輸入緩衝器1 2 0的輸出。在此，由資料閃控上升訊號D s R 0 控制之資料上升輸入閂鎖1 3 0，在自資料下降輸入閂鎖1 4 〇 輸出下降對齊資料ALIGN_DSFO_DATA的同時，輸出上升 對齊資料 ALIGN —DSRO —DATA。 第一和第二資料分割區塊1 5 0和1 6 0接收上升和下降對 齊資料 ALIGN_DSRO—DATA 和 ALIGN—DSF0_DATA。第一 和第二資料分割區塊丨50和1 60，分別在資料閃控下降訊號 DSFO的第一上升輸出第一對齊資料ALIGN_FIRST_DATA[0:1] ，和在資料閃控下降訊號D S F 0的第二上升輸出第二對齊 資料 ALIGN —SECOND_DATA[0:1]。 第2圖爲根據習知技術之DDR SDRAM的資料閃控電路 ，其寫入操作之時序圖。如上所述，在接收資料閃控訊號 DS之後，資料閃控電路產生資料閃控上升和下降訊號DSRO 和D S F 0，然後響應資料閃控下降訊號D S F 0，輸出第一和 第二對齊資料。 -6- 1271744 如圖所示，當自資料閃控電路輸出的第一和第二對齊資料 ALIGN —FIRST —DATA [0 : 1 ]和 A L I G N _ S E C 〇 N D — D AT A [ 0 : 1 ]， 與外部時脈CLK同步化時，資料閃控電路可具有只要外部 時脈C L K 一半周期之時序邊限。換言之，第一和第二對齊 資料，在外部時脈CLK的一半周期期間，應該要藉由資料 閃控下降訊號D S F 0輸出。一般而言，當某一個資料閃控 訊號，如D S，輸入到資料閃控電路時，與該資料閃控訊號 同步化的8個資料，也會輸入到資料閃控電路。在資料閃 控電路接收許多資料閃控訊號的情形下，各資料閃控訊號 不會同時，而是依序輸入。結果，輸出的資料閃控訊號之 間會發生時脈錯誤。 第3圖爲展示與外部時脈C L K相較之資料閃控訊號，如 DQS、DQS1、DQS2 的時序圖。 資料閃控訊號之間的時序邊限可以使用tDQSS界定，即 ，從外部時脈CLK的上升到資料閃控訊號的第一上升之時 間。例如，在輸入寫入指令之後，最早的第一資料閃控訊 號DQS 1可經過0.75tCK致能。在此，1 tCK表示1個周期 的外部時脈C L K。在輸入寫入指令之後，後面的第二資料 閃控訊號D Q S 2可經過1 · 2 5 t C K致能。換言之，資料閃控 訊號係在不同的響應時序下輸入，而非在相同的時序下輸 入。 在示於第3圖之情形中，藉由各資料閃控訊號排列之第 一和第二對齊資料的時序邊限只有〇.5 tCK。結果，在許多 資料當中，最早的資料被藉由第二寫入指令輸入之前，在 1271744 許多資料當中，藉由第一寫入指令輸入之後面的資料，應 該不是由時脈域的控制訊號閂鎖，而是應該由資料閃控訊 號閂鎖。換言之，當用以操作以參考時脈從資料閃控訊號 DS變成外部時脈CLK時，各對齊資料具有〇.5tCK的時序 邊限。因此，外部時脈C L K之較短的一個周期’ HP 1 t C K ，使各對齊資料具有較短的時序邊限，即〇.5tCK ;所以習 知技術的資料閃控電路不適用於使用高頻之半導體記憶體 裝置的高速操作。 (三）發明內容： 因此，本發明之目的在於提供一種具有先進資料閃控電 路之半導體記憶體裝置，藉由使用根據依序接收輸入資料 的過程，產生資料閃控訊號的各個過程之方法，保證資料 排列操作有足夠的時序邊限。 根據本發明之觀點，提供一種用以預取Μ個N位元資料 之資料閃控電路，Μ和Ν爲正整數，其中包含用以根據資 料閃控訊號，產生Μ個對齊控制訊號之資料閃控緩衝單元 ;具有Μ個閃鎖區塊之同步化區塊，其各用以接收ν位元 資料，然後響應Ν-1個對齊控制訊號，以並聯型式輸出N_ i 位元資料，及響應其餘的對齊控制訊號，輸出1位元預取 資料；及具有Μ個對齊區塊之輸出區塊，其各用並聯型式 接收Ν - 1位元資料’使Ν - 1位元資料和對齊控制訊號同步 ’然後輸出已同步化的Ν - 1位元資料，當作Ν _丨位元預取 資料。 -8 - 1271744 (四）實施方式： 下文中，將參考附圖，詳細說明根據本發明具有先進資 料閃控電路之半導體記憶體裝置。 第4圖爲根據本發明實施例之資料閃控電路的方塊圖。 如圖所示’資料閃控電路包含資料閃控緩衝器區塊400 、資料閃控分割區塊42 0、資料輸入緩衝器區塊4 1 0，具有 第一到第四閂鎖單元43 0到46 0之閂鎖區塊，及具有第一 到第三對齊單元4 7 0到490之資料對齊區塊。 資料閃控緩衝器區塊400接收資料閃控訊號DS，然後輸 出緩衝的資料閃控訊號DSBUF_OUT。資料輸入緩衝器區塊 4 1 0接收輸入資料DIN，然後輸出緩衝的輸入資料DIN_OUT 。資料閃控分割區塊420接收緩衝的資料閃控訊號DSBUF_OUT ，然後產生第一上升和下降資料閃控訊號DSR0和DSF0， 及第二上升和下降資料閃控訊號D S R 1和D S F 1。在此，第 一上升和下降資料閃控訊號D S R0和D S F 0，及第二上升和 下降資料閃控訊號D S R 1和D S F 1，依序與緩衝的資料閃控 訊號DSBUF_OUT之第一上升、第一下降、第二上升和第 二下降同步化。當然，資料閃控分割區塊420係操作在閃 控致能訊號STARTZ被致能時之時序點。資料閃控分割區 塊420之電路圖示於第5圖。 第6圖爲資料閃控分割區塊42 0之操作展示的時序圖。 若閃控致能訊號STARTZ響應寫入指令致能，則根據本 發明實施例之資料閃控分割區塊42 0，輸出與緩衝的資料 閃控訊號DSBUF_OUT的第一上升同步化之第一上升資料 -9- 1271744 閃控訊號D S R 0。然後，資料閃控分割區塊4 2 〇依序輸出：與 緩衝的資料閃控訊號D S B U 〇 U Τ的第一下降同步化之第一 下降資料閃控訊號DSF0 ;與緩衝的資料閃控訊號dSBUF_OUT 的第二上升同步化之第二上升資料閃控訊號D S R 1 ;及與緩 衝的資料閃控訊號DSBUF__〇UT的第二下降同步化之第二 下降資料閃控訊號D S F 1。 分別輸入到第一閂鎖單元4 3 0、第二閂鎖單元4 4 0、第三 閂鎖單元4 5 0及第四閂鎖單元460之第一上升和下降資料 閃控訊號DSRO和DSFO，及第二上升和下降資料閃控訊號 D S R 1和D S F 1，用以在各資料閃控訊號，即d S R 0、D S F 0 、D S R 1和D S F 1的上升，閂鎖緩衝的輸入資料d IN _ 0 U T 。此外，第一下降資料閃控訊號D S F 0、第二上升資料閃控 訊號D S R 1和第二下降資料閃控訊號D S F }係個別輸入到第 一到第三對齊單元4 7 0到4 9 0，使得輸出自第一到第三對 齊單元470到490之對齊資料，與輸出自第4閂鎖單元460 所閂鎖的資料同步化。 詳而言之’第一閂鎖單元4 3 0接收第一上升資料閃控訊 號D S R0和輸出自資料輸入緩衝器區塊4 1 0之緩衝輸入資 料DIN —OUT，然後在第一上升資料閃控訊號DSR0的第一 上升，閂鎖緩衝輸入資料DIN_OUT。然後，第一閂鎖單元 4 3 0在第一上升資料閃控訊號D S R0的下一個上升，將第一 閂鎖資料R〇_〇UT輸出到第一對齊單元470。

第二閂鎖單元4 4 0接收第一下降資料閃控訊號DSF0和 輸出自資料輸入緩衝器區塊4 1 0之緩衝輸入資料D IN 0 U T -10- 1271744 ，然後在第一下降資料閃控訊號D s F 0的第一上升，閂鎖 緩衝輸入資料DIN —OUT。然後’第二閂鎖單元440在第二 下降資料閃控訊號D S F 0的下一個上升’將第二閂鎖資料 FO-OUT輸出到第二對齊單元480。 第三閂鎖單元4 5 0接收第二上升資料閃控訊號D S R 1和 輸出自資料輸入緩衝器區塊410之緩衝輸入資料dIN_0UT ，然後在第二上升資料閃控訊號D S R 1的第一上升，閂鎖 緩衝輸入資料DIN_0UT。然後，第三閂鎖單元4 5 0在第二 上升資料閃控訊號D S R 1的下一個上升，將第三閂鎖資料 Rl—OUT輸出到第二對齊單元490。 第四閂鎖單元460接收第二下降資料閃控訊號DSF1和 輸出自資料輸入緩衝器區塊4 1 0之緩衝輸入資料DIN_0UT ，然後在第二下降資料閃控訊號D S F 1的第一上升，閂鎖 緩衝輸入資料DIN —OUT。然後，第一閂鎖單元43 0在第二 下降資料閃控訊號D S F 1的下一個上升，輸出第四對齊資 料ALIGN_F1_0UT。在此，在與輸出自第一到第三對齊單 元4 7 0到4 9 0之對齊資料同步化之後，自第四閂鎖單元4 6 0 輸出第四對齊資料ALIGN_F1_0UT。 第7圖爲示於第4圖之第一對齊單元470的電路圖。 如圖所示，第一對齊單元470包含：用以響應第一上升 資料閃控訊號D S R 0的上升，傳輸第一閂鎖資料R 〇 _ 〇 U T 之第一傳輸閘7 0 1，用以反相輸出自第一傳輸閘7 0 1的第 一閂鎖資料R〇_〇UT之第一反相器7 02，用以接收輸出自 第一反相器7 02的反相第一閂鎖資料/R0_out之第二反相 1271744 器7 Ο 3，循環連接到第二反相器7 〇 3，用以閂鎖輸出自第一 反相器7 0 2的第一閂鎖資料r 〇 _〇u T之第三反相器7 0 4， 用以響應第二上升資料閃控訊號DSR1的上升，輸出第二 反相器7 0 3所輸出的反相第一閂鎖資料/ro_〇ut之第二傳

輸閘7 〇 5 ’用以反相輸出自第二傳輸閘7 〇 5的反相第一閂 鎖資料/R0 —OUT之第四反相器7〇6，用以接收輸出自第四 反相器700的反相第〜閂鎖資料/R〇_〇uT之第五反相器707 ’循環連接到第五反相器7 〇 7，用以閂鎖輸出自第四反相 器706的第一閂鎖資料r〇_〇ut之第六反相器708，及用 以響應第二下降資料閃控訊號D S F 1的上升，輸出自第五 反相器7 0 7的第一閂鎖資料r 〇 _ 〇 u T之第三傳輸閘7 0 9。 換言之，第一對齊單元4 7 0接收第一閂鎖資料R 〇 _ 〇 U T 、第一下降資料閃控訊號D S F 0、第二上升資料閃控訊號 D S R 1和第二下降資料閃控訊號d S F 1，然後輸出第一對齊 資料ALIGN_RO_OUT，即，與第二下降資料閃控訊號DSF1 同步化之第一閂鎖資料R〇_〇UT。

第8圖爲示於第4圖之第二對齊單元48〇的電路圖。 如圖所示，第二對齊單元480包含：用以響應第二上升 資料閃控訊號D S R 1的上升，傳輸第二閂鎖資料f 〇 _ 〇 u T 之第四傳輸閘8 0 1，用以反相輸出自第四傳輸閘8 〇丨的第 二閂鎖資料F0 —OUT之第六反相器8 02,用以接收輸出自第 六反相器8 0 2的反相第二閂鎖資料/ F 〇 — 〇 υ τ之第七反相器 8〇3，循環連接到第七反相器803，用以閂鎖輸出自第七反 相器803的第二閂鎖資料F〇_OUT之第八反相器8〇4,及用 -12, 1271744 以響應第二下降資料閃控訊號D S F 1的上升，輸出自第七 反相器8 0 3的第二閂鎖資料FO_OUT之第五傳輸閘8 0 5。 第二對齊單元4 8 0接收第二閂鎖資料F0_ OUT，第二上升 資料閃控訊號D S R 1和第二下降資料閃控訊號D S F 1，然後 輸出第二對齊資料ALIGN F0 OUT，即，與第二下降資料 閃控訊號DSF1同步化之第二閂鎖資料FO_OUT。 第9圖爲示於第4圖之第三對齊單元490的電路圖。

如圖所示，第三對齊單元4 90包含：用以響應第二下降 資料閃控訊號DSF1的上升，傳輸第三問鎖資料Rl—OUT 之第六傳輸閘9 0 1。第三對齊單元4 9 0接收第三閂鎖資料 Rl_OUT和第二下降資料閃控訊號DSF1，然後輸出第三對 齊資料ALIGN —Rl_OUT，即，與第二下降資料閃控訊號 DSF1同步化之第三閂鎖資料Rl_〇UT。 第1 0圖爲示於第4圖之資料閃控電路的操作展示時序圖。

如圖所示，因爲第一資料係由資料閃控訊號DQS到DQS2 的最早輸入訊號之第一資料閃控訊號D Q s 1所閂鎖’直到 第二資料由資料閃控訊號D Q S到D Q S 2的最後輸入訊號之 第二資料閃控訊號DQS2閂鎖，所以時序邊限約爲1.5tCK 。本發明之資料閃控電路的時序邊限，即1.5tCK，長於習 知技術之資料閃控電路的時序邊限，即〇 . 5 t C K。 第1 1圖爲根據本發明另一實施例之資料閃控電路的方 塊圖。本實施例之資料閃控電路可以應用到可同時預取2 n 位元資料之半導體記憶體裝置。 如圖所示，資料閃控多重分割區塊1 3 0 0包含許多資料閃 -13- 1271744 控分割單元131〇到13N0。多重閂鎖區塊14〇〇也具有許多 R鎖區塊1410到MNO，而多重對齊區塊15〇〇包含許多對 齊區塊151〇到15N0。因爲每〜個閂鎖區塊都閂鎖一個資 料組’所以資料閃控電路可以預取N個資料組，即2„位元 貝料（N爲正整數）。在此，每—個資料閃控分割單元，如 1 3 1 0 ’每一個問鎖區塊’如1 4丨〇，和每〜個對齊區塊，如 1 5 1 0 ’都和示於第4圖的那些相似。爲了方便，省略那些 區塊詳細的操作說明。 另一方面，有一個根據本發明另一實施例之資料對齊區 塊。爹考第4圖和第11圖，第一對齊單元，如470，和第 一封齊區塊’如1510之第一資料對齊單元，如“Η，分 別接收3個資料閃控訊號。但是，每一個單元4 7 0或1 5 1 1 可以不用分別接收資料閃控訊號D S R 1或.D S R卜1 ,就對齊 輸入資料。例如，傳輸閘7 0 5和3個反相器7 0 6、7 0 7和7 0 8 不是基本組件，所以這些組件可以自第一對齊單元4 7 0中 移除。因爲第一對齊單元470包含用以暫時儲存輸入資料 之迴路連接式反相器703和704，所以第一對齊單元470可 以藉由只接收資料閃控訊號DSF0和DSF1對齊輸入訊號。 在此情形下，資料閃控電路可藉由減少資料對齊單元中 所含有之電晶體的數量實行。結果，即使資料閃控電路之 操作的時序邊限保持不變，電流消耗也可以減少，而且也 可以減少資料閃控電路的總面積。 具有根據本發明的資料閃控電路之半導體記憶體裝置， 因爲保證有足夠的時序邊限，所以具有穩定寫入操作之優 1271744 點。 本發明已根據特定的實施例詳細說明’對於熟悉此項技 術之人士，其各種不同的變化例和修正例明顯將不脫離本 發明在下面的申請專利範圍中所定義之精神和範圍。 (五）圖式簡單說明： 第1 A圖爲根據習知技術之DDR SDRAM的資料閃控電路 方塊圖；

第1 B圖爲根據習知技術之D D R S D R A Μ的資料閃控電路 中，分割第一 /第二資料區塊的電路圖； 第2圖爲根據習知技術之DDR SDRAM的資料閃控電路 ，其寫入操作之時序圖； 第3圖爲展示與外部時脈C L K相較之資料閃控訊號的時 序圖； 第4圖爲根據本發明實施例之資料閃控電路的方塊圖； - 第5圖爲示於第4圖之資料閃控電路的資料閃控分割區 。 塊電路圖； 第6圖爲示於第5圖之資料閃控分割區塊的操作展示時 f 序圖， 第7圖爲示於第4圖之資料閃控電路的第一對齊單元電 路圖； - 第8圖爲示於第4圖之資料閃控電路的第二對齊單元電 _ 路圖； 第9圖爲示於第4圖之資料閃控電路的第三對齊單元電 路圖； -15- 1271744 第1 0圖爲示於第4圖之資料閃控電路的操作展示時序圖 ;及 第1 1圖爲根據本發明另一實施例之資料閃控電路的方 塊圖。 主要部分之代表符號說明： 110 120 13 0 140 1 50 160 400 4 10 420 43 0 440 450 460 470 480 490 70 1 702 703 資料閃控輸入緩衝器 資料輸入緩衝器 資料上升輸入閂鎖 資料下降輸入閂鎖 第一資料分割區塊 第二資料分割區塊 資料閃控緩衝器區塊 資料輸入緩衝器區塊 資料閃控分割區塊 第一閂鎖單元 第二閂鎖單元 第三閂鎖單元 第四閂鎖單元 第一對齊單元 第二對齊單元 第三對齊單元 第一傳輸閘 第一反相器 第二反相器 -16- 1271744 704 第三反相器 705 第二傳輸閘 706 第四反相器 707 第五反相器 708 第六反相器 709 第三傳輸閘 710,711 反相器 80 1 第四傳輸閘 802 第六反相器 803 第七反相器 804 第八反相器 805 第五傳輸聞 806,807 反相器 90 1 第六傳輸閘 902,903 反相器 1100 資料閃控緩衝器區塊 1200 資料輸入緩衝器區塊 1300 資料閃控多重分割區塊 1 310 〜1 3N0 資料閃控分割區塊 1400 多重閂鎖區塊 1 4 1 0 〜1 4N0 閂鎖區塊 1500 多重對齊區塊 1 510 〜1 5N0 對齊區塊

Claims (1)

1271744 拾、申請專利範圍： 1 . 一種用以預取Μ個N位元資料之資料閃控電路，其中Μ 和Ν爲正整數，包含： . 用以根據資料閃控訊號’產生Μ個對齊控制訊號之資 料閃控緩衝單元； 具有Μ個閂鎖區塊之同步化區塊，其各用以接收ν位 元資料，然後響應Ν - 1個對齊控制訊號，以並聯型式輸 出Ν - 1位元資料，及響應其餘的對齊控制訊號，輸出1 位元預取資料；及 具有Μ個對齊區塊之輸出區塊，其各用並聯型式接收 Ν - 1位元資料，使Ν - 1位元資料和對齊控制訊號同步， 然後輸出已同步化的Ν - 1位元資料，當作ν - 1位元預取 資料。 2 ·如申請專利軔S弟1項之資料閃控電路，其中至少一個 ，甚或更多的對齊控制訊號具有至少比資料閃控訊號的 周期長2倍之周期。 3 .如申請專利範圍第1項之資料閃控電路，其中同步化區 塊包含Μ個問鎖區塊’其各自具有Ν個問鎖，每一個問 鎖都是用以響應一個對齊控制訊號，閂鎖一個位元的資 料。 4 .如申請專利範圍第1項之資料閃控電路，其中輸出區塊 包含Μ個對齊區塊，其各自具有Ν-1個對齊單元，每一 個對齊單元都是用以接收至少一個對齊控制訊號，使一 個位元資料與對齊控制訊號同步化，然後輸出已同步化 1271744 的一個位元資料，當作一個位元的預取資料。 5 .如申請專利範圍第丨項之資料閃控電路，其中n等於4。 6 .如申請專利範圍第5項之資料閃控電路，其中資料閃控 分割裝置，響應資料閃控訊號的上升和下降，產生第一 上升和下降資料閃控訊號，及第二上升和下降資料閃控 訊號。 7 ·如申請專利範圍第6項之資料閃控電路，其中同步化區 塊包含至少一個閂鎖區塊，用以閂鎖響應第一上升和下 降資料問控訊號與第二上升和下降資料閃控訊號輸入之 4位元資料，然後響應第二下降資料閃控訊號，輸出一 個閂鎖位元的資料，當作一個位元的預取資料。 8 ·如申請專利範圍第7項之資料閃控電路，其中輸出區塊 包含至少一個對齊區塊，用以響應第一下降資料閃控訊 號、第二上升資料閃控訊號和第二下降資料閃控訊號， 接收輸入自問鎖裝置之3位元資料，而且同時輸出3位 元已同步化的資料當作3位元預取資料。 9 ·如申請專利範圍第6項之資料閃控電路，其中第一上升 資料閃控訊號的上升對應原始資料閃控訊號的第一周期 之上升；第一下降資料閃控訊號的上升對應原始資料閃 控訊號的第一周期之下降；第二上升資料閃控訊號的上 升對應原始資料閃控訊號的第二周期之上升；及第二下 降資料閃控訊號的上升對應原始資料閃控訊號的第二周 期之下降。 1 0 .如申請專利範圍第9項之資料閃控電路，其中閂鎖區塊 -19- 1271744 包含： 用以響應第一上升資料閃控訊號的上升，閂鎖第一資 料之第一上升閂鎖； 用以響應第一下降資料閃控訊號的上升，閂鎖第二資 料之第一下降閂鎖； 用以響應第二上升資料閃控訊號的上升，閂鎖第三資 料之第二上升閂鎖；及 用以響應第二下降資料閃控訊號的上升，閂鎖第四資 料之第二下降閂鎖。 1 1 .如申請專利範圍第1 〇項之資料閃控電路，其中該對齊區 塊包含： 在自第二下降閂鎖區塊輸出第四資料之時間點，用以 同時輸出第一上升閂鎖區塊所閂鎖的第一資料之第一上 升對齊區塊； 在自第二下降閂鎖區塊輸出第四資料之時間點，用以 同時輸出第一下降閂鎖區塊所閂鎖的第二資料之第一下 降對齊區塊；及 在自第二下降閂鎖區塊輸出第四資料之時間點，用以 同時輸出第二上升閂鎖區塊所閂鎖的第三資料之第二上 升對齊區塊。 1 2 .如申請專利範圍第1 1項之資料閃控電路，其中第一上升 對齊區塊包含： 用以響應第一下降資料閃控訊號的上升，傳輸輸入的 第一資料之第一傳輸閘； -20- 1271744 用以反相自第一傳輸閘輸出的第一資料之第一反相器； 用以接收自第一反相器輸出的反相第一資料之第二反 相器； 循環連接到第二反相器，用以閂鎖自第一反相器所輸 出的第一資料之第三反相器； 用以響應第二上升資料閃控訊號的上升，輸出自第二 反相器輸出的第一資料之第二傳輸閘； 用以反相自第二傳輸閘輸出的第一資料之第四反相器； 用以接收自第四反相器輸出的反相第一資料之第五反 相器； 循環連接到第五反相器，用以閂鎖自第四反相器輸出 的第一資料之第六反相器；及 用以響應第二下降資料閃控訊號的上升，輸出自第五 反相器輸出的第一資料之第三傳輸閘。 1 3 ·如申請專利範圍第1 1項之資料閃控電路，其中第一下降 對齊區塊包含： 用以響應第二上升資料閃控訊號的上升，傳輸輸入的 第二資料之第一傳輸閘； 用以反相自第一傳輸閘輸出的第二資料之第一反相器； 用以接收自第一反相器輸出的反相第二資料之第二反 相器； 循環連接到第二反相器，用以閂鎖自第一反相器輸出 的第二資料之第三反相器；及 用以響應第二下降資料閃控訊號的上升，輸出自第二 1271744 反相器輸出的第二資料之第二傳輸閘。 1 4 .如申請專利範圍第1 1項之資料閃控電路，其中第二上升 對齊區塊包含： 用以響應第二下降資料閃控訊號的上升，傳輸輸入的 第三資料之第一傳輸閘。 1 5 .如申請專利範圍第1 1項之資料閃控電路，其中第一上升 對齊區塊包含： 用以響應第二下降資料閃控訊號的上升，輸出自第五 反相器輸出的第一資料之第一傳輸閘。 1 6 .如申請專利範圍第1 1項之資料閃控電路，其中第一下降 對齊區塊包含： 用以響應第二下降資料閃控訊號的上升，輸出自第五 反相器輸出的第一資料之第一傳輸聞。 -22-