KR100818725B1 - 공유 뱅크를 가지는 멀티 포트 반도체 메모리 장치, 상기 반도체 메모리 장치를 포함하는 시스템, 및 그 리프레시 방법 - Google Patents

공유 뱅크를 가지는 멀티 포트 반도체 메모리 장치, 상기 반도체 메모리 장치를 포함하는 시스템, 및 그 리프레시 방법 Download PDF

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Abstract

공유 뱅크를 가지는 멀티 포트 반도체 메모리 장치와 그 리프레시 방법이 개시된다. 상기 반도체 메모리 장치는 적어도 하나의 공유 뱅크를 구비하는 메모리 코어; 제1 포트 및 제2 포트; 및 상기 적어도 하나의 공유 뱅크를 선택적으로 상기 제1 또는 제2 포트를 통하여 대응되는 외부장치와 접속하도록 제어하는 권한 제어부를 구비하며, 상기 적어도 하나의 공유 뱅크는, 대응되는 외부장치로부터 출력된 제1명령에 기초하여 리프레시 동작을 수행하고, 상기 권한 제어부에 의하여 권한이 전환될 때마다 상기 리프레시 동작을 더 수행하여 리프레시 부족 현상을 방지할 수 있다.
공유 뱅크, 리프레시

Description

공유 뱅크를 가지는 멀티 포트 반도체 메모리 장치, 상기 반도체 메모리 장치를 포함하는 시스템, 및 그 리프레시 방법{Multi-port semiconductor memory device having shared bank, semiconductor memory system having the same, and Refresh method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 시스템의 기능 블록도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레시 동작을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 비교예에 따른 반도체 메모리 장치의 리프레시 동작을 설명하기 위한 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 공유 뱅크를 가지는 멀티 포트 반도체 메모리 장치, 상기 반도체 메모리 장치를 포함하는 시스템, 및 그 리프레시 방법에 관한 것이다.
반도체 메모리 장치에 있어서 리프레시 동작은 메모리 셀에 저장된 데이터가 소멸되기 전에 메모리 셀의 데이터를 읽고, 읽어낸 정보에 맞추어 상기 메모리 셀을 초기의 전하량으로 재충전해 주는 동작이다.
특히 메모리셀에 저장된 데이터를 보전하기 위하여 리프레시 동작이 요구되는 메모리 장치(예컨대, DRAM)는 상기 리프레시 동작을 주기적으로 반복해야 데이터가 소멸되지 않는다.
다수의 포트들과 적어도 하나의 공유 뱅크(shared bank)를 구비하는 DRAM에서는 각 포트를 통하여 리프레시 명령이 입력된다.
예컨대, 공유 뱅크는 제1 포트를 통해 입력된 제1 리프레시 명령에 기초하여 리프레시를 수행하거나, 제2 포트를 통해 입력된 제2 리프레시 명령에 기초하여 리프레시를 수행한다.
상기 공유 뱅크는 권한 제어부의 제어에 따라 제1 포트를 통해서 제1 외부장치와 인터페이스 되거나, 제2 포트를 통해서 제2 외부장치와 인터페이스 된다. 즉, 공유 뱅크에 대한 억세스(access) 권한은 변경될 수 있다.
따라서, 제1 외부장치가 공유뱅크에 대한 권한을 가지는 동안에는, 상기 공유 뱅크의 리프레시 동작은 제1 포트를 통해 입력된 제1 리프레시 명령에 기초하여 수행된다.
반면, 제2 외부장치가 공유뱅크에 대한 권한을 가지는 동안에는, 상기 공유 뱅크의 리프레시 동작은 제2 포트를 통해 입력된 제2 리프레시 명령에 기초하여 수행된다.
그런데, 권한이 제1 외부장치에서 제2 외부장치로 또는 그 역으로 전환되는 경우 리프레시 간격이 통상의 리프레시 간격보다 길 수 있다. 즉, 권한이 전환되기 직전의 리프레시와 전환 직후의 리프레시 간의 간격이 적절한 리프레시 간격보다 긴 경우가 발생할 수 있다.
따라서, 상기 공유 뱅크는 제1 외부장치 또는 제2 외부장치 중에서 어느 하나에만 인터페이스되는 다른 뱅크(즉, 비공유 뱅크)의 리프레시 횟수와 비교하여 적은 회수의 리프레시를 수행하여 리프레시 부족(refresh starvation) 현상을 초래할 수 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 공유 뱅크를 구비하는 반도체 메모리 장치에서 상기 공유 뱅크의 리프레시 부족현상을 방지할 수 있는 반도체 메모리 장치와 그 리프레시 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 반도체 메모리 장치는 적어도 하나의 공유 뱅크를 구비하는 메모리 코어; 각각이 대응되는 외부장치로부터 출력된 소정의 명령과 데이터를 수신하기 위한 제1 포트 및 제2 포트; 및 상기 적어도 하나의 공유 뱅크를 선택적으로 상기 제1 또는 제2 포트를 통하여 대응되는 외부장치와 접속하도록 제어하는 권한 제어부를 구비하며, 상기 적어도 하나의 공유 뱅크는 대응되는 외부장치로부터 출력된 제1명령에 기초하여 리프레시 동작을 수행하고, 상기 권한 제어부에 의하여 권한이 전환될 때마다 상기 리프레시 동작을 더 수행한다.
상기 권한 제어부는 상기 적어도 하나의 공유 뱅크의 권한을 전환시키기 위한 권한 제어신호를 발생하며, 상기 권한 제어신호에 기초하여, 상기 적어도 하나의 공유뱅크의 접속 포트가 변경된다.
상기 권한 제어신호는 대응되는 외부장치에서 발생된 제2명령에 기초하여 발생된 신호이다.
상기 메모리 코어는 상기 제1 포트를 통하여 제1 외부장치와 인터페이스하는 제1 메모리 뱅크부; 및 상기 제2 포트를 통하여 제2 외부장치와 인터페이스하는 제2 메모리 뱅크부를 더 구비하며, 상기 적어도 하나의 공유 뱅크는 상기 제1 외부장치 또는 상기 제2 외부장치 중에서 어느 하나에서 발생된 상기 제1명령에 기초하여 리프레시 동작을 수행한다.
상기 제1 메모리 뱅크부, 및 상기 제2 메모리 뱅크부 각각은 적어도 하나의 메모리 뱅크를 구비한다.
상기 적어도 하나의 공유 뱅크는, 상기 권한 제어신호가 제1 논리 레벨상태일 동안에는 상기 제1 포트를 통하여 상기 제1 외부장치와 인터페이스하고, 상기 권한 제어신호가 제2 논리 레벨상태일 동안에는 상기 제2 포트를 통하여 상기 제2 외부장치와 인터페이스한다.
상기 적어도 하나의 공유 뱅크는 상기 권한 제어신호가 제1 논리 레벨상태일 동안에는 상기 제1 외부장치에서 발생된 제2명령에 기초하여 리프레시 동작을 수행하며, 상기 권한 제어신호가 제2 논리 레벨상태일 동안에는 상기 제2 외부장치에서 발생된 제3명령에 기초하여 리프레시 동작을 수행하며, 상기 권한 제어신호의 논리 레벨 천이시점마다 상기 리프레시 동작을 더 수행한다.
상기 반도체 메모리 장치는 더블 포트 디램(double-port DRAM)일 수 있다.
상기 기술적 과제를 달성하기 위한 시스템은 반도체 메모리 장치; 각각이 상기 반도체 메모리 장치로 소정의 명령과 데이터를 출력하는 다수의 외부장치들을 구비하며, 상기 반도체 메모리 장치는 적어도 하나의 공유 뱅크를 구비하는 메모리 코어; 각각이 대응되는 외부장치로부터 출력된 소정의 명령과 데이터를 수신하기 위한 제1 포트 및 제2 포트; 및 상기 적어도 하나의 공유 뱅크를 선택적으로 상기 제1 또는 제2 포트를 통하여 대응되는 외부장치와 접속하도록 제어하는 권한 제어부를 구비하며, 상기 적어도 하나의 공유 뱅크는 대응되는 외부장치로부터 출력된 제1명령에 기초하여 리프레시 동작을 수행하고, 상기 권한 제어부에 의하여 권한이 전환될 때마다 상기 리프레시 동작을 더 수행한다.
상기 권한 제어부는 상기 적어도 하나의 공유 뱅크의 권한을 전환시키기 위한 권한 제어신호를 발생하며, 상기 권한 제어신호에 기초하여, 상기 적어도 하나의 공유뱅크의 접속 포트가 변경된다.
상기 권한 제어신호는 대응되는 외부장치에서 발생된 제2명령에 기초하여 발생된 신호이다.
상기 기술적 과제를 달성하기 위한 적어도 하나의 공유 뱅크를 구비하는 메모리 코어 및 각각이 대응되는 외부장치로부터 출력된 소정의 명령과 데이터를 수신하기 위한 다수의 포트들을 구비하는 반도체 메모리 장치의 리프레시 방법은 상기 다수의 포트들 중에서 대응되는 포트를 통하여 상기 적어도 하나의 공유 뱅크와 대응되는 외부장치와 접속시키는 권한 제어신호를 발생하는 단계; 상기 적어도 하나의 공유 뱅크는 대응되는 외부장치로부터 출력된 명령 및 상기 권한 제어신호에 기초하여 상기 리프레시 동작을 수행하는 단계를 구비한다.
상기 리프레시 동작을 수행하는 단계는 상기 권한 제어 신호의 논리레벨 천이 시점마다 상기 리프레시 동작을 수행하는 단계를 구비한다.
상기 권한 제어신호는 대응되는 외부장치에서 발생된 소정의 명령에 기초하여 발생된 신호이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 시스템의 기능 블록도이다. 도 1을 참조하면, 시스템(10)은 반도체 메모리 장치(20), 제1 외부장치(30), 및 제2 외부장치(40)를 구비한다.
상기 반도체 메모리 장치(20)는 메모리 코어(205), 제1 포트(210), 제2 포트(220), 및 권한 제어부(230)을 구비한다.
상기 메모리 코어(205)는 다수의 메모리 뱅크부(22 내지 28)를 구비하며, 상기 메모리 코어(205)에 저장된 데이터를 입/출력할 수 있는 주변회로(미도시)를 구 비한다.
상기 다수의 메모리 뱅크부(22 내지 28) 각각은 적어도 하나의 메모리 뱅크를 구비한다. 상기 적어도 하나의 메모리 뱅크는 대응되는 외부장치(30 또는 40)가데이터를 기입하거나 독출할 수 있는 메모리 뱅크로서, 다수의 메모리 셀들을 구비한다.
상기 제1 메모리 뱅크부(22)는 제1 포트(210)를 통하여 제1 외부장치(20)와 인터페이스한다. 즉, 본 실시예에서는 상기 제1 메모리 뱅크부(22)는 비공유 메모리 뱅크부로서, 제1 포트(210)를 통해서만 외부와 인터페이스한다.
상기 제2 메모리 뱅크부(24)는 제2 포트(220)를 통하여 제2 외부장치(40)와 인터페이스하며, 본 발명의 일실시예에서 상기 제2 메모리 뱅크부(24)는 제1 메모리뱅크(241)과 제2 메모리뱅크(243)를 포함한다. 즉, 본 실시예에서는 상기 제2 메모리 뱅크부(24)는 비공유 메모리 뱅크부로서, 제2 포트(220)를 통해서만 외부와 인터페이스한다.
상기 제3 메모리 뱅크부(또는 공유 뱅크부; 28)는 제1 포트(210)를 통하여 상기 제1 외부장치(200)와 인터페이스하거나 상기 제2 포트(220)를 통하여 상기 제2 외부장치(40)와 인터페이스한다.
상기 제1 포트(210)는 제1 외부장치(20)로부터 출력된 시스템 클럭(SCLKL), 어드레스 신호(ADDL), 데이터 신호(DATAL), 및 명령신호(CMDL)를 수신하여 제1 메모리 뱅크부(22) 및/ 또는 제3 메모리 뱅크부(28)로 전달한다.
상기 제2 포트(220)는 제2 외부장치(40)로부터 출력된 시스템 클럭(SCLKR), 어드레스 신호(ADDR), 데이터 신호(DATAR), 및 명령신호(CMDR)를 수신하여 제2 메모리 뱅크부(24) 및/ 또는 제3 메모리 뱅크부(28)로 전달한다.
상기 권한 제어부(230)는 상기 제1 외부장치(30) 또는 상기 제2 외부장치(40) 중에서 어느 하나와 상기 제3 메모리 뱅크부(28)를 인터페이스시킨다.
즉, 상기 권한 제어부(230)는 상기 제1 외부장치(30) 또는 상기 제2 외부장치(40) 중에서 어느 하나에서 발생된 명령(CMDL 또는 CMDR)에 기초하여 권한 제어신호(도 2의 Authority)의 레벨을 천이함으로써, 제3 메모리 뱅크부(28)에 대한 권한을 전환시킨다. 제3 메모리 뱅크부(28)에 대한 권한이 변경되면, 제3 메모리 뱅크부(28)가 접속하는 포트 역시 변경된다.
예컨대, 권한 제어신호(Authority)가 제1 논리레벨(하이레벨; "1")인 경우, 상기 제3 메모리 뱅크부(28)는 제1 포트(210)를 통하여 상기 제1 외부장치(30)와 인터페이스되고, 상기 권한 제어신호(Authority)가 제2 논리레벨(로우레벨; "2")인 경우, 상기 제3 메모리 뱅크부(28)는 제2 포트(220)를 통하여 상기 제2 외부장치(40)와 인터페이스된다.
상기 권한 제어신호(Authority)에 따른 상기 제3 메모리 뱅크부(28)의 리프레시 동작을 살펴보면, 상기 제3 메모리 뱅크부(28)는 상기 권한 제어신호(Authority)가 제1 논리레벨(하이레벨; "1")상태인 경우 상기 제1 외부장치(30)에서 발생된 명령(CMDL)기초하여 리프레시 동작을 수행한다.
또한, 상기 제3 메모리 뱅크부(28)는 상기 권한 제어신호(Authority)가 제2 논리레벨(로우레벨; "0")상태인 경우 상기 제2 외부장치(40)에서 발생된 명령(CMDR)에 기초하여 리프레시 동작을 수행하고, 상기 권한 제어신호(Authority)의 논리레벨 천이시점마다 상기 리프레시 동작을 더 수행한다.
상기 제1 외부장치(30)는 시스템 클럭(SCLKL), 어드레스 신호(ADDL), 데이터 신호(DATAL), 및 명령신호(CMDL)를 발생하고, 상기 제2 외부장치(40)는 시스템 클럭(SCLKR), 어드레스 신호(ADDR), 데이터 신호(DATAR), 및 명령신호(CMDR)를 발생한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레시 동작을 설명하기 위한 타이밍도이다. 도 1과 도 2를 참조하면, "CBR_APO"는 제1 외부장치(30)의 명령신호(CMDL)에 의해서 발생된 리프레시 신호이고, "CBR_BPO"는 제2 외부장치(40)의 명령신호(CMDR)에 의해서 발생된 리프레시 신호를 나타낸다.
"Authority"는 권한 제어부(230)에서 발생된 권한 제어신호로서, 상기 권한 제어신호(Authority)가 제2 논리레벨(로우레벨; "0") 상태인 경우(APO1, APO2, 및 APO3), 제1 외부장치(30)가 제3 메모리 뱅크부(28)에 대한 권한(오너쉽, ownership)을 갖는다.
또는, 상기 권한 제어신호(Authority)가 제1 논리레벨(하이레벨; "1")상태인 경우(BPO1 및 BPO2), 제2 외부장치(40)가 제3 메모리 뱅크부(28)에 대한 권한을 갖 는다.
"Bank-A"는 제1 메모리 뱅크부(22)의 리프레시 동작을 나타내는 타이밍도로서, 제1 메모리 뱅크부(22)의 오너쉽은 제1 외부장치(30)가 가지므로, 제1 메모리 뱅크부(22)의 리프레시 동작은 "CBR_APO"에 응답하여 수행된다. 예컨대, "CBR_APO"가 제1 논리레벨(하이레벨; "1")상태로 될 때마다 리프레시 동작이 수행된다.
"Bank-B"는 제3 메모리 뱅크부(28)의 리프레시 동작을 나타내는 타이밍도로서, 제3 메모리 뱅크부(28)의 오너쉽은 상기 권한 제어신호(Authority)의 논리 레벨상태에 따라 제1 외부장치(30) 또는 제2 외부장치(40)가 갖는다.
예컨대, 상기 권한 제어신호(Authority)가 제2 논리레벨(로우레벨; "0") 상태인 경우(APO1, APO2 및 APO3), 제1 외부장치(30)가 제3 메모리 뱅크부(28)에 대한 오너쉽을 갖는다. 이 경우에는, 제3 메모리 뱅크부(28)의 리프레시는 "CBR_APO"신호에 응답하여 수행된다. 예컨대, "CBR_APO"가 제1 논리레벨(하이레벨; "1")상태로 될 때(R1, R5, 또는 R9)마다 리프레시 동작이 수행된다.
한편, 상기 권한 제어신호(Authority)가 제1 논리레벨(하이레벨; "1") 상태인 경우(BPO1 및 BPO2)에는, 제2 외부장치(40)가 제3 메모리 뱅크부(28)에 대한 오너쉽을 갖는다. 이 경우에는, 제3 메모리 뱅크부(28)의 리프레시는 "CBR_BPO"에 응답하여 수행된다. 예컨대, "CBR_BPO"가 제1 논리레벨(하이레벨; "1")상태로 될 때(R3, 또는 R7)마다 리프레시 동작이 수행된다.
또한, 제3 메모리 뱅크부(28)의 리프레시는 권한 제어신호(Authority)의 논리 레벨천이 시점(R11, R13, R15, 및 R17)마다 더 수행된다.
따라서, 제3 메모리 뱅크부(28)의 리프레시 발생 횟수는 제1 메모리 뱅크부(22)의 리프레시 발생 횟수 또는 제2 메모리 뱅크부(24)의 리프레시 발생 횟수와 거의 동일하거나 많아진다.
이로써, 제3 메모리 뱅크부(28)에 대한 권한이 제1 외부장치(30)에서 제2 외부장치(40)로 또는 그 역으로 전환되는 경우 리프레시 간격이 통상의 리프레시 간격보다 길어질 수 있는 것을 방지할 수 있다.
"Bank-C/D"는 제2 메모리 뱅크부(24)의 리프레시 동작을 나타내는 타이밍도로서, 제2 메모리 뱅크부(24)의 오너쉽은 제2 외부장치(40)가 가지므로, 제2 메모리 뱅크부(24)의 리프레시는 "CBR_BPO"에 응답하여 수행된다.
도 3은 본 발명의 비교예에 따른 반도체 메모리 장치의 리프레시 동작을 설명하기 위한 타이밍도이다. 본 발명의 비교예에 따른 반도체 메모리 장치는 도 1에 도시된 반도체 메모리 장치(10)와 그 구성은 동일하지만, 권한 제어신호(Authority)의 논리 레벨천이 시점에서 리프레시를 수행하지는 않는 차이점을 가진 반도체 메모리 장치를 가정한 것이다.
따라서, 비공유 뱅크인 제1 메모리 뱅크부(22)와 제2 메모리 뱅크부(24)의 리프레시 동작 타이밍(Bank-A, bank-C)은 도 2에 도시된 타이밍과 동일하다.
그런데, 본 발명의 비교예에 따른 반도체 메모리 장치의 공유 뱅크(제3 메모리 뱅크, 도 3의 Bank-B＇참조)는 권한이 전환될 때마다 리프레시가 수행되지 않으므로, 도 2에 도시된 공유 뱅크(제3 메모리 뱅크)의 리프레시 동작 타이밍(도 2의 Bank-B)과 차이가 있다.
따라서, 동일 시간 동안에, 제1 메모리 뱅크부(22)와 제2 메모리 뱅크부(24)의 리프레시 횟수는 각각 7번인 반면에, 제3 메모리 뱅크부(28)의 리프레시 횟수는 5번으로서, 비공유 뱅크에 비하여 리프레시 부족 현상이 발생한다.
반면에, 본 발명의 실시예에 따른 공유 뱅크(제3 메모리 뱅크부, 도 2의 Bank-B 참조)는 권한 제어신호(Authority)의 논리 레벨천이 시점(R11, R13, R15, 및 R17)마다 리프레시가 더 수행된다.
도 2를 다시 참조하면, 동일 시간 동안 제1 메모리 뱅크부(22)와 제2 메모리 뱅크부(24)의 리프레시 횟수는 각각 7번이고, 제3 메모리 뱅크부(28)의 리프레시 횟수는 9번이다.
따라서, 본 발명의 실시예에 의하면, 제3 메모리 뱅크부(28)에 대한 권한이 제1 외부장치(30)에서 제2 외부장치(40)로 또는 그 역으로 전환되는 경우라도 리프레시 간격이 통상의 리프레시 간격보다 증가되지 않으며, 또한, 리프레시 부족으로 인하여 발생할 수 있는 공유 뱅크의 데이터 손실도 방지될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치와 그 리프레시 방법은 공유 뱅크의 리프레시 수행시, 권한을 갖는 외부장치에서 발생된 명령에 기초하여 리프레시를 수행할 뿐만 아니라, 권한 제어부에서 발생된 권한 제어신호의 논리상태 천이 시점마다 리프레시를 더 수행하여 리프레시 횟수를 증가시키거나, 권한 전환 시점에서의 리프레시 간격을 줄인다. 따라서, 본 발명에 의하면, 공유 뱅크의 리프레시 부족현상을 방지할 수 있고, 이에 따라, 리프레시 부족으로 인하여 발생할 수 있는 공유 뱅크의 데이터 손실도 방지할 수 있는 효과가 있다.

Claims (14)

  1. 적어도 하나의 공유 뱅크를 구비하는 메모리 코어;
    각각이 대응되는 외부장치로부터 출력된 소정의 명령과 데이터를 수신하기 위한 제1 포트 및 제2 포트; 및
    상기 적어도 하나의 공유 뱅크를 선택적으로 상기 제1 또는 제2 포트를 통하여 대응되는 외부장치와 접속하도록 제어하는 권한 제어부를 구비하며,
    상기 적어도 하나의 공유 뱅크는,
    대응되는 외부장치로부터 출력된 제1명령에 기초하여 리프레시 동작을 수행하고, 상기 권한 제어부에 의하여 권한이 전환될 때마다 상기 리프레시 동작을 더 수행하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 권한 제어부는
    상기 적어도 하나의 공유 뱅크의 권한을 전환시키기 위한 권한 제어신호를 발생하며,
    상기 권한 제어신호에 기초하여, 상기 적어도 하나의 공유뱅크의 접속 포트가 변경되는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 권한 제어신호는 대응되는 외부장치에서 발생된 제2명령에 기초하여 발생된 신호인 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 메모리 코어는,
    상기 제1 포트를 통하여 제1 외부장치와 인터페이스하는 제1 메모리 뱅크부; 및
    상기 제2 포트를 통하여 제2 외부장치와 인터페이스하는 제2 메모리 뱅크부를 더 구비하며,
    상기 적어도 하나의 공유 뱅크는,
    상기 제1 외부장치 또는 상기 제2 외부장치 중에서 어느 하나에서 발생된 상기 제1명령에 기초하여 리프레시 동작을 수행하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제1 메모리 뱅크부, 및 상기 제2 메모리 뱅크부 각각은
    적어도 하나의 메모리 뱅크를 구비하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 적어도 하나의 공유 뱅크는,
    상기 권한 제어신호가 제1 논리 레벨상태일 동안에는 상기 제1 포트를 통하여 상기 제1 외부장치와 인터페이스하고, 상기 권한 제어신호가 제2 논리 레벨상태일 동안에는 상기 제2 포트를 통하여 상기 제2 외부장치와 인터페이스하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 적어도 하나의 공유 뱅크는,
    상기 권한 제어신호가 제1 논리 레벨상태일 동안에는 상기 제1 외부장치에서 발생된 제2명령에 기초하여 리프레시 동작을 수행하며, 상기 권한 제어신호가 제2 논리 레벨상태일 동안에는 상기 제2 외부장치에서 발생된 제3명령에 기초하여 리프레시 동작을 수행하며, 상기 권한 제어신호의 논리레벨 천이시점마다 상기 리프레시 동작을 더 수행하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 반도체 메모리 장치는 더블포트 디램(double-port DRAM)인 반도체 메모리 장치.
  9. 반도체 메모리 장치;
    각각이 상기 반도체 메모리 장치로 소정의 명령과 데이터를 출력하는 다수의 외부장치들을 구비하며,
    상기 반도체 메모리 장치는
    적어도 하나의 공유 뱅크를 구비하는 메모리 코어;
    각각이 대응되는 외부장치로부터 출력된 소정의 명령과 데이터를 수신하기 위한 제1 포트 및 제2 포트; 및
    상기 적어도 하나의 공유 뱅크를 선택적으로 상기 제1 또는 제2 포트를 통하여 대응되는 외부장치와 접속하도록 제어하는 권한 제어부를 구비하며,
    상기 적어도 하나의 공유 뱅크는,
    대응되는 외부장치로부터 출력된 제1명령에 기초하여 리프레시 동작을 수행하고, 상기 권한 제어부에 의하여 권한이 전환될 때마다 상기 리프레시 동작을 더 수행하는 시스템.
  10. 제9항에 있어서, 상기 권한 제어부는
    상기 적어도 하나의 공유 뱅크의 권한을 전환시키기 위한 권한 제어신호를 발생하며,
    상기 권한 제어신호에 기초하여, 상기 적어도 하나의 공유뱅크의 접속 포트가 변경되는 시스템.
  11. 제10항에 있어서, 상기 권한 제어신호는 대응되는 외부장치에서 발생된 제2명령에 기초하여 발생된 신호인 시스템.
  12. 적어도 하나의 공유 뱅크를 구비하는 메모리 코어 및 각각이 대응되는 외부장치로부터 출력된 소정의 명령과 데이터를 수신하기 위한 다수의 포트들을 구비하는 반도체 메모리 장치의 리프레시 방법에 있어서,
    상기 다수의 포트들 중에서 대응되는 포트를 통하여 상기 적어도 하나의 공유 뱅크와 대응되는 외부장치와 접속시키기 위한 권한 제어신호를 발생하는 단계; 및
    상기 적어도 하나의 공유 뱅크는 대응되는 외부장치로부터 출력된 명령 및 상기 권한 제어신호에 기초하여 리프레시 동작을 수행하는 단계를 구비하는 반도체 메모리 장치의 리프레시 방법.
  13. 제12항에 있어서, 상기 리프레시 동작을 수행하는 단계는
    상기 권한 제어 신호의 논리레벨 천이 시점마다 상기 리프레시 동작을 수행하는 단계를 구비하는 반도체 메모리 장치의 리프레시 방법.
  14. 제12항에 있어서, 상기 권한 제어신호는 대응되는 외부장치에서 발생된 소정의 명령에 기초하여 발생된 신호인 반도체 메모리 장치의 리프레시 방법.
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